JP2009302143A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】この半導体装置の製造方法は、半導体基板上に形成された被加工膜上に第1のマスク材膜を形成し、前記第1のマスク材膜上にレジストパターンを形成し、前記レジストパターンを覆うように前記第1のマスク材膜上に所定の膜厚の第2のマスク材膜を形成し、前記第2のマスク材膜をエッチバックして前記レジストパターン及び前記第1のマスク材膜を露出させ、エッチバックされた前記第2のマスク材膜を残したまま、露出した前記レジストパターン及び前記第1のマスク材膜を同時に加工し、前記第1のマスク材膜下に露出する前記被加工膜部を加工する。
【選択図】図1
Description
図1(a)〜(g)は、本発明の第1の実施の形態に係る半導体装置の製造工程の一例を示す断面図である。なお、図1(a)〜(g)の各図の左側は、第1の領域10Aを示し、右側は、第2の領域10Bを示すものとする。以下に、第1の領域10Aに、ピッチ40nm、線幅20nmのラインアンドスペースパターンを形成し、第2の領域10Bに、ピッチ120nm、線幅20nmのラインアンドスペースパターンを形成する場合について説明する。
第1の実施の形態によれば、以下の効果が得られる。
(1)リソグラフィの露光解像限界を超えた寸法を有するパターンの形成において、アスペクト比が高く、パターン倒れが生じ難いマスクで被加工膜をエッチングすることができる。
(2)芯材パターンの除去と、芯材パターンの下層のカーボン膜のエッチングをガス条件(例えば、ガス種)を変えずに1つの工程で行うことができ、工程数を減らすことができる。
(3)芯材パターンの除去からカーボン膜の除去までを、1つのドライエッチング装置内で行うことが可能となり、工程間搬送時のパーティクル付着等による欠陥の発生を抑制し、歩留まり低下を低減することができる。
(4)工程数の削減による寸法ばらつきの低減と歩留まりが向上する。
(5)レジストにドライエッチング耐性が不要となり、解像性の高いレジスト材料を使うことができる。
図2(a)〜(h)は、本発明の第2の実施の形態に係る半導体装置の製造工程の一例を示す断面図である。なお、図2(a)〜(g)の各図の左側は、第1の領域10Aを示し、右側は、第2の領域10Bを示すものとする。以下に、第1の領域10Aに、ピッチ40nm、線幅20nmのラインアンドスペースパターンを形成し、第2の領域10Bに、線幅100nmのパターンを形成する場合について説明する。本実施の形態において、第1の領域10Aの製造工程は、第1の実施の形態と同様であるが、第2の領域10Bの製造工程は、第1の実施の形態と異なる。
第2の実施の形態によれば、第1の実施の形態の効果に加え、第2の領域10Bに独立したパターンニングを施すことができる。
図3(a)〜(j)は、本発明の第3の実施の形態に係る半導体装置の製造工程の一例を示す断面図である。なお、図3(a)〜(j)の各図の左側は、第1の領域10Aを示し、右側は、第2の領域10Bを示すものとする。以下に、第1の領域10Aに、ピッチ40nm、線幅20nmのラインアンドスペースパターンを形成し、第2の領域10Bに、線幅100nmのパターンを形成する場合について説明する。本実施の形態において、目的とするパターンは第2の実施の形態と同様であるが、第1及び第2の領域10A,10Bの製造工程は、第2の実施の形態と異なる。
第3の実施の形態によれば、第2の実施の形態と同様の効果が得られる。また、第1の領域10Aにおける微細パターンと第2の領域10Bにおける大パターンとを同一のマスクで形成するため、合わせズレが無くなる。
図4(a)〜(h)は、本発明の第4の実施の形態に係る半導体装置の製造工程の一例を示し、(a1)は断面図、(a2)は、(a1)に示す断面構造を上から見た平面図、(a3)は、(a2)のA−A線断面図、(b),(c1)は断面図、(c2)は、(c1)に示す断面構造を上から見た平面図、(c3)は、(c2)のB−B線断面図、(d1)は断面図、(d2)は、(d1)に示す断面構造を上から見た平面図、(e1)は断面図、(e2)は、(e1)に示す断面構造を上から見た平面図、(e3)は、(e2)のC−C線断面図、(f1)は断面図、(f2)は(f1)に示す断面構造を上から見た平面図、(f3)は(f2)のD−D線断面図、(g1)は断面図、(g2)は(g1)に示す断面構造を上から見た平面図、(g3)は(g2)のE−E線断面図、(h1)は断面図、(h2)は(h1)に示す断面構造を上から見た平面図、(h3)は(h2)のF−F線断面図である。本実施の形態は、第2の実施の形態において、第1の領域10Aのラインアンドスペースのレジストパターン5Aの端部にコンタクトフリンジパターンを形成する工程を付加したものであり、他は第2の実施の形態と同様である。
第4の実施の形態によれば、第2の実施の形態と同様の効果を奏するとともに、ラインアンドスペースパターンのライン端部の閉ループをエッチバックの際に分離することができる。また、従来、閉ループのカットに、被加工膜へのパターン転写後にもう一回必要としていた露光工程を省略することができる。
Claims (5)
- 半導体基板上に形成された被加工膜上に第1のマスク材膜を形成する工程と、
前記第1のマスク材膜上にレジストパターンを形成する工程と、
前記レジストパターンを覆うように前記第1のマスク材膜上に所望の膜厚の第2のマスク材膜を形成する工程と、
前記第2のマスク材膜をエッチバックして前記レジストパターン及び前記第1のマスク材膜を露出させる工程と、
エッチバックされた前記第2のマスク材膜を残したまま、露出した前記レジストパターン及び前記第1のマスク材膜を同時に加工する工程と、
前記第1のマスク材膜下に露出する前記被加工膜部を加工する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に形成された被加工膜上に第1のマスク材膜を形成する工程と、
前記第1のマスク材膜上に第1のレジストパターンを形成する工程と、
前記第1のレジストパターンを覆うように前記第1のマスク材膜上に所望の膜厚の第2のマスク材膜を形成する工程と、
前記第2のマスク材膜上に第2のレジストパターンを形成する工程と、
前記第2のマスク材膜をエッチバックして、前記第1のレジストパターン及び前記第1のマスク材膜を露出させるとともに、前記第2のレジストパターンを前記第2のマスク材膜に転写する工程と、
エッチバックされた前記第2のマスク材膜を残したまま、露出した前記第1及び第2のレジストパターン及び前記第1のマスク材膜を同時に加工する工程と、
前記第1のマスク材膜下に露出する前記被加工膜部を加工する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記レジストパターンを形成する工程は、前記レジストパターンの端部の一部に傾斜面を形成する工程を含み、
前記レジストパターンを露出させる工程は、前記傾斜面上に形成された前記第2のマスク材料膜の部分をエッチバックする際に除去する請求項1又は2に記載の半導体装置の製造方法。 - 半導体基板上に形成された被加工膜上に第1のマスク材膜を形成する工程と、
前記第1のマスク材膜上に、第3のマスク材膜が存在しない第1の領域と、第3のマスク材膜が存在する第2の領域とを形成する工程と、
前記第1のマスク材膜上及び前記第3のマスク材膜上にレジストパターンを形成する工程と、
前記レジストパターンを覆うように前記第1のマスク材膜及び前記第3のマスク材膜上に所望の膜厚の第2のマスク材膜を形成する工程と、
前記第2のマスク材膜をエッチバックして、前記レジストパターン及び第1のマスク材膜を露出させる工程と、
エッチバックされた前記第2のマスク材膜を残したまま、露出した前記レジストパターン及び前記第1のマスク材膜を同時に加工する工程と、
前記第1のマスク材膜下に露出する前記被加工膜部を加工する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1のマスク材膜は、カーボンを主成分とするカーボン膜、又は表面に有機反射防止膜が形成されたカーボンを主成分とするカーボン膜である請求項1から4のいずれか1項に記載の半導体装置の製造方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014093450A (ja) * | 2012-11-05 | 2014-05-19 | Dainippon Printing Co Ltd | パターン構造体の形成方法 |
US8765610B2 (en) | 2011-09-20 | 2014-07-01 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
JP2014194960A (ja) * | 2013-03-28 | 2014-10-09 | Dainippon Printing Co Ltd | ナノインプリント用テンプレート、ナノインプリント用テンプレートを用いたパターン形成方法、およびナノインプリント用テンプレートの製造方法 |
US8994088B2 (en) | 2012-09-10 | 2015-03-31 | Kabushiki Kaisha Toshiba | Semiconductor storage device and manufacturing method thereof |
US9093280B2 (en) | 2012-03-19 | 2015-07-28 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
JP2016201574A (ja) * | 2016-08-26 | 2016-12-01 | 大日本印刷株式会社 | ナノインプリント用テンプレートの製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06264270A (ja) * | 1993-03-09 | 1994-09-20 | Citizen Watch Co Ltd | 硬質カーボン膜のパターニング方法 |
WO2007117718A2 (en) * | 2006-04-07 | 2007-10-18 | Micron Technology, Inc. | Simplified pitch doubling process flow |
WO2007133442A1 (en) * | 2006-05-10 | 2007-11-22 | Lam Research Corporation | Pitch reduction |
WO2008067228A1 (en) * | 2006-11-29 | 2008-06-05 | Micron Technology, Inc. | Methods to reduce the critical dimension of semiconductor devices and partially fabricated semiconductor devices having reduced critical dimensions |
-
2008
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06264270A (ja) * | 1993-03-09 | 1994-09-20 | Citizen Watch Co Ltd | 硬質カーボン膜のパターニング方法 |
WO2007117718A2 (en) * | 2006-04-07 | 2007-10-18 | Micron Technology, Inc. | Simplified pitch doubling process flow |
WO2007133442A1 (en) * | 2006-05-10 | 2007-11-22 | Lam Research Corporation | Pitch reduction |
WO2008067228A1 (en) * | 2006-11-29 | 2008-06-05 | Micron Technology, Inc. | Methods to reduce the critical dimension of semiconductor devices and partially fabricated semiconductor devices having reduced critical dimensions |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8765610B2 (en) | 2011-09-20 | 2014-07-01 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
US9093280B2 (en) | 2012-03-19 | 2015-07-28 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
US8994088B2 (en) | 2012-09-10 | 2015-03-31 | Kabushiki Kaisha Toshiba | Semiconductor storage device and manufacturing method thereof |
JP2014093450A (ja) * | 2012-11-05 | 2014-05-19 | Dainippon Printing Co Ltd | パターン構造体の形成方法 |
JP2014194960A (ja) * | 2013-03-28 | 2014-10-09 | Dainippon Printing Co Ltd | ナノインプリント用テンプレート、ナノインプリント用テンプレートを用いたパターン形成方法、およびナノインプリント用テンプレートの製造方法 |
JP2016201574A (ja) * | 2016-08-26 | 2016-12-01 | 大日本印刷株式会社 | ナノインプリント用テンプレートの製造方法 |
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