KR100901055B1 - 이미지센서의 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지센서의 제조방법은 기판에 회로(circuitry)를 형성하는 단계; 상기 회로 상측에 배선을 형성하는 단계; 상기 배선 상에 하부전극용 금속을 형성하는 단계; 상기 하부전극용 금속상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 상기 하부전극용 금속을 선택적으로 식각하여 하부전극을 형성하는 단계; 상기 하부전극 상에 잔존하는 감광막 패턴을 케미컬 옥사이드(chemical oxide)로 제거하는 단계; 및 상기 하부전극 상에 포토다이오드를 형성하는 단계;를 포함하는 것을 특징으로 한다.
이미지센서, 포토다이오드, 하부전극

Description

이미지센서의 제조방법{Method for Manufacturing Image Sensor}
실시예는 이미지센서에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
종래기술에 의한 CIS소자는 빛 신호를 받아서 전기 신호로 바꾸어 주는 포토다이오드(Photo Diode) 영역과, 이 전기 신호를 처리하는 트랜지스터 영역으로 구분할 수 있다.
그런데, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서 의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 회로 상측에 존재하는 포토다이오드에 대한 하부전극의 어텍이 없는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 픽셀간의 크로스 토크를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 기판에 형성된 회로(circuitry); 상기 회로 상측에 형성된 배선; 상기 배선 상에 형성된 하부전극; 상기 하부전극의 측면에 형성된 옥사이드; 및 상기 하부전극 상에 형성된 포토다이오드;를 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 기판에 회로(circuitry)를 형성하는 단계; 상기 회로 상측에 배선을 형성하는 단계; 상기 배선 상에 하부전극용 금속을 형성하는 단계; 상기 하부전극용 금속상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 상기 하부전극용 금속을 선택적으로 식각하여 하부전극을 형성하는 단계; 상기 하부전극 상에 잔존하는 감광막 패턴을 케미컬 옥사이드(chemical oxide)로 제거하는 단계; 및 상기 하부전극 상에 포토다이오드를 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면, 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 회로 상측에 존재하는 포토다이오드에 대한 하부전극 패턴 후 감광막 패턴을 제거할 때 케미컬 옥사이드(Chemical Oxide)를 사용하여 하부전극에 어택없이 감광막 패턴을 제거할 수 있다.
또한, 실시예에 의하면 하부전극 측면에 옥사이드가 존재함으로써 픽셀간의 크로스토크를 방지할 수 있다.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
실시예의 설명에 있어서 씨모스이미지센서(CIS)에 대한 구조의 도면을 이용하여 설명하나, 본 발명은 씨모스이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 채용되는 모든 이미지센서에 적용이 가능하다.
(실시예)
도 1은 실시예에 따른 이미지센서의 단면도이다.
실시예에 따른 이미지센서는 기판(미도시)에 형성된 회로(circuitry)(미도시); 상기 회로 상측에 형성된 배선(145); 상기 배선(145) 상에 형성된 하부전극(150); 상기 하부전극(150)의 측면에 형성된 옥사이드(160); 상기 하부전극(150) 상에 형성된 진성층(180); 상기 진성층(180) 상에 형성된 제2 도전형 전도층(190); 및 상기 제2 도전형 전도층(190) 상에 형성된 상부전극(197);을 포함할 수 있다.
실시예에서 포토다이오드(195)는 진성층(180)과 제2 도전형 전도층(190)을 포함할 수 있다.
또한, 실시예에서 포토다이오드(195)는 상기 하부전극(150)과 진성층(180) 사이에 형성된 제1 도전형 전도층(170)을 더 포함할 수 있다.
상기 배선(145)은 기판상의 층간절연층(120)에 형성되며 메탈(130)과 플러그(140)를 포함할 수 있다.
실시예에 따른 이미지센서에 의하면, 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 회로 상측에 존재하는 포토다이오드(195)에 대한 하부전극(150) 패턴 후 감광막 패턴을 제거할 때 케미컬 옥사이드(Chemical Oxide)를 사용하여 하부전극(150) 측면에 옥사이드(160)를 형성함으로써 하부전극(150)에 어택없이 감광막 패턴을 제거할 수 있다.
또한, 실시예에 의하면 하부전극(150) 측면에 옥사이드(160)가 존재함으로써 픽셀간의 크로스토크를 방지할 수 있다.
도 2 내지 도 6을 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.
우선, 도 2와 같이 기판(미도시)에 회로(circuitry)(미도시)를 형성하고, 상기 회로 상측에 배선(145)을 형성한다. 배선(145)은 메탈(130)과 플러그(140)를 포함할 수 있다. 플러그(140)는 텅스텐(W)으로 형성할 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 배선(145) 상에 하부전극용 금속(150a)을 형성한다. 예를 들어, 상기 하부전극용 금속(150a)은 금속, 합금 또는 실리사이드를 포함한 다양한 전도성 물질로 형성할 수 있다. 예를 들어, 상기 하부전극용 금속(150a)은 알루미늄, 구리, 코발트 등으로 형성할 수 있다.
이후, 상기 하부전극용 금속(150a)상에 감광막 패턴(210)을 형성한다. 예를 들어, 상기 감광막 패턴(210)은 상기 배선(145) 상측에 존재할 수 있다.
다음으로, 도 3과 같이 상기 감광막 패턴(210)을 식각마스크로 상기 하부전극용 금속(150a)을 선택적으로 식각하여 하부전극(150)을 형성한다. 예를 들어, 반응이온성식각(RIE) 등에 의해 식각을 진행하여 하부전극(150)을 형성할 수 있으나 식각방법이 이에 한정되는 것은 아니다.
이때, 도 3과 같이 상기 하부전극(150) 상에 잔존하는 감광막 패턴(210a)이 남게 된다.
실시예에서는 도 4와 같이, 상기 잔존하는 감광막 패턴(210a)을 케미컬 옥사이드(chemical oxide)로 제거할 수 있다. 즉, 실시예에서는 잔존하는 감광막 패턴(210a)을 제거하면서 하부전극(150)에 어택(attack)을 주지 않기 위해서 오존수(O3 water)를 사용할 수 있다.
예를 들어, 오존수(O3 water)는 카본(carbon)으로 구성되어 있는 잔존하는 감광막 패턴(210a)을 제거를 한다.
이때, 도 5와 같이 오존수는 하부전극(150) 상에 있는 잔존하는 감광막 패턴(201a)을 제거를 하면서 하부전극(150) 측벽에는 옥사이드(oxide)(160)를 얇게(thin)하게 형성을 하기 때문에 하부전극(150)은 어택(attack)을 받지 않는다. 예를 들어, 하부전극(150) 측벽에는 약 10~20Å의 옥사이드(oxide)(160)가 형성될 수 있다.
이렇게 하여 오존수(O3 Water)로 잔존하는 감광막 패턴(210a)을 제거하면서 하부전극(150)에 어택(attack)을 방지하면서 하부전극(150)을 패턴(pattern) 할 수 있다.
예를 들어, 오존수(O3 water)를 이용한 케미컬옥사이드(chemical oxide)의 공정조건은 single type의 장비(equipment)에 대해서는 장당 30~60sec 공정시간(process time), bath type 장비는 약 600~1200sec의 공정시간이 소요되고, 유량(flow rate)는 약 1~2ℓ/min, 오존농도(O3 concentration)는 약 5~10ppm이고, RPM은 single type 장비일 경우 약 400~600rpm일 수 있다. 이러한 공정조건을 통해 오존수(O3 Water)로 잔존하는 감광막 패턴(210a)을 제거하면서 하부전극(150)에 어택(attack)을 방지하면서 하부전극(150)을 패턴(pattern) 할 수 있다.
다음으로, 도 6과 같이 상기 하부전극(150) 상에 제1 도전형 전도층(170)을 형성한다. 한편, 경우에 따라서는 상기 제1 도전형 전도층(170)이 형성되지 않고 이후의 공정이 진행될 수도 있다. 상기 제1 도전형 전도층(170)은 실시예에서 채용하는 PIN 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제1 도전형 전도층(170) 은 N 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 전도층(170)은 N 도핑된 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 즉, 상기 제1 도전형 전도층(170)은 비정질 실리콘에 게르마늄, 탄소, 질소 또는 산소 등을 첨가하여 a-Si:H, a-SiGe:H, a-SiC, a-SiN:H a-SiO:H 등으로 형성될 수도 있다.
이후, 상기 제1 도전형 전도층(170) 상에 진성층(intrinsic layer)(180)을 형성한다. 상기 진성층(180)은 실시예에서 채용하는 PIN 다이오드의 I층의 역할을 할 수 있다.
상기 진성층(180)은 비정질 실리콘(amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(180)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(180)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
이후, 상기 진성층(180) 상에 제2 도전형 전도층(190)을 형성한다. 상기 제2 도전형 전도층(190)은 상기 진성층(180)의 형성과 연속공정으로 형성될 수 있다. 상기 제2 도전형 전도층(190)은 실시예에서 채용하는 PIN 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제2 도전형 전도층(190)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(190)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 전도층(190)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예 를 들어, 상기 제2 도전형 전도층(190)은 실란가스(SiH4)에 보론 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
이후, 상기 제2 도전형 전도층(190) 상에 상부전극(197)을 형성한다. 상기 상부전극(197)은 빛의 투과성이 높고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부전극(197)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면, 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 회로 상측에 존재하는 포토다이오드에 대한 하부전극 패턴 후 감광막 패턴을 제거할 때 케미컬 옥사이드(Chemical Oxide)를 사용하여 하부전극에 어택없이 감광막 패턴을 제거할 수 있다.
또한, 실시예에 의하면 하부전극 측면에 옥사이드가 존재함으로써 픽셀간의 크로스토크를 방지할 수 있다.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없 이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 실시예에 따른 이미지센서의 단면도.
도 2 내지 도 6은 실시예에 따른 이미지센서의 제조방법의 공정단면도.

Claims (5)

  1. 기판에 회로(circuitry)를 형성하는 단계;
    상기 회로 상측에 배선을 형성하는 단계;
    상기 배선 상에 하부전극용 금속을 형성하는 단계;
    상기 하부전극용 금속상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 하부전극용 금속을 선택적으로 식각하여 하부전극을 형성하는 단계;
    상기 하부전극 상에 잔존하는 감광막 패턴을 케미컬 옥사이드(chemical oxide)로 제거하는 단계; 및
    상기 하부전극 상에 포토다이오드를 형성하는 단계;를 포함하며,
    상기 하부전극 상에 잔존하는 감광막 패턴을 케미컬 옥사이드(chemical oxide)제거하는 단계에서, 상기 하부전극 측면에 옥사이드가 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
  2. 제1 항에 있어서,
    상기 포토다이오드를 형성하는 단계는,
    상기 하부전극 상에 진성층을 형성하는 단계; 및
    상기 진성층 상에 제2 도전형 전도층을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 케미컬 옥사이드는 오존수(O3 water)인 것을 특징으로 하는 이미지센서의 제조방법.
  4. 삭제
  5. 제3 항에 있어서,
    상기 오존수(O3 water)를 이용한 케미컬옥사이드(chemical oxide)의 공정조건은 싱글타입(single type)의 장비(equipment)에 대해서는 장당 30~60sec 공정시간(process time), 배쓰타입(bath type) 장비는 600~1200sec의 공정시간이 소요되고, 각각의 장비에 대해 유량(flow rate)는 1~2ℓ/min, 오존농도(O3 concentration)는 5~10ppm인 것을 특징으로 하는 이미지센서의 제조방법.
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