KR100900636B1 - 무수축 세라믹 기판의 제조 방법 - Google Patents

무수축 세라믹 기판의 제조 방법 Download PDF

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Abstract

무수축 세라믹 기판의 제조 방법이 개시된다. 본 무수축 세라믹 기판의 제조 방법은, 비아 전극부를 포함하는 복수의 세라믹 그린시트를 형성하는 단계, 복수의 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계, 충전부가 형성된 구속층을 마련하는 단계, 구속층의 충전부가 세라믹 적층체의 비아 전극부에 접합되도록 적층하는 단계, 및, 세라믹 적층체의 소성 온도로 소성하는 단계를 포함한다. 이에 따라, 구속층의 충전부에 의해 소성 과정에서 비아 전극부에 침강 영역이 발생하는 것을 방지할 수 있게 된다.
세라믹 기판, 무수축, 구속층, 충전부, 비아 전극부

Description

무수축 세라믹 기판의 제조 방법 {Manufacturing method of non-shirinkage ceramic substrate}
본 발명은 무수축 세라믹 기판의 제조 방법에 관한 것으로, 보다 상세하게는, 충전부를 포함하는 구속층을 이용한 무수축 세라믹 기판의 제조 방법에 관한 것이다.
최근, 전자부품영역에 있어서, 점차 소형화 추세가 강화, 지속됨에 따라 전자부품의 정밀화, 미세 패턴화 및 박막화를 통한 소형 모듈 및 기판이 개발되고 있다. 그러나, 통상 사용되는 인쇄회로기판(Printed Circuit Board, PCB)을 소형화된 전자부품에 이용한 경우, 사이즈의 소형화, 고주파 영역에서의 신호 손실 및 고온 고습시의 신뢰성 저하와 같은 단점이 발생하였다.
이러한 단점을 극복하기 위하여 PCB 기판이 아닌, 세라믹을 이용한 기판이 사용되고 있다. 세라믹 기판의 주성분은 저온 동시 소성이 가능한 글래스(glass)가 다량 포함된 세라믹 조성물이다.
저온동시소성세라믹(Low Temperature Co-fired Ceramic, 다층 세라믹) 기판 을 제조하는 방법은 다양한데, 그 중 소성시 세라믹 기판이 수축하는지 여부에 따라 수축 공법 및 무수축 공법으로 분류할 수 있다. 구체적으로, 소성시 세라믹 기판이 수축되도록 하여 제조하는 방법이 수축공법이다. 하지만, 수축 공법은 세라믹 기판의 수축 정도가 전체적으로 균일하게 발생되는 것이 아니므로, 기판의 면 방향에 대해서 치수 변형이 일어난다. 이와 같은 세라믹 기판의 면 방향 수축은 기판 내에 포함된 인쇄 회로 패턴의 변형을 야기시켜 패턴 위치의 정밀도 저하 및 패턴의 단선 등과 같은 문제점을 발생한다. 따라서, 수축 공법으로 인한 문제점을 해결하기 위하여, 소성시 세라믹 기판의 면 방향 수축을 방지하기 위한 무수축 공법이 제안되고 있다.
무수축 공법이란, 세라믹 기판의 양면에 구속층을 형성하여 소성하는 방법이다. 이 경우, 구속층은 세라믹 기판이 소성되는 온도에서는 수축되지 않으면서 수축 제어가 용이한 물질이 이용될 수 있다. 이와 같은 구속층에 의해, 소성시 세라믹 기판의 면 방향 수축은 일어나지 않으며 두께 방향으로만 수축될 수 있게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 무수축 세라믹 기판의 제조 방법을 설명하기 위한 수직 단면도이다. 도 1a를 참조하면, 복수의 세라믹 그린시트(1a, 1b, 1c, 1d)를 제조하여 적층함으로써, 세라믹 적층체(1)를 형성한다. 이 경우, 각 세라믹 그린시트에는 내부 회로 패턴의 구현을 위해, 비아 전극부(3) 및 내부 전극(4)이 형성될 수 있다. 구체적으로, 세라믹 그린시트 중 일부를 펀치하여 비아홀(2)을 형성한 후, 비아홀(2) 내에 도체 페이스트를 충진함으로써, 비아 전극 부(3)를 형성할 수 있다. 이 경우, 비아 전극부(3)는 표면 전극으로 이용된다. 또한, 세라믹 그린시트 중 비아 전극부(3) 상에 도체 페이스트를 스크린 인쇄하여 내부 전극(4)을 형성할 수 있다.
이 후, 도 1b에 도시된 바와 같이, 세라믹 적층체(1)의 x방향 및 y방향 수축을 억제시키기 위해 세라믹 적층체(1)의 상부면 및 하부면에 구속층(5a, 5b)을 적층한다. 그리고, 약 600~1000℃ 온도에서 세라믹 적층체(1)를 소성한다.
소성 결과, 도 1c에서와 같이, 세라믹 적층체(1)가 소결되어 수축된다. 이에 따라, 세라믹 적층체(1)는 z방향으로 약 35~50%의 수축이 일어난다.
소성 공정이 완료되면, 세라믹 적층체(1)의 상부면 및 하부면에 위치한 비아 전극부(3) 상에 도체 페이스트를 스크린 인쇄하여 외부 전극(6)을 형성한다. 이와 같은 방법에 따라, 무수축 세라믹 기판(10)을 제조할 수 있게 된다.
한편, 도 1c에 도시된 소성 공정시, 세라믹 적층체(1)의 z 방향으로만 수축이 일어나기 때문에, 비아 전극부(3)를 구성하는 도체 페이스트의 치밀성이 저하되어 부분적으로 침강 영역이 발생하게 된다. 특히, 내부 전극(4)과 접합되는 중간 영역의 세라믹 그린시트에 비해 최상층 및 최하층 영역의 세라믹 그린시트에 형성된 비아 전극부(3)에서 침강 영역의 발생이 두드러진다.
도 2a 및 도 2b는 종래 기술의 다양한 실시예에 따른 비아 전극부(3)의 SEM 사진이다. 도 2a를 참조하면, 세라믹 적층체(1)의 상부면, 즉, 세라믹 그린시트(1d)에 원형 형태의 비아홀(2)이 형성되어 있으며, 비아홀(2) 내에 비아 전극 부(3)가 형성되어 있다. 이 경우, 도 1b에 도시된 소성 공정으로 인해, 비아 전극부(3)의 치밀도가 저하되어 일부분에 침강 영역이 형성되어 있는 것을 확인할 수 있다.
또한, 도 2b에 도시된 세라믹 그린시트(1d)를 참조하면, 사각 형태의 비아홀(2) 내에 비아 전극부(3)가 형성되어 있으며, 비아 전극부(3) 내에 침강 영역이 형성되어 있다. 이와 같이, 표면 전극으로 이용되는 비아 전극부(3)에 침강 영역이 형성됨으로 인해, 외부 전극을 형성하거나, 표면 실장하는 경우에 있어서 전기적 연결에 따른 불량으로 제품 신뢰성 저하를 야기시킨다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부와 대응되는 위치에 충전부를 포함하는 구속층을 적층함으로써, 소성시 비아 전극부에 침강 영역이 발생하는 것을 방지하기 위한 무수축 세라믹 기판의 제조 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 무수축 세라믹 기판의 제조 방법은, 비아 전극부를 포함하는 복수의 세라믹 그린시트를 형성하는 단계, 상기 복수의 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계, 충전부가 형성된 구속층을 마련하는 단계, 상기 구속층의 충전부가 상기 세라믹 적층체의 비아 전극부에 접합되도록 적층하는 단계, 및, 상기 세라믹 적층체의 소성 온도로 소성하는 단계를 포함한다.
이 경우, 상기 충전부가 형성된 구속층을 마련하는 단계는, 상기 구속층의 일 면 중 상기 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부와 대응되는 위치에 도체 페이스트를 도포하여 건조시키는 단계를 포함한다.
한편, 상기 충전부는 상기 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부와 동일한 도체 페이스트로 형성되는 것이 바람직하다.
또한, 상기 충전부는 상기 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부를 구성하는 도체 페이스트 전체 양의 30%에 해당하는 도체 페이스트로 형성 되는 것이 바람직하다.
본 무수축 세라믹 기판의 제조 방법은, 상기 세라믹 적층체의 소성이 완료되면 상기 구속층을 제거하는 단계, 및, 상기 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부 상에 외부 전극을 형성하는 단계를 더 포함할 수 있다.
이 경우, 상기 구속층을 제거하는 단계는 상기 세라믹 적층체의 상부면 및 하부면의 비아 전극부가 평탄화되도록 연마하는 단계를 포함할 수 있다.
본 발명에 따르면, 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부와 대응되는 위치에 충전부가 형성된 구속층을 적층하여 소성함으로써, 소성시 비아 전극부가 치밀화될 수 있도록 한다. 이에 따라, 소성 공정에서 비아 전극부에 침강 영역이 발생되는 것을 방지할 수 있게 되어 세라믹 적층체에 외부 전극을 형성하거나, 표면 실장하는 경우 전기적 연결이 양호하게 된다. 이 결과, 무수축 세라믹 기판의 신뢰성을 향상시킬 수 있게 된다.
이하에서는 첨부된 도면을 참조하면 본 발명을 보다 자세하게 설명한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 무수축 세라믹 기판의 제조 방법을 설명하기 위한 수직 단면도이다.
도 3a를 참조하면, 우선, 복수의 세라믹 그린시트(11a, 11b, 11c, 11d)를 형성한 후, 적층하여 세라믹 적층체(11)를 제조한다. 구체적으로, 유리-세라믹 분말에 유기 바인더, 분산제, 혼합 용매를 첨가한 후 볼밀을 이용하여 분산시킨다. 이렇게 얻은 슬러리를 필터로 거른 후 탈포하고, 닥터 블레이드법을 이용하여 소정 두께의 세라믹 그린시트를 성형한다. 또한, 각 세라믹 그린시트 제조시, 비아홀(12)을 형성하여 비아홀(12) 내부에 도체 페이스트를 충진시키는 방식으로 비아 전극부(13)를 형성한다. 또한, 각 세라믹 그린시트 상에 도체 페이스트를 도포하여 내부 전극(14)을 형성한다. 이 경우, 도 3a에서 세라믹 적층체(11)의 최하층 세라믹 그린시트(11a) 및 최상층 세라믹 그린시트(11d)에 형성된 비아 전극부(13)는 표면 전극으로 이용된다. 표면 전극은, 외부 전극 형성 및 표면 실장시 전기적 연결을 위한 부분이 될 수 있다.
이 후, 도 3b에 도시된 바와 같이, 세라믹 적층체(11)의 z 방향 수축을 억제하기 위한 구속층(15a, 15b)을 제조한다. 상부 및 하부 구속층(15a, 15b)은 세라믹 적층체(11)의 소성 온도, 약 600~1000℃의 온도에서 소결되지 않으며, 수축 제어가 용이한 세라믹 물질을 이용하여 제조될 수 있다. 예를 들어, 알루미나(Al2O3) 분말에, 유기 바인더, 분산제 및 혼합 용매 등을 첨가하여 슬러리를 제조한다. 그리고, 슬러리를 닥터 블레이드법을 이용하여 도포한 후, 구속층(15a, 15b)을 제조할 수 있다.
그리고, 상부 및 하부 구속층(15a, 15b) 상에 도체 페이스트를 도포하여 건조시킴으로써, 충전부(16a, 16b, 16c, 16d)를 형성한다. 이 경우, 충전부(16a, 16b, 16c, 16d)는 구속층(15a, 15b) 중 세라믹 적층체(11)의 상부면 및 하부면의 비아 전극부(13)과 대응되는 위치에 형성될 수 있다. 또한, 충전부(16a, 16b, 16c, 16d)를 구성하는 도체 페이스트는 상기 세라믹 그린시트(11a, 11b, 11c, 11d)의 비아 전극부(13)와 동일한 물질로 이루어질 수 있다. 비아 전극부(13) 및 충전부(16a, 16b, 16c, 16d)를 구성하는 도체 페이스트는 Ag, Ni, Pb, W, Sn 등이 될 수 있다.
또한, 충전부(16a, 16b, 16c, 16d)를 구성하는 도체 페이스트는 비아 전극부(3)를 구성하는 도체 페이스트 전체 양의 30% 정도에 해당하는 양이 도포될 수 있다.
이 후, 도 3c는 도 3a에서 제조된 세라믹 적층체(11)의 상부면 및 하부면에 도3b에서 제조된 구속층(15a, 15b)을 적층한다. 이 경우, 구속층(15a, 15b) 중 충전부(16a, 16b, 16c, 16d)가 형성된 면이 세라믹 적층체(11)의 상부면 또는 하부면과 접합되도록 적층할 수 있다.
그리고, 세라믹 적층체(11)의 소성 온도인 약 600~1000℃로 소성을 수행한다. 이 과정에서 상부 구속층(15a) 및 하부 구속층(15b)에 압력을 가하여 z 방향으로의 수축 억제가 용이하도록 할 수 있다.
도 3c에 도시된 바와 같이, 충전부(16a, 16b, 16c, 16d)가 형성된 구속 층(15a, 15b)을 이용하여 세라믹 적층체(11)를 소성하는 경우, 세라믹 적층체(11)의 표면 전극, 즉, 최상부면 그린시트(11d)의 비아전극부(13) 및 최하부면 그린시트(11a)의 비아전극부(3)는 충전부(16a, 16b, 16c, 16d)에 의해 치밀화가 향상되어 침강 영역이 발생되지 않는다.
다음, 도 3d에서와 같이, 세라믹 적층체(11)의 소성 공정이 완료되면, 구속층(15a, 15b)을 제거한다. 구속층(15a, 15b)은 평판 연마, Buff 연마 및 샌드 블라스트와 같이 통상의 기술을 이용하여 제거할 수 있다. 또한, 도면을 통해 구체적으로 도시하고 있지 않으나, 구속층(15a, 15b)을 제거하고 난 후, 세라믹 적층체(11)의 표면 평탄화를 위해 세라믹 적층체(11)의 상부면 및 하부면에 위치하는 비아 전극부(13)를 연마할 수 있다. 이와 같은 연마 과정은 제조 업자의 선택 사항에 따른 공정으로, 필수적인 공정은 아니다.
이 후, 세라믹 적층체(11)의 상부 및 하부에 도체 페이스트를 스크린 인쇄하여 외부전극(17)을 형성한다. 이 경우, 세라믹 적층체(11)와 외부전극(17)의 고착을 위해 소성을 수행할 수 있다. 이와 같은 방법에 따라, 본 발명의 무수축 세라믹 기판(100)이 제조될 수 있다. 이 경우, 무수축 세라믹 기판(100)은 세라믹 적층체(11)의 비아 전극부에 침강 영역이 형성되지 않게 되어, 외부 전극(17)과의 전기적 연결이 우수하게 된다.
도 4a 및 도4b는 본 발명의 다양한 실시예에 따른 비아 전극부의 SEM 사진이 다. 도 4a는 도 3c의 소성 공정 이후, 구속층(15a, 15b)을 제거한 세라믹 적층체(11)를 상부에서 촬영한 SEM 사진이다. 세라믹 적층체(11)의 상부, 즉, 세라믹 그린시트(11d)에는 원형 형태의 비아홀(12)이 형성되어 있으며, 비아홀(12) 내에 비아 전극부(13)가 형성되어 있다. 도 2a에 도시된 비아 전극부(3)와 비교해 볼 때, 도 4a의 비아 전극부(13)는 소성 단계에서 충전부(16a, 16b, 16c, 16d)에 의해 치밀화 정도가 향상되어 침강 영역이 발생되지 않는다. 따라서, 외부 전극을 형성하거나, 표면 실장하는 경우에 있어서 전기적 연결이 양호하게 된다.
또한, 도 4b는 다른 실시예에 따른 비아 전극부의 SEM 사진이다. 도 2b에 도시된 비아 전극부(3)와 비교해 볼 때, 도 4b의 비아 전극부(13) 역시 충전부(16a, 16b, 16c, 16d)에 의해 치밀화 정도가 향상되어 침강 영역이 발생되지 않는다. 따라서, 전기적 연결이 양호하게 되어, 무수축 세라믹 기판(100)의 제품 신뢰성이 향상될 수 있게 된다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 무수축 세라믹 기판의 제조 방법을 설명하기 위한 수직 단면도,
도 2a 및 도 2b는 종래 기술의 다양한 실시예에 따른 비아 전극부의 SEM 사진,
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 무수축 세라믹 기판의 제조 방법을 설명하기 위한 수직 단면도, 그리고,
도 4a 및 도4b는 본 발명의 다양한 실시예에 따른 비아 전극부의 SEM 사진이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 무수축 세라믹 기판 11 : 세라믹 적층체
11a, 11b, 11c, 11d : 세라믹 그린시트
12 : 비아홀 13 : 비아 전극부
14 : 내부 전극 15a, 15b : 구속층
16a, 16b, 16c, 16d : 충전부 17 : 외부 전극

Claims (6)

  1. 비아 전극부를 포함하는 복수의 세라믹 그린시트를 형성하는 단계;
    상기 복수의 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
    충전부가 형성된 구속층을 마련하는 단계;
    상기 구속층의 충전부가 상기 세라믹 적층체의 비아 전극부에 접합되도록 적층하는 단계; 및,
    상기 세라믹 적층체의 소성 온도로 소성하는 단계;를 포함하는 무수축 세라믹 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 충전부가 형성된 구속층을 마련하는 단계는,
    상기 구속층의 일 면 중 상기 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부와 대응되는 위치에 도체 페이스트를 도포하여 건조시키는 단계;를 포함하는 것을 특징으로 하는 무수축 세라믹 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 충전부는,
    상기 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부와 동일한 도체 페이스트로 형성되는 것을 특징으로 하는 무수축 세라믹 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 충전부는,
    상기 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부를 구성하는 도체 페이스트 전체 양의 30%에 해당하는 도체 페이스트로 형성된 것을 특징으로 하는 무수축 세라믹 기판의 제조 방법.
  5. 제1항에 있어서,
    상기 세라믹 적층체의 소성이 완료되면, 상기 구속층을 제거하는 단계; 및,
    상기 세라믹 적층체의 상부면 및 하부면에 형성된 비아 전극부 상에 외부 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 무수축 세라믹 기판의 제조 방법.
  6. 제1항에 있어서,
    상기 구속층을 제거하는 단계는,
    상기 세라믹 적층체의 상부면 및 하부면의 비아 전극부가 평탄화되도록 연마하는 단계;를 포함하는 것을 특징으로 하는 무수축 세라믹 기판의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198646A (ja) 2000-12-26 2002-07-12 Kyocera Corp 多層配線基板の製造方法
JP2002290043A (ja) 2001-03-28 2002-10-04 Kyocera Corp セラミック配線基板の製造方法
JP2004235346A (ja) 2003-01-29 2004-08-19 Kyocera Corp 多層配線基板の製造方法
KR20060092693A (ko) * 2005-02-18 2006-08-23 엘지전자 주식회사 다층 인쇄회로기판과 이를 이용한 비지에이 반도체 패키지의 실장 구조 및 그 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198646A (ja) 2000-12-26 2002-07-12 Kyocera Corp 多層配線基板の製造方法
JP2002290043A (ja) 2001-03-28 2002-10-04 Kyocera Corp セラミック配線基板の製造方法
JP2004235346A (ja) 2003-01-29 2004-08-19 Kyocera Corp 多層配線基板の製造方法
KR20060092693A (ko) * 2005-02-18 2006-08-23 엘지전자 주식회사 다층 인쇄회로기판과 이를 이용한 비지에이 반도체 패키지의 실장 구조 및 그 방법

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