KR100899736B1 - 무선 패킷 데이터 채널 수신장치 및 방법 - Google Patents

Abstract

본 발명은 무선 멀티미디어 서비스를 지원하는 부호분할다중접속(CDMA) 이동통신 시스템의 패킷 데이터 채널 수신장치 및 방법에 관한 것이다. 상기 패킷 데이터 채널 수신장치의 디매핑부는 입력 변조심볼을 해당하는 변조방식에 따라 부호화 심볼들로 디매핑하여 자동재전송요구(ARQ) 처리부로 입력한다. 상기 자동재전송요구(ARQ) 처리부는 상기 디매핑부로부터 상기 부호화 심볼들을 입력받아, 순서변환을 위한 기록주소들에 해당하는 버퍼 메모리의 메모리 영역들에 상기 입력된 부호화 심볼들을 저장한다. 디인터리빙에 필요한 부호화 심볼들이 모두 저장되면, 상기 자동재전송요구(ARQ) 처리부는 디인터리빙을 위한 독출주소들에 해당하는 상기 버퍼 메모리의 메모리 영역들로부터 상기 부호화 심볼들을 독출하여 출력한다. 이로써 본 발명은 패킷 데이터 채널 수신장치에서 데이터 처리과정을 단축하여 필요한 버퍼들의 개수를 줄이고 복잡도를 크게 개선한다.

패킷 데이터 채널, H-ARQ, 주소제어, 순서변환, 디인터리버

Description

무선 패킷 데이터 채널 수신장치 및 방법{WIRELESS PACKET DATA CHANNEL RECEIVER APPARATUS AND METHOD}

도 1은 패킷 데이터 서비스를 위한 통상적인 순방향 패킷 데이터 채널(F-PDCH) 송신기의 구성도.

도 2는 패킷 데이터 서비스를 위한 통상적인 세컨더리 패킷 데이터 제어 채널(F-SPDCCH) 송신기의 구성도.

도 3은 패킷 데이터 서비스를 위하여 H-ARQ를 지원하는 통상적인 패킷 데이터 채널(F-PDCH) 수신기의 구성도.

도 4는 본 발명에서 제안하는 데이터 처리 함수의 변환 및 합성의 원리를 보인 도면.

도 5는 통상적인 인터리버와 디인터리버의 구성도.

도 6은 본 발명에 따라 H-ARQ 버퍼와 인터리빙 함수의 역함수를 이용하는 디인터리버의 구성도.

도 7은 본 발명에 따른 패킷 데이터 채널 수신기의 구성도.

도 8은 상기 도 7에 도시된 기록주소 생성기(150)의 세부 구성도.

도 9는 패킷 데이터 채널의 채널 인터리빙 방법을 보여주는 도면.

도 10은 상기 도 7에 도시된 독출주소 생성기(160)의 세부 구성도.

도 11은 본 발명에 따라 4 개의 H-ARQ 채널들을 처리하는 수신기 구성의 일 실시예를 보여주는 도면.

도 12는 상기 도 11에서 QCTC 버퍼(320)의 세부 구성도.

본 발명은 이동통신시스템에 관한 것으로서, 특히 음성 및 패킷 데이터 서비스를 포함하는 무선 멀티미디어 서비스를 지원하는 부호분할다중접속(Code Division Multiple Access: 이하 "CDMA"라 한다.) 이동통신시스템의 패킷 데이터 채널 수신장치 및 방법에 관한 것이다.

전형적인 이동통신시스템, 예를 들어, IS-2000과 같은 부호분할 다중접속(CDMA) 방식의 이동통신시스템은 음성 및 저속의 서킷 및 패킷 데이터 서비스만을 지원하는 형태이었다. 그러나, 사용자 요구와 함께 기술이 발전함에 따라 이동통신시스템은 고속패킷데이터 서비스를 지원하는 형태로 발전하고 있는 추세이다. 그 중에서 IS-2000 1xEV-DV(Evolution Data and Voice) 같은 이동통신시스템은 음성뿐만 아니라 고속 패킷 데이터 서비스를 지원하기 위한 시스템으로서 최근 들어 많은 주목을 받고 있다. 따라서, 음성 서비스를 지원하면서도 이와 동시에 고속 데이터 서비스도 지원할 수 있는 이동통신시스템의 구현을 위해서는 고속 패킷 데 이터를 처리할 수 있는 이동국 장치에 대한 구성이 필수적인 요소가 된다.

특히, 1xEV-DV나 HSDPA(High Speed Data Packet Access)와 같은 이동통신시스템에서는 물리채널의 성능을 최대로 끌어올리기 위해, 복합 자동재전송 요구(Hybrid Automatic Repeat reQuest: 이하 "H-ARQ"라 한다.) 기법을 바탕으로 데이터 채널이 구성되었다. 상기 H-ARQ는 초기에 전송된 데이터 패킷에 에러가 발생하여 상기 에러를 보상해 주기 위해 패킷의 재전송이 요구될 때 사용되는 소정의 재전송 제어 기법을 의미한다. 상기 H-ARQ는 체이스 결합(Chase Combining: 이하 "CC"라 한다.) 기법과 리던던시 증가(Incremental Redundancy: 이하 "IR"이라 한다.) 기법으로 구분할 수 있다.

상기 CC는 재전송 시 초기 전송과 동일한 전체 패킷을 단순 전송하는 방식으로, 수신기에서는 재전송된 패킷과 수신 버퍼에 저장되어 있던 초기전송 패킷을 소정의 방식에 의해 결합함으로써 복호화기로 입력되는 부호화 비트들에 대한 신뢰도를 향상시킨다. 상기 IR은 부호화 이득(coding gain)을 개선하기 위하여, 초기 전송 패킷과 동일한 패킷 대신에 채널 부호화기에서 발생하는 리던던시 비트들 또는 정보비트들과 리던던시 비트들의 조합을 재전송하고, 수신기의 복호화기에서는 초기전송된 정보비트 및 재전송된 정보비트 또는 리던던시 비트를 조합하여 복호한다. 상기 IR을 지원하기 위해서 QCTC(Quasi-Complementary Turbo Coding)가 이용된다.

앞서 설명한 바와 같이 H-ARQ는 재전송된 패킷을 전에 수신된 패킷과 합성함으로써 무선채널의 성능을 향상시킨다. H-ARQ는 채널이용률을 높이기 위해 다중 ARQ 채널(Multiple ARQ sub-channel)을 이용하는데 현재 1xEV-DV에서는 4개의 ARQ 채널을 지원한다. 그러므로 H-ARQ 수신기에서는 각 H-ARQ 채널에 대해 부호 합성(Code Combining)을 위한 H-ARQ 버퍼가 필요하다. 또한 그 외에 채널 디인터리빙(Channel Deinterleaving)과 같은 여러 가지 데이터 처리를 위한 많은 버퍼들이 필요하다.

음성채널과는 달리 패킷 데이터 채널은 고속의 데이터 전송을을 지원해야 하기 때문에 버퍼들의 크기도 상대적으로 크다. 저전력과 소형화를 요구하는 이동국 수신기의 설계에 있어서 이런 많은 버퍼의 사용은 공간적인 큰 제약이 된다.

H-ARQ는 패킷이나 프레임의 재전송에 관계된다. 그러므로, 1xEV-DV나 HSDPA와 같이 재전송을 기반으로 하는 H-ARQ를 이용하는 이동통신 시스템에서는 패킷 데이터의 성공적인 수신여부(Acknowledgment)를 기지국에 알려 재전송 여부를 결정하게 한다. 이를 위해 사용되는 신호를 ACK(Acknowledge)/NACK(Non-acknowledge)라고 한다. 이동국 수신기는 패킷 데이터를 수신한 후 되도록 빠른 시간 안에 ACK/NACK를 기지국에 전송하여야 한다.

이때, 기지국은 패킷 전송을 마친 시점으로부터 ACK/NACK에 대한 수신 및 복조를 마칠 때까지의 시간을 ACK/NACK 지연시간이라고 정의하고 이를 소정의 값으로 제한한다. 현재 1xEV-DV에서는 ACK/NACK 지연시간을 4 슬롯으로 제한하고 있으므로, 이동국은 패킷 데이터 및 ACK/NACK 전송시간을 뺀 2 슬롯 안에 패킷 데이터의 정상적인 수신여부를 확인해야 한다는 제약을 갖게 된다. H-ARQ를 사용하는 이동통신시스템에서 채널효율을 높이기 위한 이런 시간적 제약은 처리해야 할 데이터의 양이 많은 패킷 데이터 수신기 설계에 있어서 해결해야 할 가장 중요한 문제가 된다.

게다가 고속의 패킷 데이터 서비스를 지원하는 1xEVDV나 HSDPA와 같은 이동통신 시스템에서는 데이터 처리단위별로 구성된 데이터 경로를 가진다. 따라서 데이터 순서변환(Reordering)을 수행할 때마다 다음 데이터 처리를 위해 버퍼에 저장하는 과정이 필요하기 때문에, 고속의 데이터를 처리하기 위해선 많은 버퍼와 처리시간이 필요하다.

즉, 수신기의 데이터 경로에 많은 버퍼들이 존재하는데 이들 버퍼들은 주로 랜덤 액세스 메모리(Random Access Memory: 이하 "RAM"이라 한다.)로 구성되어 있으며 각 버퍼의 I/O는 순차적으로 이루어지기 때문에, 버퍼의 개수가 증가할수록 전체 데이터 처리시간이 큰 폭으로 증가한다. 그러므로, 효율적인 버퍼관리는 고속 데이터 서비스를 지원하는 이동국 수신기를 설계하는데 있어서 중요한 고려사항이 되며, 이는 데이터 서비스가 고속화될수록 더욱 중요해지고 있다.

따라서 본 발명의 목적은 무선 패킷 데이터 서비스를 위한 이동통신시스템에서 데이터를 수신하는데 있어서 필요한 버퍼 및 처리시간을 감소시키기 위한 수신장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 무선 패킷 데이터 서비스를 위해 필요한 버퍼들의 개수를 감소시키기 위하여 주소 및 데이터 합성을 이용하는 수신장치 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 데이터처리 함수의 변환(transform) 및 합성(composition)을 이용하여 데이터 경로를 단순화시킨 수신장치 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 데이터를 처리하는 수신기의 크기를 줄이고 처리시간을 단축시키는 수신장치 및 수신방법을 제공하는 것이다.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

본 발명은 1x 대역폭을 사용하여 음성과 저속 패킷과 고속 패킷 데이터 서비스를 포함하는 멀티미디어 서비스를 지원하는 이동통신시스템에서 물리계층 복합 자동재전송 요구(Hybrid Automatic Response Request: 이하 "H-ARQ"라 한다.) 방식을 사용할 때 필요한 버퍼의 개수와 처리시간을 단축시키는 것이다.

본 발명에서 사용되는 고속 무선 패킷 데이터 서비스를 위한 채널들은 크게 공통 채널(Common Channel)과 제어 채널(Control Channel) 및 트래픽 채널(Traffic Channel)로 구분된다. 먼저 본 발명에 적용되는 채널들에 대하여 간략히 설명하기로 한다. 하기에서 채널 명칭의 앞에 표기되는 "F-"는 기지국으로부터 이동국의 방향으로 형성되는 순방향 링크(Forward Link)를 의미한다.

상기 공통 채널은 순방향 파일럿 채널(Forward Pilot Channel: 이하 "F-PICH"라 한다.)을 나타내는 것으로서, 이동국에서 동기복조를 하기 위한 기준 진폭 및 위상변화량을 제공한다. 상기 트래픽 채널에는 실제로 패킷 데이터가 전송되는 순방향 패킷 데이터 채널(Forward Packet Data Channel: 이하 "F-PDCH"라 한다.)이 있다. 상기 제어 채널에는 상기 패킷 데이터 채널의 복조에 관련된 정보를 전송하는 두 개의 분리된 채널이 있으며 이를 보다 상세히 살펴보면 하기와 같다.

첫 번째 제어 채널은 프라이머리 패킷 데이터 제어 채널(Primary Packet Data Control Channel: 이하 "F-PPDCCH"라 한다.)로서 순방향으로 전송되는 패킷이 몇 개의 슬롯으로 구성되어 있는지에 대한 정보를 전달한다. 두 번째 제어 채널은 세컨더리 패킷 데이터 제어 채널(Secondary Packet Data Control Channel: 이하 "F-SPDCCH"라 한다.)로서 순방향으로 전송되는 패킷이 어느 이동국에 할당되었는지를 지시하는 식별자(MAC ID: Media Access Control Identifier), 전송되는 패킷이 몇 번째 재전송되는 것인지를 지시하는 식별자(SPID: SubPacket Identifier), 연속된 부호화 패킷인지를 구분하기 위한 식별자(SEQ ID: Sequence Identifier), 전송되는 패킷이 병렬 전송되는 4개의 ARQ(Auto Request) 채널 중 몇 번째 ARQ 채널에 해당하는지를 지시하는 식별자(ARQ ID), 전송되는 부호화 패킷의 크기(EP SIZE: Encoder Packet Size), 왈시 스페이스 지시자(Walsh Space Indicator), 코드분할 다중화 채널 지시자(CDM Channel Indicator) 등을 나타내는 정보를 각각의 정보필드(Information Field)에 실어 전달한다.

도 1은 패킷 데이터 서비스를 위한 순방향 패킷 데이터 채널(F-PDCH) 송신기의 구성을 보인 도면으로서, 여기서 송신기는 기지국을 의미한다.

상기 도 1을 참조하면, 순방향 패킷 데이터 채널(F-PDCH)의 입력 시퀀스(Input Sequence)는 CRC(Cyclic Redundancy Check) 비트 추가기(Add 16 Bit Packet CRC Block)(10)에 의해 16 비트의 패킷 CRC 비트가 부가되고 테일 비트 추가기(Tail Bit Adding Block)(11)에 의해 6 비트의 터보 부호화를 위한 테일 허가 비트(Tail Allowance Bit)가 부가된 후, 채널 부호화기(Channel Encoder)(12)에 의하여 소정의 부호율 R을 가지고 부호화된다. 상기 부호율 R은 k/n(n과 k는 서로 소)으로 표현되며 상기 채널 부호화기(12)는 k비트를 입력으로 하여 n비트의 부호화 심볼을 출력한다. 예를 들어, 상기 채널 부호화기(12)는 1/6 또는 1/5의 모부호화율(mother code rate)을 가지고 심볼 천공 또는 심볼 반복을 통하여 복수의 부호화율들을 지원할 수 있다.

통상적으로 상기 채널 부호화기(12)는 차세대 이동통신시스템에서 멀티미디어 데이터의 신뢰성 있는 고속 전송을 만족시키기 위해 가장 적합하다고 평가받고 있는 터보 부호화(Turbo Coding)를 사용한다. 터보 부호화를 사용하는 상기 채널 부호화기(12)의 출력은 시스티메틱(systematic) 비트와 패리티(parity) 비트로 구별될 수 있다. 여기서 상기 시스티메틱 비트는 보내고자 하는 신호 자체(정보비트) 를 의미하며, 상기 패리티 비트는 전송 중 발생한 에러를 수신기에서 복호 시에 보정하기 위해 추가되는 신호(리던던시 비트)를 의미한다.

예를 들어 부호화율이 대칭인 1/2인 경우 상기 채널 부호화기(12)는 1비트의 입력 시퀀스에 응답하여 2비트의 부호화 심볼을 출력하는데, 상기 부호화 심볼은 1비트의 시스티메틱 비트(정보 비트)와 1비트의 패러티 비트(리던던시 비트)로 이루어진다. 다른 예로서 부호화율이 비대칭인 3/4인 경우에 상기 채널 부호화기(12)는 3비트의 입력 시퀀스에 응답하여 4비트의 부호화 심볼을 출력하는데, 상기 부호화 심볼은 3비트의 시스티메틱 비트들과 1비트의 패러티 비트로 이루어진다.

상기 채널 부호화기(12)에서 출력되는 부호화 심볼들은 부호 스크램블러(Code Scrambler)(14)와 가산기(13)에 의해 배타적 논리 합 연산(Exclusive-OR)되어 데이터 스크램블링이 이루어진다. 상기 가산기(13)의 출력은 QCTC 채널 인터리버(channel Interleaver)(15)에 의해 인터리빙되어 출력된다. 상기 인터리빙은 전송하고자 하는 부호화 심볼들을 인터리빙시켜 전송하여 손상되는 부분이 한곳에 집중되지 않고 여러 곳으로 분산되도록 한다. 이로써 페이딩 채널을 통과하면서 자주 발생하는 군집 에러(Burst Error)를 방지하며 데이터 전송 손실을 최소화하고 채널 부호화 효과를 상승시킨다.

상기 채널 인터리버(15)의 출력은 QCTC 심볼 선택기(Symbol Selection Block)(16)에서 심볼의 재전송 여부를 나타내는 SPID의 값에 따라 심볼 선택이 이루어지고, 상기 심볼 선택기(16)의 출력은 직렬/그룹 매핑기(Serial/Group Mapping Block)(17)에서 SPID와 소정의 변조방식에 따라 직렬/그룹 매핑에 의한 순서변환(Reordering)이 수행된다. 여기서 상기 직렬/그룹 매핑기(17)는 상기 심볼 선택기(16)로부터 소정 크기를 가지는 한 그룹의 부호화 심볼들을 입력받아 상기 그룹 내에서 상기 부호화 심볼들을 소정 순서변환 규칙에 따라 순서변환한다.

상기 직렬/그룹 매핑기(17)의 출력은 변조기(Modulator)(18)에서 QPSK(Quadrature Phase Shift Keying), 8PSK(8ary PSK), 16QAM(16-ary Quadrature Amplitude Modulation), 64QAM(64-ary QAM) 중 하나의 변조방식(MOD order)에 따라 해당하는 I,Q 변조 심볼들에 매핑된다.

심볼 역다중화기(Symbol Demux)(19)는 상기 I,Q 변조심볼들을, 송신기에서 패킷 데이터 채널을 위해 사용 가능한 32칩 왈시 부호 채널(Code Channel)의 개수만큼 I,Q 채널로 각각 역다중화하고, 상기 심볼 역다중화기(19)의 출력들 각각은 32칩 왈시 서브채널 커버(Walsh Subchannel Cover) 1(20) 내지 32칩 왈시 서브채널 커버 N(21)에서 왈시 역확산된 후, 왈시 칩 레벨 합산기(Walsh Chip Level Summer)(22)에서 I,Q 채널별로 결합되고, PN 확산 및 기저대역 필터링을 거친 후 고주파 대역으로 변환된다.

도 2는 패킷 데이터 서비스를 위한 세컨더리 패킷 데이터 제어 채널(F-SPDCCH) 송신기의 구성을 보인 도면이다.

상기 도 2를 참조하면, 총 13비트의 세컨더리 패킷 데이터 제어 채널(F-SPDCCH)의 입력 시퀀스는, 사용자를 식별하는 6 비트의 MAC_ID와, 초기전송과 재전송시의 서브패킷을 식별하는 2 비트의 SPID와, 병렬 전송시 ARQ 채널을 식별하는 2 비트의 ARQ ID와, 부호화 패킷 크기를 나타내는 3 비트의 EP SIZE로 이루어진다. 부호분할다중화를 지원하는 경우 그에 따른 부가정보, 예를 들어 왈시 스페이스 지시자와 부호분할 다중화 채널 지시자가 더 포함될 수 있다.

상기 F-SPDCCH 입력 시퀀스는 N 슬롯동안 유효하며, 상기 N의 값은 F-PDCH의 슬롯 길이의 값에 따라서 정해진다. 즉 서브패킷의 슬롯 길이를 SUBPACKET_LENGTH라고 하면, SUBPACKET_LENGTH = 1인 경우는 N = 1이며, SUBPACKET_LENGTH = 2인 경우는 N=2이고, SUBPACKET_LENGTH = 4, 8인 경우는 N = 4이다.

상기 F-SPDCCH 입력 시퀀스는 CRC 비트 추가기(30)에 의해 8 비트의 오류검출용 CRC 비트가 부가되고(21비트) 테일 비트 추가기(31)에 의해 8 비트의 터보 부호화를 위한 부호화 테일 비트(Tail Bit)가 부가된 후(29비트), 구속장 K=9인 길쌈 부호화기(Convolutional Encoder)(32)에 의하여 소정의 부호율 R을 가지고 부호화된다.(29N 심볼들) 상기 부호율 R은 N=1인 경우 1/2이고 N=2 또는 4인 경우 1/4이다.

상기 길쌈 부호화기(32)의 출력은, N=4인 경우 반복인자(Factor)=2인 심볼 반복기(33)에서 1회 반복되어 출력되고(58N), 심볼 천공기(34)에서 10N만큼 심볼 천공된다.(48N) 상기 심볼 천공기(34)의 출력은 블럭 인터리버(35)에 의하여 소정의 인터리빙 규칙에 따라 인터리빙된 후 QPSK 변조기(36)에서 I,Q 변조심볼들로 변조된다. 상기 QPSK 변조기(36)의 출력들은 곱셈기들(37)(38)에서 F-SPDCCH 채널을 나타내는 64 왈시 부호를 가지고 각각 확산되고, PN 확산 및 기저대역 필터링을 거친 후 고주파 대역으로 변환된다.

도시하지 않았지만 상기 F-PDCH 송신기의 출력 신호와 상기 F-SPDCCH 송신기 의 출력 신호는 F-PPDCCH 송신기의 출력 신호 및 F-PICH 송신기의 출력 신호와 부호분할 다중화(CDM)되어 안테나를 통해 송신된다.

도 3은 패킷 데이터 서비스를 위하여 H-ARQ를 지원하는 패킷 데이터 채널(F-PDCH) 수신기의 구성을 보인 도면이다. 여기서 패킷 데이터 채널의 복조는 SPDCCH의 복조결과 얻어된 MAC ID, SPID, ARQ ID, EP SIZE 등과 또한 송신기에서 패킷 데이터를 전송할 때 사용한 왈시부호와 변조방식과 부호화율 등에 대한 정보를 이용하여 이루어진다.

상기 도 3을 참조하면, 패킷 데이터 채널을 통해 기지국으로부터 수신되는 신호는, 송신기에서 패킷 데이터를 전송할 때 사용한 동일 왈시부호를 가지고 디커버링(Decovering)되어 디매핑 모듈(40)의 16QAM 평균레벨 추정기(41)와 디매핑기(42)로 변조심볼로서 입력된다. 상기 디매핑기(42)는 상기 디커버링된 변조심볼을 입력으로 받아 송신기에서 패킷 데이터를 전송할 때 사용한 것과 동일한 변조방식에 따라 디매핑을 수행하여 부호화 심볼들을 복호한다.

상기 디매핑기(42)의 출력은 상기 변조방식에 따라 2 또는 3 또는 4개의 부호화 심볼들로 구성되는데, SPID는 '0'(즉 초기전송)이고 상기 변조방식이 8-PSK/16-QAM일 때 그룹/직렬 순서변환기(Group/Serial Reordering Block)(43)에서는 상기 부호화 심볼들에 대하여 그룹 매핑(Group mapping)에 대응하는 순서변환(Reordering)을 수행한다. 여기서 직렬/그룹 매핑에 대한 순서변환은 순서변환을 수행할 한 그룹의 부호화 심볼들을 저장할 순서변환 버퍼(44)를 필요로 한다.

상기 순서변환 버퍼(44)에서 순서변환이 완료된 부호화 심볼들은 H-ARQ 모듈(45)의 H-ARQ 결합기(46)로 입력된다. 이때 주소 생성기(48)는 현재 입력되는 부호화 심볼을 기록할 기록주소를 SPID에 따라 계산한다. SPID가 '0'이 아닌 경우, 즉 재전송인 경우, 상기 기록주소에는 현재 입력되는 부호화 심볼과 동일한 부호화 패킷에 대하여 기 수신된 부호화 심볼이 저장되어 있다. 따라서 H-ARQ 결합기(46)는 H-ARQ 버퍼(47)의 상기 기록주소에 저장되어 있는 부호화 심볼을 읽어와서 현재 입력된 부호화 심볼과 연성 결합(soft combining)한 후 상기 H-ARQ 버퍼(47)의 상기 계산된 기록주소에 저장한다.

채널 디인터리버(49)는 상기 H-ARQ에 저장된 부호화 심볼들을 소정 분량 읽어와서 내부의 디인터리빙 버퍼(도시하지 않음)에 저장한 후 송신기에서 사용한 인터리빙 규칙에 대응하는 디인터리빙 규칙에 따라 이들을 디인터리빙하며, 터보 복호화기(50)는 상기 디인터리빙된 부호화 심볼들을 송신기에서 패킷 데이터를 전송할 때 사용한 부호화율 R(도 3의 경우 R=1/5)에 따라 복호한다.

순방향 패킷 데이터 채널(F-PDCH)로 전송되는 패킷은 모든 사용자에게 동시에 수신되므로, 이동국은 각 사용자별로 할당된 패킷을 구별할 수 있어야 한다. 그러므로 F-SPDCCH에 대한 복조가 끝난 후에 F-PDCH에 대한 복조가 이루어져야 한다. 수신기는 상기의 F-SPDCCH을 복조하여, 사용자 ID와, 현재 전송된 패킷의 재전송 여부와, 전송된 패킷의 크기를 알 수 있다. 또한, 채널 자원이 충분하여 복수개의 ARQ 채널들을 통한 병렬 전송을 사용하는 경우, ARQ ID에 의해 각 전송 경로에 대한 독립적인 ARQ 처리가 가능하다.

상기 F-PDCH는 H-ARQ 방식으로 동작하며 재전송 패킷 데이터에 대한 부호정보를 연성결합(Soft Combining)하여 터보 복호를 수행한다. 이를 위해서는 수신되는 패킷 데이터를 저장하기 위한 버퍼가 필요하다. 이를 H-ARQ 버퍼라 하고 이는 각 ARQ 채널마다 하나씩 구비되어야 한다. 또한 수신기는 수신된 패킷 데이터를 처리하기 위하여 채널 디인터리빙을 위한 버퍼와 같이 여러개의 버퍼들을 필요로 하고, 주로 RAM으로 구현되는 이런 버퍼들의 직렬 입/출력은 전체 데이터 처리시간을 지연시키는 큰 원인이 된다.

데이터의 입출력 순서를 변환시키는 과정을 포함한 데이터 처리는 다음 데이터 처리를 수행하기 전에 버퍼를 이용하여 입출력의 순서변환을 수행해야 한다. 따라서 이들 데이터 처리 절차를 기능적으로 결합하면 필요한 버퍼 메모리들의 개수를 줄일 수 있으며 이에 따라 버퍼 지연시간을 단축할 수 있다.

도 4는 본 발명에서 제안하는 데이터 처리 함수의 변환 및 합성의 원리를 보인 것이다. 패킷 데이터 수신기에서의 데이터 처리(Data Processing)는 데이터에 대한 산술적 연산(calculation)(매핑, 부호화 등)과 데이터 입출력 순서의 변환(Ordering)(순서변환, 인터리빙 등)시키는 두 가지 동작으로 크게 구분된다. 통상 하나의 단위 데이터마다 상기 두 동작이 동시에 수행되거나 또는 그 중 하나가 수행된다. 상기 도 4는 수신된 데이터를 처리하기 위해 세 가지 단위 데이터 처리가 필요한 수신기 구성을 나타낸 것으로서, f,g,h는 연산 처리 함수를 의미하고 A,B,C는 이에 대한 순서변환 함수를 의미한다.

블럭(51)은 각 데이터 처리 단위로 구성된 데이터 경로를 갖는 통상의 수신기 구성을 보여주고 있다. 상기 블럭(51)은 3개의 연산 함수들 f,g,h(52)(55)(58)과 3개의 순서변환 함수들 A,B,C (53)(56)(59)을 가지며, 매 데이터 처리 단위마다 순서변환을 위한 버퍼들(54)(57)(60)을 가진다. 여기서 데이터 처리의 연산 함수들 f,g,h(52)(55)(58)과 순서변환 함수들 A,B,C(53)(56)(59)을 합성하면, 블럭(51)은 블럭(61)과 같이 개선된다. 상기 블럭(61)에서 합성 함수 z_O(i)(62)는 연산 함수들 f,g,h을 수행하고 합성 함수 O(i)(63)는 순서변환 함수들 A,B,C를 수행하며, 따라서 이러한 함수들은 단지 1개의 버퍼(64)에서 실행될 수 있다.

상기와 같은 원리로 패킷 데이터 수신기의 각 처리 블럭들을 합성하면 필요한 버퍼의 개수를 줄일 수 있을 뿐 아니라, 각 데이터 처리를 진행할 때 버퍼들에서 직렬 입/출력에 의한 처리지연시간 또한 크게 줄일 수 있다.

도 5는 통상의 인터리버(65)와 디인터리버(68)의 구성을 보여주는 도면이다.

상기 도 5를 참조하면, 인터리버(65)에서는 입력되는 N개의 부호화 심볼들을 순차적으로 인터리빙 버퍼(66)에 저장하고, 인터리빙 함수에 의해 인터리빙 주소 생성기(67)에서 계산된 주소값 A(i)의 순서대로 상기 버퍼(66)에서 출력한다. 반대로, 디인터리버(68)에서는 입력되는 부호화 심볼들을 인터리빙 함수에 의해 인터리빙 주소 생성기(69)에서 계산된 주소값 A(i)의 순서대로 디인터리빙 버퍼(70)에 저장하고, 상기 버퍼(70)에 저장된 부호화 심볼들을 순차적으로 읽어 출력한다.

상기 도 5와 같은 구성은 동일한 인터리빙 함수를 사용하는 인터리빙 주소 생성기들(67)(69)을 이용하여 인터리빙과 디인터리빙을 모두 수행하기 위한 것이지만, 이 때문에 디인터리버(68)가 필수로 별도의 디인터리빙 버퍼(70)를 가져야 한다는 부담이 있다. 만일 디인터리버(68)의 앞단에 위치한 H-ARQ 버퍼에서 데이터를 읽을 시에 인터리빙 함수의 역인 디인터리빙 함수에 의한 순서대로 읽게 되면 디인터리빙 버퍼를 제거할 수 있게 된다.

도 6은 본 발명에 따라 H-ARQ 버퍼와 인터리빙 함수의 역함수를 이용하는 디인터리버의 구성을 보여주는 도면이다.

상기 도 6을 참조하면, H-ARQ 버퍼(71)는 입력되는 부호화 심볼들 A(i)를 순차적으로 저장하며, 디인터리버(72)는 송신기에서 사용된 인터리빙 함수의 역인 디인터리빙 함수에 따라 읽기 주소들을 생성하는 디인터리빙 주소 생성기(73)로 구성된다. 즉, 상기 디인터리버(72)는 상기 디인터리빙 주소 생성기(73)에서 생성된 읽기 주소들을 이용하여 상기 H-ARQ 버퍼(71)로부터 디인터리빙된 부호화 심볼들을 직접 읽어낸다. 다른 경우, 인터리빙 함수를 변환하지 않고, H-ARQ 버퍼(71)에 부호화 심볼들을 저장할 시에 디인터리빙 함수에 따른 순서대로 부호화 심볼들을 저장하여도 디인터리빙 버퍼를 제거할 수 있다.

도 7은 본 발명에 따라 데이터처리 함수의 변환 및 합성을 이용한 패킷 데이터 채널 수신기의 구성을 보여주는 도면이다. 여기서 패킷 데이터 채널의 복조는 SPDCCH의 복조결과 얻어된 MAC ID, SPID, ARQ ID, EP SIZE 등과 또한 송신기에서 패킷 데이터를 전송할 때 사용한 왈시부호와 변조방식과 부호화율 등에 대한 정보 를 이용하여 이루어진다. 여기서 송신기는 기지국을 의미한다.

상기 도 7을 참조하면, 패킷 데이터 채널을 통해 기지국으로부터 수신되는 신호는, 송신기에서 패킷 데이터를 전송할 때 사용한 동일 왈시부호를 가지고 디커버링(Decovering)된 후, 디매핑부(100)의 16QAM 평균레벨 추정기(110)와 디매핑기(120)에 변조 심볼로서 입력된다. 상기 디매핑기(120)는 상기 디커버링된 변조 심볼을 입력으로 받아 송신기에서 패킷 데이터를 전송할 때 사용한 것과 동일한 변조방식(QPSK/8-PSK/16-QAM)에 따라 디매핑을 수행하여 부호화 심볼들을 복호한다.

상기 디매핑기(120)의 출력은 상기 변조방식에 따라 2 또는 3 또는 4개의 부호화 심볼들로 구성되는데, SPID=0이고 변조방식이 8-PSK/16-QAM 일 때 상기 부호화 심볼들에 대하여 그룹 매핑(Group mapping)에 대응하는 순서변환(Reordering)이 수행되어야 한다. 이러한 순서변환은 H-ARQ 모듈(200)의 기록주소 생성기(150)에 의하여 이루어진다. 상기 기록주소 생성기(150)에서는 상기 디매핑기(120)에서 출력되는 부호화 심볼들이 순서변환되어 H-ARQ 버퍼(140)에 기록될 수 있도록 하는 기록주소들은 계산하여 생성한다.

즉 디매핑기(120)로부터 부호화 심볼이 입력될 때마다, 상기 기록주소 생성기(150)는 상기 입력되는 부호화 심볼을 저장할 기록주소를 해당하는 SPID에 따라 계산한다. SPID가 '0'이 아닌 경우, 상기 기록주소에는 현재 입력되는 부호화 심볼에 대응하는 동일한 부호화 패킷에 대하여 기 수신된 부호화 심볼이 저장되어 있다. 따라서 H-ARQ 결합기(130)는 H-ARQ 버퍼(140)의 상기 기록주소에 저장되어 있 는 부호화 심볼을 읽어와서 현재 입력된 부호화 심볼과 연성 결합(soft combining)한 후 상기 H-ARQ 버퍼(140)의 상기 계산된 기록주소에 저장한다.

그룹/매핑에 대응하는 순서변환이 완료되는데 필요한 모든 부호화 심볼들이 상기 H-ARQ 버퍼(140)에 저장되면, 독출주소 생성기(160)는 송신기에서 사용한 인터리빙 규칙에 대응하는 디인터리빙 규칙에 따라 상기 H-ARQ 버퍼(140)로부터 부호화 심볼들을 독출하기 위한 독출주소들을 계산하여 생성한다. 상기 독출주소들에 의해 상기 H-ARQ 버퍼(140)로부터 독출되는 부호화 심볼들은 디인터리빙된 것이며 따라서 별도의 디인터리빙 버퍼는 필요치 않게 된다.

상기 H-ARQ 버퍼(140)로부터 독출되는 부호화 심볼들은 터보 복호화기(170)에 의해 송신기에서 패킷 데이터를 전송할 때 사용한 부호화율 R(도 7의 경우 R=1/5)에 따라 복호화된다.

도 8은 상기 도 7에 도시된 기록주소 생성기(150)의 세부 구성도를 나타낸 것이다. 여기서 상기 기록주소 생성기(150)는 소정 개수의 부호화 심볼들을 4개의 변조그룹들로 나누어 순서변환하는 것으로 가정한다.

상기 도 8을 참조하면, 시작주소 계산기(151)는 슬롯 개수(Number Of Slot: 이하 "NOS"라 한다.)와 왈시코드의 개수(Number Of Walsh: 이하 "NOW"라 한다.)와 변조방식(MOD_ORDER)과 서브패킷 식별자(SPID)와 부호화 패킷 크기(EP_SIZE)를 입력으로 하여, H-ARQ 버퍼(140)에서 현재 입력되는 부호화 심볼을 기록하기 시작할 주소를 계산한다.

상기 H-ARQ 버퍼(140)가 QCTC 결합 모드로 동작할 때, QCTC 결합은 해당 주 소의 데이터 심볼을 읽어들이는 동작(qctc_read 모드)과, 현재 입력된 데이터 심볼과 결합하는 동작(QCTC 결합 모드)과, 결합된 데이터 심볼을 상기 해당 주소에 저장하는 동작(qctc_write 모드)으로 이루어진다. 상기 qctc_read와 상기 qctc_write는 동일한 주소를 사용한다. 그러므로, 각 부호화 심볼의 결합을 위해서는 단지 한번의 주소연산만이 필요하다. QCTC 결합 모드에서의 주소값 연산은 직렬/그룹 디매핑에 따른 어드레싱과 QCTC 결합 시작 어드레싱을 모두 포함하고 있어야 한다. QCTC 결합 주소연산을 위해 필요한 파라미터들은 하기와 같이 정의된다.

SPID_k : k번째 서브패킷의 서브패킷 식별자

N_Walsh,k : k번째 서브패킷을 위한 왈시코드의 개수

N_slots,k : k번째 서브패킷을 위한 슬롯의 개수

m_k : k번째 서브패킷의 변조방식(modulation order)

N_sym,k : k번째 서브패킷을 위한 변조 심볼의 개수

N_EP : 부호화 패킷의 크기(EP_SIZE)

L_k : k번째 서브패킷을 위한 부호화 심볼의 개수

S_k,j : k번째 서브패킷을 위한 j번째 변조심볼 그룹의 시작 주소

x_k(i,j) : k번째 서브패킷을 위한 j번째 변조심볼 그룹에서 i번째 심볼의 주소

F-SPDCCH의 복조가 완료되어 F-PDCH의 복조에 필요한 정보들이 얻어지면, 상기 시작주소 계산기(151)는 서브패킷을 위한 변조심볼의 개수 N_sym,k와 부호화 심볼의 개수 L_k를 계산한 후, 이들을 이용해 해당 서브패킷의 결합을 위한 시작주소 S_k,0를 하기의 <수학식 1>과 같이 계산한다.

(16 bits)

(15 bits)

상기 시작주소 S_k,0는 직렬/그룹 디매핑에 따른 순서변환 주소연산에 이용된다. 먼저, 그룹 디매핑에 따른 주소연산을 위해 각 변조그룹(modulation group)별로 시작주소가 하기의 <수학식 2>와 같이 계산된다.

, 여기서

상기 시작주소 S_k,j는 각 변조그룹 별로 Sn 카운터들(153)의 초기 상태로서 로딩된다. 이후, 각 카운터들(153)에서 하기의 <수학식 3>과 같이 주소들 Sn_add가 계산되고 상기 계산된 주소들에서 QCTC 결합이 수행된다.

, 여기서

, 여기서

여기서 i는 N_sym,k보다 작은 변조심볼의 인덱스이고, j는 m_k보다 작은 변조차수의 인덱스이며, x_k(i,j)는 15비트이다.

상기 변조그룹의 개수는 변조방식(즉 변조차수)에 의해 결정된다. QPSK인 경우 두 개의 부호화 심볼이 하나의 변조 심볼로 매핑되는데, 이때 각 부호화 심볼의 위치에 의해 변조그룹이 결정된다. 이와 유사하게, 8-PSK인 경우는 3개의 변조그룹, 16-QAM인 경우는 4개의 변조그룹이 사용된다. 그러므로 각 변조방식에서 변조그룹은 매핑시 부호화 심볼의 위치와 관계된다.

다시 상기 도 8을 참조하면, 상기 시작주소 계산기(151)는 변조그룹 별로 각각의 시작주소를 계산하여 Sn 카운터들(153)에 제공하며, 주소 생성 제어기(157)는 SPID와 변조심볼의 그룹에 따라 해당하는 하나의 카운터를 선택하여 클럭 신호를 제공한다. 각 카운터는 해당하는 변조그룹의 부호화 심볼들을 저장하기 위한 기록주소들을 생성한다.

만일 SPID가 '0'이 아니면, S0 카운터만을 사용하여 순차적으로 기록주소들을 생성한다. 반면에 SPID는 '0'인 경우, 변조방식(MOD_ORDER)에 따라 필요한 만큼의 카운터들이 사용된다. 이 경우 각 Sn 카운터는 변조그룹별로 기록주소들을 생성하며, 생성된 기록주소들은 다중화기(155)에 의해 순차적으로 선택된다.

상기 Sn 카운터들(153)의 상세 동작에 대해 설명하면, 카운터(153-2)는 시작주소 계산기(151)로부터 제공되는 시작주소 신호 Sn을 Ld_state 입력으로 하고, 부 호화 심볼 클럭 신호 CODE_SYM_CLK와 주소생성 제어기(157)로부터 제공된 카운터 이네이블 신호 Sn_EN을 논리곱 연산기(153-1)에 의해 논리곱 연산한 클럭 신호 clk에 의하여 카운팅을 개시한다. 비교기(153-3)는 상기 카운터(153-2)의 출력 Sn_add를 부호화 패킷 크기의 5배 5N_EP와 비교하여, 만일 상기 Sn_add가 상기 5N_EP와 동일하게 될 때 상기 카운터(153-2)를 리셋시킨다.

상기의 기록주소 발생기(150)는 각각 5개의 부호화 심볼들로 구성되는 최대 4개의 변조그룹의 순서변환을 수행 가능하다. 이상과 같은 기록주소 발생기(150)의 동작에 의해 직렬/그룹 순서변환과 H-ARQ 결합을 합성하여 순서변환을 위한 버퍼(도 3의 44)를 제거할 수 있다.

한편 도 7의 독출주소 생성기(160)는 디인터리빙 버퍼를 제거하기 위한 것이다. 앞서 설명한 바와 같이 입력되는 부호화 심볼들을 인터리빙 함수에 따라 인터리빙하여 저장한 후 상기 저장된 부호화 심볼들을 순차적으로 읽어내면, 하나의 인터리빙 함수만을 사용하여 인터리버와 디인터리버 모두를 구현할 수 있지만 필연적으로 부호화 심볼들을 저장하기 위한 디인터리빙 버퍼가 필요하게 된다. 이에 비하여 도 7의 H-ARQ 버퍼(140)에 저장된 부호화 심볼들을 인터리빙 함수의 역인 디인터리빙 함수에 따라 읽어내면, 디인터리빙 버퍼를 제거할 수 있다.

도 9는 패킷 데이터 채널의 채널 인터리빙 방법을 보여주는 도면이다.

먼저 하기에서 인용될 수학식들에서 사용하는 변수들을 정의하면 다음과 같다.

i : 각 서브블럭 인터리버의 출력 순서를 식별하는 인덱스

A_i : 각 서브블럭 인터리버의 i번째 출력에 대해 버퍼로부터 읽어올 주소 값

k : 출력 그룹에서 출력순서를 식별하는 인덱스

A_k : 출력그룹의 k번재 출력에 대해 버퍼로부터 읽어올 주소 값

상기 도 9를 참조하면, 부호화율 R=1/5를 가지고 터보 부호화된 부호화 심볼들은 시스티메틱 심볼 S(80)와 리던던시 심볼 P0,P0',P1,P1'(82)(84)(86)(88)로 분류되며, 이들 심볼들은 각기 해당하는 서브블럭 인터리버들(81)(83)(85)(87)(89)에 의해 각각 인터리빙되고 S/P0/P1의 세 그룹으로 그룹화하여 출력된다. 도 9에서 각 서브블럭 인터리버들(81)(83)(85)(87)(89)은 인터리빙 방식중 하나인 BRO 인터리빙 방식을 사용하는데, 알려진 BRO 인터리빙 함수는 하기의 <수학식 4>과 같다.

앞서 언급한 바와 같이 상기 A_i는 인터리빙되기 전의 변조그룹 주소 값이며, 상기 m과 상기 J는 인터리버 크기

를 결정하는 파라미터들이다.

인터리빙된 심볼들 중 P0/P0' 와 P1/P1'은 다중화되어 출력되는데, 이 다중화 과정의 공식은 하기의 <수학식 5>와 같이 나타낼 수 있다.

여기서 채널 인터리빙을 거친 심볼들은 i_S/i_P0/i_P1의 세 그룹으로 분류될 수 있으므로, S의 인터리빙된 심볼들의 서브그룹을 i_S로, P0과 P0'을 인터리빙한 후 다중화된 심볼들의 서브그룹을 i_P0으로, P1과 P1'을 인터리빙한 후 다중화된 심볼들의 서브그룹을 i_P1로 분류하여, 상기 서브그룹을 식별하는 인덱스 k_s, k_P0, k_P1을 결정한다.

상기의 다중화 공식을 각 서브블럭 인터리빙 함수에 대입하여, 전체 채널 인터리빙 함수를 정리하면 하기의 <수학식 6>과 같이 정리된다.

도 10은 이상에서 설명한 바와 같은 원리로 동작하는 독출주소 생성기(160)의 세부 구성도를 나타낸 것이다. 도 7의 H-ARQ 버퍼(140)가 QCTC 디인터리빙 모드로 동작할 때, QCTC 결합되어 저장된 심볼들은 디인터리빙 순서대로 읽혀진다. 도 10에서 사용된 디인터리빙 함수는 도 9에서 사용된 인터리빙 함수의 역함수로서 하 기의 <수학식 7>과 같이 쉽게 구해질 수 있다.

이를 이용하여 도 9에서 설명되었던 채널 인터리빙 함수의 역함수, 즉 채널 디인터리빙 함수를 구하면 하기의 <수학식 8>과 같다.

여기서

는 m개의 최하위 비트들(Least Significant Bits: LSBs)이 되고,

는 n-m개의 최상위 비트들(Most Significant Bits: MSBs)이 된다.

상기 <수학식 8>을 이용하면, 채널 디인터리버는 H-ARQ 버퍼(140)를 위한 독출주소 생성기로 간단히 대치될 수 있다. 즉 상기 H-ARQ 버퍼(140)에서 상기 <수학식 8>과 같이 계산된 주소를 이용하여 심볼들을 순차적으로 읽어내면, 상기 읽어낸 심볼들은 채널 디인터리빙된 심볼들과 같게 된다.

다시 도 10을 참조하면, 독출주소 생성기(160)의n비트 카운터(161)는 전체 n 비트의 출력을 생성하는데 이 중 m비트의 최하위 비트들(LSBs: i_m-1, ... , i₀)은 비트 역전기(163)로 제공되고, n-m비트의 최상위 비트들(MSBs: i_n-1, ... , i_m)은 덧셈기(169)로 제공된다. 상기 m비트의 최하위 비트들은 상기 비트 역전기(163)에 의하여 역전된 후 곱셈기(165)에 의하여 n-m비트의 J값과 곱해진 후 상기 덧셈기(169)로 제공된다. 그러면 상기 덧셈기(169)는 상기 n-m비트의 최상위 비트들과 상기 곱셈기(165)의 출력 n비트를 더하여 n비트의 출력을 생성한다. 상기 n비트의 출력은 독출주소의 최상위 n비트(i_n, ... , i₁) S_ram_add 이다.

또한 첫 번째/두 번째 복호 지시자(1st/2nd decoding indication) 1비트는 독출주소의 최하위 비트(i₀)로서 제공된다. 상기 복호 지시자는 터보 복호기가 현재 구성 복호를 몇 번째 반복하여 수행하고 있는지를 알려주는 신호의 최하위비트(LSB)이다. 즉 터보 복호는 한 번의 복호를 수행하기 위하여 두 번의 구성 복호(constituent decoding)를 순차적으로 수행하는데, 상기 신호는 현재 반복이 터보 복호 중 첫 번째 구성 복호인지 또는 두 번째 구성 복호인지를 나타낸다. 따라서 이 신호를 이용하여 QCTC 버퍼에서 읽어낼 P0/P1과 P0'/P1' 심볼의 주소를 계산할 수 있다. 상기 최하위 비트(i₀)는 리던던시 서브그룹 P0과 P1을 구별하므로 P0_ram_add/P1_ram_add로 표기된다. 이로써 최종적으로 n+1비트의 독출주소 ram_rd_add가 생성된다.

도 11은 본 발명에 따라 4 개의 H-ARQ 채널들을 처리하는 수신기 구성의 일 실시예를 보여주는 도면이며 도 12는 상기 도 11에서 QCTC 버퍼(320)의 세부 구성을 보여주는 도면이다.

상기 도 11 및 상기 도 12를 참조하면, 상기 4채널 H-ARQ 수신기는 H-ARQ 처리부(300)와 부호 심볼 디스크램블러(Code Symbol Descrambler)(380)와 터보 복호기(390)로 구성된다. 4개의 H-ARQ 채널들에 대해 독립적인 동작을 보장하기 위해서 상기 H-ARQ 처리부(300)는 H-ARQ 채널들에 각각 대응하는 QCTC 버퍼들(320) (330)(340)(350)을 가진다.

부호율 R=1/5를 가지는 터보 복호기(390)에 포함된 구성 복호기(Constituent Decoder)의 부호율은 1/3이며 이는 한 번에 3 심볼의 부호어(code word)(S/P0/P1)를 처리할 수 있음을 의미한다. 그러므로, 복조시간에 대한 제약이 심한 1xEVDV에서 사용될 터보 복호기(390)는 입/출력 지연을 감소시키기 위해 3개의 심볼들을 동시에 이동시키는 3 포트 병렬 입/출력을 지원하여야 한다.

상기 4 채널 H-ARQ 수신기에서는 디인터리빙 버퍼를 제거하고 QCTC 버퍼들(320)(330)(340)(350)을 상기 터보 복호기(390)의 입력버퍼로 사용하면서, 도 12에 도시한 바와 같이 상기 터보 복호기(390)의 3 포트 입/출력을 지원하기 위하여 QCTC 버퍼들(320)(330)(340)(350) 각각은 3개의 메모리 셀들(321)(323)(325)로 구성된다.

상기 4 채널 H-ARQ 수신기의 동작을 상세히 설명하기로 한다.

H-ARQ 처리부(300)의 QCTC 결합기(310)로는 디매핑기로부터의 부호화 심볼들이 입력되며 QCTC 버퍼 제어기(370)로는 ARQ ID, SPID, EP_Size, SPDCCH ACK/NACK, PDCH ACK/NACK가 입력된다. 여기서 상기 QCTC 버퍼 제어기(370)는 직렬/그룹 순서변환 및 H-ARQ 결합을 위한 기록주소와, 디인터리빙을 위한 독출주소를 생성하여 상기 QCTC 버퍼들(320)(330)(340)9350)로 제공한다.

SPID가 '0'인 경우, 상기 QCTC 결합기(310)는 상기 QCTC 버퍼 제어기(370)로부터 제공된 기록주소에 해당하는 상기 메모리 셀들(321)(323)(325)의 메모리 영역에 상기 입력된 부호화 심볼들을 S/P0/P1별로 각각 저장한다. 반면에 SPID가 '0'이 아닌 경우, 상기 QCTC 결합기(310)는 상기 QCTC 버퍼 제어기(370)로부터 제공된 기록주소에 해당하는 상기 메모리 셀들(321)(323)(325)의 메모리 영역에서 읽어낸 부호화 심볼들을 상기 입력된 부호화 심볼들과 결합하여, 상기 기록주소에 해당하는 상기 메모리 셀들(321)(323)(325)의 메모리 영역에 S/P0/P1별로 각각 저장한다.

디인터리빙에 필요한 만큼의 데이터 심볼들이 모두 저장되면 상기 메모리 셀들(321)(323)(325)은 독출모드로 진입하여, 상기 QCTC 버퍼 제어기(370)로부터 제공된 독출주소에 해당하는 메모리 영역에서 각각 읽어낸 데이터 심볼들 S_data_out/P0_data_out/P1_data_out을 출력한다. 상기 데이터 심볼들은 ARQ 채널 선택기(360)로 제공되는 한편, 선택기(327)로 입력된다.

상기 선택기(327)는 상기 데이터 심볼들 S/P0/P1 중 하나를 선택하여 QCTC 결합기(310)로 제공함으로써 다음 입력되는 부호화 심볼들과의 심볼 결합에 이용하도록 한다. 상기 ARQ 채널 선택기(360)는 상기 QCTC 버퍼 제어기(370)로부터 제공된 ARQ ID에 따라 해당하는 ARQ 채널의 데이터 심볼들(S,P0,P1)을 선택하여 부호 심볼 디스크램블러(380)로 제공하는 한편, 상기 선택기(327)로부터 제공된 데이터 심볼(S/P0/P1)을 선택하여 상기 QCTC 결합기(310)로 제공한다.

상기 부호 심볼 디스크램블러(380)는 상기 ARQ 채널 선택기(360)에 의해 선택된 데이터 심볼들을 디스크램블링하여 상기 터보 복호기(390)로 제공한다. 상기 터보 복호기(390)는 부호율 R=1/5를 가지고 상기 부호 심볼 디스크램블러(380)로부터 제공된 데이터 심볼들을 복호하는 한편, 복호의 성공여부에 따라 긍정응답(Acknowledge: ACK) 또는 부정응답(Non-acknowledge: NACK) 신호를 생성한다. 상기 ACK/NACK 신호는 별도의 ACK 응답 채널을 통해 송신기로 전달되어 동일한 부호화 패킷의 재전송 여부를 지시한다.

전술한 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

본 발명에서는 고속 무선 데이터 전송 시스템에서 단위 데이터처리(Data Processing) 별로 구성된 종래의 데이터 경로를, 데이터처리의 변환 및 합성을 이용하여 불필요한 버퍼 및 처리시간을 크게 줄이는 효율적인 수신기 구성 방법을 제안한다. 특히, 단지 하나의 H-ARQ 버퍼로 심볼 순서변환과 H-ARQ 결합 및 디인터리 빙을 모두 수행할 수 있는 패킷 데이터 채널의 수신기가 바람직한 실시예로서 개시되었다. 본 발명에서 제안된 데이터처리 변환 및 합성을 이용한 수신기로 고속의 패킷 데이터를 처리하기 위한 버퍼와 처리시간을 줄여 데이터 통신에 보다 효율적인 수신기를 구현할 수 있다.

Claims (18)

1. 코드분할 다중화를 지원하는 무선 패킷 데이터 통신시스템에서 패킷 데이터 채널을 통해 패킷 데이터를 수신하는 수신장치에 있어서,

   입력 변조심볼을 해당하는 변조방식에 따라 부호화 심볼들로 디매핑하는 디매핑부와,

   상기 디매핑부로부터 상기 부호화 심볼들을 입력받아, 순서변환을 위한 기록주소들에 해당하는 버퍼 메모리의 메모리 영역들에 상기 입력된 부호화 심볼들을 저장하고, 디인터리빙을 위한 독출주소들에 해당하는 상기 버퍼 메모리의 메모리 영역들로부터 상기 부호화 심볼들을 독출하여 출력하는 자동재전송요구(ARQ) 처리부와,

   상기 독출된 부호화 심볼들을 해당하는 부호화율에 따라 복호하는 복호기를 포함하는 것을 특징으로 하는 패킷 데이터 채널 수신장치.
2. 제 1 항에 있어서, 상기 자동재전송요구 처리부는,

   상기 디매핑부로부터의 상기 부호화 심볼들이 순서변환되어 상기 버퍼 메모리에 저장되도록 하는 상기 기록주소들을 순차적으로 생성하여 출력하는 기록주소 생성기를 포함하는 것을 특징으로 하는 패킷 데이터 채널 수신장치.
3. 제 1 항에 있어서, 상기 자동재전송요구 처리부는,

   상기 버퍼 메모리에 저장된 상기 부호화 심볼들이 디인터리빙되어 출력되도록 하는 상기 독출주소들을 순차적으로 생성하여 출력하는 독출주소 생성기를 포함하는 것을 특징으로 하는 패킷 데이터 채널 수신장치.
4. 제 1 항에 있어서, 상기 자동재전송요구 처리부는,

   상기 디매핑부로부터 입력된 상기 부호화 심볼이 재전송된 것인 경우, 상기 생성된 기록주소들에 해당하는 상기 버퍼메모리의 메모리 영역들에 기 저장되어 있는 부호화 심볼을 독출하여 상기 디매핑부로부터 입력된 상기 부호화 심볼과 결합한 후, 상기 생성된 기록주소들에 해당하는 상기 버퍼메모리의 메모리 영역들에 기록하는 결합기를 포함하는 것을 특징으로 하는 패킷 데이터 채널 수신장치.
5. 코드분할 다중화를 지원하는 무선 패킷 데이터 통신시스템에서 패킷 데이터 채널을 통해 패킷 데이터를 수신하는 수신장치에 있어서,

   입력 변조심볼을 해당하는 변조방식에 따라 부호화 심볼들로 디매핑하는 디매핑부와,

   상기 디매핑부로부터 상기 부호화 심볼들을 입력받아, 순서변환을 위한 기록주소들에 해당하는 버퍼 메모리의 메모리 영역들에 상기 입력된 부호화 심볼들을 저장하는 자동재전송요구(ARQ) 처리부를 포함하는 것을 특징으로 하는 패킷 데이터 채널 수신장치.
6. 제 5 항에 있어서, 상기 자동재전송요구 처리부는,

   상기 디매핑부로부터의 상기 부호화 심볼들이 순서변환되어 상기 버퍼 메모리에 저장되도록 하는 상기 기록주소들을 순차적으로 생성하여 출력하는 기록주소 생성기를 포함하는 것을 특징으로 하는 패킷 데이터 채널 수신장치.
7. 제 5 항에 있어서, 상기 자동재전송요구 처리부는,

   상기 디매핑부로부터 입력된 상기 부호화 심볼이 재전송된 것인 경우, 상기 생성된 기록주소들에 해당하는 상기 버퍼메모리의 메모리 영역들에 기 저장되어 있는 부호화 심볼을 독출하여 상기 디매핑부로부터 입력된 상기 부호화 심볼과 결합한 후, 상기 생성된 기록주소들에 해당하는 상기 버퍼메모리의 메모리 영역들에 기록하는 결합기를 포함하는 것을 특징으로 하는 패킷 데이터 채널 수신장치.
8. 코드분할 다중화를 지원하는 무선 패킷 데이터 통신시스템에서 패킷 데이터 채널을 통해 패킷 데이터를 수신하는 수신장치에 있어서,

   입력 변조심볼을 해당하는 변조방식에 따라 부호화 심볼들로 디매핑하는 디매핑부와,

   상기 디매핑부로부터 상기 부호화 심볼들을 입력받아 버퍼 메모리에 저장하고, 디인터리빙을 위한 독출주소들에 해당하는 상기 버퍼 메모리의 메모리 영역들로부터 상기 부호화 심볼들을 독출하여 출력하는 자동재전송요구(ARQ) 처리부와,

   상기 독출된 부호화 심볼들을 해당하는 부호화율에 따라 복호하는 복호기를 포함하는 것을 특징으로 하는 패킷 데이터 채널 수신장치.
9. 제 8 항에 있어서, 상기 자동재전송요구 처리부는,

   상기 버퍼 메모리에 저장된 상기 부호화 심볼들이 디인터리빙되어 출력되도록 하는 상기 독출주소들을 순차적으로 생성하여 출력하는 독출주소 생성기를 포함하는 것을 특징으로 하는 패킷 데이터 채널 수신장치.
10. 코드분할 다중화를 지원하는 무선 패킷 데이터 통신시스템에서 패킷 데이터 채널을 통해 패킷 데이터를 수신하는 방법에 있어서,

    입력 변조심볼을 해당하는 변조방식에 따라 부호화 심볼들로 디매핑하는 제1 과정과,

    상기 디매핑된 부호화 심볼들을 입력받아, 순서변환을 위한 기록주소들에 해당하는 버퍼 메모리의 메모리 영역들에 상기 입력된 부호화 심볼들을 저장하는 제2 과정과,

    디인터리빙을 위한 독출주소들에 해당하는 상기 버퍼 메모리의 메모리 영역들로부터 상기 부호화 심볼들을 독출하여 출력하는 제3 과정과,

    상기 독출된 부호화 심볼들을 해당하는 부호화율에 따라 복호하는 제4 과정을 포함하며,

    여기서, 상기 제2 과정은,

    상기 디매핑된 부호화 심볼이 재전송된 것인 경우, 상기 생성된 기록주소들에 해당하는 상기 버퍼메모리의 메모리 영역들에 기 저장되어 있는 부호화 심볼을 독출하여 상기 디매핑된 부호화 심볼과 결합한 후, 상기 생성된 기록주소들에 해당하는 상기 버퍼메모리의 메모리 영역들에 저장하는 것을 특징으로 하는 패킷 데이터 채널 수신 방법.
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14. 코드분할 다중화를 지원하는 무선 패킷 데이터 통신시스템에서 패킷 데이터 채널을 통해 패킷 데이터를 수신하는 방법에 있어서,

    입력 변조심볼을 해당하는 변조방식에 따라 부호화 심볼들로 디매핑하는 제1 과정과,

    상기 디매핑된 부호화 심볼들을 입력받아, 순서변환을 위한 기록주소들에 해당하는 버퍼 메모리의 메모리 영역들에 상기 입력된 부호화 심볼들을 저장하는 제2 과정을 포함하며,

    여기서, 상기 제2 과정은,

    상기 디매핑된 부호화 심볼이 재전송된 것인 경우, 상기 생성된 기록주소들에 해당하는 상기 버퍼메모리의 메모리 영역들에 기 저장되어 있는 부호화 심볼을 독출하여 상기 디매핑된 부호화 심볼과 결합한 후, 상기 생성된 기록주소들에 해당하는 상기 버퍼메모리의 메모리 영역들에 기록하는 것을 특징으로 하는 패킷 데이터 채널 수신 방법.
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