KR100895814B1 - 반도체 패키지의 제조 방법 - Google Patents

Abstract

반도체 패키지의 제조 방법이 개시되어 있다. 반도체 패키지의 제조 방법은 반도체 칩이 실장 된 단위 기판이 배치되는 제1 기판부 및 상기 제1 기판부의 주변을 따라 배치된 제2 기판부를 갖는 스트립 기판을 준비하는 단계, 상기 제1 기판부에서 제1 높이를 갖는 캐비티, 상기 캐비티와 연결되며 상기 제2 기판부에 배치되며 상기 제1 높이보다 낮은 제2 높이를 갖는 제1 러너(runner) 및 상기 제2 기판부에 배치되고 상기 제1 러너에 연결되며 상기 제2 높이보다 높은 제3 높이를 갖는 제2 러너가 형성된 금형 내에 상기 스트립 기판을 배치하는 단계, 상기 제1 러너, 제2 러너를 통해 상기 캐비티 내에 용융된 몰딩 수지를 제공하여 상기 캐비티 내에 몰딩부, 상기 제1 러너 내에 테일부 및 상기 제2 러너 내에 컬(cull)을 형성하는 단계 및 상기 테일부를 이용하여 상기 컬을 제거하는 단계를 포함한다.

Description

반도체 패키지의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지의 제조 방법에 관한 것이다.

최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 다양한 종류의 반도체 패키지들이 개발되고 있다.

반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 소자를 포함하는 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.

이들 중 패키지 공정은 복수개의 단위 기판들을 포함하는 스트립 기판에 반도체 칩을 어탯치 하고, 반도체 칩을 용융된 몰딩 수지로 몰딩하여 스트립 기판상에 복수개의 반도체 패키지를 제조하는 공정 및 스트립 기판으로부터 각 반도체 패키지를 개별화하는 공정을 포함한다.

종래 기술에 의하여 반도체 칩을 몰딩 수지로 몰딩하는 공정은 일반적으로 스트립 기판을 캐비티 및 몰딩 수지가 주입되는 몰드 게이트를 갖는 금형 내에 배치한 후, 에폭시 수지와 같은 몰딩 수지를 금형 내에 제공함으로써 반도체 칩은 용융된 몰딩 수지에 의하여 몰딩 된다. 몰딩 공정에 의하여 스트립 기판에는 캐비티에 대응하여 반도체 칩을 감싸는 몰딩 부재 및 몰드 게이트에 대응하여 몰딩 부재에 부착된 테일(tail)이 형성된다.

일반적으로 몰드 게이트와 대응하는 스트립 기판에는 금으로 이루어진 골드바(gold bar)가 형성되고, 골드바 상에 테일이 위치하게 된다. 골드바에 의하여 테일은 쉽게 스트립 기판으로부터 제거된다.

그러나, 종래 몰드 부재에 연결된 테일을 제거하기 위해 스트립 기판에 배치된 골드바에 의하여 한정된 면적을 갖는 스트립 기판에 형성될 수 있는 단위 기판들의 개수가 감소 될 뿐만 아니라 골드바에 의하여 스트립 기판의 제조 코스트가 크게 상승 되는 문제점을 갖는다.

본 발명의 목적은 한정된 면적을 갖는 스트립 기판에 형성될 수 있는 단위 기판의 개수를 크게 향상시킬 뿐만 아니라 골드바를 사용하지 않고 몰드 부재에 부착된 테일을 쉽게 제거하여 스트립 기판의 제조 코스트를 크게 감소 시킬 수 있는 반도체 패키지의 제조 방법을 제공한다.

본 발명에 따른 반도체 패키지의 제조 방법은 반도체 칩이 실장 된 단위 기판이 배치되는 제1 기판부 및 상기 제1 기판부의 주변을 따라 배치된 제2 기판부를 갖는 스트립 기판을 준비하는 단계, 상기 제1 기판부에서 제1 높이를 갖는 캐비티, 상기 캐비티와 연결되며 상기제2 기판부에 배치되며 상기 제1 높이보다 낮은 제2 높이를 갖는 제1 러너(runner) 및 상기 제2 기판부에 배치되고 상기 제1 러너에 연결되며 상기 제2 높이보다 높은 제3 높이를 갖는 제2 러너가 형성된 금형 내에 상기 스트립 기판을 배치하는 단계, 상기 제1 러너, 제2 러너를 통해 상기 캐비티 내에 용융된 몰딩 수지를 제공하여 상기 캐비티 내에 몰딩부, 상기 제1 러너 내에 테일부 및 상기 제2 러너 내에 컬(cull)을 형성하는 단계 및 상기 테일부를 이용하여 상기 컬을 제거하는 단계를 포함한다.

상기 스트립 기판의 표면에는 솔더 레지스트막이 형성되고, 상기 솔더 레지스트막 및 상기 테일부는 직접 접촉된다.

상기 몰딩부 및 상기 컬 사이에 배치된 상기 테일부는 균일한 두께를 갖는 다.

상기 몰딩부 및 상기 컬 사이에 배치된 상기 테일부의 두께는 상기 몰딩부에 가까울수록 얇아진다.

상기 스트립 기판은 가로×세로의 길이가 변동폭 ±10mm 내에서 240mm×74mm의 크기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.

상기 스트립 기판에는 60개의 솔더볼이 어탯치 되는 상기 단위 기판이 147 개가 형성되고, 84개의 솔더볼이 어탯치 되는 상기 단위 기판이 105개 형성된다.

본 발명에 의하면, 골드바 없이 테일부로부터 컬을 쉽게 제거할 수 있도록 제조 방법을 개선하여 한정된 면적을 갖는 스트립 기판으로부터 보다 많은 반도체 패키지를 제조 및 반도체 패키지의 제조 코스트를 크게 감소시키는 효과를 갖는다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.

도 1 내지 도 7들은 본 발명의 제1 실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도, 단면도 및 사진들이다.

도 1은 반도체 패키지를 제조하기 위한 스트립 기판을 도시한 단면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 반도체 패키지를 제조하기 위하여 스트립 기판(10)이 마련된다. 스트립 기판(10)은, 예를 들어, 직육면체 플레이트 형상을 갖고, 스트립 기판(10)은 가로×세로의 길이가 변동폭 ±10mm 내에서 240mm×74mm의 크기를 갖는다.

스트립 기판(10)은 제1 기판부(FR) 및 제2 기판부(SR)를 포함한다.

제1 기판부(FR)의 면적은 스트립 기판(10)의 평면적보다 다소 작은 면적을 갖고, 제1 기판부(FR)에는 반도체 칩(1)이 실장 되는 단위 기판(2)들이 매트릭스 형태로 배치된다. 제2 기판부(SR)는 제1 기판부(FR)의 주변을 따라 배치된다. 도 1의 점선(MR)의 안쪽은 몰딩 부재에 의하여 몰딩 되는 몰딩 영역이다.

도 3은 도 2의 스트립 기판을 몰딩하기 위한 금형을 도시한 단면도이다.

단위 기판(2)에 반도체 칩(1)이 실장 된 스트립 기판(10)은 반도체 칩(1)을 몰딩하는 몰딩 공정을 수행하는 금형(20,30) 내에 배치된다. 금형(20,30)은 상부 금형(20) 및 하부 금형(30)으로 이루어진다.

스트립 기판(10)은 상부 금형(20) 및 하부 금형(30)의 사이에 개재되며, 상부 금형(20)에는 캐비티(22), 제1 러너(first runner; 24) 및 제2 러너(26)가 형성된다.

상부 금형(20)의 캐비티(22)는 제1 기판부(SR)와 대응하는 곳에 형성되며, 제1 기판부(SR)의 단위 기판(2)의 반도체 칩(1)의 상부에 공간을 형성한다.

제1 러너(24)는 제2 기판부(SR)에 배치되며, 제1 러너(24)는 캐비티(22)와 연결된다. 제1 러너(24)는 용융된 몰딩 부재가 통과되는 통로 역할을 한다.

제1 러너(24)는 캐비티(22)의 제1 높이(H1) 보다 낮은 제2 높이(H2)를 갖는다. 본 실시예에서, 캐비티(22) 및 후술 될 제2 러너(26)를 연결하는 연결 통로 역할을 하는 제1 러너(24)는 일정한 높이를 갖는다.

제2 러너(26)는 제1 러너(24)와 연통 되며, 제2 러너(26)는 제1 러너(24)의 제2 높이(H2) 보다 높은 제3 높이(H3)를 갖는다.

하부 금형(30)은 스트립 기판(10)을 지지하며, 하부 금형(30)은 상부 금형(20)과 결합 된다.

도 3을 다시 참조하면, 상부 금형(20) 및 하부 금형(30) 사이에 스트립 기판(10)이 배치된 후, 제2 러너(26)를 통해 용융된 몰딩 수지가 제공된다. 용융된 몰딩 수지는 제2 러너(26), 제1 러너(24)를 통해 캐비티(22)로 제공된다.

도 4는 도 3의 상부 및 하부 금형들에 몰딩 수지를 주입한 것을 도시한 단면도이고, 도 5는 도 4로부터 상부 및 하부 금형을 제거한 것을 도시한 단면도이다.

도 3 내지 도 5들을 참조하면, 제2 러너(26), 제1 러너(24) 및 캐비티(22)에 채워진 몰딩 수지는 냉각되어 캐비티(22)와 대응하는 곳에는 제1 두께(D1)를 갖는 몰딩부(42)가 형성되고, 제1 러너(24)와 대응하는 곳에는 제1 두께(D1) 보다 낮은 제2 두께(D2)를 갖는 테일부(44)가 형성되고, 제2 러너(26)와 대응하는 곳에는 제2 두께(D2) 보다 높은 제3 두께(D3)를 갖는 컬(cull;46)이 각각 형성된다.

본 실시예에서, 제1 러너(24)와 대응하는 곳에 균일한 제2 두께(D2)로 형성된 테일부(44)는 몰딩부(42)에 비하여 상대적으로 낮은 두께를 갖기 때문에 종래 컬을 스트립 기판으로부터 쉽게 분리하기 위한 골드바(gold bar) 없이 컬(46)을 테일부(44)로부터 통해 쉽게 제거할 수 있다.

도 6은 도 5에 도시된 테일부 및 컬의 파단 위치를 도시한 사진이고, 도 7은 테일부로부터 제거된 컬의 측면 사진이다.

이상에서 설명한 바에 의하면, 몰딩 공정 중 발생하는 컬을 골드바 없이 테일부로부터 쉽게 제거할 수 있기 때문에 스트립 기판에 골드바를 형성하지 않아도 되고 이로 인해 골드바가 형성될 위치에 단위 기판을 추가적으로 형성할 수 있고, 골드바를 형성하는데 소요되는 비용을 크게 감소시킬 수 있다.

예를 들어, 종래 골드바를 사용하였을 때, 변동폭이 ±10mm인 240mm×74mm의 스트립 기판으로부터 약 60개의 솔더볼을 갖는 FBGA 패키지를 약 120개, 84개의 솔더볼을 갖는 FBGA 패키지를 약 80개를 제조할 수 있는 반면, 골드바를 사용하지 않을 경우, 변동폭이 ±10mm인 240mm×74mm의 스트립 기판으로부터 60개의 솔더볼을 갖는 FBGA 패키지를 147개, 84개의 솔더볼을 갖는 FBGA 패키지를 105개 제조할 수 있다.

도 8 내지 도 12는 본 발명의 제2 실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들 및 사진들이다. 본 발명의 제2 실시예에 의한 반도체 패키지의 제조 방법 중 스트립 기판의 구성은 앞서 설명한 제1 실시예에 의한 반도체 패키지의 구성과 실질적으로 동일함으로 동일한 구성에 대해서는 동일한 참조부호 및 명칭을 부여하기로 하며, 동일한 구성에 대한 중복된 설명은 생략하기로 한다.

도 8은 도 1의 스트립 기판을 몰딩하기 위한 금형을 도시한 단면도이다.

단위 기판(2)에 반도체 칩(1)이 실장 된 스트립 기판(10)은 반도체 칩(1)을 몰딩하는 몰딩 공정을 수행하는 금형(50,60)들 내에 배치된다. 금형(50,60)들은 상부 금형(50) 및 하부 금형(60)으로 이루어진다.

스트립 기판(10)은 상부 금형(50) 및 하부 금형(60)의 사이에 개재되며, 상부 금형(50)에는 캐비티(52), 제1 러너(54) 및 제2 러너(56)가 형성된다.

상부 금형(50)의 캐비티(52)는 제1 기판부(SR)와 대응하는 곳에 형성되며, 제1 기판부(SR)의 단위 기판(2)의 반도체 칩(1)의 상부에 공간을 형성한다.

제1 러너(54)는 제2 기판부(SR)에 배치되며, 제1 러너(54)는 캐비티(52)와 연결된다. 제1 러너(54)는 용융된 몰딩 수지가 통과되는 통로 역할을 한다.

제1 러너(54)는 캐비티(52)의 제1 높이(H1) 보다 낮은 높이를 갖는다. 본 실시예에서, 캐비티(52) 및 후술 될 제2 러너(56)를 연결하는 연결 통로 역할을 하는 제1 러너(54)는 제2 러너(56)로부터 캐비티(52)를 향할수록 높이가 점차 감소 된다.

제2 러너(56)는 제1 러너(54)와 연통 되며, 제2 러너(56)는 제1 러너(54)의 높이 보다 높은 제2 높이(H2)를 갖는다.

하부 금형(60)은 스트립 기판(10)을 지지하며, 하부 금형(60)은 상부 금형(50)과 결합 된다.

도 9는 도 8의 캐비티 제1 러너 및 제2 러너에 용융된 몰딩 수지가 제공된 것을 도시한 단면도이다.

도 9를 참조하면, 상부 금형(50) 및 하부 금형(60) 사이에 스트립 기판(10) 이 배치된 후, 제2 러너(56)를 통해 용융된 몰딩 수지가 제공된다. 용융된 몰딩 수지는 제2 러너(56), 제1 러너(54)를 통해 캐비티(52)로 제공된다.

도 10은 도 9의 상부 및 하부 금형을 제거한 것을 도시한 단면도이다.

도 10을 참조하면, 제2 러너(56), 제1 러너(54) 및 캐비티(52)에 채워진 몰딩 수지는 냉각되어 캐비티(52)와 대응하는 곳에는 제1 두께(D1)를 갖는 몰딩부(72)가 형성되고, 제1 러너(54)와 대응하는 곳에는 몰딩부(72)를 향할수록 두께가 감소 되는 테일부(74)가 형성되고, 제2 러너(56)와 대응하는 곳에는 제2 두께(D2)를 갖는 컬(cull;76)이 각각 형성된다.

본 실시예에서, 몰딩부(72)와 근접할수록 점차 감소되는 두께를 갖는 테일부(74)는 몰딩부(72)에 비하여 상대적으로 낮은 두께를 갖고 절곡된 부분을 갖기 때문에 종래 컬을 스트립 기판으로부터 쉽게 분리하기 위한 골드바(gold bar) 없이 컬(76)을 테일부(74)로부터 통해 쉽게 제거할 수 있다.

도 11은 도 10에 도시된 테일부 및 컬의 파단 위치를 도시한 사진이고, 도 12는 테일부로부터 제거된 컬의 측면 사진이다.

이상에서 설명한 바에 의하면, 몰딩 공정 중 발생하는 컬을 골드바 없이 테일부로부터 쉽게 제거할 수 있기 때문에 스트립 기판에 골드바를 형성하지 않아도 되고 이로 인해 골드바가 형성될 위치에 단위 기판을 추가적으로 형성할 수 있고, 골드바를 형성하는데 소요되는 비용을 크게 감소시킬 수 있다.

예를 들어, 종래 골드바를 사용하였을 때, 변동폭이 ±10mm인 240mm×74mm의 스트립 기판으로부터 약 60개의 솔더볼을 갖는 FBGA 패키지를 약 120개, 84개의 솔 더볼을 갖는 FBGA 패키지를 약 80개를 제조할 수 있는 반면, 골드바를 사용하지 않을 경우, 변동폭이 ±10mm인 240mm×74mm의 스트립 기판으로부터 60개의 솔더볼을 갖는 FBGA 패키지를 147개, 84개의 솔더볼을 갖는 FBGA 패키지를 105개 제조할 수 있다.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 반도체 패키지를 제조하기 위한 스트립 기판을 도시한 단면도이다.

도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.

도 3은 도 2의 스트립 기판을 몰딩하기 위한 금형을 도시한 단면도이다.

도 4는 도 3의 상부 및 하부 금형들에 몰딩 수지를 주입한 것을 도시한 단면도이다.

도 5는 도 4로부터 상부 및 하부 금형을 제거한 것을 도시한 단면도이다.

도 6은 도 5에 도시된 테일부 및 컬의 파단 위치를 도시한 사진이다.

도 7은 테일부로부터 제거된 컬의 측면 사진이다.

도 8은 도 1의 스트립 기판을 몰딩하기 위한 금형을 도시한 단면도이다.

도 9는 도 8의 캐비티 제1 러너 및 제2 러너에 용융된 몰딩 수지가 제공된 것을 도시한 단면도이다.

도 10은 도 9의 상부 및 하부 금형을 제거한 것을 도시한 단면도이다.

도 11은 도 10에 도시된 테일부 및 컬의 파단 위치를 도시한 사진이다.

도 12는 테일부로부터 제거된 컬의 측면 사진이다.

Claims (4)

1. 반도체 칩이 실장 된 단위 기판이 배치되는 제1 기판부 및 상기 제1 기판부의 주변을 따라 배치된 제2 기판부를 갖는 스트립 기판을 준비하는 단계;

   상기 제1 기판부에서 제1 높이를 갖는 캐비티, 상기 캐비티와 연결되며 상기 제2 기판부에 배치되며 상기 제1 높이보다 낮은 제2 높이를 갖는 제1 러너(runner) 및 상기 제2 기판부에 배치되고 상기 제1 러너에 연결되며 상기 제1 높이보다 높은 제3 높이를 갖는 제2 러너가 형성된 금형 내에 상기 스트립 기판을 배치하는 단계;

   상기 제1 러너, 제2 러너를 통해 상기 캐비티 내에 용융된 몰딩 수지를 제공하여 상기 캐비티 내에 몰딩부, 상기 제1 러너와 대응하는 상기 제2 기판부 상에 테일부 및 상기 제2 러너 내에 컬(cull)을 형성하는 단계; 및

   상기 테일부 및 상기 컬을 꺾어 상기 스트립 기판으로부터 상기 테일부 및 상기 컬을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
2. 제1항에 있어서,

   상기 스트립 기판의 표면에는 솔더 레지스트막이 형성되고, 상기 솔더 레지스트막 및 상기 테일부는 직접 접촉된 것을 특징으로 하는 반도체 패키지의 제조 방법.
3. 제1항에 있어서,

   상기 몰딩부 및 상기 컬 사이에 배치된 상기 테일부는 균일한 두께를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
4. 제1항에 있어서,

   상기 몰딩부 및 상기 컬 사이에 배치된 상기 테일부의 두께는 상기 몰딩부에 가까울수록 얇아지는 것을 특징으로 하는 반도체 패키지의 제조 방법.

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