KR100891529B1 - Semiconductor package, and method of manufacturing the semiconductor package - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 본딩 패드를 갖는 제1 면, 상기 제1 면과 대향 하는 제2 면 및 측면들을 갖는 반도체 칩, 상기 본딩 패드와 연결되고, 상기 제1 면을 따라 상기 본딩 패드로부터 상기 제2 면과 만나는 상기 측면의 단부까지 연장된 제1 재배선 패턴 및 상기 제1 재배선 상에 배치되며, 상기 측면들로부터 상기 제1 면으로 연장된 제2 재배선 패턴을 포함한다. 반도체 칩 상에 본딩 패드와 연결된 제1 재배열 패턴 및 제1 재배열 패턴 상에 제2 재배열 패턴을 형성하고 제2 재배열 패턴을 외부 접속 단자로 사용하여 신호 전달 길이를 감소 및 별도의 솔더볼 없이 기판에 반도체 패키지를 연결하여 데이터를 고속으로 처리하기에 적합할 뿐만 아니라 취성이 약한 반도체 칩을 보호할 수 있는 효과를 갖는다.A semiconductor package and a method of manufacturing the same are disclosed. The semiconductor package includes a first surface having a bonding pad, a semiconductor chip having a second surface and side surfaces opposing the first surface, and a bonding pad, the semiconductor chip being connected to the bonding pad and from the bonding pad along the first surface. And a first redistribution pattern extending to an end of the side faced and a second redistribution pattern disposed on the first redistribution and extending from the side faces to the first face. The first rearrangement pattern connected to the bonding pads on the semiconductor chip and the second rearrangement pattern are formed on the first rearrangement pattern, and the second rearrangement pattern is used as an external connection terminal to reduce the signal transmission length and separate solder balls It is not only suitable for processing data at high speed by connecting a semiconductor package to a substrate, but also to protect a weak brittle semiconductor chip.

Description

반도체 패키지, 이의 제조 방법{SEMICONDUCTOR PACKAGE, AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}Semiconductor package, manufacturing method thereof {SEMICONDUCTOR PACKAGE, AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지, 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지가 개발되고 있다.In recent years, with the development of semiconductor manufacturing technology, semiconductor packages having semiconductor devices suitable for processing more data in a short time have been developed.

반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.The semiconductor package is manufactured through a semiconductor chip manufacturing process for manufacturing a semiconductor chip on a wafer made of high purity silicon, a die sorting process for electrically inspecting the semiconductor chip, and a packaging process for packaging a good semiconductor chip.

최근에는 패키징 공정의 기술 개발에 의하여 제조된 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.Recently, in order to improve the capacity and processing speed of a chip scale package and a semiconductor device, the size of a semiconductor package manufactured by technology development of the packaging process is only about 100% to 105% of the semiconductor chip size. Background Art A stacked semiconductor package in which semiconductor chips are stacked on each other has been developed.

본 발명은 구조를 개량하여 데이터를 고속으로 처리 및 반도체 칩의 파손을 방지 및 적층하기에 적합한 반도체 패키지를 제공한다.The present invention provides a semiconductor package suitable for improving the structure to process data at high speed and to prevent and stack the semiconductor chip.

본 발명은 상기 반도체 패키지의 제조 방법을 제공한다.The present invention provides a method of manufacturing the semiconductor package.

본 발명에 따른 반도체 패키지는 본딩 패드를 갖는 제1 면, 상기 제1 면과 대향 하는 제2 면 및 측면들을 갖는 반도체 칩, 상기 본딩 패드와 연결되고, 상기 제1 면을 따라 상기 본딩 패드로부터 상기 제2 면과 만나는 상기 측면의 단부까지 연장된 제1 재배선 패턴 및 상기 제1 재배선 상에 배치되며, 측면들로부터 상기 제1 면으로 연장된 제2 재배선 패턴을 포함한다.A semiconductor package according to the present invention includes a first surface having a bonding pad, a semiconductor chip having a second surface and side surfaces facing the first surface, and connected to the bonding pad, the semiconductor pad being connected to the bonding pad from the bonding pad along the first surface. And a first redistribution pattern extending to an end of the side face that meets a second face and a second redistribution pattern disposed on the first redistribution and extending from the side faces to the first face.

반도체 패키지의 상기 각 측면 및 상기 제1 면의 사이각은 둔각이고, 상기 각 측면 및 상기 제2 면의 사이각은 예각이다.An angle between the respective side surfaces and the first surface of the semiconductor package is an obtuse angle, and an angle between the each side surface and the second surface is an acute angle.

반도체 패키지는 상기 제1 면 및 상기 제1 재배선 패턴 사이에 개재되며, 상기 본딩 패드를 노출하는 개구를 갖는 절연막 패턴을 포함한다.The semiconductor package includes an insulating layer pattern interposed between the first surface and the first redistribution pattern and having an opening exposing the bonding pad.

반도체 패키지의 상기 제1 및 제2 재배선 패턴들은 동일한 물질을 포함한다.The first and second redistribution patterns of the semiconductor package include the same material.

반도체 패키지의 상기 제1 재배선 패턴은 구리, 금 및 알루미늄으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.The first redistribution pattern of the semiconductor package includes any one selected from the group consisting of copper, gold, and aluminum.

반도체 패키지의 상기 제1 재배선 패턴은 제1 두께를 갖고, 상기 제2 재배선 패턴은 상기 제1 두께보다 두꺼운 제2 두께를 갖는다.The first redistribution pattern of the semiconductor package has a first thickness, and the second redistribution pattern has a second thickness that is thicker than the first thickness.

반도체 패키지는 상기 반도체 칩을 덮고, 상기 제2 재배선 패턴을 선택적으로 노출하는 몰딩 부재를 포함한다.The semiconductor package includes a molding member covering the semiconductor chip and selectively exposing the second redistribution pattern.

반도체 패키지는 상기 제2 재배선 패턴 상에 배치되며, 상기 제2 재배선 패턴의 부식을 방지하기 위한 부식 방지 부재를 포함한다.The semiconductor package is disposed on the second redistribution pattern and includes a corrosion preventing member for preventing corrosion of the second redistribution pattern.

반도체 패키지의 상기 부식 방지 부재는 도금층이다.The corrosion preventing member of the semiconductor package is a plating layer.

반도체 패키지의 상기 도금층은 금, 니켈, 티타늄 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.The plating layer of the semiconductor package includes any one selected from the group consisting of gold, nickel, titanium and metal alloys.

반도체 패키지의 상기 부식 방지 부재는 상기 제2 재배선 패턴의 노출된 측면 및 바닥면을 덮고 상기 제2 재배선 패턴의 상면을 노출하는 몰딩 부재이다.The corrosion preventing member of the semiconductor package is a molding member covering the exposed side and bottom surfaces of the second redistribution pattern and exposing the top surface of the second redistribution pattern.

반도체 패키지의 상기 부식 방지 부재는 상기 몰딩 부재에 의하여 노출된 상기 제2 재배선 패턴의 상면에 배치된 도금층을 더 포함한다.The anti-corrosion member of the semiconductor package further includes a plating layer disposed on an upper surface of the second redistribution pattern exposed by the molding member.

반도체 패키지는 상기 제2 재배선 패턴과 전기적으로 접속되는 접속 패드를 갖는 기판을 포함한다.The semiconductor package includes a substrate having a connection pad electrically connected to the second redistribution pattern.

반도체 패키지의 상기 접속 패드 및 상기 제2 재배선 패턴 사이에는 솔더가 개재된다.Solder is interposed between the connection pad and the second rewiring pattern of the semiconductor package.

본 발명의 일실시예에 따른 반도체 패키지의 제조 방법은 각각 본딩 패드를 갖는 인접한 한 쌍의 제1 및 제2 반도체 칩들의 사이에 개재된 절단 영역을 따라 트렌치를 형성하는 단계, 상기 트렌치를 경유하여 상기 제1 및 제2 반도체 칩들의 각 본딩 패드를 연결하는 예비 제1 재배선 패턴을 형성하는 단계, 상기 트랜치에 형성된 상기 예비 제1 재배선 패턴을 덮는 예비 제2 재배선 패턴을 형성하는 단계, 상기 제1 및 제2 반도체 칩들의 후면으로부터 상기 트랜치 내의 상기 예비 제2 재배선 패턴이 노출될 때까지 상기 제1 및 제2 반도체 칩들의 후면을 연마하는 단계 및 상기 예비 제1 및 제2 재배선 패턴들을 상기 절단 영역에서 절단하여 제1 및 제2 제2 재배선 패턴들을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor package according to an embodiment of the present invention includes forming a trench along a cutting region interposed between a pair of adjacent first and second semiconductor chips each having a bonding pad, via the trench. Forming a preliminary first redistribution pattern connecting the respective bonding pads of the first and second semiconductor chips, forming a preliminary second redistribution pattern covering the preliminary first redistribution pattern formed in the trench; Polishing the back surface of the first and second semiconductor chips from the back surface of the first and second semiconductor chips until the preliminary second redistribution pattern in the trench is exposed and the preliminary first and second redistribution Cutting patterns in the cutting region to form first and second second redistribution patterns.

반도체 패키지의 제조 방법에서 상기 트렌치를 형성하는 단계 이전에, 상기 제1 및 제2 반도체 칩들의 각 본딩 패드를 노출하는 개구를 갖는 절연막 패턴을 형성하는 단계를 포함한다.Prior to forming the trench in the method of manufacturing a semiconductor package, forming an insulating film pattern having an opening that exposes each bonding pad of the first and second semiconductor chips.

반도체 패키지의 제조 방법에서 상기 트렌치를 형성하는 단계는 상기 절단 영역을 노출하는 개구를 갖는 포토레지스트 패턴을 상기 제1 및 제2 반도체 칩들의 상면 상에 형성하는 단계 및 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 절단 영역을 그루브 형태로 식각 하는 단계를 포함한다.In the method of manufacturing a semiconductor package, the forming of the trench may include forming a photoresist pattern having an opening exposing the cut region on an upper surface of the first and second semiconductor chips, and forming the photoresist pattern as an etching mask. Etching the cut region into a groove shape.

반도체 패키지의 제조 방법에서 상기 예비 제1 재배선 패턴을 형성하는 단계는 상기 제1 및 제2 반도체 칩들의 상면에 금속 씨드층을 형성하여 상기 본딩 패드들을 덮는 단계, 상기 제1 및 제2 반도체 칩들 중 제1 반도체 칩의 상기 본딩 패드로부터 제2 반도체 칩의 상기 본딩 패드를 노출하는 슬릿 형상의 개구를 갖는 포토레지스트 패턴을 상기 금속 씨드층 상에 형성하는 단계, 상기 개구에 의하여 노출된 상기 금속 씨드층을 이용하여 상기 제1 및 제2 반도체 칩들의 각 본딩 패드를 연결하는 예비 제1 재배선 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계 및 상기 예비 제1 재배선 패턴을 식각 마스크로 이용하여 상기 금속 씨드층을 패터닝하여 금속 씨드 패턴을 형성하는 단계를 포함한다.In the method of manufacturing a semiconductor package, forming the preliminary first redistribution pattern may include forming a metal seed layer on upper surfaces of the first and second semiconductor chips to cover the bonding pads, and the first and second semiconductor chips. Forming a photoresist pattern on the metal seed layer, the photoresist pattern having a slit-shaped opening exposing the bonding pad of the second semiconductor chip from the bonding pad of the first semiconductor chip, wherein the metal seed exposed by the opening Forming a preliminary first redistribution pattern connecting the respective bonding pads of the first and second semiconductor chips using a layer, removing the photoresist pattern, and using the preliminary first redistribution pattern as an etching mask Patterning the metal seed layer to form a metal seed pattern.

반도체 패키지의 제조 방법에서 상기 예비 제2 재배선 패턴을 형성하는 단계는 상기 트렌치 및 상기 트렌치 주변에 배치된 상기 제1 재배선 패턴을 노출하는 개구를 갖는 포토레지스트 패턴을 형성하는 단계, 상기 제1 재배선 패턴을 이용하여 상기 제1 재배선 패턴 상에 제2 재배선 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.In the method of manufacturing a semiconductor package, the forming of the preliminary second redistribution pattern may include forming a photoresist pattern having an opening exposing the trench and the first redistribution pattern disposed around the trench. Forming a second redistribution pattern on the first redistribution pattern using a redistribution pattern, and removing the photoresist pattern.

반도체 패키지의 제조 방법에서 상기 포토레지스트 패턴을 제거하는 단계 이후, 상기 제1 및 제2 반도체 칩들을 몰딩 부재로 감싸는 단계, 상기 몰딩 부재를 연마하여 상기 제1 및 제2 반도체 칩들의 상면으로부터 상기 예비 제2 재배선 패턴을 노출하는 단계 및 상기 몰딩 부재를 연마하여 상기 제1 및 제2 반도체 칩들의 후면으로부터 상기 트렌치에 대응하는 상기 예비 제2 재배선 패턴을 노출하는 단계를 더 포함한다.After removing the photoresist pattern in the method of manufacturing a semiconductor package, wrapping the first and second semiconductor chips with a molding member, polishing the molding member to the preliminary surface from the upper surface of the first and second semiconductor chips Exposing a second redistribution pattern and polishing the molding member to expose the preliminary second redistribution pattern corresponding to the trench from a rear surface of the first and second semiconductor chips.

상기 예비 제2 재배선 패턴을 절단하는 단계에서, 상기 예비 제2 재배선 패턴은 레이저 빔을 이용하여 절단된다.In the cutting of the preliminary second redistribution pattern, the preliminary second redistribution pattern is cut using a laser beam.

상기 예비 제2 재배선 패턴을 절단하는 단계 이후, 상기 제2 재배선 패턴을 기판에 형성된 접속 패드에 전기적으로 접속하는 단계를 포함한다.After cutting the preliminary second redistribution pattern, electrically connecting the second redistribution pattern to a connection pad formed on a substrate.

반도체 패키지의 제조 방법에서, 상기 예비 제2 재배선 패턴을 절단하는 단계 이후, 제1 및 제2 반도체 칩들을 갖는 각 반도체 패키지들을 적층 하여 상기 제1 및 제2 반도체 칩들의 각 제2 재배선 패턴을 전기적으로 접촉시키는 단계 및 상기 각 제2 재배선 패턴들을 전기적으로 연결하는 단계를 포함한다.In the method of manufacturing a semiconductor package, after cutting the preliminary second redistribution pattern, each semiconductor package having first and second semiconductor chips may be stacked to stack each second redistribution pattern of the first and second semiconductor chips. Electrically contacting each other and electrically connecting the respective second rewiring patterns.

반도체 패키지의 제조 방법에서, 상기 각 반도체 패키지들의 상기 각 제2 재배선 패턴들 사이에는 솔더가 개재된다.In the method of manufacturing a semiconductor package, solder is interposed between each of the second redistribution patterns of the semiconductor packages.

반도체 패키지의 제조 방법은 상기 예비 제2 재배선 패턴을 절단하는 단계 이후, 상기 제2 재배선 패턴의 표면에 부식 방지 부재를 형성하는 단계를 포함한다.The method of manufacturing a semiconductor package includes forming a corrosion preventing member on a surface of the second redistribution pattern after cutting the preliminary second redistribution pattern.

반도체 패키지의 제조 방법에서 상기 부식 방지 부재를 형성하는 단계에서, 상기 부식 방지 부재는 도금 방법에 의하여 형성된다.In the step of forming the corrosion preventing member in the method of manufacturing a semiconductor package, the corrosion preventing member is formed by a plating method.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지, 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments. Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention.

도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.1 is a plan view of a semiconductor package according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 1 및 도 2를 참조하면, 반도체 패키지(400)는 반도체 칩(100), 제1 재배선 패턴(200) 및 제2 재배선 패턴(300)을 포함한다. 이에 더하여, 반도체 패키지(400)는 몰딩 부재(450)를 포함할 수 있다.1 and 2, the semiconductor package 400 includes a semiconductor chip 100, a first redistribution pattern 200, and a second redistribution pattern 300. In addition, the semiconductor package 400 may include a molding member 450.

반도체 칩(100)은, 예를 들어, 사다리꼴 형상을 갖는다. 사다리꼴 형상을 갖는 반도체 칩(100)은, 제1 면(10), 제2 면(20) 및 4 개의 측면들을 포함한다.The semiconductor chip 100 has a trapezoidal shape, for example. The semiconductor chip 100 having a trapezoidal shape includes a first surface 10, a second surface 20, and four side surfaces.

사다리꼴 형상을 갖는 반도체 칩(100)의 제1 면(10)은 제1 면적을 갖는다. 제2 면(20)은 제1 면(10)과 마주하며, 제2 면(20)은 제1 면적보다 큰 제2 면적을 갖는다. 사다리꼴 형상을 갖는 반도체 칩(100)의 측면들 중 상호 대향 하는 2 개의 측면(30)들은 제1 및 제2 면(10,20)들에 대하여 경사지게 배치된다.The first surface 10 of the semiconductor chip 100 having a trapezoidal shape has a first area. The second surface 20 faces the first surface 10, and the second surface 20 has a second area larger than the first area. Two opposite sides 30 of the side surfaces of the semiconductor chip 100 having a trapezoidal shape are disposed to be inclined with respect to the first and second surfaces 10 and 20.

예를 들어, 제1 면(10) 및 대향 하는 2 개의 측면(30)들이 이루는 사이각(θ1)은 둔각으로 형성되고, 제2 면(20) 및 대향 하는 2 개의 측면(30)들이 이루는 사이각(θ2)은 예각을 갖는다.For example, an angle θ1 formed between the first surface 10 and two opposing side surfaces 30 is formed at an obtuse angle, and between the second surface 20 and two opposing side surfaces 30 is formed. The angle θ2 has an acute angle.

예를 들어, 사다리꼴 형상을 갖는 반도체 칩(100)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 본딩 패드(40)를 포함한다. 이에 더하여, 반도체 칩(100)은 데이터 저장부를 리페어 하기 위한 퓨즈(미도시)들을 포함하는 퓨즈 박스(45)를 더 포함할 수 있다.For example, the semiconductor chip 100 having a trapezoidal shape includes a data storage unit (not shown), a data processing unit (not shown), and a bonding pad 40. In addition, the semiconductor chip 100 may further include a fuse box 45 including fuses (not shown) for repairing the data storage.

데이터 저장부는 데이터를 저장하는 역할을 하며, 데이터 처리부는 데이터를 처리하는 역할을 한다. 본딩 패드(40)는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다. 본딩 패드(40)는, 예를 들어, 반도체 칩(100)의 제1 면(10)의 중앙부에 배치될 수 있다.The data storage unit serves to store data, and the data processing unit serves to process data. The bonding pad 40 is electrically connected to the data storage unit and / or the data processing unit. The bonding pad 40 may be disposed at, for example, a central portion of the first surface 10 of the semiconductor chip 100.

한편, 반도체 칩(100)의 제1 면(10) 상에는 본딩 패드(40) 및 퓨즈 박스(45)를 노출하는 보호막 패턴(47)이 배치될 수 있다. 보호막 패턴(47)은 산화막 및/또는 질화막을 포함할 수 있다. 보호막 패턴(47)은 반도체 칩(100)의 제1 면(10)의 손상을 방지한다.Meanwhile, a passivation layer pattern 47 exposing the bonding pad 40 and the fuse box 45 may be disposed on the first surface 10 of the semiconductor chip 100. The passivation layer pattern 47 may include an oxide layer and / or a nitride layer. The passivation layer pattern 47 prevents damage to the first surface 10 of the semiconductor chip 100.

반도체 칩(100)은 보호막 패턴(47) 상에 배치된 절연막 패턴(50)을 더 포함할 수 있다. 절연막 패턴(50)은 본딩 패드(40)를 노출하는 개구를 갖고, 절연막 패턴(50)은 반도체 칩(100)의 퓨즈 박스(45)를 덮는다. 절연막 패턴(50)이 퓨즈 박스(45)를 덮음으로써 퓨즈 박스(45)의 퓨즈 및 후술 될 제1 재배선 패턴(200)들 사 이의 전기적 쇼트를 방지할 수 있다. 이에 더하여, 절연막 패턴(50)은 제1 재배선 패턴(200) 및 반도체 칩(100)들 사이에서 발생 된 응력을 흡수하여 반도체 칩(100) 및/또는 제1 재배선 패턴(200)의 휨 및 손상을 방지한다.The semiconductor chip 100 may further include an insulating layer pattern 50 disposed on the passivation layer pattern 47. The insulating film pattern 50 has an opening that exposes the bonding pad 40, and the insulating film pattern 50 covers the fuse box 45 of the semiconductor chip 100. Since the insulating layer pattern 50 covers the fuse box 45, an electrical short between the fuse of the fuse box 45 and the first rewiring patterns 200 to be described later may be prevented. In addition, the insulating layer pattern 50 absorbs the stress generated between the first redistribution pattern 200 and the semiconductor chip 100 to warp the semiconductor chip 100 and / or the first redistribution pattern 200. And prevent damage.

도 1을 다시 참조하면, 제1 재배선 패턴(200)은 절연막 패턴(50) 상에 배치된다. 제1 재배선 패턴(200)은 제1 면(10) 및 경사진 측면(30) 상에 배치된다.Referring back to FIG. 1, the first redistribution pattern 200 is disposed on the insulating film pattern 50. The first redistribution pattern 200 is disposed on the first surface 10 and the inclined side surface 30.

제1 재배선 패턴(200)은, 평면상에서 보았을 때, 라인 형상을 갖는다. 라인 형상을 갖는 제1 재배선 패턴(200)의 일측 단부는 제1 면(10)의 중앙부에 배치된 본딩 패드(40)와 전기적으로 연결된다. 제1 재배선 패턴(200)의 일측 단부와 대향하는 타측 단부는 제1 면(10)을 따라 측면(30)으로 연장된다. 제1 재배선 패턴(200)의 상기 타측 단부는 제1 면(10) 및 제2 면(20)이 만나는 측면(30)의 단부까지 연장된다. 제1 재배선 패턴(200)은, 예를 들어, 구리, 금, 알루미늄 및 금속 합금 등을 포함할 수 있다.The first rewiring pattern 200 has a line shape when viewed on a plane. One end of the first redistribution pattern 200 having a line shape is electrically connected to the bonding pad 40 disposed at the center of the first surface 10. The other end opposite to one end of the first redistribution pattern 200 extends to the side surface 30 along the first surface 10. The other end portion of the first redistribution pattern 200 extends to an end portion of the side surface 30 where the first surface 10 and the second surface 20 meet. The first redistribution pattern 200 may include, for example, copper, gold, aluminum, a metal alloy, or the like.

한편, 제1 재배선 패턴(200)을 도금 방법에 의하여 형성할 경우, 제1 재배선 패턴(200) 및 절연막 패턴(50) 사이에는 금속 씨드 패턴(210)이 개재된다. 금속 씨드 패턴(210)은 실질적으로 제1 재배선 패턴(200)과 동일한 형상 및 동일한 사이즈를 갖는다. 금속 씨드 패턴(210)으로 사용될 수 있는 물질의 예로서는, 구리, 티타늄, 니켈, 바나듐 및 금속 합금 등을 들 수 있다.On the other hand, when the first redistribution pattern 200 is formed by a plating method, a metal seed pattern 210 is interposed between the first redistribution pattern 200 and the insulating film pattern 50. The metal seed pattern 210 has substantially the same shape and the same size as the first redistribution pattern 200. Examples of materials that can be used as the metal seed pattern 210 include copper, titanium, nickel, vanadium, metal alloys, and the like.

제1 재배선 패턴(200)은 금속 씨드 패턴(210)으로부터 측정하였을 때 제1 두께(T1)를 갖는다.The first redistribution pattern 200 has a first thickness T1 when measured from the metal seed pattern 210.

제2 재배선 패턴(300)은 제1 재배선 패턴(200) 상에 배치된다. 제2 재배선 패턴(300)은 반도체 칩(100)의 측면(30)으로부터 제1 면(10)으로 연장된다.The second redistribution pattern 300 is disposed on the first redistribution pattern 200. The second redistribution pattern 300 extends from the side surface 30 of the semiconductor chip 100 to the first surface 10.

도 1 및 도 2를 참조하면, 제2 재배선 패턴(300)은 제1 단부(310), 제2 단부(320), 상면(330) 및 바닥면(340)을 갖는다. 제1 단부(310)는, 예를 들어, 제1 면(10) 상에 배치된 제1 재배선 패턴(200) 상에 배치된다. 제2 재배선 패턴(300)의 제1 단부(310)는 제1 면(10) 상에 배치된 본딩 패드(40)로부터 소정 간격 이격 된다. 제2 재배선 패턴(300)의 제2 단부(320)는 제1 단부(310)와 대향 한다. 예를 들어, 제1 단부(310) 및 제2 단부(320)는 제1 면(10) 또는 제2 면(20)에 대하여 실질적으로 수직 하게 배치된다. 상면(330) 및 바닥면(340)은 제1 및 제2 면(10,20)에 대하여 평행하게 배치된다.1 and 2, the second redistribution pattern 300 has a first end 310, a second end 320, an upper surface 330, and a bottom surface 340. The first end 310 is disposed on, for example, the first redistribution pattern 200 disposed on the first surface 10. The first end 310 of the second redistribution pattern 300 is spaced apart from the bonding pad 40 disposed on the first surface 10 by a predetermined interval. The second end 320 of the second redistribution pattern 300 faces the first end 310. For example, the first end 310 and the second end 320 are disposed substantially perpendicular to the first face 10 or the second face 20. The top surface 330 and the bottom surface 340 are disposed parallel to the first and second surfaces 10 and 20.

제2 재배선 패턴(300)으로 사용될 수 있는 물질의 예로서는 구리, 금, 알루미늄 및 금속 합금 등을 포함할 수 있다. 본 실시예에서, 제2 재배선 패턴(300) 및 제1 재배선 패턴(200)은 실질적으로 동일한 물질을 포함할 수 있다.Examples of materials that may be used as the second redistribution pattern 300 may include copper, gold, aluminum, metal alloys, and the like. In the present embodiment, the second redistribution pattern 300 and the first redistribution pattern 200 may include substantially the same material.

제1 면(10) 상에 배치된 제2 재배선 패턴(300)은 제1 재배선 패턴(200)으로부터 측정하였을 때 제1 두께(T1) 보다 두꺼운 제2 두께(T2)를 갖는다.The second redistribution pattern 300 disposed on the first surface 10 has a second thickness T2 thicker than the first thickness T1 when measured from the first redistribution pattern 200.

본 실시예에서, 제2 재배선 패턴(300)은 솔더볼 없이 후술 될 외부 회로 기판의 단자와 접속되는 접속 단자 역할을 한다.In the present embodiment, the second redistribution pattern 300 serves as a connection terminal connected to a terminal of an external circuit board to be described later without solder balls.

도 3은 도 2의 II-II' 선을 따라 절단한 단면도이다.3 is a cross-sectional view taken along the line II-II 'of FIG. 2.

도 2 및 도 3을 참조하면, 반도체 패키지(400)에 포함된 몰딩 부재(450)는 제2 재배선 패턴(300)의 상면(330) 및 제2 단부(320)를 선택적으로 노출하는 반면 몰딩 부재(450)는 제2 재배선 패턴(300)으로부터 노출된 제1 재배선 패턴(200)은 덮는다. 몰딩 부재(450)로 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.2 and 3, the molding member 450 included in the semiconductor package 400 selectively exposes the upper surface 330 and the second end 320 of the second redistribution pattern 300 while molding The member 450 covers the first redistribution pattern 200 exposed from the second redistribution pattern 300. Examples of the material that can be used as the molding member 450 include an epoxy resin and the like.

도 4는 도 2에 도시된 제2 재배선 패턴 상에 부식 방지 부재가 배치된 반도체 패키지를 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor package in which a corrosion preventing member is disposed on a second redistribution pattern illustrated in FIG. 2.

도 2 및 도 4를 참조하면, 제2 재배선 패턴(300)이 구리 등을 포함할 경우, 제2 재배선 패턴(300)은 공기에 포함된 산소 등에 의하여 급속히 산화되어 제2 재배선 패턴(300)의 표면에는 산화막이 형성된다. 제2 재배선 패턴(300)의 표면에 산화막이 형성될 경우, 제2 재배선 패턴(300) 및 회로 기판의 단자의 전기적 접속 특성이 크게 저하된다.Referring to FIGS. 2 and 4, when the second redistribution pattern 300 includes copper or the like, the second redistribution pattern 300 is rapidly oxidized by oxygen included in the air and thus the second redistribution pattern ( An oxide film is formed on the surface of 300). When the oxide film is formed on the surface of the second redistribution pattern 300, the electrical connection characteristics of the second redistribution pattern 300 and the terminals of the circuit board are greatly reduced.

회로 기판의 단자와 접속되는 접속 단자 역할을 하는 제2 재배선 패턴(300)의 표면에 산화막이 형성되는 것을 방지하기 위해서, 제2 재배선 패턴(300)의 표면에는 부식 방지 부재(350)가 형성된다.In order to prevent the oxide film from being formed on the surface of the second redistribution pattern 300 which serves as a connection terminal connected to the terminal of the circuit board, a corrosion preventing member 350 is formed on the surface of the second redistribution pattern 300. Is formed.

부식 방지 부재(350)는, 예를 들어, 몰딩 부재(450)에 의하여 보호받지 못하는 제2 재배선 패턴(300)의 상면(330), 제2 단부(320) 및 바닥면(340)에 선택적으로 형성될 수 있다.The anti-corrosion member 350 is optional to the top surface 330, the second end 320, and the bottom surface 340 of the second redistribution pattern 300, for example, which are not protected by the molding member 450. It can be formed as.

본 실시예에서, 부식 방지 부재(350)은, 예를 들어, 제2 재배선 패턴(300)을 이용하여 형성된 도금층일 수 있다. 부식 방지 부재(350)로 사용될 수 있는 물질의 예로서는 금, 니켈, 티타늄 및 금속 합금 등을 들 수 있다.In the present embodiment, the corrosion preventing member 350 may be, for example, a plating layer formed using the second redistribution pattern 300. Examples of materials that can be used as the corrosion preventing member 350 include gold, nickel, titanium, metal alloys, and the like.

도 5는 도 2에 도시된 제2 재배선 패턴 상에 배치된 다른 실시예의 부식 방지 부재를 갖는 반도체 패키지를 도시한 단면도이다.FIG. 5 is a cross-sectional view illustrating a semiconductor package having a corrosion preventing member of another embodiment disposed on the second redistribution pattern illustrated in FIG. 2.

도 2 및 도 5를 참조하면, 제2 재배선 패턴(300)이 구리 등을 포함할 경우, 제2 재배선 패턴(300)은 대기에 포함된 산소 등에 의하여 급속히 산화되어 제2 재배선 패턴(300)의 표면에는 산화막이 형성될 수 있다. 제2 재배선 패턴(300)에 산화막이 형성될 경우, 제2 재배선 패턴(300) 및 외부 회로 기판의 단자의 전기적 접속 특성이 크게 저하된다.2 and 5, when the second redistribution pattern 300 includes copper or the like, the second redistribution pattern 300 is rapidly oxidized by oxygen or the like contained in the atmosphere to form the second redistribution pattern ( An oxide film may be formed on the surface of 300. When the oxide film is formed on the second redistribution pattern 300, the electrical connection characteristics of the second redistribution pattern 300 and the terminals of the external circuit board are greatly reduced.

외부 회로 기판의 단자와 접속되는 접속 단자 역할을 하는 제2 재배선 패턴(300)의 산화를 방지하기 위해서, 제2 재배선 패턴(300)의 표면에는 부식 방지 부재(370)가 형성된다.In order to prevent oxidation of the second redistribution pattern 300 which serves as a connection terminal connected to the terminal of the external circuit board, a corrosion preventing member 370 is formed on the surface of the second redistribution pattern 300.

부식 방지 부재(370)는 몰딩 부재(360) 및 도금층(365)를 포함한다.The corrosion preventing member 370 includes a molding member 360 and a plating layer 365.

몰딩 부재(360)는 공기와 접촉되는 제2 재배선 패턴(300)의 제2 단부(320) 및 바닥면(340)을 덮는다. 이에 더하여, 몰딩 부재(360)는, 제2 재배선 패턴(300)의 제2 단부(320) 및 바닥면(340) 뿐만 아니라 반도체 칩(100)의 제2 면(20)을 덮을 수 있다. 몰딩 부재(360)가 반도체 칩(100)의 제2 면(20)을 덮을 경우, 외부에서 인가된 진동 및 충격에 의한 반도체 칩(100)의 손상을 방지할 수 있다. 몰딩 부재(360)로 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 포함할 수 있다.The molding member 360 covers the second end 320 and the bottom surface 340 of the second redistribution pattern 300 in contact with air. In addition, the molding member 360 may cover the second surface 20 of the semiconductor chip 100 as well as the second end 320 and the bottom surface 340 of the second redistribution pattern 300. When the molding member 360 covers the second surface 20 of the semiconductor chip 100, damage to the semiconductor chip 100 due to vibration and shock applied from the outside may be prevented. Examples of materials that may be used as the molding member 360 may include an epoxy resin or the like.

한편, 몰딩 부재(360)를 이용하여 제2 재배선 패턴(300)의 제2 단부(320) 및 바닥면(340)을 덮을 경우, 제2 재배선 패턴(300)의 상면(330)이 공기에 노출되어 산화막이 제2 재배선 패턴(300)의 상면(330) 상에 형성될 수 있다. 산화막이 제2 재배선 패턴(300)의 상면(330) 상에 형성되는 것을 방지하기 위해 제2 재배선 패턴(300)의 상면(330) 상에는 도금층(365)이 배치될 수 있다.Meanwhile, when the molding member 360 covers the second end 320 and the bottom surface 340 of the second redistribution pattern 300, the upper surface 330 of the second redistribution pattern 300 is air. The oxide layer may be formed on the top surface 330 of the second redistribution pattern 300 by being exposed to the oxide layer. In order to prevent the oxide layer from being formed on the top surface 330 of the second redistribution pattern 300, the plating layer 365 may be disposed on the top surface 330 of the second redistribution pattern 300.

도 6은 도 2에 도시된 제2 재배선 패턴 상에 접속된 기판을 포함하는 반도체 패키지를 도시한 단면도이다.FIG. 6 is a cross-sectional view illustrating a semiconductor package including a substrate connected to a second redistribution pattern illustrated in FIG. 2.

도 6을 참조하면, 반도체 패키지(400)는 기판(500)을 더 포함할 수 있다. 기판(500)은 기판 몸체(505) 및 접속 패드(510)를 포함한다.Referring to FIG. 6, the semiconductor package 400 may further include a substrate 500. The substrate 500 includes a substrate body 505 and a connection pad 510.

기판 몸체(505)는, 예를 들어, 플레이트 형상을 갖고, 기판 몸체(505)는 상면(502) 및 상면(502)과 대향하는 하면(504)을 갖는다. 본 실시예에서, 기판 몸체(505)는 인쇄회로기판일 수 있다.The substrate body 505 has a plate shape, for example, and the substrate body 505 has an upper surface 502 and a lower surface 504 opposite the upper surface 502. In the present embodiment, the substrate body 505 may be a printed circuit board.

접속 패드(510)는 기판 몸체(505)의 상면(502)에 배치되며, 접속 패드(510)는 제2 재배선 패턴(300)과 전기적으로 접속되는 위치에 배치된다. 접속 패드(510) 및 제2 재배선 패턴(300)들은, 예를 들어, 열 압착 방식에 의하여 직접 전기적으로 접속될 수 있다. 이와 다르게, 접속 패드(510) 및 제2 재배선 패턴(300)을 보다 낮은 온도 및 압력에 의하여 상호 전기적으로 접속하기 위하여, 접속 패드(510) 및 제2 재배선 패턴(300)의 사이에는 솔더(520)가 개재될 수 있다. 솔더(520)는, 예를 들어, 제2 재배선 패턴(300) 및 접속 패드(510)의 사이에 선택적으로 개재된다.The connection pad 510 is disposed on the upper surface 502 of the substrate body 505, and the connection pad 510 is disposed at a position electrically connected to the second redistribution pattern 300. The connection pad 510 and the second redistribution pattern 300 may be directly and electrically connected by, for example, a thermocompression bonding method. Alternatively, in order to electrically connect the connection pad 510 and the second redistribution pattern 300 to each other by lower temperature and pressure, a solder is formed between the connection pad 510 and the second redistribution pattern 300. 520 may be interposed. The solder 520 is selectively interposed between the second redistribution pattern 300 and the connection pad 510, for example.

본 실시예에서는 비록 하나의 반도체 패키지에 대하여 도시 및 설명하였지만, 본 실시예에서 설명된 반도체 패키지를 이용하여 적어도 2 개가 적층 된 적층 반도체 패키지를 구현할 수 있다. 적층 반도체 패키지는 각 반도체 패키지의 제2 재배선 패턴들끼리 상호 전기적으로 접속되며, 제2 재배선 패턴들의 사이에는, 예를 들어, 저융점 금속인 솔더가 개재될 수 있다.Although one semiconductor package is illustrated and described in the present embodiment, at least two stacked semiconductor packages may be implemented using the semiconductor package described in the present embodiment. The multilayer semiconductor package may be electrically connected to the second redistribution patterns of each semiconductor package, and a solder, for example, a low melting point metal may be interposed between the second redistribution patterns.

이상에서 상세하게 설명한 바에 의하면, 반도체 칩 상에 본딩 패드와 연결된 제1 재배열 패턴 및 제1 재배열 패턴 상에 제2 재배열 패턴을 형성하고 제2 재배열 패턴을 외부 접속 단자로 사용하여 신호 전달 길이를 감소 및 별도의 솔더볼 없이 기판에 반도체 패키지를 연결하여 데이터를 고속으로 처리하기에 적합할 뿐만 아니라 취성이 약한 반도체 칩을 보호할 수 있는 효과를 갖는다.As described above in detail, a signal is formed by forming a first rearrangement pattern connected to a bonding pad on a semiconductor chip and a second rearrangement pattern on the first rearrangement pattern, and using the second rearrangement pattern as an external connection terminal. It is not only suitable for processing data at high speed by reducing the transfer length and connecting a semiconductor package to a substrate without a separate solder ball, but also to protect a weak brittle semiconductor chip.

도 7 내지 도 15는 본 발명의 일실시예에 의한 반도체 패키지의 제조 공정을 도시한 단면도들 및 평면도들이다.7 to 15 are cross-sectional views and plan views illustrating a process of manufacturing a semiconductor package according to an embodiment of the present invention.

도 7은 웨이퍼 상에 형성된 반도체 칩들의 본딩 패드를 노출하는 개구를 갖는 절연막 패턴을 도시한 평면도이다. 도 8은 도 7의 III-III' 선을 따라 절단한 단면도이다.FIG. 7 is a plan view illustrating an insulating film pattern having openings that expose bonding pads of semiconductor chips formed on a wafer. FIG. FIG. 8 is a cross-sectional view taken along the line III-III ′ of FIG. 7.

도 7 및 도 8을 참조하면, 반도체 패키지를 제조하기 위하여 웨이퍼(105) 상에 반도체 칩(100)들을 형성하는 반도체 소자 제조 공정이 수행된다. 본 실시예에서, 웨이퍼(105) 상에 인접하게 배치된 반도체 칩(100)들을, 예를 들어, 제1 반도체 칩(101) 및 제2 반도체 칩(102)으로서 정의하기로 한다.7 and 8, a semiconductor device manufacturing process of forming semiconductor chips 100 on a wafer 105 is performed to manufacture a semiconductor package. In this embodiment, the semiconductor chips 100 disposed adjacent to the wafer 105 will be defined as, for example, the first semiconductor chip 101 and the second semiconductor chip 102.

반도체 소자 제조 공정에 의하여 웨이퍼(105) 상에 형성된 제1 및 제2 반도체 칩(101,102)들은 데이터를 저장하기 위한 데이터 저장부(미도시), 데이터를 처리하기 위한 데이터 처리부(미도시) 및 본딩 패드(40)들을 각각 갖는다. 본딩 패드(40)들은 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다. 참조부호 47은 데이터 저장부를 리페어 하기 위한 퓨즈들을 포함하는 퓨즈 박스이다.The first and second semiconductor chips 101 and 102 formed on the wafer 105 by a semiconductor device manufacturing process may include a data storage unit (not shown) for storing data, a data processor (not shown) and bonding for processing data. Each has pads 40. The bonding pads 40 are electrically connected to the data storage unit and / or the data processing unit. Reference numeral 47 is a fuse box including fuses for repairing the data storage.

한편, 웨이퍼(105) 상에 형성된 제1 및 제2 반도체 칩(101, 102)들 사이에는 제1 및 제2 반도체 칩(101,102)들을 개별화하기 위한 절단 영역(103)이 형성된다.Meanwhile, a cutting region 103 for individualizing the first and second semiconductor chips 101 and 102 is formed between the first and second semiconductor chips 101 and 102 formed on the wafer 105.

제1 및 제2 반도체 칩(100)들이 웨이퍼(105) 상에 형성된 후, 제1 및 제2 반도체 칩(101,102) 상에는 본딩 패드(40) 및 퓨즈 박스(47)를 노출하는 개구들을 갖는 보호막 패턴(45)이 형성된다.After the first and second semiconductor chips 100 are formed on the wafer 105, a protective film pattern having openings exposing the bonding pad 40 and the fuse box 47 on the first and second semiconductor chips 101 and 102. 45 is formed.

보호막 패턴(45)을 형성하기 위하여, 각각 본딩 패드(40)가 형성된 제1 및 제2 반도체 칩(101,102)의 제1 면(10)상에는 전면적에 걸쳐 보호막(미도시)이 형성된다. 보호막은, 예를 들어, 산화막 및/또는 질화막 일 수 있다.In order to form the passivation layer pattern 45, a passivation layer (not shown) is formed on the first surface 10 of the first and second semiconductor chips 101 and 102 on which the bonding pads 40 are formed, respectively. The protective film may be, for example, an oxide film and / or a nitride film.

보호막이 형성된 후, 보호막 상에는 본딩 패드(40) 및 퓨즈 박스(47)를 노출하는 개구를 갖는 포토레지스트 패턴이 형성되고, 보호막은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝 되어, 본딩 패드(40) 및 퓨즈 박스(47)를 노출하는 개구를 갖는 보호막 패턴(45)이 형성된다.After the passivation layer is formed, a photoresist pattern having an opening exposing the bonding pad 40 and the fuse box 47 is formed on the passivation layer, and the passivation layer is patterned by using the photoresist pattern as an etching mask, thereby bonding the bonding pad 40. And a protective film pattern 45 having an opening exposing the fuse box 47.

제1 및 제2 반도체 칩(101,102) 상에 보호막 패턴(45)이 형성된 후, 보호막 패턴(45) 상에는 절연막 패턴(50)이 형성된다. 절연막 패턴(50)을 형성하기 위하여, 보호막 패턴(45) 상에는 전면적에 걸쳐 유기막이 형성된다. 유기막은, 예를 들어, 유기물 및 감광 물질(photosensitive substance)을 포함할 수 있다. 유기막은 스핀 코팅 공정 등에 의하여 형성될 수 있다.After the passivation layer pattern 45 is formed on the first and second semiconductor chips 101 and 102, the insulation layer pattern 50 is formed on the passivation layer pattern 45. In order to form the insulating film pattern 50, an organic film is formed on the protective film pattern 45 over the entire area. The organic film may include, for example, an organic material and a photosensitive substance. The organic film may be formed by a spin coating process or the like.

유기막은, 예를 들어, 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어, 퓨즈 박스(47)는 덮고 본딩 패드(40)를 선택적으로 노출하는 개구를 갖는 절연막 패턴(50)이 형성된다.The organic film is patterned by a photo process including, for example, an exposure process and a developing process, so that an insulating film pattern 50 having an opening covering the fuse box 47 and selectively exposing the bonding pad 40 is formed. .

도 9는 도 7의 절단 영역에 형성된 트랜치를 도시한 평면도이다. 도 10은 도 9의 IV-IV' 선을 따라 절단한 단면도이다.9 is a plan view illustrating a trench formed in the cutting region of FIG. 7. FIG. 10 is a cross-sectional view taken along the line IV-IV ′ of FIG. 9.

도 9 및 도 10을 참조하면, 제1 및 제2 반도체 칩(101,102)들 상에 절연막 패턴(50)이 형성된 후, 제1 및 제2 반도체 칩(101,102)들 상에는 전면적에 걸쳐 포토레지스트 필름(미도시)이 형성된다.9 and 10, after the insulating film pattern 50 is formed on the first and second semiconductor chips 101 and 102, a photoresist film is formed on the first and second semiconductor chips 101 and 102 over the entire area. Not shown) is formed.

포토레지스트 필름은 노광 공정 및 포토 공정에 의하여 패터닝 되어 절단 영역(103)을 노출하는 포토레지스트 패턴(102a)이 형성된다.The photoresist film is patterned by an exposure process and a photo process to form a photoresist pattern 102a exposing the cut region 103.

웨이퍼(105) 상에 형성된 인접한 제1 및 제2 반도체 칩(101,102)들 사이에 형성된 절단 영역(103)은 포토레지스트 패턴(102a)을 식각 마스크로 이용하여 패터닝 되어, 절단 영역(103)에는 소정 깊이를 갖는 트랜치(trench;104)가 형성된다. 절단 영역(103)은, 예를 들어, 반응성 이온 식각(Reactive Ion Etching, RIE) 공정에 의하여 패터닝 될 수 있다. 본 실시예에서, 트랜치(104)의 깊이는 약 200㎛ 내지 약 250㎛ 일 수 있다.The cutting region 103 formed between the adjacent first and second semiconductor chips 101 and 102 formed on the wafer 105 is patterned by using the photoresist pattern 102a as an etching mask, and thus the predetermined cutting region 103 is formed in the cutting region 103. Trench 104 having a depth is formed. The cutting region 103 may be patterned by, for example, a reactive ion etching (RIE) process. In this embodiment, the depth of trench 104 may be between about 200 μm and about 250 μm.

트랜치(105)가 형성된 후, 절연막 패턴(50)을 덮는 포토레지스트 패턴(102a)은 애싱 공정 또는 스트립 공정에 의하여 절연막 패턴(50)으로부터 제거된다.After the trench 105 is formed, the photoresist pattern 102a covering the insulating film pattern 50 is removed from the insulating film pattern 50 by an ashing process or a strip process.

도 11은 도 10에 도시된 절연막 패턴 상에 형성된 제1 재배선 패턴을 도시한 평면도이다. 도 12는 도 11의 V-V' 선을 따라 절단한 단면도이다.FIG. 11 is a plan view illustrating a first rewiring pattern formed on the insulating film pattern illustrated in FIG. 10. 12 is a cross-sectional view taken along the line VV ′ of FIG. 11.

도 11 및 도 12를 참조하면, 절단 영역(103)에 트랜치(104)가 형성된 후, 절연막 패턴(50) 및 트랜치(104)는 금속 씨드층(metal seed layer;미도시)에 의하여 덮인다. 금속 씨드층은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 또는 스퍼터링 공정과 같은 물리적 기상 증착(Physical Vapor Deposition, PVD) 공정에 의하여 절연막 패턴(50) 상에 형성될 수 있다. 금속 씨드층으로 사용될 수 있는 물질의 예로서는 구리, 티타늄, 니켈, 바나듐 및 금속 합금 등을 들 수 있다.11 and 12, after the trench 104 is formed in the cut region 103, the insulating film pattern 50 and the trench 104 are covered by a metal seed layer (not shown). The metal seed layer may be formed on the insulating layer pattern 50 by a physical vapor deposition (PVD) process, such as a chemical vapor deposition (CVD) process or a sputtering process. Examples of materials that can be used as the metal seed layer include copper, titanium, nickel, vanadium and metal alloys.

금속 씨드층으로 절연막 패턴(50) 및 트랜치(104)를 덮은 후, 금속 씨드층 상에는 포토레지스트 필름이 형성된다. 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어, 개구를 갖는 포토레지스트 패턴(미도시)이 금속 씨드층 상에 형성된다. 포토레지스트 패턴의 개구는 도 11에 도시된 예비 제1 재배선 패턴(preliminary first redistriction pattern;201)과 실질적으로 동일한 형상 및 동일한 사이즈를 갖는다.After covering the insulating film pattern 50 and the trench 104 with the metal seed layer, a photoresist film is formed on the metal seed layer. The photoresist film is patterned by a photo process including an exposure process and a developing process, so that a photoresist pattern (not shown) having an opening is formed on the metal seed layer. The opening of the photoresist pattern has substantially the same shape and same size as the preliminary first redistriction pattern 201 shown in FIG.

개구를 갖는 포토레지스트 패턴이 금속 씨드층 상에 형성된 후, 포토레지스트 패턴의 개구를 통해 노출된 금속 씨드층 상에는, 예를 들어, 도금 방법에 의하여 예비 제1 재배선 패턴(201)이 선택적으로 형성된다.After the photoresist pattern having the opening is formed on the metal seed layer, the preliminary first redistribution pattern 201 is selectively formed on the metal seed layer exposed through the opening of the photoresist pattern, for example, by a plating method. do.

예비 제1 재배선 패턴(201)의 일측 단부는 제1 반도체 칩(101)의 본딩 패드(40), 트랜치(104)를 경유하여 제2 반도체 칩(102)의 본딩 패드(40)와 전기적으로 연결된다.One end of the preliminary first redistribution pattern 201 is electrically connected to the bonding pad 40 of the second semiconductor chip 102 via the bonding pad 40 and the trench 104 of the first semiconductor chip 101. Connected.

예비 제1 재배선 패턴(201)은, 예를 들어, 제1 두께로 형성된다. 제1 두께로 형성된 예비 제1 재배선 패턴(201)으로 사용될 수 있는 물질의 예로서는 구리, 금, 알루미늄 및 금속 합금 등을 들 수 있다.The preliminary first redistribution pattern 201 is formed to have a first thickness, for example. Examples of the material that can be used as the preliminary first redistribution pattern 201 formed to the first thickness include copper, gold, aluminum, and metal alloys.

예비 제1 재배선 패턴(201)이 형성된 후, 금속 씨드층 상에 배치된 포토레지스트 패턴은 애싱 공정 또는 스트립 공정에 의하여 금속 씨드층으로부터 제거된다.After the preliminary first redistribution pattern 201 is formed, the photoresist pattern disposed on the metal seed layer is removed from the metal seed layer by an ashing process or a strip process.

이어서, 예비 제1 재배선 패턴(201)에 의하여 노출된 금속 씨드층은 예비 제1 재배선 패턴(201)을 식각 마스크로 이용하여 패터닝 되어 예비 제1 재배선 패 턴(201)의 하부에는 금속 씨드 패턴(210)이 형성된다. 금속 씨드 패턴(210)은 예비 제1 재배선 패턴(201)과 실질적으로 동일한 형상 및 동일한 사이즈를 갖는다.Subsequently, the metal seed layer exposed by the preliminary first redistribution pattern 201 is patterned by using the preliminary first redistribution pattern 201 as an etch mask, so that a metal is disposed below the preliminary first redistribution pattern 201. The seed pattern 210 is formed. The metal seed pattern 210 has substantially the same shape and the same size as the preliminary first redistribution pattern 201.

도 13은 도 11에 도시된 예비 제1 재배선 패턴 상에 예비 제2 재배선 패턴을 형성한 것을 도시한 평면도이다. 도 14는 도 13의 VI-VI' 선을 따라 절단한 단면도이다.FIG. 13 is a plan view illustrating a preliminary second redistribution pattern formed on the preliminary first redistribution pattern illustrated in FIG. 11. 14 is a cross-sectional view taken along the line VI-VI 'of FIG. 13.

도 13 및 도 14를 참조하면, 예비 제1 재배선 패턴(201)이 절연막 패턴(50) 상에 형성된 후, 절연막 패턴(50) 상에는, 예비 제1 재배선 패턴(201)을 덮는 포토레지스트 필름(미도시)이 형성된다. 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 절연막 패턴(50) 상에는 포토레지스트 패턴(미도시)이 형성된다. 포토레지스트 패턴은 트랜치(104) 부분 및 트랜치(104)의 주변을 개구하는 개구를 갖는다. 포토레지스트 패턴의 개구는, 평면상에서 보았을 때, 슬릿 형상을 갖는다.13 and 14, after the preliminary first redistribution pattern 201 is formed on the insulating film pattern 50, the photoresist film covering the preliminary first redistribution pattern 201 on the insulating film pattern 50. (Not shown) is formed. The photoresist film is patterned by a photo process including an exposure process and a developing process to form a photoresist pattern (not shown) on the insulating film pattern 50. The photoresist pattern has a portion of the trench 104 and an opening that opens around the trench 104. The opening of the photoresist pattern has a slit shape when viewed on a plane.

포토레지스트 패턴이 절연막 패턴(50) 상에 형성된 후, 포토레지스트 패턴의 개구에 의하여 노출된 예비 제1 재배선 패턴(201) 상에는 예비 제2 재배선 패턴(301)이 형성된다. 예비 제2 재배선 패턴(301)은, 예를 들어, 포토레지스트 패턴을 도금 마스크로 이용하는 도금 공정에 의하여 형성될 수 있다. 예비 제2 재배선 패턴(301)으로 사용될 수 있는 물질의 예로서는 구리, 금, 알루미늄 및 금속 합금등을 들 수 있다.After the photoresist pattern is formed on the insulating film pattern 50, the preliminary second redistribution pattern 301 is formed on the preliminary first redistribution pattern 201 exposed by the opening of the photoresist pattern. The preliminary second redistribution pattern 301 may be formed by, for example, a plating process using a photoresist pattern as a plating mask. Examples of the material that can be used as the preliminary second redistribution pattern 301 include copper, gold, aluminum, and metal alloys.

본 실시예에서, 예비 제2 재배선 패턴(301) 및 예비 제1 재배선 패턴(201)은, 예를 들어, 실질적으로 동일한 물질을 포함한다. 또한, 예비 제2 재배선 패 턴(301)은 예비 제1 재배선 패턴(201)의 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.In the present embodiment, the preliminary second redistribution pattern 301 and the preliminary first redistribution pattern 201 include, for example, substantially the same material. In addition, the preliminary second redistribution pattern 301 may have a second thickness thicker than the first thickness of the preliminary first redistribution pattern 201.

예비 제2 재배선 패턴(301)이 예비 제1 재배선 패턴(201) 상에 형성된 후, 포토레지스트 패턴은 애싱 공정 또는 스트립 공정에 의하여 절연막 패턴(50)으로부터 제거된다.After the preliminary second redistribution pattern 301 is formed on the preliminary first redistribution pattern 201, the photoresist pattern is removed from the insulating film pattern 50 by an ashing process or a strip process.

포토레지스트 패턴이 절연막 패턴(50)으로부터 제거된 후, 예비 제1 및 제2 재배선 패턴(201,301)들은 에폭시 수지 등을 포함하는 몰딩 부재(302)에 의하여 몰딩 된다.After the photoresist pattern is removed from the insulating film pattern 50, the preliminary first and second redistribution patterns 201 and 301 are molded by the molding member 302 including an epoxy resin or the like.

도 15는 도 14에 도시된 예비 제1 및 제2 재배선 패턴들을 절단하는 것을 도시한 단면도이다.FIG. 15 is a cross-sectional view illustrating cutting of the preliminary first and second redistribution patterns illustrated in FIG. 14.

도 15를 참조하면, 절연막 패턴(50) 상에 예비 제1 및 제2 재배선 패턴(201,301)들을 덮는 몰딩 부재(302)가 형성된 후, 몰딩 부재(302)는 제1 및 제2 반도체 칩(101,102)들의 상면에 배치된 예비 제2 재배선 패턴(301)들이 노출될 때까지, 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정에 의하여 연마된다.Referring to FIG. 15, after the molding member 302 is formed on the insulating layer pattern 50 to cover the preliminary first and second redistribution patterns 201 and 301, the molding member 302 is formed of the first and second semiconductor chips. The preliminary second redistribution patterns 301 disposed on the upper surfaces of the 101, 102 are polished by, for example, a chemical mechanical polishing (CMP) process.

한편, 제1 및 제2 반도체 칩(101,102)들의 상면과 대향 하는 하면에 배치된 예비 제2 재배선 패턴(301)들이 노출될 때까지 몰딩 부재의 하면은, 예를 들어, 화학적 기계적 연마(CMP) 공정에 의하여 연마된다.Meanwhile, the lower surface of the molding member may be, for example, chemically mechanically polished (CMP) until the preliminary second redistribution patterns 301 disposed on the lower surfaces facing the upper surfaces of the first and second semiconductor chips 101 and 102 are exposed. Polished by the process.

이어서, 레이저 커팅 장치 등을 이용하여 트랜치(104)의 가운데 부분을 따라 예비 제1 및 제2 재배선 패턴(201,202)들을 절단하여 도 2에 도시된 바와 같이 제1 및 제2 반도체 칩(101,102)들은 개별화되고, 이 결과 제1 및 제2 재배선 패턴(200,300)을 포함하는 반도체 패키지(400)들이 제조된다.Subsequently, the preliminary first and second redistribution patterns 201 and 202 are cut along the center portion of the trench 104 by using a laser cutting device or the like, and the first and second semiconductor chips 101 and 102 are illustrated in FIG. 2. Are individualized, and as a result, semiconductor packages 400 including the first and second redistribution patterns 200 and 300 are manufactured.

이때, 제1 및 제2 반도체 칩(101,102)들을 개별화하여 형성된 적어도 2 개의 반도체 패키지(400)들은 상호 적층 되고, 적층 된 반도체 패키지(400)들의 각 제2 재배선 패턴(300)들은 상호 전기적으로 접속되어 적층 반도체 패키지를 구현할 수 있다.In this case, at least two semiconductor packages 400 formed by separating the first and second semiconductor chips 101 and 102 are stacked on each other, and each second redistribution pattern 300 of the stacked semiconductor packages 400 is electrically connected to each other. Connected to implement a laminated semiconductor package.

적층 된 반도체 패키지(400)들은 각 제2 재배선 패턴(300)들은, 예를 들어, 열압착 공정에 의하여 상호 전기적으로 접속될 수 있다. 이와 다르게, 적층 된 반도체 패키지(400)들의 제2 재배선 패턴(300)들의 사이에는 솔더가 개재되고, 솔더를 용융시켜 적층 된 반도체 패키지(400)들의 제2 재배선 패턴(300)들을 전기적으로 접속할 수 있다.Each of the second rewiring patterns 300 stacked on the semiconductor packages 400 may be electrically connected to each other by, for example, a thermocompression bonding process. Unlike this, solder is interposed between the second redistribution patterns 300 of the stacked semiconductor packages 400, and the second rewiring patterns 300 of the stacked semiconductor packages 400 are electrically melted by melting the solder. I can connect it.

한편, 반도체 패키지(400)가 제조된 후, 반도체 패키지(400) 중 공기에 노출된 제2 재배선 패턴(300)의 부식을 방지하기 위하여, 도 4에 도시된 바와 같이 제2 재배선 패턴(300)의 표면에는 부식 방지 부재(350)를 형성할 수 있다. 본 실시예에서, 부식 방지 부재(350)는, 예를 들어, 도금 방법에 의하여 형성될 수 있다.Meanwhile, after the semiconductor package 400 is manufactured, in order to prevent corrosion of the second redistribution pattern 300 exposed to air in the semiconductor package 400, as shown in FIG. 4, the second redistribution pattern ( The corrosion preventing member 350 may be formed on the surface of the 300. In the present embodiment, the corrosion preventing member 350 may be formed by, for example, a plating method.

이와 다르게, 반도체 패키지(400)가 제조된 후, 반도체 패키지(400) 중 공기에 노출된 제2 재배선 패턴(300)의 부식을 방지하기 위하여, 도 5에 도시된 바와 같이 몰딩 부재와 도금층으로 이루어진 부식 방지 부재(370)를 이용하여 제2 재배선 패턴(300)의 부식을 방지할 수 있다.Alternatively, after the semiconductor package 400 is manufactured, in order to prevent corrosion of the second redistribution pattern 300 exposed to the air in the semiconductor package 400, as shown in FIG. 5, the molding member and the plating layer may be formed. Corrosion of the second redistribution pattern 300 may be prevented by using the corrosion preventing member 370.

한편, 제1 및 제2 재배선 패턴(200,300)을 포함하는 반도체 패키지(400)를 제조한 후, 도 6에 도시된 바와 같이 반도체 패키지(400)의 제2 재배선 패턴(300)은 기판(500)에 형성된 접속 패드(510)와 전기적으로 연결될 수 있다. 이때, 반도체 패키지(400)의 제2 재배선 패턴(300) 및 접속 패드(510)는 용융된 솔더에 의하여 상호 전기적으로 접속될 수 있다.Meanwhile, after the semiconductor package 400 including the first and second redistribution patterns 200 and 300 is manufactured, the second redistribution pattern 300 of the semiconductor package 400 may be formed of a substrate (as shown in FIG. 6). It may be electrically connected to the connection pad 510 formed in the 500. In this case, the second redistribution pattern 300 and the connection pad 510 of the semiconductor package 400 may be electrically connected to each other by molten solder.

이상에서 상세하게 설명한 바에 의하면, 반도체 칩 상에 본딩 패드와 연결된 제1 재배열 패턴 및 제1 재배열 패턴 상에 제2 재배열 패턴을 형성하고 제2 재배열 패턴을 외부 접속 단자로 사용하여 신호 전달 길이를 감소 및 별도의 솔더볼 없이 기판에 반도체 패키지를 연결하여 데이터를 고속으로 처리하기에 적합할 뿐만 아니라 취약(brittleness)한 반도체 칩을 보호할 수 있는 효과를 갖는다.As described above in detail, a signal is formed by forming a first rearrangement pattern connected to a bonding pad on a semiconductor chip and a second rearrangement pattern on the first rearrangement pattern, and using the second rearrangement pattern as an external connection terminal. It is not only suitable for processing data at high speed by reducing the transfer length and connecting a semiconductor package to a substrate without a separate solder ball, but also to protect brittle semiconductor chips.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다.1 is a plan view of a semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 3은 도 2의 II-II' 선을 따라 절단한 단면도이다.3 is a cross-sectional view taken along the line II-II 'of FIG. 2.

도 4는 도 2에 도시된 제2 재배선 패턴 상에 부식 방지 부재가 배치된 반도체 패키지를 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor package in which a corrosion preventing member is disposed on a second redistribution pattern illustrated in FIG. 2.

도 5는 도 2에 도시된 제2 재배선 패턴 상에 배치된 다른 실시예의 부식 방지 부재를 갖는 반도체 패키지를 도시한 단면도이다.FIG. 5 is a cross-sectional view illustrating a semiconductor package having a corrosion preventing member of another embodiment disposed on the second redistribution pattern illustrated in FIG. 2.

도 6은 도 2에 도시된 제2 재배선 패턴 상에 접속된 기판을 포함하는 반도체 패키지를 도시한 단면도이다.FIG. 6 is a cross-sectional view illustrating a semiconductor package including a substrate connected to a second redistribution pattern illustrated in FIG. 2.

도 7 내지 도 15는 본 발명의 일실시예에 의한 반도체 패키지의 제조 공정을 도시한 단면도들 및 평면도들이다.7 to 15 are cross-sectional views and plan views illustrating a process of manufacturing a semiconductor package according to an embodiment of the present invention.

Claims (26)

본딩 패드를 갖는 제1 면, 상기 제1 면과 대향 하는 제2 면 및 측면들을 갖는 반도체 칩;A semiconductor chip having a first surface having a bonding pad, a second surface and side surfaces opposing the first surface; 상기 본딩 패드와 연결되고, 상기 제1 면을 따라 상기 본딩 패드로부터 상기 제2 면과 만나는 상기 측면의 단부까지 연장된 제1 재배선 패턴; 및A first redistribution pattern connected to the bonding pad and extending from the bonding pad to an end portion of the side surface which meets the second surface along the first surface; And 상기 제1 재배선 상에 배치되며, 상기 측면들로부터 상기 제1 면으로 연장된 제2 재배선 패턴을 포함하며,A second redistribution pattern disposed on the first redistribution and extending from the side surfaces to the first surface; 상기 반도체 칩을 덮고, 상기 제2 재배선 패턴을 선택적으로 노출하는 몰딩 부재를 포함하는 반도체 패키지.And a molding member covering the semiconductor chip and selectively exposing the second redistribution pattern. 제1항에 있어서,The method of claim 1, 상기 각 측면 및 상기 제1 면의 사이각은 둔각이고, 상기 각 측면 및 상기 제2 면의 사이각은 예각인 것을 특징으로 하는 반도체 패키지.Wherein the angle between each of the side surfaces and the first surface is an obtuse angle, and the angle between each of the side surfaces and the second surface is an acute angle. 제1항에 있어서,The method of claim 1, 상기 제1 면 및 상기 제1 재배선 패턴 사이에 개재되며, 상기 본딩 패드를 노출하는 개구를 갖는 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.And an insulating layer pattern interposed between the first surface and the first redistribution pattern and having an opening exposing the bonding pad. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 재배선 패턴들은 동일한 물질을 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the first and second redistribution patterns include the same material. 제4항에 있어서,The method of claim 4, wherein 상기 제1 재배선 패턴은 구리, 금, 알루미늄 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.The first rewiring pattern is a semiconductor package, characterized in that it comprises any one selected from the group consisting of copper, gold, aluminum and metal alloys. 제1항에 있어서,The method of claim 1, 상기 제1 재배선 패턴은 제1 두께를 갖고, 상기 제2 재배선 패턴은 상기 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 반도체 패키지.The first redistribution pattern has a first thickness, and the second redistribution pattern has a second thickness that is thicker than the first thickness. 삭제delete 제1항에 있어서,The method of claim 1, 상기 제2 재배선 패턴 상에 배치되며, 상기 제2 재배선 패턴의 부식을 방지하기 위한 부식 방지 부재를 포함하는 것을 특징으로 하는 반도체 패키지.And a corrosion preventing member disposed on the second redistribution pattern to prevent corrosion of the second redistribution pattern. 제8항에 있어서,The method of claim 8, 상기 부식 방지 부재는 도금층인 것을 특징으로 하는 반도체 패키지.The corrosion preventing member is a semiconductor package, characterized in that the plating layer. 제9항에 있어서,The method of claim 9, 상기 도금층은 금, 니켈, 티타늄 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.The plating layer comprises any one selected from the group consisting of gold, nickel, titanium and metal alloys. 제8항에 있어서,The method of claim 8, 상기 부식 방지 부재는 상기 제2 재배선 패턴의 노출된 측면 및 바닥면을 덮고 상기 제2 재배선 패턴의 상면을 노출하는 몰딩 부재인 것을 특징으로 하는 반도체 패키지.And the corrosion preventing member is a molding member covering the exposed side and bottom surfaces of the second redistribution pattern and exposing the top surface of the second redistribution pattern. 제11항에 있어서, 상기 부식 방지 부재는The method of claim 11, wherein the corrosion preventing member 상기 몰딩 부재에 의하여 노출된 상기 제2 재배선 패턴의 상면에 배치된 도금층을 더 포함하는 것을 특징으로 하는 반도체 패키지.And a plating layer disposed on an upper surface of the second redistribution pattern exposed by the molding member. 제1항에 있어서,The method of claim 1, 상기 제2 재배선 패턴과 전기적으로 접속되는 접속 패드를 갖는 기판을 포함하는 것을 특징으로 하는 반도체 패키지.And a substrate having a connection pad electrically connected to the second redistribution pattern. 제13항에 있어서,The method of claim 13, 상기 접속 패드 및 상기 제2 재배선 패턴 사이에는 솔더가 개재된 것을 특징으로 하는 반도체 패키지.And a solder interposed between the connection pad and the second redistribution pattern. 각각 본딩 패드를 갖는 인접한 한 쌍의 제1 및 제2 반도체 칩들의 사이에 개재된 절단 영역을 따라 트렌치를 형성하는 단계;Forming a trench along a cutting region interposed between a pair of adjacent first and second semiconductor chips each having a bonding pad; 상기 트렌치를 경유하여 상기 제1 및 제2 반도체 칩들의 각 본딩 패드를 연결하는 예비 제1 재배선 패턴을 형성하는 단계;Forming a preliminary first redistribution pattern connecting the respective bonding pads of the first and second semiconductor chips via the trench; 상기 트랜치에 형성된 상기 예비 제1 재배선 패턴을 덮는 예비 제2 재배선 패턴을 형성하는 단계;Forming a preliminary second redistribution pattern covering the preliminary first redistribution pattern formed in the trench; 상기 제1 및 제2 반도체 칩들의 후면으로부터 상기 트랜치 내의 상기 예비 제2 재배선 패턴이 노출될 때까지 상기 제1 및 제2 반도체 칩들의 후면을 연마하는 단계; 및Polishing a rear surface of the first and second semiconductor chips from a rear surface of the first and second semiconductor chips until the preliminary second redistribution pattern in the trench is exposed; And 상기 예비 제1 및 제2 재배선 패턴들을 상기 절단 영역에서 절단하여 제1 및 제2 제2 재배선 패턴들을 형성하는 단계를 포함하며,Cutting the preliminary first and second redistribution patterns in the cutting region to form first and second second redistribution patterns, 상기 트렌치를 형성하는 단계 이전에, 상기 제1 및 제2 반도체 칩들의 각 본딩 패드를 노출하는 개구를 갖는 절연막 패턴을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.Prior to forming the trench, forming an insulating layer pattern having an opening exposing respective bonding pads of the first and second semiconductor chips. 삭제delete 제15항에 있어서,The method of claim 15, 상기 트렌치를 형성하는 단계는Forming the trench 상기 절단 영역을 노출하는 개구를 갖는 포토레지스트 패턴을 상기 제1 및 제2 반도체 칩들의 상면 상에 형성하는 단계; 및Forming a photoresist pattern on the top surfaces of the first and second semiconductor chips having an opening exposing the cut region; And 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 절단 영역을 그루브 형태로 식각 하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And etching the cut region in the shape of a groove by using the photoresist pattern as an etching mask. 제15항에 있어서,The method of claim 15, 상기 예비 제1 재배선 패턴을 형성하는 단계는Forming the preliminary first redistribution pattern 상기 제1 및 제2 반도체 칩들의 상면에 금속 씨드층을 형성하여 상기 본딩 패드들을 덮는 단계;Forming a metal seed layer on upper surfaces of the first and second semiconductor chips to cover the bonding pads; 상기 제1 및 제2 반도체 칩들 중 제1 반도체 칩의 상기 본딩 패드로부터 제2 반도체 칩의 상기 본딩 패드를 노출하는 슬릿 형상의 개구를 갖는 포토레지스트 패턴을 상기 금속 씨드층 상에 형성하는 단계;Forming a photoresist pattern on the metal seed layer, the photoresist pattern having a slit-shaped opening exposing the bonding pad of the second semiconductor chip from the bonding pad of the first semiconductor chip among the first and second semiconductor chips; 상기 개구에 의하여 노출된 상기 금속 씨드층을 이용하여 상기 제1 및 제2 반도체 칩들의 각 본딩 패드를 연결하는 예비 제1 재배선 패턴을 형성하는 단계;Forming a preliminary first redistribution pattern connecting the bonding pads of the first and second semiconductor chips using the metal seed layer exposed by the opening; 상기 포토레지스트 패턴을 제거하는 단계; 및Removing the photoresist pattern; And 상기 예비 제1 재배선 패턴을 식각 마스크로 이용하여 상기 금속 씨드층을 패터닝하여 금속 씨드 패턴을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.And patterning the metal seed layer using the preliminary first redistribution pattern as an etching mask to form a metal seed pattern. 제15항에 있어서,The method of claim 15, 상기 예비 제2 재배선 패턴을 형성하는 단계는Forming the preliminary second redistribution pattern 상기 트렌치 및 상기 트렌치 주변에 배치된 상기 제1 재배선 패턴을 노출하는 개구를 갖는 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern having an opening exposing the trench and the first redistribution pattern disposed around the trench; 상기 제1 재배선 패턴을 이용하여 상기 제1 재배선 패턴 상에 제2 재배선 패턴을 형성하는 단계; 및Forming a second redistribution pattern on the first redistribution pattern using the first redistribution pattern; And 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Removing the photoresist pattern. 제19항에 있어서,The method of claim 19, 상기 포토레지스트 패턴을 제거하는 단계 이후, 상기 제1 및 제2 반도체 칩들을 몰딩 부재로 감싸는 단계;Encapsulating the first and second semiconductor chips with a molding member after removing the photoresist pattern; 상기 몰딩 부재를 연마하여 상기 제1 및 제2 반도체 칩들의 상면으로부터 상기 예비 제2 재배선 패턴을 노출하는 단계; 및Polishing the molding member to expose the preliminary second redistribution pattern from upper surfaces of the first and second semiconductor chips; And 상기 몰딩 부재를 연마하여 상기 제1 및 제2 반도체 칩들의 후면으로부터 상기 트렌치에 대응하는 상기 예비 제2 재배선 패턴을 노출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Polishing the molding member to expose the preliminary second redistribution pattern corresponding to the trench from a rear surface of the first and second semiconductor chips. 제15항에 있어서,The method of claim 15, 상기 예비 제2 재배선 패턴을 절단하는 단계에서, 상기 예비 제2 재배선 패 턴은 레이저 빔을 이용하여 절단되는 것을 특징으로 하는 반도체 패키지의 제조 방법.In the cutting of the preliminary second redistribution pattern, the preliminary second redistribution pattern is cut using a laser beam. 제15항에 있어서,The method of claim 15, 상기 예비 제2 재배선 패턴을 절단하는 단계 이후, 상기 제2 재배선 패턴을 기판에 형성된 접속 패드에 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.After cutting the preliminary second redistribution pattern, electrically connecting the second redistribution pattern to a connection pad formed on a substrate. 제15항에 있어서,The method of claim 15, 상기 예비 제2 재배선 패턴을 절단하는 단계 이후, 제1 및 제2 반도체 칩들을 갖는 각 반도체 패키지들을 적층 하여 상기 제1 및 제2 반도체 칩들의 각 제2 재배선 패턴을 전기적으로 접촉시키는 단계; 및After cutting the preliminary second redistribution pattern, stacking semiconductor packages having first and second semiconductor chips to electrically contact each second redistribution pattern of the first and second semiconductor chips; And 상기 각 제2 재배선 패턴들을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And electrically connecting each of the second redistribution patterns. 제23항에 있어서,The method of claim 23, wherein 상기 각 반도체 패키지들의 상기 각 제2 재배선 패턴들 사이에는 솔더가 개재된 것을 특징으로 하는 반도체 패키지의 제조 방법.And a solder interposed between the second redistribution patterns of the semiconductor packages. 제15항에 있어서,The method of claim 15, 상기 예비 제2 재배선 패턴을 절단하는 단계 이후, 상기 제2 재배선 패턴의 표면에 부식 방지 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.After cutting the preliminary second redistribution pattern, forming a corrosion preventing member on a surface of the second redistribution pattern. 제25항에 있어서,The method of claim 25, 상기 부식 방지 부재를 형성하는 단계에서, 상기 부식 방지 부재는 도금 방법에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.In the step of forming the corrosion protection member, the corrosion protection member is a manufacturing method of a semiconductor package, characterized in that formed by the plating method.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891529B1 (en) * 2007-07-27 2009-04-03 주식회사 하이닉스반도체 Semiconductor package, and method of manufacturing the semiconductor package
US7953689B2 (en) * 2007-12-18 2011-05-31 International Business Machines Corporation Combined feature creation to increase data mining signal in hybrid datasets
EP2291858B1 (en) * 2008-06-26 2012-03-28 Nxp B.V. Packaged semiconductor product and method for manufacture thereof
KR20120063202A (en) * 2010-12-07 2012-06-15 삼성전자주식회사 Semiconductor package and display panel assembly having the same
US8048778B1 (en) * 2010-12-10 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of dicing a semiconductor structure
US9082870B2 (en) 2013-03-13 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of packaging semiconductor devices
KR102033788B1 (en) * 2013-06-13 2019-10-17 에스케이하이닉스 주식회사 Embedded package and method of fabricating the same
TWI525673B (en) * 2013-10-08 2016-03-11 精材科技股份有限公司 Method of fabricating a wafer-level chip package
US10410941B2 (en) * 2016-09-08 2019-09-10 Nexperia B.V. Wafer level semiconductor device with wettable flanks
US11195809B2 (en) 2018-12-28 2021-12-07 Stmicroelectronics Ltd Semiconductor package having a sidewall connection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010075962A (en) * 2000-01-21 2001-08-11 오길록 Fabrication method for packaging using to redistribution metal wire technique
KR20040105560A (en) * 2003-06-05 2004-12-16 산요덴키가부시키가이샤 Optical semiconductor device and manufacturing method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603191B2 (en) * 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP2004079886A (en) * 2002-08-21 2004-03-11 Toshiba Corp Manufacturing method of packaging, semiconductor device and packaging
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
JP4934053B2 (en) * 2005-12-09 2012-05-16 スパンション エルエルシー Semiconductor device and manufacturing method thereof
KR100833194B1 (en) * 2006-12-19 2008-05-28 삼성전자주식회사 Semiconductor package with redistribution layer of semiconductor chip direcltly contacted with substrate and method for fabricating the same
KR100891529B1 (en) * 2007-07-27 2009-04-03 주식회사 하이닉스반도체 Semiconductor package, and method of manufacturing the semiconductor package
US7618846B1 (en) * 2008-06-16 2009-11-17 Stats Chippac, Ltd. Semiconductor device and method of forming shielding along a profile disposed in peripheral region around the device
US7776655B2 (en) * 2008-12-10 2010-08-17 Stats Chippac, Ltd. Semiconductor device and method of forming conductive pillars in recessed region of peripheral area around the device for electrical interconnection to other devices
JP5318634B2 (en) * 2009-03-30 2013-10-16 ラピスセミコンダクタ株式会社 Chip size packaged semiconductor chip and manufacturing method
US8587125B2 (en) * 2010-01-22 2013-11-19 Headway Technologies, Inc. Method of manufacturing layered chip package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010075962A (en) * 2000-01-21 2001-08-11 오길록 Fabrication method for packaging using to redistribution metal wire technique
KR20040105560A (en) * 2003-06-05 2004-12-16 산요덴키가부시키가이샤 Optical semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US7728419B2 (en) 2010-06-01
US20100197077A1 (en) 2010-08-05
US8222083B2 (en) 2012-07-17
US20090026591A1 (en) 2009-01-29
KR20090011942A (en) 2009-02-02

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