KR100969444B1 - Wafer level chip scale package having a patterned epoxy seal member and fabricating method of the same - Google Patents

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Abstract

본 발명은 웨이퍼 레벨 칩 스케일 패키지에 관한 것이고, 보다 상세하게는 웨이퍼 상부의 일부 영역에만 형성된 패터닝된 수지봉합부를 가지는 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다. 본 발명에 따르면, 수지봉합부가 웨이퍼의 상부 전체를 덮는 구조가 아니며, 웨이퍼의 일부만을 덮는 패턴을 가지기 때문에, 웨이퍼와 수지봉합부의 열팽창계수 차이에 기인한 웨이퍼의 휨을 효과적으로 감소시킬 수 있다. TECHNICAL FIELD The present invention relates to a wafer level chip scale package, and more particularly, to a wafer level chip scale package having a patterned resin encapsulation formed only in a portion of an upper portion of a wafer. According to the present invention, since the resin sealing portion does not cover the entire upper portion of the wafer and has a pattern covering only a portion of the wafer, the warpage of the wafer due to the difference in the thermal expansion coefficient of the wafer and the resin sealing portion can be effectively reduced.

웨이퍼, 수지봉합부, 레벨, 패키지, 반도체 Wafer, Resin Seal, Level, Package, Semiconductor

Description

패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법{Wafer level chip scale package having a patterned epoxy seal member and fabricating method of the same}Wafer level chip scale package having a patterned resin seal and a method for manufacturing the same {Wafer level chip scale package having a patterned epoxy seal member and fabricating method of the same}

본 발명은 웨이퍼 레벨 칩 스케일 패키지에 관한 것이고, 보다 상세하게는 웨이퍼 상부의 일부 영역에만 형성된 패터닝된 수지봉합부를 가지는 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다.TECHNICAL FIELD The present invention relates to a wafer level chip scale package, and more particularly, to a wafer level chip scale package having a patterned resin encapsulation formed only in a portion of an upper portion of a wafer.

반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소시키는 것이다. 반도체 소자 패키지 분야에 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(Pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine Pitch Ball Grid Array; FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package; CSP) 등의 반도체 소자 패키지가 개발되고 있다. One of the major trends in technology development in the semiconductor industry is to reduce the size of semiconductor devices. Fine Pitch Ball Grid Array (FBGA) package that can implement a large number of pins in a small size in accordance with the rapidly increasing demand for small computer and portable electronic devices in the field of semiconductor device package or Semiconductor device packages such as a chip scale package (CSP) have been developed.

현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 반도체 소자 패키지는 소형화 및 경량화 등의 물리적 이점이 있는 반면 아직까지는 종래의 플라스틱 패키지(plastic package)와 대등한 신뢰성을 확 보하지 못하고 있으며, 생산 과정에서 소요되는 원부자재 및 공정의 단가가 높아 가격 경쟁력이 떨어지는 단점이 있다. 특히, 현재 칩 스케일 패키지의 대표적인 종류인 소위 마이크로 볼 그리드 어레이(micro BGA;μBGA) 패키지는 파인 피치 볼 그리드 어레이 또는 칩 스케일 패키지에 비하여 나은 특성이 있기는 하지만, 역시 신뢰도 및 가격 경쟁력이 떨어지는 단점이 있다. Semiconductor device packages such as fine pitch ball grid array packages or chip scale packages that are currently being developed have physical advantages such as miniaturization and light weight, but have not yet been as reliable as conventional plastic packages. In addition, the price competitiveness of raw and subsidiary materials and processes is high. In particular, the so-called micro BGA (micro BGA) package, which is a typical type of chip scale package, has better characteristics than the fine pitch ball grid array or chip scale package, but also has a disadvantage of low reliability and price competitiveness. have.

이러한 단점을 극복하기 위해 개발된 패키지의 한 종류로 반도체 칩의 본딩패드(bonding pad)의 재배치(redistribution) 또는 재배선(rerouting)을 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package; WLCSP)가 있다. A so-called wafer level chip scale package (WLCSP) that uses redistribution or rerouting of a bonding pad of a semiconductor chip as a kind of package developed to overcome this disadvantage. There is.

웨이퍼 레벨 칩 스케일 패키지는 개별 칩(Chip) 레벨로 절단하기 전 웨이퍼 레벨에서 재배선층 및 솔더볼 형성 공정 등을 일괄적으로 진행한 후, 솔더볼이 형성된 웨이퍼를 칩 레벨로 절단하여 제조하는 패키지이다. 칩 레벨로 절단된 웨이퍼 레벨 패키지는 솔더 볼을 매개로 모 기판 상에 플립 칩 본딩된다. 웨이퍼 레벨 패키지가 모 기판 상에 본딩되면, 웨이퍼 레벨 패키지와 모 기판 사이에는 언더필(underfill)에 의해 수지봉합부를 형성한다.The wafer-level chip scale package is a package that cuts the wafer on which the solder ball is formed at the chip level after collectively performing the redistribution layer and the solder ball forming process at the wafer level before cutting to the individual chip level. The wafer level package cut at the chip level is flip chip bonded onto the parent substrate via solder balls. When the wafer level package is bonded onto the parent substrate, a resin seal is formed by underfill between the wafer level package and the parent substrate.

그러나, 칩 레벨로 절단한 후에 각각의 칩을 기판에 실장한 후 수지봉합부를 형성하는 공정은 생산성이 낮고 생산 비용이 높다는 문제가 있었다. 이에 따라, 웨이퍼를 칩 레벨로 절단하기 이전에, 웨이퍼 레벨에서 수지봉합부를 일괄형성하는 기술이 개발되었다. However, the process of forming the resin sealing portion after mounting each chip on the substrate after cutting at the chip level has a problem of low productivity and high production cost. Accordingly, prior to cutting the wafer to the chip level, a technique for collectively forming the resin encapsulation portion at the wafer level has been developed.

도 1은 웨이퍼 레벨에서 수지봉합부를 형성한 웨이퍼 레벨 칩 스케일 패키지 의 칩 두 개 영역을 도시한 평면도이고, 도 2는 도 1의 웨이퍼 레벨 칩 스케일 패키지의 I-I' 선의 따라 절단한 단면도이다. 1 is a plan view showing a two-domain chips of the resin sealing portion formed in a wafer-level chip-scale package at the wafer level, Fig. 2 (I) of a wafer-level chip-scale package of Figure 1 is a sectional view taken along I 'line.

도 1 및 도 2를 참조하면, 웨이퍼 레벨 칩 스케일 패키지(1)는 웨이퍼(3), 웨이퍼 상층구조(5), 솔더볼(7), 및 솔더볼(7)과 상층구조(5)를 봉합하는 수지봉합부(9)로 구성된다. 이때, 웨이퍼(3)의 솔더볼(7)의 상단부를 제외한 모든 영역이 수지봉합부(9)로 봉합된다. 즉, 수지봉합부(9)가 개별적인 칩 레벨로 절단하기 위한 절단영역(8)을 포함하여 형성된다.1 and 2, the wafer level chip scale package 1 includes a resin sealing the wafer 3, the wafer upper layer structure 5, the solder ball 7, and the solder ball 7 and the upper layer structure 5. It consists of a suture 9. At this time, all regions except the upper end of the solder ball 7 of the wafer 3 are sealed with the resin sealing portion 9. That is, the resin encapsulation portion 9 is formed including the cutting area 8 for cutting at the individual chip level.

이와 같이, 웨이퍼 레벨에서 수지봉합부(9)를 형성하는 것은 칩을 기판에 실장한 후에 언더필에 의해 수지봉합부를 형성하는 방식에 비해 생산성이 높다는 장점이 있지만, 도시된 바와 같이, 칩 절단영역(8)이 수지봉합부(9)로 덮여 절단영역(8)을 외관상 확인할 수 없기 때문에 웨이퍼(3)를 개별 칩으로 절단하기 위해서는 별도의 장비가 필요하다는 단점이 있다. 또한, 웨이퍼(3)의 전 면적에 대해 수지봉합부(9)를 형성하는 경우, 웨이퍼(3)와 수지봉합부(9)의 열팽창계수(CTE) 차이에 의해 휨(warpage) 현상이 발생하였으며, 이는 절단공정을 포함한 웨이퍼 레벨 칩 스케일 패키지의 제조공정을 어렵게 만들고, 완성된 제품의 신뢰성을 저하시키는 요인으로 작용하였다.As described above, the formation of the resin encapsulation portion 9 at the wafer level has an advantage of higher productivity compared to the method of forming the resin encapsulation portion by underfill after mounting the chip on the substrate. Since 8) is covered with the resin encapsulation 9, the cutting area 8 cannot be visually confirmed, so that separate equipment is required to cut the wafer 3 into individual chips. In addition, when the resin encapsulation 9 was formed over the entire area of the wafer 3, warpage occurred due to a difference in the coefficient of thermal expansion (CTE) between the wafer 3 and the resin encapsulation 9. This made the manufacturing process of the wafer level chip scale package including the cutting process difficult, and reduced the reliability of the finished product.

본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 창출된 것으로서, 웨이퍼 레벨에서 수지봉합부를 형성하되 웨이퍼의 전체면적을 덮지 않도록 일부에만 형성하여 웨이퍼의 휨 현상을 완화할 수 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법을 제안한다. The present invention has been made to solve the problems of the prior art as described above, the wafer-level chip scale package that can form a resin seal at the wafer level, but only formed in part so as not to cover the entire area of the wafer to alleviate the warpage of the wafer And a method for producing the same.

본 발명에 따른 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지는, 상부면에 본딩패드가 형성된 반도체기판; 상기 반도체기판의 상부면에 형성되며 상기 본딩패드를 노출시키는 제1 개구부를 구비하는 제1 절연층; 상기 본딩패드로부터 상기 제1 절연층 상부로 연장형성되며, 일단에 접속패드를 갖는 재배선층; 상기 재배선층과 상기 제1 절연층 상부에 형성되며 상기 접속패드를 노출시키는 제2 개구부를 구비하는 제2 절연층; 상기 접속패드에 형성된 솔더볼; 및 상기 솔더볼 및 상기 제2 절연층 상부면을 덮어 봉합하되, 상기 솔더볼 및 상기 제2 절연층이 노출영역을 갖도록 패터닝된 수지봉합부;를 포함하는 것을 그 특징으로 한다.A wafer level chip scale package having a patterned resin encapsulation according to the present invention comprises a semiconductor substrate having a bonding pad formed on an upper surface thereof; A first insulating layer formed on an upper surface of the semiconductor substrate and having a first opening exposing the bonding pads; A redistribution layer extending from the bonding pad to the upper portion of the first insulating layer and having a connection pad at one end thereof; A second insulating layer formed on the redistribution layer and the first insulating layer and having a second opening exposing the connection pad; A solder ball formed on the connection pad; And a resin encapsulation portion covering and sealing the upper surface of the solder ball and the second insulating layer, wherein the solder ball and the second insulating layer are patterned to have an exposed area.

본 발명의 바람직한 한 특징으로서, 상기 노출영역은 상기 솔더볼의 상단부를 포함하는 것에 있다.As a preferable feature of the present invention, the exposed area includes an upper end of the solder ball.

본 발명의 바람직한 다른 특징으로서, 상기 노출영역은 상기 반도체기판의 모서리를 따라 동일한 폭으로 형성된 주변영역을 포함하는 것에 있다.In another preferred embodiment of the present invention, the exposed area includes a peripheral area formed in the same width along the edge of the semiconductor substrate.

본 발명의 바람직한 또 다른 특징으로서, 상기 반도체기판은 상부면에 본딩 패드가 형성된 복수개의 반도체 칩들과, 상기 반도체 칩들 사이에 형성된 칩 절단영역으로 구성되고, 상기 노출영역은 상기 칩 절단영역의 상부를 포함하는 것에 있다.In another preferred embodiment of the present invention, the semiconductor substrate includes a plurality of semiconductor chips having bonding pads formed on an upper surface thereof, and a chip cutting region formed between the semiconductor chips, wherein the exposed region covers an upper portion of the chip cutting region. It is to include.

본 발명의 바람직한 또 다른 특징으로서, 상기 수지봉합부는 구획된 솔더볼 영역별로 패턴화된 것에 있다.As another preferred feature of the present invention, the resin encapsulation portion is patterned for each partitioned solder ball region.

본 발명의 바람직한 또 다른 특징으로서, 상기 수지봉합부는 상기 솔더볼의 외주면으로부터의 거리가 1050 ㎛ 보다 작은 영역에 형성되는 것에 있다.As another preferable feature of the present invention, the resin sealing portion is formed in an area of less than 1050 µm from the outer peripheral surface of the solder ball.

본 발명에 따른 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지 제조방법은, (A) 상부면에 본딩패드가 형성된 복수개의 반도체 칩들과, 상기 반도체 칩들 사이에 형성된 칩 절단영역을 구비하는 웨이퍼를 제공하는 단계; (B) 웨이퍼 레벨에서 반도체 칩 상에 상기 본딩패드를 노출시키는 제1 개구부를 갖는 제1 절연층을 형성하는 단계; (C) 상기 본딩패드로부터 상기 제1 절연층 상부로 연장형성되며, 일단에 접속패드를 갖는 재배선층을 형성하는 단계; (D) 상기 제1 절연층 및 상기 재배선층 상에 접속패드를 노출시키는 제2 개구부를 갖는 제2 절연층을 형성하는 단계; (E) 상기 접속패드에 솔더볼을 형성하는 단계; (F) 상기 솔더볼 및 상기 제2 절연층 상부면을 덮어 봉합하되, 상기 솔더볼 및 상기 제2 절연층이 노출영역을 갖도록 패터닝된 수지봉합부를 형성하는 단계;를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a wafer-level chip scale package manufacturing method having a patterned resin encapsulation unit. Making; (B) forming a first insulating layer having a first opening exposing the bonding pad on the semiconductor chip at the wafer level; (C) forming a redistribution layer extending from the bonding pads over the first insulating layer and having a connection pad at one end thereof; (D) forming a second insulating layer having a second opening on the first insulating layer and the redistribution layer to expose a connection pad; (E) forming a solder ball on the connection pad; (F) sealing the upper surface of the solder ball and the second insulating layer, and forming a resin encapsulation portion patterned such that the solder ball and the second insulating layer have exposed areas.

본 발명의 바람직한 특징으로서, 상기 수지봉합부를 형성하는 단계는 마스크 를 사용하여 프린팅 방식으로 이루어지는 것에 있다.As a preferable feature of the present invention, the step of forming the resin seal is to be made in the printing method using a mask.

본 발명의 바람직한 다른 특징으로서, 상기 노출영역은 상기 솔더볼의 상단부를 포함하는 것에 있다.In another preferred aspect of the present invention, the exposed area includes an upper end of the solder ball.

본 발명의 바람직한 또 다른 특징으로서, 상기 노출영역은 상기 절단영역을 포함하는 것에 있다.In another preferred aspect of the present invention, the exposed area includes the cut area.

본 발명의 바람직한 또 다른 특징으로서, 상기 수지봉합부는 구획된 솔더볼 영역별로 패턴화된 것에 있다.As another preferred feature of the present invention, the resin encapsulation portion is patterned for each partitioned solder ball region.

본 발명의 바람직한 또 다른 특징으로서, 상기 수지봉합부는 상기 솔더볼의 외주면으로부터 거리가 1050 ㎛ 보다 작은 영역에 형성되는 것에 있다.As another preferable feature of the present invention, the resin sealing portion is formed in a region smaller than 1050 μm from the outer circumferential surface of the solder ball.

본 발명의 바람직한 또 다른 특징으로서, 상기 (F) 단계는, (ⅰ) 마스크를 사용하여 상기 솔더볼 및 상기 제2 절연층에 상기 칩 절단영역 상부에 적층된 상기 제2 절연층이 노출되도록 패터닝된 수지봉합부를 형성하는 단계; 및 (ⅱ) 상기 수지봉합부의 일부를 두께방향으로 제거하여 상기 솔더볼을 노출시키는 단계;를 포함하는 것에 있다.In another preferred embodiment of the present invention, the step (F) is performed by exposing the second insulating layer stacked on the chip cutting region to the solder ball and the second insulating layer by using a mask (i). Forming a resin sealing unit; And (ii) exposing the solder balls by removing a portion of the resin sealing portion in a thickness direction.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings. Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명의 웨이퍼 레벨 칩 스케일 패키지에 따르면, 수지봉합부가 웨이퍼의 상부 전체를 덮는 구조가 아니며, 웨이퍼의 일부만을 덮는 패턴을 가지기 때문에, 웨이퍼와 수지봉합부의 열팽창계수 차이에 기인한 웨이퍼의 휨을 효과적으로 감소시킬 수 있다. According to the wafer level chip scale package of the present invention, since the resin sealing portion does not cover the entire upper portion of the wafer and has a pattern covering only a portion of the wafer, the warpage of the wafer due to the difference in thermal expansion coefficient of the wafer and the resin sealing portion is effectively reduced. You can.

따라서, 웨이퍼의 쪼개짐 현상뿐만 아니라, 웨이퍼의 휘어짐에 의해 웨이퍼 레벨 패키지 제조공정에서 발생하는 여러 문제점을 제거하여 생산성 및 제품 신뢰성을 향상시킬 수 있는 이점이 있다.Therefore, not only the cracking phenomenon of the wafer but also the various problems occurring in the wafer-level package manufacturing process due to the warpage of the wafer may be eliminated, thereby improving productivity and product reliability.

또한, 본 발명에 따르면, 수지봉합부의 형성면적이 종래보다 작기 때문에 수지봉합부 형성에 사용되는 재료를 절약할 수 있는 이점이 있다.Further, according to the present invention, since the formation area of the resin encapsulation portion is smaller than that of the conventional art, there is an advantage of saving the material used for forming the resin encapsulation portion.

이하, 본 발명에 따른 인쇄회로기판의 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 첨부된 도면의 전체에 걸쳐, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 중복되는 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 용도로 사용된 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.Hereinafter, exemplary embodiments of a method of manufacturing a printed circuit board according to the present invention will be described in detail with reference to the accompanying drawings. Throughout the accompanying drawings, the same or corresponding components are referred to by the same reference numerals, and redundant descriptions are omitted. In this specification, the terms first, second, etc. are used to distinguish one component from another component, and the component is not limited by the terms.

도 3은 본 발명의 바람직한 제1 실시예에 따른 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지(100)의 평면도이고, 도 4는 도 3의 웨이퍼 레벨 칩 스케일 패키지(100)를 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다. Figure 3 is a plan view of a wafer level chip scale package 100 having a patterned resin sealed according to a first embodiment of the present invention, Figure 4 is a wafer-level chip-scale package 100 of Figure 3 Ⅱ-Ⅱ ' Sectional view cut along the line.

도 3을 참조하면, 본 발명의 제1 실시예에 따른 패터닝된 수지봉합부(190)를 갖는 웨이퍼 레벨 칩 스케일 패키지(100)의 평면도가 도시된다. 도 3에 도시된 바와 같이, 수지봉합부는 솔더볼 및 솔더볼 주변의 제2 절연층 상부면을 덮는 봉합영역(190)과 제2 절연층 상부면이 봉합되지 않고 노출되는 노출영역을 포함한다. 본 제1 실시예의 수지봉합부의 봉합영역(190)은 수지봉합부가 노출영역을 갖도록 웨이퍼(110)의 절단영역(115)으로부터 일정 거리(D1)를 두고 이격되어 칩(130) 영역에 형성된다. 즉, 웨이퍼(110)의 상부를 완전히 덮는 구조가 아니며, 웨이퍼(110)의 절단영역(115)이 노출되는 패턴을 가진다.Referring to FIG. 3, a plan view of a wafer level chip scale package 100 having a patterned resin encapsulation 190 according to a first embodiment of the present invention is shown. As shown in FIG. 3, the resin encapsulation part includes a solder ball and a sealing area 190 covering the upper surface of the second insulating layer around the solder ball and an exposed area in which the second insulating layer upper surface is not sealed. The sealing region 190 of the resin encapsulation portion of the first embodiment is formed in the chip 130 region spaced apart from the cutting region 115 of the wafer 110 by a predetermined distance D1 such that the resin encapsulation portion has an exposed region. That is, the structure does not completely cover the upper portion of the wafer 110, and has a pattern in which the cutting region 115 of the wafer 110 is exposed.

도 4를 참조하여 제1 실시예에 따른 웨이페 레벨 패키지(100)의 구성을 보다 상세하게 서술한다. 제1 실시예에 따른 웨이퍼 레벨 패키지(100)는 웨이퍼(110), 반도체 칩(130), 제1 절연층(140), 재배선층(150), 제2 절연층(160), 솔더볼(170), 및 수지봉합부를 포함하는 구성이다.Referring to Fig. 4, the configuration of the wafer level package 100 according to the first embodiment will be described in more detail. The wafer level package 100 according to the first embodiment includes a wafer 110, a semiconductor chip 130, a first insulating layer 140, a redistribution layer 150, a second insulating layer 160, and a solder ball 170. , And a resin sealing portion.

반도체 칩(130)은 집적회로(도시하지 않음)가 내재된 실리콘 소재의 칩(130) 몸체 상부면에 집적회로와 전기적으로 연결되는 본딩패드(135)가 형성되고, 본딩패드(135)가 노출되도록 칩(130) 몸체의 상부면에 패시베이션층(137)이 형성된 구조를 갖는다. The semiconductor chip 130 has a bonding pad 135 electrically connected to the integrated circuit on an upper surface of a body of a chip 130 of silicon material in which an integrated circuit (not shown) is embedded, and the bonding pad 135 is exposed. The passivation layer 137 is formed on the upper surface of the chip 130 body.

여기서, 패시베이션층(137)은 예를 들어, 얇은 절연막, 즉 실리콘 디옥사이드(SiO2)로 구성되는 제 1 절연막(미도시)과 제 2 절연막(미도시), 및 실리콘 니트라이드(SiN)로 구성되는 제 3 절연막(미도시)의 박층 접합(lamination)에 의해 구성되어 높은 내열성 및 높은 전기 절연성을 갖는다. 이러한 패시베이션층(137)의 표면은 반도체 칩(130)의 표면으로 기능한다.Here, the passivation layer 137 is formed of, for example, a thin insulating film, that is, a first insulating film (not shown) made of silicon dioxide (SiO 2), a second insulating film (not shown), and silicon nitride (SiN). It is comprised by lamination of a 3rd insulating film (not shown), and has high heat resistance and high electrical insulation. The surface of the passivation layer 137 serves as the surface of the semiconductor chip 130.

한편, 본딩패드(135)는 알루미늄과 같은 금속으로 이루어진다. On the other hand, the bonding pad 135 is made of a metal such as aluminum.

제1 절연층(140)은 재생처리시에 발생하는 열이나 기계적 응력으로부터 반도 체 칩(130)의 패시베이션층(137)이나 활성면을 보호하기 위한 것으로, 반도체 칩(130)의 상부면에 본딩패드(135)가 노출되도록 하는 제1 개구부(미도시; 본딩패드(135) 상부에 제1 절연층(140)이 존재하지 않는 부분)를 구비한다. 제1 절연층(140)은 예를 들면, 폴리이미드, 에폭시 등으로 이루어진다.The first insulating layer 140 is to protect the passivation layer 137 or the active surface of the semiconductor chip 130 from heat or mechanical stress generated during the regeneration process, and is bonded to the upper surface of the semiconductor chip 130. A first opening (not shown; a portion where the first insulating layer 140 does not exist on the bonding pad 135) is provided to expose the pad 135. The first insulating layer 140 is made of, for example, polyimide, epoxy, or the like.

재배선층(150)은 반도체 칩(130)에 형성된 본딩패드(135)로부터 다른 위치의 보다 큰 접속패드(155)로 배선을 유도하기 위한 것으로서, 본딩패드(135)로부터 제1 절연층(140) 상에 연장되게 형성된다.The redistribution layer 150 is for guiding the wiring from the bonding pad 135 formed on the semiconductor chip 130 to a larger connection pad 155 at another position. The redistribution layer 150 is formed from the bonding pad 135. It is formed to extend over the phase.

여기서, 재배선층(150)은 그 일단이 본딩패드(135)와 접속되어 있으며, 타단에는 솔더볼(170) 또는 외부접속단자와 연결되는 접속패드(155)가 형성되어 있다. 재배선층(150)은 예를 들면, 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au) 등의 도전성 금속으로 이루어진다. Here, one end of the redistribution layer 150 is connected to the bonding pad 135, and a connection pad 155 connected to the solder ball 170 or the external connection terminal is formed at the other end thereof. The redistribution layer 150 is made of a conductive metal such as aluminum (Al), copper (Cu), nickel (Ni), gold (Au), or the like.

제2 절연층(160)은 재배선층(150)을 보호하기 위한 것으로서, 제1 절연층(140) 상에 형성되며 접속패드(155)를 노출시키는 제2 개구부(미도시)를 구비한다. 제2 절연층(160)은 예를 들면, 에폭시로 이루어진다.The second insulating layer 160 is to protect the redistribution layer 150 and has a second opening (not shown) formed on the first insulating layer 140 and exposing the connection pad 155. The second insulating layer 160 is made of epoxy, for example.

솔더볼(170)은 재배선층(150)과 연결되는 반도체 칩(130)을 외부시스템과 연결하는 외부 접속단자(exteranally connecting terminal) 또는 다른 솔더볼과 연결되는 도전성 접속단자 역할을 하기 위한 것으로서, 재배선층(150)의 접속패드(155)에 형성된다. The solder ball 170 serves to serve as an externally connecting terminal for connecting the semiconductor chip 130 connected to the redistribution layer 150 to an external system or a conductive connection terminal connected to another solder ball. It is formed on the connection pad 155 of the 150.

수지봉합부는 반도체 칩(130) 상부에 형성된 상층구조를 보호하고 솔더볼(170)을 지지하기 위한 것으로서, 솔더볼(170)을 포함하여 제2 절연층(160)이 봉합되도록 형성된다. 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지(100)의 수지봉합부의 봉합영역(190)은 웨이퍼(110)의 일부만을 덮도록 패터닝된 구조를 가진다. 이때, 수지봉합부의 봉합영역(190)이 형성되지 않은 영역은 제2 절연층(160)의 노출영역을 형성한다. 노출영역은 제2 절연층(160)이 보호막으로서의 역할을 수행하게 된다. The resin encapsulation part is to protect the upper layer structure formed on the semiconductor chip 130 and to support the solder ball 170. The resin encapsulation part is formed to seal the second insulating layer 160 including the solder ball 170. The sealing region 190 of the resin encapsulation portion of the wafer level chip scale package 100 according to the present invention has a structure that is patterned to cover only a part of the wafer 110. In this case, the region where the sealing region 190 of the resin encapsulation portion is not formed forms an exposed region of the second insulating layer 160. In the exposed area, the second insulating layer 160 serves as a protective film.

본 실시예의 수지봉합부의 봉합영역(190)은 웨이퍼(110)의 절단영역(115)을 노출시키는 패턴을 가지며, 웨이퍼(110)의 절단영역(115)으로부터 일정거리(D1) 만큼 이격되어 형성될 수 있다. 즉, 도 3에 도시된 바와 같이 절단영역을 따라 형성되며 절단영역보다 큰 폭을 가지는 노출영역을 형성할 수 있다. 이때 D1은 수지봉합부의 봉합영역(190)이 하나의 칩(130)에 형성된 솔더볼(170)을 모두 포함하도록 솔더볼(170)의 배치 및 제품의 특성에 따라 조정할 수 있다. D1은 0 내지 2000 ㎛인 것이 바람직하다.The sealing region 190 of the resin encapsulation portion of the present exemplary embodiment has a pattern exposing the cutting region 115 of the wafer 110 and is spaced apart from the cutting region 115 of the wafer 110 by a predetermined distance D1. Can be. That is, as shown in FIG. 3, an exposed area formed along the cut area and having a width larger than that of the cut area may be formed. In this case, D1 may be adjusted according to the placement of the solder ball 170 and the characteristics of the product such that the sealing region 190 of the resin sealing part includes all the solder balls 170 formed on one chip 130. It is preferable that D1 is 0-2000 micrometers.

제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(100)의 수지봉합부는 웨이퍼 레벨 패키지(100)의 절단영역(115)을 노출시키기 때문에 절단영역(115)을 외관으로 식별할 수 있어, 절단영역(115)을 식별하기 위한 별도의 장치를 필요로 하지 않는다는 장점을 가진다. 또한, 수지봉합부가 웨이퍼(110)의 상부 전체를 덮는 구조가 아니며, 웨이퍼(110)의 일부만을 덮는 패턴을 가지기 때문에, 웨이퍼(110)와 수지봉합부의 열팽창계수 차이에 기인한 웨이퍼(11)의 휨을 효과적으로 감소시킬 수 있다. 이에 따라, 웨이퍼(110)의 쪼개짐 현상뿐만 아니라, 웨이퍼(110)의 휘어짐에 의해 웨이퍼 레벨 패키지(100) 제조공정에서 발생하는 여러 문제점을 제거하여 생산성 및 제품 신뢰성을 향상시킬 수 있다.Since the resin encapsulation portion of the wafer level chip scale package 100 according to the first embodiment exposes the cut region 115 of the wafer level package 100, the cut region 115 may be visually identified and thus the cut region ( 115) has the advantage of not needing a separate device for identifying. In addition, since the resin sealing portion does not cover the entire upper portion of the wafer 110 and has a pattern covering only a part of the wafer 110, the wafer 11 due to the difference in the thermal expansion coefficient of the wafer 110 and the resin sealing portion is formed. The warpage can be effectively reduced. Accordingly, not only the cracking phenomenon of the wafer 110 but also various problems occurring in the manufacturing process of the wafer level package 100 due to the warpage of the wafer 110 may be eliminated, thereby improving productivity and product reliability.

도 5는 도 4의 웨이퍼 레벨 칩 스케일 패키지(100)를 절단영역(115)을 따라 절단한 하나의 반도체 칩(130)에 대한 웨이퍼 레벨 칩 스케일 패키지(100)를 도시한다. 도시된 바와 같이, 수지봉합부의 봉합영역(190)이 웨이퍼 레벨 패키지(100)의 절단면으로부터 일정 간격을 두고 형성되어 제2 절연층(160)의 주변영역이 노출된다. 본 명세서에서는 반도체기판은 각각의 반도체 칩으로 절단되기 전 상태의 웨이퍼 및 절단된 반도체 칩을 포함하는 용어로 사용된다. 5 illustrates a wafer level chip scale package 100 for one semiconductor chip 130 cut along the cutting region 115 of the wafer level chip scale package 100 of FIG. 4. As shown, the sealing region 190 of the resin encapsulation portion is formed at a predetermined distance from the cut surface of the wafer level package 100 to expose the peripheral region of the second insulating layer 160. In the present specification, a semiconductor substrate is used as a term including a wafer and a cut semiconductor chip in a state before cutting into each semiconductor chip.

도 6은 본 발명의 제2 실시예에 따른 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지(200)의 평면도이고, 도 7은 도 6의 웨이퍼 레벨 칩 스케일 패키지(200)를 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이다. 여기서, 전술한 제1 실시예와 중복되는 설명은 생략한다. 6 is a plan view of a wafer level chip scale package 200 having a patterned resin encapsulation according to a second embodiment of the present invention, and FIG. 7 is a III-III ' line of the wafer level chip scale package 200 of FIG. Sectional view cut along the side. Here, description overlapping with the above-described first embodiment will be omitted.

도 6 및 도 7을 참조하면, 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(200)의 수지봉합부의 봉합영역(290)은 솔더볼(270)의 주변에만 형성된다. 본 실시예의 수지봉합부의 봉합영역(290)은 솔더볼(270) 주변의 보호와 솔더볼(270)을 지지하는 역할을 한다. 6 and 7, the sealing region 290 of the resin encapsulation portion of the wafer level chip scale package 200 according to the second embodiment is formed only around the solder ball 270. The sealing region 290 of the resin encapsulation portion of the present embodiment serves to protect the solder ball 270 and support the solder ball 270.

이때, 웨이퍼의 휨 방지 및 상술한 수지봉합부(290)의 역할을 고려하여 수지봉합영역(290)의 형성 범위가 결정된다. 본 실시예에서는 각각의 솔더볼(270)을 기준으로 수지봉합부의 봉합영역(290)의 형성 범위를 설계한다. 구체적으로, 솔더볼(270)의 외주면으로부터의 거리(D2)로 봉합영역(290)의 형성 범위를 설명하자면, D2는 950 ㎛ 보다 큰 것이 바람직하고, 보다 바람직하게는 D2는 950 ㎛ 내지 1050 ㎛ 이다.At this time, the formation range of the resin sealing region 290 is determined in consideration of the warpage of the wafer and the role of the resin sealing portion 290 described above. In this embodiment, the formation range of the sealing region 290 of the resin encapsulation part is designed based on each solder ball 270. Specifically, to describe the formation range of the sealing region 290 by the distance D2 from the outer circumferential surface of the solder ball 270, it is preferable that D2 is larger than 950 µm, and more preferably D2 is 950 µm to 1050 µm. .

반도체 칩(230), 제1 절연층(240), 재배선층(250), 제2 절연층(260), 및 솔더볼(270)의 구성은 전술한 실시예에서 서술한 것과 동일 및 극히 유사하므로 상세 한 설명은 생략한다.The configuration of the semiconductor chip 230, the first insulating layer 240, the redistribution layer 250, the second insulating layer 260, and the solder ball 270 is the same and extremely similar to that described in the above-described embodiment, so the details One explanation is omitted.

본 실시예에서도 수지봉합부의 봉합영역(290)이 형성되지 않는 노출영역은 제2 절연층(260)이 노출되며 제2 절연층(260)이 보호막으로서의 역할을 수행한다.In the present exemplary embodiment, the second insulating layer 260 is exposed and the second insulating layer 260 serves as a protective layer in the exposed area where the sealing region 290 of the resin encapsulation part is not formed.

본 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(200)의 수지봉합부의 봉합영역(290)은 솔더볼(270) 주변에만 형성되기 때문에, 전술한 제1 실시예 보다 봉합영역이 작다. 수지봉합부의 봉합영역(290)이 작기 때문에 웨이퍼(210)와 수지봉합부와의 열팽창계수 차이에 의한 휨 현상이 현저히 줄어들고, 수지봉합부 형성에 사용되는 재료를 더욱 절약할 수 있는 장점을 가진다.Since the sealing region 290 of the resin sealing portion of the wafer level chip scale package 200 according to the present embodiment is formed only around the solder ball 270, the sealing region is smaller than the above-described first embodiment. Since the sealing region 290 of the resin encapsulation portion is small, the warpage phenomenon due to the difference in thermal expansion coefficient between the wafer 210 and the resin encapsulation portion is significantly reduced, and the material used to form the resin encapsulation portion can be further saved.

도 8은 도 6의 웨이퍼 레벨 칩 스케일 패키지(200)를 절단영역(215)을 따라 절단한 하나의 반도체 칩(230)에 대한 웨이퍼 레벨 칩 스케일 패키지(200)를 도시한다. 도시된 바와 같이, 수지봉합부의 봉합영역(290)이 웨이퍼 레벨 패키지(200)에 형성된 솔더볼 주변에만 형성되며, 수지봉합부의 봉합영역(290)이 형성되지 않는 노출영역은 제2 절연층(160)이 노출된다.8 illustrates a wafer level chip scale package 200 for one semiconductor chip 230 taken along the cutting region 215 of the wafer level chip scale package 200 of FIG. As shown, the encapsulation region 290 of the resin encapsulation portion is formed only around the solder ball formed in the wafer level package 200, and the exposed region in which the encapsulation region 290 of the resin encapsulation portion is not formed is the second insulating layer 160. Is exposed.

본 명세서에서는 웨이퍼 레벨 패키지의 절단영역(115)을 노출하는 수지봉합부, 및 각각의 솔더볼(270) 주변에만 봉합영역(290)이 형성된 수지봉합부를 구체적인 실시예를 들어 도시 및 설명하였다. 그러나, 본 발명은 웨이퍼 레벨 패키지의 전 면적에 걸쳐 수지봉합부를 형성하지 않고, 사용자가 설계한 패턴으로 수지봉합부를 형성한다는 점에서 의미를 가지며, 상술한 실시예에 의해 제한되는 것이 아니다. In the present specification, the resin encapsulation portion exposing the cutting region 115 of the wafer level package, and the resin encapsulation portion in which the encapsulation region 290 is formed only around the respective solder balls 270 are illustrated and described. However, the present invention is meaningful in that the resin sealing portion is formed in a pattern designed by the user without forming the resin sealing portion over the entire area of the wafer level package, and is not limited by the above-described embodiment.

즉, 사용자는 복수개의 솔더볼을 포함하는 하나의 반도체 칩을 솔더볼 배치 패턴을 고려하여 임의의 구획으로 나누고 설정된 구획에만 수지봉합부를 형성할 수 있다. 편의상 하나 이상의 솔더볼을 포함하는 수지봉합부가 형성되는 영역을 솔더볼 영역이라 명명한다. 예를 들어, 도 6을 참조하여 설명하면, 도 6의 반도체 칩(230)은 5개의 솔더볼 영역을 가진다. 즉, 반도체 칩(230)의 모서리 부분에 솔더볼(230) 한 개를 포함하는 솔더볼 영역 네 개와 중앙에 솔더볼(230) 여섯 개를 포함하는 솔더볼 영역 하나를 가진다.That is, the user may divide one semiconductor chip including a plurality of solder balls into arbitrary sections in consideration of the solder ball arrangement pattern, and form a resin encapsulation portion only in a set section. For convenience, an area in which a resin encapsulation part including one or more solder balls is formed is called a solder ball area. For example, referring to FIG. 6, the semiconductor chip 230 of FIG. 6 has five solder ball regions. That is, it has four solder ball regions including one solder ball 230 at the corner of the semiconductor chip 230 and one solder ball region including six solder balls 230 at the center.

도 9 내지 도 14는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(200)의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 참조하여 본 발명의 제2 실시예에 따른 웨이퍼 레벨 패키지(200)의 제조방법을 설명하면 다음과 같다. 9 to 14 are cross-sectional views of respective processes for explaining a method of manufacturing a wafer level chip scale package 200 according to a second embodiment of the present invention. Referring to this, the wafer level according to the second embodiment of the present invention is described. The manufacturing method of the package 200 is as follows.

먼저, 도 9에 도시된 바와 같이, 복수개의 반도체 칩(230)들과, 상기 반도체 칩(230)들 사이에 형성된 칩(230) 절단영역을 구비하는 웨이퍼(210)가 제공된다.First, as shown in FIG. 9, a wafer 210 having a plurality of semiconductor chips 230 and a cutting region of a chip 230 formed between the semiconductor chips 230 is provided.

여기서, 반도체 칩(230)은 집적회로(도시하지 않음)가 내재된 실리콘 소재의 칩(230) 몸체 상부면에 집적회로와 전기적으로 연결되는 본딩패드(235)가 형성되고, 본딩패드(235)가 노출되도록 칩(230) 몸체의 상부면에 패시베이션층(237)이 형성된 구조를 가지며, 이러한 본딩패드(235)와 패시베이션층(237)의 형성은 패브리케이션(Fabrication; FAB) 공정에서 실시된다. Here, the semiconductor chip 230 is formed with a bonding pad 235 electrically connected to the integrated circuit on the upper surface of the body of the chip 230 of a silicon material in which an integrated circuit (not shown) is embedded, and the bonding pad 235. The passivation layer 237 is formed on the upper surface of the chip 230 body so that the exposed portion of the chip 230 is formed. The bonding pad 235 and the passivation layer 237 are formed in a fabrication (FAB) process.

다음, 도 10에 도시된 바와 같이, 패시베이션층(237) 상에 제1 절연층(240)을 형성한다. 제1 절연층(240)은 반도체 칩(230)의 본딩패드(235)가 노출되도록 제1 개구부(243)를 가진다. Next, as shown in FIG. 10, a first insulating layer 240 is formed on the passivation layer 237. The first insulating layer 240 has a first opening 243 to expose the bonding pads 235 of the semiconductor chip 230.

여기서, 제1 개구부(243)는 제1 절연층(240)에 감광성 수지층을 형성하고, 포토리소그래피 기술을 이용하여 본딩패드(235) 부분이 노출되도록 감광성 수지층을 패터닝하여 형성된다. 물론, 다른 공지의 방법으로 제1 개구부(243)를 형성하는 것 또한 본 발명의 범주 내에 포함된다 할 것이다. Here, the first opening 243 is formed by forming a photosensitive resin layer on the first insulating layer 240 and patterning the photosensitive resin layer to expose the bonding pad 235 using photolithography. Of course, forming the first openings 243 by other known methods will also be included within the scope of the present invention.

다음, 도 11에 도시된 바와 같이, 재배선층(250)을 형성한다. 이때, 재배선층(250)은 본딩패드(235)와 접속되어 제1 절연층(240) 상으로 연장되게 형성되며, 연장된 부분에는 접속패드(255)가 형성된다. 본 실시예에서는 재배선층(250) 상부에 별도의 접속패드(255)가 형성되는 것으로 도시 및 서술하나 별도의 접속패드(255) 없이 재배선층(250)의 단부가 접속패드(255)로서의 기능을 수행하는 것도 가능하다.Next, as shown in FIG. 11, the redistribution layer 250 is formed. In this case, the redistribution layer 250 is connected to the bonding pad 235 to extend on the first insulating layer 240, and the connection pad 255 is formed in the extended portion. In this embodiment, a separate connection pad 255 is formed and formed on the redistribution layer 250, but an end of the redistribution layer 250 functions as a connection pad 255 without a separate connection pad 255. It is also possible to carry out.

다음, 도 12에 도시된 바와 같이, 제2 절연층(260)을 형성한다. 이때, 제2 절연층(260)은 제1 절연층(240) 및 재배선층(250) 상부에 형성되며, 접속패드(255)를 노출시키는 제2 개구부(미도시; 접속패드(255) 상부에 제2 절연층(260)이 존재하지 않는 부분)를 구비한다.Next, as shown in FIG. 12, a second insulating layer 260 is formed. In this case, the second insulating layer 260 is formed on the first insulating layer 240 and the redistribution layer 250, and is disposed on the second opening (not shown; the connection pad 255) exposing the connection pad 255. The second insulating layer 260 does not exist).

다음, 도 13에 도시된 바와 같이, 접속패드(255)에 접속단자로서의 기능을 수행하는 솔더볼(270)을 형성한다.Next, as shown in FIG. 13, a solder ball 270 is formed on the connection pad 255 to perform a function as a connection terminal.

다음, 도 14에 도시된 바와 같이, 제2 절연층(260) 상부에 솔더볼(270) 주변을 감싸도록 패터닝된 수지봉합부를 형성한다.Next, as shown in FIG. 14, a resin encapsulation portion patterned to surround the solder ball 270 is formed on the second insulating layer 260.

여기서, 수지봉합부는 수지봉합부의 봉합영역(290)이 형성될 솔더볼(270) 형성 부분에 개구부를 구비하는 마스크(미도시)를 사용하여 프린팅(printing) 방법으로 형성한다. 수지봉합부의 봉합영역(290)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)로 이루어질 수 있다.Here, the resin encapsulation portion is formed by a printing method using a mask (not shown) having an opening in the solder ball 270 forming portion where the encapsulation region 290 of the resin encapsulation portion is to be formed. The encapsulation region 290 of the resin encapsulation portion may be formed of an epoxy molding compound (EMC).

이때, 마스크의 개구부 패턴 설계에 따라 봉합영역(290)의 형성 영역을 변경할 수 있음을 당업자라면 쉽게 이해할 수 있을 것이다. 즉, 여기서는 도 14에 도시된 솔더볼(270) 주변에만 형성된 봉합영역(290)을 갖는 웨이퍼 레벨 칩 스케일 패키지의 제조방법에 대해 도시 및 서술하지만, 마스크의 패턴에 따라 도 3에 도시된 것과 같이, 절단영역(115)을 노출시키는 수지봉합부를 갖는 웨이퍼 레벨 패키지(100)를 제조할 수 있다. 또한, 상술한 바와 같이, 사용자가 구획한 솔더볼 영역에만 수지봉합부를 형성할 수 있음을 이해할 수 있을 것이다. At this time, those skilled in the art can easily understand that the formation region of the sealing region 290 can be changed according to the opening pattern design of the mask. That is, although a method of manufacturing a wafer level chip scale package having a sealing region 290 formed only around the solder ball 270 shown in FIG. 14 is described and described, as shown in FIG. 3 according to a pattern of a mask, The wafer level package 100 having the resin encapsulation portion exposing the cutting region 115 may be manufactured. In addition, as described above, it will be understood that the resin encapsulation portion may be formed only in the solder ball region partitioned by the user.

수지봉합부의 봉합영역(290)이 형성되면 솔더볼(270)이 접속단자로서의 기능을 수행하도록 솔더볼(270)의 상측 단부에 형성된 잔류한 봉합영역(290)을 제거하는 공정을 수행할 수 있다. 제거공정은 플라즈마 표면 처리 기술 또는 CMP(Chemical Mechanical Polishing) 기술에 의해 수행된다.When the sealing area 290 of the resin sealing part is formed, a process of removing the remaining sealing area 290 formed at the upper end of the solder ball 270 may be performed so that the solder ball 270 functions as a connection terminal. The removal process is performed by plasma surface treatment technology or CMP (Chemical Mechanical Polishing) technology.

도 15 내지 도 17은 솔더볼(270)에 접속하는 외부접속단자를 추가 형성공정을 도시한다. 상세한 도시를 위해 개별 칩(230) 레벨로 절단된 웨이퍼 레벨 패키지(200)를 도시하였으나, 본 공정 역시 웨이퍼 레벨에서 이루어질 수 있음을 이해하여야 한다.15 to 17 illustrate a process of additionally forming an external connection terminal for connecting to the solder ball 270. While the wafer level package 200 is cut at the individual chip 230 level for detailed illustration, it should be understood that the present process may also be performed at the wafer level.

도 15는 수지봉합부(290)가 솔더볼(270)의 상단부를 완전히 덮도록 형성된 상태를 도시한다. 상술한 바와 같이, 솔더볼(270) 상부에 형성된 수지봉합부(290)를 제거하여 솔더볼(270)을 노출시킬 수 있으나, 여기서는 도 16에 도시된 바와 같이, 봉합영역(290)을 두께방향으로 일정량 제거하여 솔더볼(270)의 단부를 노출시킨다.FIG. 15 illustrates a state in which the resin encapsulation part 290 is formed to completely cover the upper end of the solder ball 270. As described above, the solder ball 270 may be exposed by removing the resin sealing part 290 formed on the solder ball 270, but as shown in FIG. 16, a predetermined amount of the sealing area 290 is formed in the thickness direction. Removed to expose the end of the solder ball 270.

다음, 도 17에 도시된 바와 같이, 노출된 솔더볼(270)의 단부에 추가의 외부접속단자(275)를 형성한다. 외부접속단자(275)는 재배선층(250)을 외부장치와 연결하는 접속단자로서의 역할을 수행할 뿐만 아니라 수직방향의 응력 완충 역할을 수행하게 된다. 이때, 외부접속단자(275)는 솔더볼(270)과 유사한 볼(ball) 형상이 될 수 있다. Next, as shown in FIG. 17, an additional external connection terminal 275 is formed at the end of the exposed solder ball 270. The external connection terminal 275 not only serves as a connection terminal for connecting the redistribution layer 250 to an external device, but also performs a role of vertically buffering stress. In this case, the external connection terminal 275 may have a ball shape similar to the solder ball 270.

한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention. Therefore, such modifications or variations will have to belong to the claims of the present invention.

도 1은 종래기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 평면도이다.1 is a plan view of a wafer level chip scale package according to the prior art.

도 2는 도 1의 웨이퍼 레벨 칩 스케일 패키지를 I- I' 선을 따라 절단한 단면도이다.Figure 2 is a wafer-level chip-scale package of FIG. 1 I I- ' Sectional view cut along the line.

도 3은 본 발명의 바람직한 제1 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 평면도이다. 3 is a plan view of a wafer level chip scale package according to a first preferred embodiment of the present invention.

도 4는 도 3의 웨이퍼 레벨 칩 스케일 패키지를 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.4 is a cross - sectional view taken along line II-II ′ of the wafer level chip scale package of FIG. 3.

도 5는 도 3의 웨이퍼 레벨 칩 스케일 패키지를 절연영역을 따라 절단한 후의 상태를 도시하는 도면이다.5 is a diagram illustrating a state after cutting the wafer level chip scale package of FIG. 3 along an insulating region.

도 6은 본 발명의 바람직한 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 평면도이다. 6 is a plan view of a wafer level chip scale package according to a second preferred embodiment of the present invention.

도 7은 도 6의 웨이퍼 레벨 칩 스케일 패키지를 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이다.FIG. 7 is a cross - sectional view taken along line III-III ′ of the wafer level chip scale package of FIG. 6.

도 8는 도 6의 웨이퍼 레벨 칩 스케일 패키지를 절연영역을 따라 절단한 후의 상태를 도시하는 도면이다.8 is a diagram illustrating a state after cutting the wafer level chip scale package of FIG. 6 along an insulating region.

도 9 내지 도 14는 본 발명의 제2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다. 9 to 14 are cross-sectional views of respective processes for explaining a method of manufacturing a wafer level chip scale package according to a second embodiment of the present invention.

도 15 내지 도 17은 본 발명의 도 14에 도시된 웨이퍼 레벨 칩 스케일 패키지의 솔더볼 상부에 외부접속단자를 형성하는 방법을 설명하기 위한 각 공정별 단 면도이다. 15 to 17 are steps for each process for explaining a method of forming an external connection terminal on an upper solder ball of the wafer level chip scale package shown in FIG. 14 of the present invention.

<도면의 주요부분의 설명><Description of main parts of drawing>

110, 210 : 웨이퍼 110, 210: Wafer

130, 230 : 반도체 칩130, 230: semiconductor chip

140, 240 : 제1 절연층140, 240: first insulating layer

150, 250 : 재배선층150, 250: redistribution layer

160, 260 : 제2 절연층160, 260: second insulating layer

170, 270 : 솔더볼170, 270: solder ball

190, 290 : 수지봉합부190, 290: resin seal

Claims (13)

상부면에 본딩패드가 형성된 반도체기판;A semiconductor substrate having a bonding pad formed on an upper surface thereof; 상기 반도체기판의 상부면에 형성되며 상기 본딩패드를 노출시키는 제1 개구부를 구비하는 제1 절연층;A first insulating layer formed on an upper surface of the semiconductor substrate and having a first opening exposing the bonding pads; 상기 본딩패드로부터 상기 제1 절연층 상부로 연장형성되며, 일단에 접속패드를 갖는 재배선층;A redistribution layer extending from the bonding pad to the upper portion of the first insulating layer and having a connection pad at one end thereof; 상기 재배선층과 상기 제1 절연층 상부에 형성되며 상기 접속패드를 노출시키는 제2 개구부를 구비하는 제2 절연층;A second insulating layer formed on the redistribution layer and the first insulating layer and having a second opening exposing the connection pad; 상기 접속패드에 형성된 솔더볼; 및A solder ball formed on the connection pad; And 상기 솔더볼의 상단부가 노출되게 상기 솔더볼 및 상기 솔더볼 주변의 상기 제2 절연층 상부면을 덮어 봉합한 봉합영역과 상기 제2 절연층 상부면이 봉합되지 않고 외부에 노출된 노출영역을 갖는 수지봉합부;A resin encapsulation portion having a sealing area covered with the solder ball and the upper surface of the second insulating layer around the solder ball so that the upper end of the solder ball is exposed, and an exposed area exposed to the outside without sealing the upper surface of the second insulating layer. ; 를 포함하는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지.Wafer level chip scale package having a patterned resin seal comprising a. 삭제delete 제1항에 있어서,The method of claim 1, 상기 노출영역은 상기 반도체기판의 모서리를 따라 동일한 폭으로 형성된 주변영역을 포함하는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지.And the exposed region includes a patterned resin encapsulation portion including peripheral regions formed at equal widths along edges of the semiconductor substrate. 제1항에 있어서,The method of claim 1, 상기 반도체기판은 상부면에 본딩패드가 형성된 복수개의 반도체 칩들과, 상기 반도체 칩들 사이에 형성된 칩 절단영역으로 구성되고, 상기 노출영역은 상기 칩 절단영역의 상부를 포함하는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지.The semiconductor substrate includes a plurality of semiconductor chips having bonding pads formed on an upper surface thereof, and a chip cutting region formed between the semiconductor chips, wherein the exposed region includes a patterned resin encapsulation portion including an upper portion of the chip cutting region. Level chip scale package. 제1항에 있어서,The method of claim 1, 상기 수지봉합부는 구획된 솔더볼 영역별로 형성된 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지.The resin encapsulation portion is a wafer level chip scale package having a patterned resin encapsulation portion formed for each partitioned solder ball region. 제1항에 있어서,The method of claim 1, 상기 봉합영역은 상기 솔더볼의 외주면으로부터의 거리가 1050 ㎛ 보다 작은 영역에 형성되는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지.And the sealing region has a patterned resin sealing portion formed in a region where a distance from an outer circumferential surface of the solder ball is smaller than 1050 mu m. (A) 상부면에 본딩패드가 형성된 복수개의 반도체 칩들과, 상기 반도체 칩들 사이에 형성된 칩 절단영역을 구비하는 웨이퍼를 제공하는 단계;(A) providing a wafer having a plurality of semiconductor chips having bonding pads formed on an upper surface thereof, and a chip cutting region formed between the semiconductor chips; (B) 웨이퍼 레벨에서 반도체 칩 상에 상기 본딩패드를 노출시키는 제1 개구부를 갖는 제1 절연층을 형성하는 단계;(B) forming a first insulating layer having a first opening exposing the bonding pad on the semiconductor chip at the wafer level; (C) 상기 본딩패드로부터 상기 제1 절연층 상부로 연장형성되며, 일단에 접속패드를 갖는 재배선층을 형성하는 단계;(C) forming a redistribution layer extending from the bonding pads over the first insulating layer and having a connection pad at one end thereof; (D) 상기 제1 절연층 및 상기 재배선층 상에 접속패드를 노출시키는 제2 개구부를 갖는 제2 절연층을 형성하는 단계;(D) forming a second insulating layer having a second opening on the first insulating layer and the redistribution layer to expose a connection pad; (E) 상기 접속패드에 솔더볼을 형성하는 단계;(E) forming a solder ball on the connection pad; (F) 상기 솔더볼의 상단부가 노출되도록 상기 솔더볼 및 상기 솔더볼 주변의 상기 제2 절연층 상부면을 수지봉합하여 봉합된 봉합영역과 수지봉합되지 않고 상기 제2 절연층 상부면이 외부에 노출된 노출영역을 갖는 수지봉합부를 형성하는 단계; (F) an exposed portion of the solder ball and the upper surface of the second insulating layer surrounding the solder ball so as to expose the upper end of the solder ball, and the sealing region sealed by the resin and not being sealed. Forming a resin encapsulation having a region; 를 포함하는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.Method of manufacturing a wafer-level chip scale package having a patterned resin seal comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 수지봉합부를 형성하는 단계는 마스크를 사용하여 프린팅 방식으로 이루어지는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.The method of claim 1, wherein the forming of the resin encapsulation part comprises a patterned resin encapsulation part formed by a printing method using a mask. 삭제delete 제7항에 있어서,The method of claim 7, wherein 상기 노출영역은 상기 절단영역을 포함하는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.And the exposed region has a patterned resin encapsulation comprising the cut region. 제7항에 있어서,The method of claim 7, wherein 상기 수지봉합부는 구획된 솔더볼 영역별로 형성되는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.And the resin encapsulation portion has a patterned resin encapsulation portion formed for each partitioned solder ball region. 제7항에 있어서,The method of claim 7, wherein 상기 봉합영역은 상기 솔더볼의 외주면으로부터 거리가 1050 ㎛ 보다 작은 영역에 형성되는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.And the sealing region has a patterned resin encapsulation portion formed in an area of less than 1050 탆 from the outer circumferential surface of the solder ball. 제7항에 있어서,The method of claim 7, wherein 상기 수지봉합부를 형성하는 단계는,Forming the resin sealing unit, (ⅰ) 상기 솔더볼 및 상기 솔더볼 주변의 상기 제2 절연층 상부면을 수지봉합하여 봉합된 봉합영역과 수지봉합되지 않고 상기 제2 절연층 상부면이 외부에 노출된 노출영역을 갖는 수지봉합부를 형성하는 단계; 및(Iv) resin-sealed by sealing the solder ball and the upper surface of the second insulating layer around the solder ball to form a sealing region having an exposed region in which the sealing region is not sealed and the upper surface of the second insulating layer is exposed to the outside. Doing; And (ⅱ) 상기 봉합영역의 일부를 두께방향으로 제거하여 상기 솔더볼을 노출시키는 단계;(Ii) exposing the solder ball by removing a portion of the sealing region in a thickness direction; 를 포함하는 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지의 제조방법의 제조방법.Method of manufacturing a wafer level chip scale package having a patterned resin sealing comprising a.
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