KR100890049B1 - 반도체 메모리소자의 캐패시터 형성방법 - Google Patents

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Abstract

스토리지 전극 패턴의 기울어짐을 방지하여 높은 용량의 캐패시터를 신뢰성있게 형성할 수 있는 반도체 메모리소자의 캐패시터 형성방법은, 반도체기판 상에 형성된 층간절연막에 스토리지노드 컨택을 형성하는 단계와, 반도체기판 상에 몰드 절연막 및 지지막을 형성하는 단계와, 스토리지노드 컨택을 포함하는 영역이 노출되도록 몰드 절연막 및 지지막을 패터닝하는 단계와, 지지막의 노출된 면을 산화시키는 단계와, 몰드 절연막 및 지지막의 측면에 접착층을 형성하는 단계와, 접착층이 형성된 결과물 상에 도전막을 형성하는 단계와, 도전막을 식각하여 셀 단위로 분리된 스토리지전극을 형성하는 단계, 지지막을 패터닝하는 단계, 및 스토리지전극 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
캐패시터, 패턴 쓰러짐, 저압 질화막, 실리콘옥시나이트라이드

Description

반도체 메모리소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 특히 반도체 메모리소자의 캐패시터 형성방법에 관한 것이다.
반도체 메모리소자의 디자인 룰(design rule)이 축소됨에 따라, 한정된 면적 내에 메모리소자를 구현하는 데 많은 어려움을 겪고 있다. 예컨대, 하나의 트랜지스터와 하나의 커패시터로 이루어진 단위 메모리 셀로 구성되는 디램(DRAM) 소자의 경우, 한정된 면적 내에 충분한 캐패시턴스를 가지는 캐패시터를 구현하기가 더욱 어려워지고 있다. 최근에는 캐패시턴스의 확보를 위한 다양한 구조 및 재료들이 연구되고 있다. 기존의 캐패시터 재료를 이용하여 캐패시턴스를 증가시키기 위하여 현재까지 연구되어온 방법으로, 스토리지전극을 형성하기 위한 몰드(mold) 산화막의 높이를 높여 스토리지 전극의 면적을 증가시키는 방법이 있다. 그러나, 이 방법의 경우 소자가 고집적화되면서 사진공정 및 식각공정의 마진(margin) 부족으로 인해 한계에 다다르고 있는 실정이다.
이에, 캐패시터의 면적 개선을 통한 캐패시턴스 확보의 방법으로 준안정폴리 실리콘(Metastable Poly Silicon; MPS)을 이용하여 스토리지 전극의 표면에 굴곡을 형성함으로써 스토리지 전극의 표면적을 증가시켜 캐패시턴스를 증가시키는 방법이 모색되었다. 이 방법의 경우 기존의 반도체 소자에는 무난하게 적용되고 있지만, 최근의 반도체 소자의 경우 캐패시터의 크기가 매우 작고 스페이스 마진이 충분하지 못하기 때문에 상부에 브리지(bridge)를 유발하는 문제점이 발생하고 있다.
도 1은 준안정폴리실리콘(MPS)을 이용하여 형성한 스토리지전극의 전자현미경(SEM) 사진이다. 도시된 바와 같이, 인접 셀 사이에 브리지가 발생한 것을 나타내고 있다.
준안정폴리실리콘(MPS)을 이용하여 스토리지전극의 표면적을 증가시키는 방법 외에도, 몰드 산화막을 이용하여 실린더형 스토리지전극을 형성한 후 몰드 산화막을 제거하여 스토리지전극의 내부뿐만 아니라 외부까지도 유효 스토리지전극 면적으로 활용하는 방법이 있다. 그러나, 이 방법의 경우 몰드 산화막을 제거할 때 스토리지전극 패턴이 쓰러져 인접 셀 사이에 브리지가 발생하거나, 스토리지전극 자체가 소실되어버리는 현상이 일어날 수 있다. 이는 셀의 면적에 비해 스토리지전극의 높이가 높기 때문인 것으로, 패턴이 옆으로 기울거나 쓰러지는 현상이 일어나게 된다.
한편, 최근의 반도체 소자의 경우 스토리지전극의 한쪽 면만을 유효 캐패시터 면적으로 이용할 경우 한계에 직면하게 되며, 결국 66nm급의 초미세 반도체 소자의 경우 몰드 산화막을 제거하여 스토리지전극의 내, 외면을 모두 유효 캐패시터 면적으로 사용하는 풀 딥-아웃(full dip out) 공정을 이용하여야 한다. 이와 더불 어, 캐패시턴스의 증가와 함께 소자의 동작속도를 증가시키기 위하여 스토리지전극을 티타늄 나이트라이드(TiN)와 같은 금속막으로 형성하는 MIM(MetalㅡInsulator-Metal) 구조가 사용되고 있다. 그런데, 최근에는 고집적 메모리소자의 풀 딥-아웃공정에서 공정 마진 부족으로 인해 심한 패턴 기울어짐(leaning)이 발생하는 실정이다. 이와 같은 패턴 기울어짐을 방지하기 위하여 HARC(High Aspect Ratio Capacitor)라는 공정이 개발되었다.
HARC 공정은 대부분의 패턴 기울어짐이 발생하는 단계가 바로 딥-아웃 단계라는 점을 이용하여 딥-아웃 단계를 진행할 때 네 개의 스토리지 전극의 상부를 퍼니스(furnace)에서 성장시킨 저압 나이트라이드(Low Pressure nitride)로 묶어주어 패턴이 쓰러지는 것을 방지하는 방법을 사용한다. 그런데, HARC 공정의 경우 몰드 산화막을 딥-아웃하기 직전 나이트라이드와 스토리지 전극으로 이용되는 티타늄(Ti)/티타늄나이트라이드(TiN)의 접착성이 불량하여 나이트라이드가 스토리지 전극을 지지하지 못하고, 그로 인해 심한 패턴 기울어짐이 발생하는 현상이 일어난다.
도 2는 HARC 공정에서 나이트라이드와 스토리지 전극 사이의 접착 불량으로 인해 결함이 발생한 상태를 보여주는 전자현미경(SEM) 사진이다.
도시된 바와 같이, 나이트라이드와 스토리지전극 사이에 접착력이 좋지 않아 스토리지전극 패턴이 쓰러지거나 기울어지는 현상이 나타나게 된다.
본 발명이 이루고자 하는 기술적 과제는, HARC 공정에서 나타나는 스토리지 전극 패턴의 기울어짐을 방지하여 높은 용량의 캐패시터를 신뢰성있게 형성하는 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리소자의 캐패시터 형성방법은, 반도체기판 상에 형성된 층간절연막에 스토리지노드 컨택을 형성하는 단계와, 반도체기판 상에 몰드 절연막 및 지지막을 형성하는 단계와, 스토리지노드 컨택을 포함하는 영역이 노출되도록 몰드 절연막 및 지지막을 패터닝하는 단계와, 지지막의 노출된 면을 산화시키는 단계와, 몰드 절연막 및 지지막의 측면에 접착층을 형성하는 단계와, 접착층이 형성된 결과물 상에 도전막을 형성하는 단계와, 도전막을 식각하여 셀 단위로 분리된 스토리지전극을 형성하는 단계, 지지막을 패터닝하는 단계, 및 스토리지전극 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 몰드 절연막은 단층의 산화막으로 형성하거나, 피에스지(PSG)막과 피이테오스(PE-TEOS)막이 적층된 이중막으로 형성할 수 있다. 이때, 상기 피에스지(PSG)막과 피이테오스(PE-TEOS)막을 각각 3,000 ∼ 5,000Å과 10,000 ∼ 14,000Å의 두께로 형성할 수 있다.
상기 지지막은 저압 퍼니스(Low Pressure furnace)에서 질화막을 증착하여 형성할 수 있다.
상기 지지막의 노출된 면을 산화시키는 단계는, 산소(O2), 아르곤(Ar) 및 헬륨(He) 가스를 이용하여 수행할 수 있다.
상기 지지막의 노출된 면을 산화시키는 단계에서, 산소(O2), 아르곤(Ar) 및 헬륨(He) 가스를 각각 400sccm, 250sccm 및 250sccm의 유량으로 사용할 수 있다.
그리고, 상기 지지막의 노출된 면을 산화시키는 단계는 반응챔버의 상부, 중앙 및 하부 전력을 5,000W, 4,000W 및 0W로 하여 진행할 수 있다.
상기 지지막의 노출된 면을 산화시키는 단계 후, 상기 몰드 절연막 및 지지막의 측면에 접착층을 형성하는 단계를 더 포함할 수 있다. 상기 접착층은 티타늄(Ti)막으로 형성할 수 있다.
상기 접착층을 형성한 후 암모니아(NH3) 분위기에서 상기 접착층의 표면을 질화처리할 수 있다.
상기 접착층의 표면을 질화시킨 후 급속열처리(RTA) 공정을 수행할 수 있다.
상기 도전막은 티타늄나이트라이드(TiN)로 형성할 수 있다.
상기 스토리지전극을 형성하는 단계 후, 상기 몰드 절연막 및 지지막을 제거하는 단계를 포함할 수 있다.
본 발명에 따르면, 스토리지전극을 형성하기 위하여 몰드 절연막과 지지막을 패터닝한 다음에 노출된 지지막의 표면을 산화시킨 다음 스토리지전극용 도전층을 형성함으로써, 상기 지지막과 스토리지전극용 도전층인 TiN막의 접착성을 개선하여 스토리지전극 패턴이 기울어지거나 쓰러지는 현상을 방지할 수 있다. 따라서, 반도체 메모리소자의 신뢰성을 향상시키고 제조수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 3을 참조하면, 반도체기판(100)에 소자가 형성될 활성영역을 정의하기 위한 소자분리막(102)을 형성한다. 상기 소자분리막(102)은 여러 가지 방법으로 형성할 수 있다. 예컨대 쉘로우 트렌치 소자분리(STI) 공정을 예로 들어 설명하면, 먼저 반도체기판(100) 상에 패드산화막(도시되지 않음)과 마스크용 질화막(도시되지 않음)을 형성한 후 사진식각 공정으로 패드산화막과 마스크용 질화막을 패터닝하여 소자분리막이 형성될 영역의 반도체기판(100)을 노출시킨다. 패터닝된 상기 마스크용 질화막을 식각 마스크로 사용하여 반도체기판(100)을 소정 깊이, 즉 소자간 분리에 적합한 깊이로 식각하여 트렌치를 형성한다. 이렇게 형성된 트렌치를 산화막과 같은 절연막으로 매립한 다음, 매립된 절연막의 표면을 예컨대 화학적기계적연마(CMP) 공정으로 평탄화하여 소자분리막(102)을 형성하고, 마스크용 질화막과 패드산화막을 제거한다.
도 4를 참조하면, 소자분리막(102)이 형성된 반도체기판(100) 상에 게이트전극과 컨택 플러그(132)를 형성한다. 상세하게는, 소자분리막(102)이 형성된 상기 반도체기판(100) 상에 예컨대 산화막을 증착하여 게이트절연막(110)을 형성한 다음, 예컨대 불순물이 도핑된 폴리실리콘막(122), 텅스텐실리사이드(WSi)(124) 및 질화막(126)을 차례로 증착한다. 상기 질화막(126)은 게이트 패터닝을 위한 식각공정에서 게이트 도전층들(122, 124)을 보호하는 하드마스크 역할을 한다.
사진식각 공정을 수행하여 상기 폴리실리콘막(122), 텅스텐실리사이드(124) 및 질화막(126)을 패터닝하여 게이트 스택(120)을 형성한다. 그리고, 상기 게이트 스택(120)의 측벽에 절연막으로 이루어진 스페이서(128)를 형성한다.
게이트 스택(120)이 형성된 상기 반도체기판 상에 산화막을 증착하여 게이트 스택들 사이를 분리시키는 층간절연막(130)을 형성한다. 셀프얼라인 컨택(Self Align Contact; SAC) 공정을 잘 알려진 통상의 방법으로 수행하여 게이트 스택(120) 사이의 반도체기판(100)과 접속된 컨택 플러그(132)를 형성한다. 상기 컨택 플러그(132)는 후속 단계에서 형성될 비트라인 또는 스토리지 전극과 반도체기판(100)을 전기적으로 접속시키는 역할을 한다.
도 5를 참조하면, 컨택 플러그(132)가 형성된 반도체기판 상에 예컨대 산화막을 증착하여 층간절연막(134)을 형성한다. 상기 층간절연막(134) 상에 텅스텐막(142) 및 질화막(144)을 차례로 증착한다. 질화막(144)은 비트라인 패터닝을 위한 식각 공정에서 비트라인을 보호하는 하드마스크 역할을 한다. 다음에, 사진식각 공정으로 질화막(144) 및 텅스텐막(142)을 패터닝하여 비트라인 스택(140)을 형성 한다. 상기 비트라인 스택(140)의 측벽에 절연막으로 이루어진 스페이서(148)를 형성한다. 도시되지는 않았지만 상기 비트라인 스택(140)은 상기 컨택 플러그(132)를 통해 반도체기판과 접속된다.
다음에, 사진식각 공정으로 스토리지노드 컨택을 포함하는 영역의 층간절연막(134)을 식각하여 컨택홀을 형성한다. 그러면 스토리지 전극과 반도체기판(100)을 접속시키는 스토리지노드 컨택이 형성될 영역의 컨택 플러그(132)가 노출된다. 컨택홀이 형성된 반도체기판의 결과물 상에, 도전물질을 상기 컨택홀을 충분히 매립하도록 증착한 후 에치백 또는 CMP를 실시하여 컨택 플러그(132)와 스토리지전극을 접속시킬 스토리지노드 컨택(150)을 형성한다.
도 6을 참조하면, 스토리지노드 컨택(150)이 형성된 반도체기판 상에 식각방지막(152)을 형성한다. 상기 식각 방지막(152)은 후속 단계에서 몰드 절연막을 패터닝하기 위한 식각 공정에서 하부 막질의 식각을 방지하기 위한 것으로, 상기 식각 공정에서 몰드 절연막에 대해 식각 선택비를 갖는 물질로 형성한다. 통상 몰드 절연막을 산화막으로 형성할 경우 상기 식각 방지막(152)은 질화막으로 형성한다.
다음에, 스토리지전극의 형상을 부여하기 위한 몰드 절연막(160)을 형성한다. 몰드 절연막(160)은 단층 또는 다층으로 형성할 수 있는데, 본 실시예에서는 제1 몰드막(162)과 제2 몰드막(164)의 이중막으로 이루어진 몰드 절연막(160)을 형성한다. 먼저, 피에스지(Phospho-Silicate Glass; PSG)를 3,000 ∼ 5,000Å 정도의 두께로 증착하여 제1 몰드막(162)를 형성하고, 이어서 피이-테오스(PE-TEOS)를 10,000 ∼ 14,000Å 정도의 두께로 증착하여 제2 몰드막(164)을 형성한다. 상기 몰 드 절연막(160)의 두께에 따라 스토리지전극의 높이가 결정되므로, 원하는 캐패시턴스를 얻기 위한 적절한 스토리지전극의 두께를 고려하여 몰드 절연막(160)의 전체 두께를 적절히 조절한다.
다음에, 제2 몰드막(164) 위에, 스토리지전극의 쓰러짐을 방지하기 위한 지지막으로서 질화막(170)을 형성한다. 상기 질화막(170)은 710℃ 정도의 온도와 0.25Torr 정도 압력의 저압 퍼니스(low pressure furnace)에서 증착하며, 암모니아(NH3) 가스와 디클로로실란(DCS; SiH2Cl2)을 반응가스로 사용하되 1,200cc/120cc의 부피비로 사용하여 500Å 정도의 두께로 형성하는 것이 바람직하다.
도 7을 참조하면, 스토리지노드 컨택을 포함하는 영역이 노출되도록 절연막들을 식각한다. 구체적으로, 스토리지노드 컨택을 포함하는 영역의 질화막(170), 몰드 절연막(160) 및 식각방지막(152)을 이방성식각하여 제거한다. 스토리지 전극을 형성하기 위하여 티타늄(Ti)/ 티타늄나이트라이드(TiN)막을 증착하기 전에, 상기 질화막(170)과 티타늄(Ti)막의 접착성을 개선하기 위한 공정을 진행한다. 즉, 산소(O2), 아르곤(Ar) 및 헬륨(He) 가스를 각각 400cc, 250cc 및 250cc의 부피비로 포함하는 분위기에서 반응챔버의 상부, 중앙부 및 하부 전력을 각각 5,000W, 4,000W 및 0W로 하여 반도체기판의 결과물에 대해 플라즈마 처리를 한다. 그러면 질화막(170)의 측면과 상부가 얇게(slightly) 산화되는데, 약 25Å 정도의 질화막이 산화되어 실리콘옥시나이트라이드(SiON)가 형성된다.
다음에, 500W의 알에프(RF) 전력, 5Torr 정도의 압력 그리고 650℃의 온도에 서 티타늄(Ti)막(172)을 25Å 정도 증착한다. 이때, 반응가스로는 염화티타늄(TiCl4)과 아르곤(Ar) 및 수소(H2) 가스를 8/1,600/3,000sccm의 유량으로 하여 사용한다. 티타늄막(172)을 형성한 다음에는, 500W의 RF 전력과 5Torr의 압력, 그리고 600 ∼ 650℃의 온도에서 암모니아 처리를 함으로써 티타늄막(172)의 표면을 살짝 질화시킨 다음, 급속열처리(Rapid Thermal Annealing; RTA)를 통해 하부의 스토리지노드 컨택(150)과 오믹컨택이 이루어지도록 한다. 급속열처리의 분위기 가스로는 암모니아(NH3), 아르곤(Ar) 및 수소(H) 가스를 1,500/1,600/2,000sccm의 유량비로 사용한다.
도 8을 참조하면, 결과물 상에 금속 전극막으로, 예컨대 티타늄 나이트라이드(TiN)를 증착하여 스토리지 전극용 도전막(174)을 형성한다. 상기 티타늄 나이트라이드(TiN)는 염화티타늄(TiCl4) 가스를 소스가스로 사용하여, 예를 들어 화학기상증착(CVD) 방법으로, 300 ∼ 350Å의 두께로 형성할 수 있다.
종래의 저압 질화막의 경우 티타늄(Ti)/티타늄나이트라이드(TiN)와의 접착성이 좋지 못하여 스토리지 전극을 지지하는 역할을 충분히 못하므로 패턴이 기울거나 쓰러지는 현상이 발생하였다. 그러나 본 발명의 경우 저압 질화막의 표면을 얇게 산화시킴으로써, 식각공정에서의 식각 선택비는 동일하지만 산화된 표면의 산소(O2)와 염화티타늄(TiCl4)의 티타늄(Ti)이 반응하여 티타늄나이트라이드(TiN)의 표면에 산화티타늄(TiOX)과 같은 연속적인 계면을 형성하므로 실제로 저압 질화막보 다 뛰어난 접착력을 나타내게 된다. 따라서, 스토리지 전극의 기울어짐이나 쓰러짐을 방지할 수 있다.
도 9를 참조하면, 스토리지 전극을 셀 단위로 분리하기 위하여 상기 도전막(174) 에 대해 에치백 공정을 수행한다. 에치백 공정은 사용되는 도전막에 따라 적절한 식각제를 사용하여 수행할 수 있다. 다음에, 스토리지 전극의 쓰러짐을 방지하기 위하여 형성한 질화막(170)을 패터닝하기 위하여 결과물의 전면에 질화막(170)에 대해 식각 선택비를 갖는 물질, 예를 들어 산화막을 증착한 다음, 산화막 위에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 네 개의 스토리지 전극에 하나의 질화막 패턴이 형성되도록 하여 스토리지 전극이 쓰러지지 않도록 형성된다. 이 포토레지스트 패턴을 패턴을 마스크로 하여 산화막을 식각하고 포토레지스트 패턴을 제거한 다음, 산화막을 식각 마스크로 사용하여 질화막(170)을 식각함으로써 하나의 스토리지 전극당 1/4개의 질화막(170)이 형성되도록 한다.
다음에, 예를 들어 산화막 식각액을 사용한 풀 딥-아웃 공정을 진행하여 몰드 절연막을 제거하면, 도시된 바와 같은 실린더 모양의 스토리리 전극이 완성된다. 이 과정에서 상기 산화막 패턴도 제거된다. 도시되지는 않았지만, 스토리지 전극이 형성된 결과물 상에 예를 들어 하프늄산화막(HfO2)과 같은 고유전막을 증착하고 플레이트전극용 도전막을 증착한 다음 패터닝하여 캐패시터의 유전체막 및 플레이트 전극을 형성한다.
도 10은 본 발명의 반도체 메모리소자의 캐패시터 형성방법에 따라 형성된 캐패시터의 전자현미경(SEM) 사진이다.
도 2에 도시된 종래의 경우와 비교할 때 스토리지전극 패턴이 균일하게 배치되어 패턴의 기울어짐이나 쓰러짐이 상당히 개선되었음을 알 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 준안정폴리실리콘(MPS)을 이용하여 형성한 스토리지 전극의 전자현미경(SEM) 사진이다.
도 2는 HARC 공정에서 나이트라이드와 스토리지 전극 사이의 접착 불량으로 인해 결함이 발생한 상태를 보여주는 전자현미경(SEM) 사진이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 10은 본 발명의 반도체 메모리소자의 캐패시터 형성방법에 따라 형성된 캐패시터의 전자현미경(SEM) 사진이다.

Claims (13)

  1. 반도체기판 상에 형성된 층간절연막에 스토리지노드 컨택을 형성하는 단계;
    상기 반도체기판 상에 몰드 절연막 및 지지막을 형성하는 단계;
    상기 스토리지노드 컨택을 포함하는 영역이 노출되도록 상기 몰드 절연막 및 지지막을 패터닝하는 단계;
    상기 지지막의 노출된 면을 산화시키는 단계;
    상기 몰드 절연막 및 지지막의 측면에 접착층을 형성하는 단계;
    상기 접착층이 형성된 결과물 상에 도전막을 형성하는 단계;
    상기 도전막을 식각하여 셀 단위로 분리된 스토리지전극을 형성하는 단계;
    상기 지지막을 패터닝하는 단계; 및
    상기 스토리지전극 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 몰드 절연막은 단층의 산화막으로 형성하거나, 피에스지(PSG)막과 피이테오스(PE-TEOS)막이 적층된 이중막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  3. 제2항에 있어서,
    상기 피에스지(PSG)막과 피이테오스(PE-TEOS)막을 각각 3,000 ∼ 5,000Å과 10,000 ∼ 14,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  4. 제1항에 있어서,
    상기 지지막은 저압 퍼니스(Low Pressure furnace)에서 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  5. 제1항에 있어서,
    상기 지지막의 노출된 면을 산화시키는 단계는,
    산소(O2), 아르곤(Ar) 및 헬륨(He) 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  6. 제5항에 있어서,
    상기 지지막의 노출된 면을 산화시키는 단계에서,
    상기 산소(O2), 아르곤(Ar) 및 헬륨(He) 가스를 각각 400sccm, 250sccm 및 250sccm의 유량으로 사용하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  7. 제5항에 있어서,
    상기 지지막의 노출된 면을 산화시키는 단계는,
    반응챔버의 상부, 중앙 및 하부 전력을 5,000W, 4,000W 및 0W로 하여 진행하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 접착층은 티타늄(Ti)막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  10. 제1항에 있어서,
    상기 접착층을 형성한 후 암모니아(NH3) 분위기에서 상기 접착층의 표면을 질화처리하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  11. 제10항에 있어서,
    상기 접착층의 표면을 질화시킨 후 급속열처리(RTA) 공정을 수행하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  12. 제1항에 있어서,
    상기 도전막은 티타늄나이트라이드(TiN)로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
  13. 제1항에 있어서,
    상기 스토리지전극을 형성하는 단계 후,
    상기 몰드 절연막 및 지지막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.
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