KR100889781B1 - 멀티-비트 데이터를 저장하는 메모리 시스템, 그것의프로그램 방법, 그것을 포함한 컴퓨팅 시스템 - Google Patents

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Abstract

여기에는 각각이 멀티-비트 데이터를 저장하는 메모리 셀들을 포함하는 멀티-비트 플래시 메모리 장치를 프로그램하는 방법이 제공되며, 이 방법은 선택된 메모리 셀에 저장될 데이터가 최하위 데이터인 지의 여부를 판별하고, 상기 선택된 메모리 셀에 저장될 데이터가 최하위 데이터가 아닌 것으로 판별될 때, 상기 선택된 메모리 셀에 저장된 하위 데이터를 상기 멀티-비트 플래시 메모리 장치의 백업 메모리 블록으로 백업하는 것을 포함한다.

Description

멀티-비트 데이터를 저장하는 메모리 시스템, 그것의 프로그램 방법, 그것을 포함한 컴퓨팅 시스템{MEMORY SYSTEM STORING MULTI-BIT DATA, PROGRAM METHOD THEREOF, AND COMPUTING SYSTEM INCLUDING THE SAME}
도 1은 일반적인 페이지 단위 프로그램 방식에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 2는 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 3 내지 도 5는 멀티-비트 플래시 메모리 장치의 다양한 페이지 단위 프로그램 방식들을 설명하기 위한 도면들이다.
도 6은 본 발명에 따른 메모리 시스템의 프로그램 동작을 설명하기 위한 흐름도이다.
도 7 및 도 8은 본 발명에 따른 메모리 시스템의 프로그램 동작들을 설명하기 위한 도면들이다.
도 9는 본 발명에 따른 메모리 시스템의 프로그램 동작시 데이터 백업 동작을 설명하기 위한 도면이다.
도 10은 페이지 오프셋 값들이 상이한 경우 본 발명에 따른 메모리 시스템의 프로그램 동작시 데이터 백업 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템의 프로그램 동작을 설 명하기 위한 도면이다.
도 12는 상위 데이터의 프로그램 동작시 생기는 파워 페일로 인해 손실된 하위 데이터를 복원하는 동작을 설명하기 위한 흐름도이다.
도 13은 데이터 복원 동작에 따른 데이터 흐름을 보여주는 도면이다.
도 14는 본 발명의 메모리 시스템에 따른 프로그램 동작시 하위 데이터의 손실을 방지하는 동작들이 프로그램 데이터 타입에 따라 상이한 방식으로 수행됨을 설명하기 위한 흐름도이다.
도 15는 셀 당 3-비트 데이터를 저장하는 플래시 메모리 장치의 데이터 백업 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 17은 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 플래시 메모리 장치 200 : 메모리 컨트롤러
210 : 중앙처리장치 220 : 메모리
230 : 버퍼 메모리 240 : 플래시 인터페이스
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것을 포함한 메모리 시스템에 관한 것이다.
최근, 휘발성 메모리들과 불 휘발성 메모리들과 같은 저장 장치들의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA, 등과 같은 모바일 기기들에 급속히 확산되고 있다. 그러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재상 기능)을 제공하기 위해서 점차적으로 대용량의 저장 장치들을 필요로 하고 있다. 그러한 요구를 충족하기 위한 다양한 노력들이 행해져오고 있다. 그러한 노력들 중 하나로서 하나의 메모리 셀에 2-비트 데이터 또는 그 보다 많은 데이터 비트들을 저장하는 멀티-비트 메모리 장치가 제안되어 오고 있다. 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 예시적인 멀티-비트 메모리 장치들이 U.S. Patent No. 6,122,188에 "NON-VOLATILE MEMORY DEVICE HAVING MULTI-BIT CELL STRUCTURE AND A METHOD OF PROGRAMMING SAME"라는 제목으로, U.S. Patent No. 6,075,734에 "INTEGRATED CIRCUIT MEMORY DEVICE FOR STORING A MULTI-BIT DATA AND A METHOD FOR READING STORED DATA IN THE SAME"라는 제목으로, 그리고 U.S. Patent No. 5,923,587에 "MULTI-BIT MEMORY CELL ARRAY OF A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 메모리 셀은 데이터 '1'과 데이터 '0'을 각각 나타내는 2개의 상태들 중 하나를 갖는다. 이에 반해 서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 즉, 하나의 메모리 셀은 데이터 '11', 데이터 '10', 데이터 '01', 그리고 데이터 '00'을 각각 나타내는 4개의 상태들 중 하나를 갖는다.
멀티-비트 데이터를 메모리 셀에 프로그램하는 방법은 다양하게 구현될 수 있다. 예를 들면, 메모리 셀들 각각에 저장되는 2개의 데이터 비트들은 각각 페이지 데이터(이하, LSB 데이터(또는, 하위 데이터) 및 MSB 데이터(또는, 상위 데이터)라 칭함)를 구성할 것이다. 이러한 경우, 먼저, LSB 데이터 비트가 메모리 셀에 프로그램되고 그 다음에 MSB 데이터 비트가 메모리 셀에 프로그램될 수 있다. 이하, 이러한 프로그램 방식을 페이지 단위 프로그램 방식이라 칭한다. 페이지 단위 프로그램 방식을 좀 더 구체적으로 설명하면 다음과 같다.
하나의 메모리 셀은 "11", "10", "00" 및 "01" 상태들 중 어느 하나를 갖도록 프로그램될 것이다. 편의상, "11", "10", "00" 및 "01" 상태들은 각각 ST0, ST1, ST2, ST3에 대응한다고 가정하자. "11" 상태를 갖는 메모리 셀은 소거된 메모리 셀이며, "10" 상태를 갖는 메모리 셀의 문턱 전압은 "11" 상태의 메모리 셀의 문턱 전압보다 높다. "00" 상태를 갖는 메모리 셀의 문턱 전압은 "10" 상태의 메모리 셀의 문턱 전압보다 높고, "01" 상태를 갖는 메모리 셀의 문턱 전압은 "00" 상태의 메모리 셀의 문턱 전압보다 높다. 이러한 조건 하에서, LSB 프로그램 동작이 수행되면, 도 1a에 도시된 바와 같이, 메모리 셀은 소거된 상태 또는 "10" 상태(ST1)를 갖는다. LSB 프로그램 동작 다음에 이어지는 MSB 프로그램 동작이 수행 되면, 도 1b에 도시된 바와 같이, "11" 상태를 갖는 메모리 셀은 소거된 상태 또는 "01" 상태(ST3)를 갖는 반면에, "10" 상태(ST1)의 메모리 셀은 "10" 상태 또는 "00" 상태(ST2)를 갖는다. 즉, LSB 데이터가 '1'일 때 메모리 셀은 01 상태로 프로그램되는 반면에, LSB 데이터가 '0'일 때 메모리 셀은 00 상태로 프로그램될 것이다. 멀티-비트 데이터를 프로그램하는 방식이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
멀티-비트 데이터를 저장할 때 한가지 문제점이 생길 수 있다. 좀 더 구체적으로 설명하면 다음과 같다.
설명의 편의상, 하나의 메모리 셀을 기준으로 2-비트 데이터를 저장하는 동작이 설명될 것이다. 앞서 설명된 바와 같이, 먼저, 하위 데이터 비트가 메모리 셀에 저장될 것이다. 그 다음에, 메모리 셀에 상위 데이터 비트가 저장될 것이다. 하위 데이터 비트가 메모리 셀에 프로그램되는 도중에 전원이 차단되는 경우, 파워-업시 마지막으로 프로그램된 페이지에 대한 프로그램 동작은 취소될 것이다. 이에 반해서, 상위 데이터 비트가 메모리 셀에 프로그램되는 도중에 전원이 차단된다고 가정하면, 이전에 저장된 하위 데이터 비트는 손실될 것이다. 이는 상위 데이터 비트의 프로그램 동작시 하위 데이터 비트에 대응하는 문턱 전압이 변화되기 때문이다.
따라서, 멀티-비트 데이터를 저장하는 플래시 메모리 장치에 있어서, 상위 데이터 비트(들)의 프로그램 동작 동안 생길 수 있는 파워 페일(power fail)로 인한 하위 데이터 비트(들)의 손실(손상)을 방지할 수 있는 기술이 절실히 요구되고 있다.
본 발명의 목적은 상위 데이터의 프로그램 페일로 인해 하위 데이터가 손실되는 것을 방지할 수 있는 메모리 시스템 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 다른 목적은 파워 페일로 인해 손실된 하위 데이터를 복원할 수 있는 메모리 시스템 및 그것의 데이터 복원 방법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 각각이 멀티-비트 데이터를 저장하는 메모리 셀들을 포함하는 멀티-비트 플래시 메모리 장치를 프로그램하는 방법을 제공하며, 이 방법은 선택된 메모리 셀에 저장될 데이터가 최하위 데이터인 지의 여부를 판별하고, 상기 선택된 메모리 셀에 저장될 데이터가 최하위 데이터가 아닌 것으로 판별될 때, 상기 선택된 메모리 셀에 저장된 하위 데이터를 상기 멀티-비트 플래시 메모리 장치의 백업 메모리 블록으로 백업하는 것을 포함한다.
예시적인 실시예에 있어서, 이 방법은 상기 하위 데이터를 상기 백업 메모리 블록으로 백업한 후, 상기 저장될 데이터를 상기 선택된 메모리 셀에 프로그램하는 것을 더 포함한다.
예시적인 실시예에 있어서, 이 방법은 상기 선택된 메모리 셀에 저장될 데이터가 최하위 데이터인 것으로 판별될 때, 백업 동작 없이 상기 저장될 데이터를 상기 선택된 메모리 셀에 프로그램하는 것을 더 포함한다.
예시적인 실시예에 있어서, 상기 플래시 메모리 장치는 낸드 플래시 메모리 장치, 노어 플래시 메모리 장치, 그리고 상변환 메모리 장치 중 어느 하나를 포함한다.
예시적인 실시예에 있어서, 상기 메모리 셀들 각각은 2-비트 데이터를 저장한다.
예시적인 실시예에 있어서, 상기 백업 메모리 블록으로 백업된 하위 데이터는 최하위 데이터이다.
예시적인 실시예에 있어서, 상기 메모리 셀들 각각은 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장한다.
예시적인 실시예에 있어서, 상기 백업 메모리 블록으로 백업된 하위 데이터는 첫 번째 데이터 비트 내지 (M-1)번째 데이터 비트 모두 또는 적어도 하나를 포함한다.
본 발명의 다른 예시적인 실시예들은 각각이 멀티-비트 데이터를 저장하는 메모리 셀들을 포함하는 멀티-비트 플래시 메모리 장치를 프로그램하는 방법을 제공하며, 이 방법은 저장될 데이터를 선택된 메모리 셀에 프로그램하고, 상기 선택된 메모리 셀에 저장될 데이터가 하위 데이터인 지의 여부를 판별하고, 상기 선택된 메모리 셀에 저장될 데이터가 최하위 데이터인 것으로 판별될 때, 상기 선택된 메모리 셀에 저장된 하위 데이터를 상기 멀티-비트 플래시 메모리 장치의 백업 메모리 블록으로 백업하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 메모리 셀들 각각은 2-비트 데이터를 저장 한다.
예시적인 실시예에 있어서, 상기 백업 메모리 블록으로 백업된 하위 데이터는 최하위 데이터이다.
예시적인 실시예에 있어서, 상기 메모리 셀들 각각은 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장한다.
예시적인 실시예에 있어서, 상기 백업 메모리 블록으로 백업된 하위 데이터는 첫 번째 데이터 비트 내지 (M-1)번째 데이터 비트 모두 또는 적어도 하나를 포함한다.
본 발명의 또 다른 예시적인 실시예들은 멀티-비트 데이터를 저장하는 메모리 셀들을 갖는 메모리 블록들을 포함하는 멀티-비트 플래시 메모리 장치를 프로그램하는 방법을 제공하며, 이 방법은 페이지 오프셋 값에 따라, 선택된 메모리 블록에 저장될 데이터가 백업될 데이터인 지의 여부를 판별하고, 판별 결과에 따라 상기 선택된 메모리 블록에 저장될 데이터의 시작 페이지를 기준으로 페이지 오프셋 값에 속하는 상기 선택된 메모리 블록의 하위 페이지 데이터를 백업 메모리 블록으로 백업한다.
예시적인 실시예에 있어서, 상기 선택된 메모리 블록에 저장될 데이터가 백업될 데이터로서 판별될 때, 상기 선택된 메모리 블록에 저장될 데이터의 시작 페이지를 기준으로 페이지 오프셋 값에 속하는 상기 선택된 메모리 블록의 하위 페이지 데이터는 상기 백업 메모리 블록으로 백업된다.
예시적인 실시예에 있어서, 상기 선택된 메모리 블록에 저장될 데이터가 백 업될 데이터가 아닌 것으로 판별될 때, 상기 저장될 데이터는 상기 선택된 메모리 블록에 프로그램된다.
예시적인 실시예에 있어서, 상기 플래시 메모리 장치는 낸드 플래시 메모리 장치를 포함한다.
예시적인 실시예에 있어서, 상기 멀티-비트 데이터는 M-비트 데이터(M은 2 또는 그 보다 큰 정수)이다.
예시적인 실시예에 있어서, 상기 메모리 블록들 각각은 하나의 페이지 오프셋 값을 갖는다.
예시적인 실시예에 있어서, 상기 메모리 블록들 각각은 적어도 2개의 페이지 오프셋 값들을 갖는다.
예시적인 실시예에 있어서, 파워-온시 상기 선택된 메모리 블록에 대한 파워 페일이 검출될 때, 상기 백업 메모리 블록에 백업된 데이터와 상기 선택된 메모리 블록의 유효 데이터는 여분의 메모리 블록으로 복사된다.
본 발명의 또 다른 예시적인 실시예들은 복수의 메모리 블록들을 포함하는 멀티-비트 플래시 메모리 장치와; 그리고 상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터의 시작 어드레스를 기준으로 페이지 오프셋 값에 속하는 하위 데이터가 있는 지의 여부를 판별하도록 구성되며; 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 있는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 상기 메모리 블록들 중 여분의 메모리 블록으로 백업되도록 상기 멀티-비트 플래시 메모리 장치를 제어하는 메모리 시스템을 포함한다.
예시적인 실시예에 있어서, 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 없는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터가 선택된 메모리 블록에 프로그램되도록 상기 멀티-비트 플래시 메모리 장치를 제어한다.
예시적인 실시예에 있어서, 상기 메모리 셀들 각각은 2-비트 데이터를 저장한다.
예시적인 실시예에 있어서, 상기 백업 메모리 블록으로 백업된 하위 데이터는 최하위 데이터이다.
예시적인 실시예에 있어서, 상기 메모리 셀들 각각은 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장한다.
예시적인 실시예에 있어서, 상기 백업 메모리 블록으로 백업된 하위 데이터는 첫 번째 데이터 비트 내지 (M-1)번째 데이터 비트 모두 또는 적어도 하나를 포함한다.
예시적인 실시예에 있어서, 상기 메모리 시스템은 파워-온시 상기 선택된 메모리 블록에 대한 파워 페일이 생겼는 지의 여부를 검출하도록 구성된다.
예시적인 실시예에 있어서, 상기 선택된 메모리 블록에 대한 파워 페일이 검출될 때, 상기 메모리 컨트롤러는 상기 백업 메모리 블록에 백업된 데이터와 상기 선택된 메모리 블록의 유효 데이터가 여분의 메모리 블록으로 복사되도록 상기 멀티-비트 플래시 메모리 장치를 제어한다.
예시적인 실시예에 있어서, 상기 멀티-비트 플래시 메모리 장치는 낸드 플래시 메모리 장치를 포함한다.
예시적인 실시예에 있어서, 상기 멀티-비트 플래시 메모리 장치와 상기 메모리 컨트롤러는 OneNANDTM 플래시 메모리 장치를 구성한다.
본 발명의 또 다른 예시적인 실시예들은 복수의 메모리 블록들을 포함하는 멀티-비트 플래시 메모리 장치와; 그리고 상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터의 어드레스와 페이지 오프셋 값을 더하여 얻어진 어드레스를 상기 프로그램될 데이터의 시작 어드레스로서 결정하도록 구성되는 메모리 시스템을 제공한다.
본 발명의 또 다른 예시적인 실시예들은 복수의 메모리 블록들을 포함하는 멀티-비트 플래시 메모리 장치와; 그리고 상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터가 하위 데이터에 영향을 주는 적어도 하나의 페이지를 빈 페이지로 설정하도록 구성되는 메모리 시스템을 제공한다.
본 발명의 또 다른 예시적인 실시예들은 멀티-비트 플래시 메모리 장치와; 그리고 상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러 를 포함하며, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터인 지의 여부를 판별하도록 구성되며; 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터로 판별될 때, 상기 메모리 컨트롤러는 상기 메타 데이터의 어드레스와 페이지 오프셋 값을 더하여 얻어진 어드레스를 상기 메타 데이터의 시작 어드레스로서 결정하도록 구성되는 메모리 시스템을 제공한다.
예시적인 실시예에 있어서, 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터가 아닌 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터의 시작 어드레스를 기준으로 페이지 오프셋 값에 속하는 하위 데이터가 있는 지의 여부를 판별한다.
예시적인 실시예에 있어서, 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 있는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 상기 메모리 블록들 중 여분의 메모리 블록으로 백업되도록 상기 멀티-비트 플래시 메모리 장치를 제어한다.
예시적인 실시예에 있어서, 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 없는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터가 선택된 메모리 블록에 프로그램되도록 상기 멀티-비트 플래시 메모리 장치를 제어한다.
본 발명의 또 다른 예시적인 실시예들은 멀티-비트 플래시 메모리 장치와; 그리고 상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터인 지의 여부를 판별하도록 구성되며; 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터로 판별될 때, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터가 하위 데이터에 영향을 주는 적어도 하나의 페이지를 빈 페이지로 설정하도록 구성되는 메모리 시스템을 제공한다.
예시적인 실시예에 있어서, 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터가 아닌 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터의 시작 어드레스를 기준으로 페이지 오프셋 값에 속하는 하위 데이터가 있는 지의 여부를 판별한다.
예시적인 실시예에 있어서, 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 있는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 상기 메모리 블록들 중 여분의 메모리 블록으로 백업되도록 상기 멀티-비트 플래시 메모리 장치를 제어한다.
예시적인 실시예에 있어서, 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 없는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터가 선택된 메모리 블록에 프로그램되도록 상기 멀티-비트 플래시 메모리 장치를 제어한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 플래시 메모리 장치를 포함한 메모리 시스템이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 2는 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 메모리 시스템은 플래시 메모리 장치(100)와 메모리 컨트롤러(200)를 포함할 것이다. 플래시 메모리 장치(100)와 메모리 컨트롤러(200)는, 예를 들면, 메모리 카드를 구성할 것이다. 이 경우, 메모리 컨트롤러와 외부 장치는 다양한 인터페이스 방식들을 이용하여 인터페스하도록 구성될 것이다. 또는, 플래시 메모리 장치(100)와 메모리 컨트롤러(200)는 단일의 칩으로 형성된 OneNANDTM 플래시 메모리 장치를 구성할 수도 있다. 하지만, 본 발명에 따른 메모리 시스템의 적용이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
플래시 메모리 장치(100)는 멀티-비트 데이터를 저장하는 멀티-비트 플래시 메모리 장치일 것이다. 플래시 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 프로그램, 소거, 읽기 동작들을 수행하도록 구성될 것이다. 예를 들면, 플래시 메모리 장치(100)는 낸드 플래시 메모리 장치, 노어 플래시 메모리 장치, 상변환 메모리 장치, 등과 같은 불 휘발성 메모리 장치일 것이다. 메모리 컨트롤러(200)는 외부 장치(예를 들면, 호스트)로부터의 명령에 응답하여 플래시 메모리 장치(100)를 제어할 것이다. 메모리 컨트롤러(200)는 중앙처리장치(CPU)(210), 펌웨어를 저장하기 위한 메모리(220), 버퍼 메모리(230), 그리고 플래시 인터페이스(240)를 포함할 것이다. 비록 도면에는 도시되지 않았지만, 도 2의 메모리 시스템이 메모리 카드를 구성할 경우, 메모리 컨트롤러(200)에는 메모리 카드의 기능을 수행하는 데 필요한 기능 블록들(예를 들면, 보안 블록, 암복호화 블록, 등)이 더 제공될 것이다.
외부 장치로부터 명령이 입력될 때, 중앙처리장치(210)는 메모리(220)에 저장된 펌웨어에 따라 입력 명령에 대응하는 동작의 절차들을 제어할 것이다. 메모리(220)에 저장된 펌웨어는 이 분야에 잘 알려진 플래시 변환 레이어(Flash Translation Layer: FTL)를 포함할 것이다. 그러한 FTL은 어드레스 맵핑 기능, 배드 블록 관리 기능, 파워 페일 복원 기능, 하위 데이터의 손실을 방지하기 위한 본 발명의 데이터 백업 기능, 등을 포함할 것이다. 메모리(220)는 휘발성 메모리 또는 불 휘발성 메모리로 구성될 수 있다. 메모리(220)에 저장되는 펌웨어는 플래시 메 모리 장치(100)에 저장될 수 있다. 이러한 경우, 파워-업시 플래시 메모리 장치(100)에서 메모리(220)로 펌웨어가 로드될 것이다. 버퍼 메모리(230)는 플래시 메모리 장치(100)에 저장될 데이터 또는 플래시 메모리 장치(100)로부터 읽혀진 데이터를 임시 저장하는 데 사용될 것이다. 플래시 인터페이스(240)는 중앙처리장치(210)의 제어에 따라 플래시 메모리 장치(100)로 읽기/프로그램/소거 명령과 함께 어드레스 그리고/또는 데이터를 전송할 것이다.
프로그램 동작이 요구될 때, 본 발명에 따른 메모리 컨트롤러(200)는 요구된 프로그램 동작에 대응하는 페이지에 저장될 데이터가 멀티-비트 데이터 중 최하위 데이터 비트인 지의 여부를 판별할 것이다. 만약 저장될 데이터가 멀티-비트 데이터 중 최하위 데이터 비트이면, 메모리 컨트롤러(200)는 일반적인 프로그램 절차에 따라 명령, 어드레스, 그리고 데이터를 플래시 메모리 장치(100)로 전송할 것이다. 만약 저장될 데이터가 멀티-비트 데이터 중 최하위 데이터 비트가 아니면, 메모리 컨트롤러(200)는 저장될 데이터와 관련된 메모리 셀들의 데이터가 플래시 메모리 장치(100)의 여분의 메모리 블록으로 백업되도록 플래시 메모리 장치(100)를 제어할 것이다. 데이터 백업 동작은 프로그램 동작이 수행되기 이전에 수행되거나, 최하위 데이터 비트가 프로그램된 후 수행될 수 있다. 이는 이후 상세히 설명될 것이다. 이러한 데이터 백업 동작을 통해 하위 데이터 비트(들)이 상위 데이터 비트의 프로그램 동작시 생기는 파워 페일로 인해 손실되는 것을 방지하는 것이 가능하다. 또한, 상위 데이터 비트의 프로그램 동작시 생기는 파워 페일로 인해 손실된 하위 데이터 비트(들)을 복원하는 것이 가능하다. 이는 이후 상세히 설명될 것이다.
도 3 내지 도 5는 멀티-비트 플래시 메모리 장치의 다양한 페이지 단위 프로그램 방식들을 설명하기 위한 도면들이다. 설명의 편의상, 메모리 셀에 2-비트 데이터가 저장된다고 가정하자. 이후, 메모리 셀에 저장되는 2개의 데이터 비트들 중 하나는 하위 데이터 비트(또는, LSB 데이터 비트)라 칭하고, 다른 하나는 상위 데이터 비트(또는, MSB 데이터 비트)라 칭한다.
각 워드 라인에는 복수의 메모리 셀들이 연결될 것이다. 도 3에는 단지 3개의 워드 라인들(WL0∼WL2)과 하나의 비트 라인(BL)에 연결된 3개의 메모리 셀들이 도시되어 있다. 하지만, 각 워드 라인에는 복수 개의 메모리 셀들이 연결됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 각 워드 라인에 연결된 메모리 셀들에 각각 저장되는 데이터 비트들은 2개의 페이지 데이터를 구성할 것이다. 예를 들면, 워드 라인(WL0)에 연결된 메모리 셀들에 각각 저장되는 LSB/하위 데이터 비트들은 LSB/하위 페이지 데이터를 구성하고, 워드 라인(WL0)에 연결된 메모리 셀들에 각각 저장되는 MSB/상위 데이터 비트들은 MSB/상위 페이지 데이터를 구성할 것이다.
도 3에 도시된 바와 같이, 워드 라인(WL0)에 연결된 메모리 셀에는 LSB 페이지 데이터로서 첫 번째 페이지 데이터 비트(0P) 및 MSB 페이지 데이터로서 두 번째 페이지 데이터 비트(1P)가 연속적으로 저장될 것이다. 워드 라인(WL1)에 있어서, 메모리 셀에는 LSB 페이지 데이터로서 세 번째 페이지 데이터 비트(2P) 및 MSB 페이지 데이터로서 네 번째 페이지 데이터 비트(3P)가 연속적으로 저장될 것이다. 마찬가지로, 워드 라인(WL2)에 있어서, 메모리 셀에는 LSB 페이지 데이터로서 다섯 번째 페이지 데이터 비트(4P) 및 MSB 페이지 데이터로서 여섯 번째 페이지 데이터 비트(5P)가 연속적으로 저장될 것이다. 워드 라인 번호(WN), 페이지 번호(PN), 그리고 LSB 및 MSB 데이터를 나타내는 데이터 유형(DT) 사이의 관계를 살펴보면, 도 3의 표에서 알 수 있듯이, LSB 페이지 데이터와 MSB 페이지 데이터가 저장된 메모리 셀의 행/워드 라인은 동일하다. 다시 말해서, 동일한 메모리 셀에 저장되는 LSB 페이지와 MSB 페이지 사이의 거리(이후, "페이지 오프셋 값"이라 칭함)는 '1'이다. 역으로, 페이지 오프셋 값이 '1'인 경우, LSB 페이지 데이터와 MSB 페이지 데이터는 연속적으로 메모리 셀에 프로그램될 것이다.
도 4에 도시된 페이지 단위 프로그램 방식을 살펴보면, 첫 번째 페이지 데이터(0P), 두 번째 페이지 데이터(1P), 그리고 세 번째 페이지 데이터(2P)가 워드 라인들(WL0, WL1, WL2)에 각각 연결된 메모리 셀들에 순차적으로 프로그램될 것이다. 그 다음에, 네 번째 페이지 데이터(3P), 다섯 번째 페이지 데이터(4P), 그리고 여섯 번째 페이지 데이터(5P)가 워드 라인들(WL0, WL1, WL2)에 각각 연결된 메모리 셀들에 순차적으로 프로그램될 것이다. 이러한 경우, 동일한 메모리 셀에 저장되는 LSB 페이지와 MSB 페이지 사이의 거리 즉, 페이지 오프셋 값은 '3'이다. 역으로, 페이지 오프셋 값이 '3'인 경우, LSB 페이지 데이터와 MSB 페이지 데이터는 비연속적으로 메모리 셀에 프로그램될 것이다.
도 5에 도시된 페이지 단위 프로그램 방식을 살펴보면, 페이지 오프셋 값은 일정하게 유지되는 것이 아니라 상이한 값들로 구분될 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 페이지 오프셋 값은 '2' 및 '4'을 갖는다. 도 5에서 알 수 있듯 이, 첫 번째 페이지 데이터(0P)와 두 번째 페이지 데이터(1P)는 워드 라인들(WL0, WL1)에 각각 연결된 메모리 셀들에 프로그램될 것이다. 그 다음에, 세번째 페이지 데이터(2P)와 네번째 페이지 데이터(3P)는 워드 라인들(WL0, WL1)에 각각 연결된 메모리 셀들에 순차적으로 프로그램될 것이다. 이러한 경우, 동일한 메모리 셀에 저장되는 LSB 페이지와 MSB 페이지 사이의 거리 즉, 페이지 오프셋 값은 '2'이다. 이에 반해서, 다섯 번째 페이지 데이터(4P) 내지 여덟 번째 페이지 데이터(7P)는 워드 라인들(WL2∼WL5)에 각각 연결된 메모리 셀들에 순차적으로 프로그램될 것이다. 그 다음에, 아홉 번째 페이지 데이터(8P) 내지 열두 번째 페이지 데이터(11P)는 워드 라인들(WL2∼WL5)에 각각 연결된 메모리 셀들에 순차적으로 프로그램될 것이다. 이러한 경우, 동일한 메모리 셀에 저장되는 LSB 페이지와 MSB 페이지 사이의 거리 즉, 페이지 오프셋 값은 '4'이다.
도 6은 본 발명에 따른 메모리 시스템의 프로그램 동작을 설명하기 위한 흐름도이고, 도 7 및 도 8은 본 발명에 따른 메모리 시스템의 프로그램 동작들을 설명하기 위한 도면들이며, 도 9는 본 발명에 따른 메모리 시스템의 프로그램 동작시 데이터 백업 동작을 설명하기 위한 도면이다. 이하, 본 발명에 따른 메모리 시스템의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 플래시 메모리 장치의 동일한 메모리 셀에 저장되는 LSB 페이지 및 MSB 페이지 사이의 거리 즉, 페이지 오프셋 값이 '4'라고 가정하자. 이러한 가정하에서 메모리 시스템의 프로그램 동작이 설명될 것이다.
도 6을 참조하면, 프로그램 동작이 요구될 때, 메모리 컨트롤러(200)에는 명 령, 어드레스, 그리고 데이터가 외부 장치(예를 들면, 호스트)로부터 전송될 것이다(B310). 이때, 입력된 데이터는 버퍼 메모리(230)에 저장될 것이다. 설명의 편의상, 도 7에 도시된 바와 같이, "A"로 표기된 데이터(0P∼4P)가 플래시 메모리 장치(100)의 선택된 메모리 블록에 저장되어 있다고 가정하자. 메모리 컨트롤러(200)는 입력된 데이터가 저장될 메모리 셀에 이전에 데이터가 저장되었는 지의 여부를 판별할 것이다. 다시 말해서, 본 발명에 따른 메모리 컨트롤러(200)는 요구된 프로그램 동작에 대응하는 페이지에 저장될 데이터가 2-비트 데이터 중 LSB 데이터 비트인 지의 여부를 판별할 것이다(B320). 만약 저장될 데이터가 LSB 데이터 비트이면, 메모리 컨트롤러(200)는 어드레스 및 데이터와 함께 프로그램 명령을 플래시 메모리 장치(100)로 전송할 것이다(B340). 플래시 메모리 장치(100)는 어드레스 및 데이터와 함께 입력된 프로그램 명령에 응답하여 프로그램 동작을 수행할 것이다.
이에 반해서, 만약 저장될 데이터가 LSB 데이터 비트가 아니면, 현재 저장될 데이터의 시작 페이지를 기준으로 페이지 오프셋 값에 속하는 LSB 페이지들에 대한 데이터 백업 동작이 수행될 것이다. 예를 들면, 도 7 및 도 8에서 예시(CASE1)의 경우, "B"로 표기된 데이터의 시작 페이지(5P)를 기준으로 페이지 오프셋 값(OFFSET=4)에 속하는 LSB 페이지 데이터(P1∼P3)가 여분의 메모리 블록의 대응하는 페이지들(P1∼P3)로 각각 백업될 것이다. 이는 "B"로 표기된 데이터 즉, MSB 데이터의 프로그램 동작시 파워 페일로 인해 이전에 저장된 LSB 데이터가 손실되는 것을 방지하기 위함이다. 데이터 백업 동작은 다양한 방식으로 수행될 것이다. 예를 들면, 데이터는 카피백 프로그램 동작을 통해 플래시 메모리 장치(100)의 여분 의 메모리 블록으로 백업될 수 있다. 또는, 백업될 데이터는 메모리 컨트롤러(200)를 통해 여분의 메모리 블록의 대응하는 페이지에 저장될 수 있다. 이는 일련의 읽기 및 프로그램 동작들을 필요로 할 것이다. 읽기 동작을 통해 읽혀진 백업될 데이터에 대한 에러 검출 및 정정 동작이 메모리 컨트롤러(200)의 에러 검출 및 정정 유니트(도면에는 도시되지 않음)을 통해 수행될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 데이터 백업 동작이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 도 7 및 도 8에서 예시(CASE2)의 경우, "D"로 표기된 데이터의 시작 페이지(6P)를 기준으로 페이지 오프셋 값(OFFSET=4)에 속하는 LSB 페이지 데이터(P2, P3)가 여분의 메모리 블록의 대응하는 페이지들(P2, P3)로 각각 백업될 것이다. 이에 반해서, 도 7에서 예시(CASE3)의 경우, 저장될 데이터(F)가 LSB 데이터 비트이기 때문에, 메모리 컨트롤러(200)는 데이터 백업 동작 없이 어드레스 및 데이터와 함께 프로그램 명령을 플래시 메모리 장치(100)로 전송할 것이다(B340). 플래시 메모리 장치(100)는 어드레스 및 데이터와 함께 입력된 프로그램 명령에 응답하여 프로그램 동작을 수행할 것이다.
이상의 설명으로부터 알 수 있듯이, 데이터 백업 동작을 통해 하위/LSB 데이터 비트(들)이 상위/MSB 데이터 비트의 프로그램 동작시 생기는 파워 페일로 인해 손실되는 것을 방지하는 것이 가능하다.
데이터 백업 동작은, 앞서 설명된 바와 같이, 프로그램 동작 이전에 수행될 수 있다. 이에 반해서, 데이터 백업 동작은 페이지 데이터가 프로그램된 후 연속해 서 수행될 수 있다. 예를 들면, 도 9를 참조하면, B410 및 B420 블록들을 통해 페이지 데이터가 플래시 메모리 장치(100)에 프로그램될 것이다. 그 다음에, 메모리 컨트롤러(200)는 페이지 오프셋 값을 이용하여 저장된 데이터에 LSB 데이터가 포함되어 있는 지의 여부를 판별할 것이다(B430). 만약 그렇다면, 저장된 데이터 중 LSB 데이터는 앞서 언급된 방식에 따라 여분의 메모리 블록으로 백업될 것이다(B440). 이후, 프로그램 동작이 종료될 것이다.
도 10에 도시된 바와 같이, 메모리 블록에 복수의, 예를 들면, 2개의 페이지 오프셋 값들이 적용될 수 있다. 이러한 경우에도 앞서 설명된 방식에 따라 데이터 백업 동작이 수행될 것이다. 예를 들면, 예시(CASE4)의 경우, 저장될 데이터가 LSB 데이터이기 대문에, 데이터 백업 동작은 수행되지 않는다. 이에 반해서, 예시(CASE5)의 경우, 저장될 데이터가 LSB 데이터가 아니기 때문에, 현재 저장될 데이터의 시작 페이지를 기준으로 페이지 오프셋 값에 속하는 LSB 페이지들에 대한 데이터 백업 동작이 수행될 것이다. 즉, "D"로 표기된 데이터의 시작 페이지(11P)를 기준으로 페이지 오프셋 값(OFFSET=2)에 속하는 LSB 페이지 데이터(P9)가 여분의 메모리 블록의 대응하는 페이지들(P9)로 백업될 것이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템의 프로그램 동작을 설명하기 위한 도면이다.
상위 페이지 데이터를 프로그램할 때 생길 수 있는 파워 페일로 인해 하위 페이지 데이터가 손실되는 것을 방지하기 위해서, 도 11에 도시된 경우(CASE6)과 같이, "A"로 표기된 데이터가 저장된 후, "B"로 표기된 데이터가 저장될 페이지 번 호(예를 들면, 6P)와 페이지 오프셋 값(OFFSET=4)을 더하여 얻어진 페이지 번호(예를 들면, 10P)를 B"로 표기된 데이터의 시작 페이지 번호로서 결정하는 것이 가능하다. 또는, 도 11에 도시된 경우(CASE7)과 같이, 하위 페이지에 영향을 주는 페이지들을 빈 페이지로 설정함으로써 하위 데이터가 손실되는 것을 방지할 수 있다. 빈 페이지는 페이지 어드레스의 증가를 통해 검출될 수 있다. CASE7 및 CASE7의 경우, 대용량의 데이터(예를 들면, 동영상, MP3 파일, 사진, 등)를 저장할 때 또는 적은 용량의 데이터(예를 들면, 메타 데이터)를 저장할 때 유용할 것이다. 또한, 여분의 메모리 블록을 사용하지 않는 메모리 시스템에 CASE7의 방식을 적용하는 것이 유용할 것이다.
도 12는 상위 데이터의 프로그램 동작시 생기는 파워 페일로 인해 손실된 하위 데이터를 복원하는 동작을 설명하기 위한 흐름도이고, 도 13은 데이터 복원 동작에 따른 데이터 흐름을 보여주는 도면이다.
먼저 도 12를 참조하면, 전원이 인가되면, 메모리 컨트롤러(200)는, 파워 페일 복원 기능을 갖는 펌웨어에 의거하여, 파워 페일이 생겼는 지의 여부를 판별할 것이다(B510). 만약 파워 페일이 생기지 않은 것으로 판별되면, 데이터 복원 동작은 종료될 것이다. 이후, 메모리 컨트롤러(200)는 외부 장치(예를 들면, 호스트)의 요청에 따라 플래시 메모리 장치(100)를 제어할 것이다. 만약 파워 페일이 생긴 것으로 판별되면, 도 13에 도시된 바와 같이, 메모리 컨트롤러(200)는 프로그램 페일이 생긴 메모리 블록(즉, 페일된 메모리 블록) 내의 유효한 데이터와 백업 메모리 블록 내의 백업 데이터를 여분의 메모리 블록으로 복사하도록 플래시 메모리 장 치(100)를 제어할 것이다(B520). 여분의 메모리 블록으로 데이터를 복사하는 동작은 카피백 프로그램 방식, 반복적인 읽기 및 프로그램 방식, 등을 포함한 다양한 방식들을 통해 행해질 것이다. 이러한 데이터 백업 동작을 통해 파워 페일로 인해 손실된 하위 데이터를 복원하는 것이 가능하다. 페일된 메모리 블록과 백업 메모리 블록은 소거 절차를 거쳐(또는 소거 절차 없이) 여분의 메모리 블록으로 설정될 것이다.
도 14는 본 발명의 메모리 시스템에 따른 프로그램 동작시 하위 데이터의 손실을 방지하는 동작들이 프로그램 데이터 타입에 따라 상이한 방식으로 수행됨을 설명하기 위한 흐름도이다.
도 14를 참조하면, 메모리 컨트롤러(200)는 플래시 메모리 장치(100)에 저장된 데이터가 메타 데이터인 지의 여부를 판별할 것이다(B610). 플래시 메모리 장치(100)에 저장된 데이터가 메타 데이터인 경우, 메모리 컨트롤러(200)는 도 11에서 설명된 프로그램 스킵 방식에 따라 프로그램 동작을 수행할 것이다(B620). 이러한 프로그램 방식을 통해 상위 데이터의 프로그램 동작시 생기는 파워 페일로 인한 하위 데이터의 손실을 방지하는 것이 가능하다. 이에 반해서, 플래시 메모리 장치(100)에 저장된 데이터가 메타 데이터가 아닌 경우, 메모리 컨트롤러(200)는 도 6 및 도 9에서 설명된 백업 방식에 따라 프로그램 동작을 수행할 것이다(B630). 마찬가지로, 이러한 프로그램 방식을 통해 상위 데이터의 프로그램 동작시 생기는 파워 페일로 인한 하위 데이터의 손실을 방지하는 것이 가능하다.
도 15는 셀 당 3-비트 데이터를 저장하는 플래시 메모리 장치의 데이터 백업 동작을 설명하기 위한 도면이다.
셀 당 3-비트 데이터가 저장되는 경우, 페이지 오프셋 값들은 두 번째 데이터 비트를 저장할 때 그리고 세 번째 데이터 비트를 저장할 때 다르다. 도 15에서 알 수 있듯이, 하위 데이터 비트 즉, 최하위 데이터 비트(OP/1P/2P)는 상위 데이터 비트로서 두 번째 데이터 비트(3P/4P/5P)가 저장될 때 생길 수 있는 파워 페일로 인해 손실될 수 있다. 이러한 경우, 페이지 오프셋 값은 '3'일 것이다. 또한, 하위 데이터 비트(3P/4P/5P)는 상위 데이터 비트로서 세 번째 데이터 비트(6P/7P/8P)가 저장될 때 생길 수 있는 파워 페일로 인해 손실될 수 있다. 이러한 경우, 페이지 오프셋 값은 '6'일 것이다. 따라서, M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장하는 경우 상이한 페이지 오프셋 값들에 따라 데이터 백업 동작이 수행될 것이다. 데이터 백업 동작은 앞서 설명된 것과 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 16은 본 발명의 다른 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 16을 참조하면, 본 발명의 다른 실시예에 따른 컴퓨팅 시스템은 호스트(300), 메모리 컨트롤러(400), 그리고 플래시 메모리 장치(500)를 포함할 것이다. 메모리 컨트롤러(400)는 호스트(300)의 요청에 따라 플래시 메모리 장치(500)를 제어하도록 구성될 것이다. 메모리 컨트롤러(400)는 도 2에서 설명된 것과 달리 일반적인 메모리 제어 기능들을 수행하도록 구성될 것이다. 호스트(300)는 디바이스 드라이버(DD)를 포함할 것이다. 디바이스 드라이버(DD)는 메모리 컨트롤러(400) 와의 인터페이스 기능을 수행하는 데 사용될 뿐만 아니라, 앞서 설명된 데이터 백업 방식에 따라 하위 데이터의 손실을 방지하기 위한 기능들을 수행하는 데 사용될 것이다. 그러한 데이터 백업 방식은 앞서 설명된 것과 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 17은 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 17을 참조하면, 플래시 메모리 장치(600)는 메모리 셀 어레이(610), 행 선택 회로(620), 감지 증폭 및 기입 드라이버 회로(630), 열 선택 회로(640), 그리고 제어 로직(650)을 포함할 것이다. 예시적인 실시예에 있어서, 플래시 메모리 장치(600)는 낸드 플래시 메모리 장치일 것이다. 특히, 제어 로직(650)은 앞서 언급된 데이터 백업 동작을 수행하는 데 필요한 펌웨어(651)를 포함할 것이다. 제어 로직(650)은 펌웨어(651)를 통해 앞서 언급된 데이터 백업 동작을 제어할 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 데이터 백업 동작을 통해 하위 데이터 비트(들)이 상위 데이터 비트의 프로그램 동작시 생기는 파워 페일로 인해 손실되는 것을 방지하는 것이 가능하다. 또한, 상위 데이터의 프로그램 동작시 생기는 파워 페일로 인해 손실된 하위 데이터를 복원하는 것이 가능하다.

Claims (45)

  1. 각각이 멀티-비트 데이터를 저장하는 메모리 셀들을 포함하는 멀티-비트 플래시 메모리 장치를 프로그램하는 방법에 있어서:
    선택된 메모리 셀에 저장될 데이터가 최하위 데이터인 지의 여부를 판별하고,
    상기 선택된 메모리 셀에 저장될 데이터가 최하위 데이터가 아닌 것으로 판별될 때, 상기 선택된 메모리 셀에 저장되어 있으며 상기 선택된 메모리 셀에 저장될 데이터보다 하위인 하위 데이터를 상기 멀티-비트 플래시 메모리 장치의 백업 메모리 블록으로 백업하는 것을 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 하위 데이터를 상기 백업 메모리 블록으로 백업한 후, 상기 저장될 데이터를 상기 선택된 메모리 셀에 프로그램하는 것을 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 선택된 메모리 셀에 저장될 데이터가 최하위 데이터인 것으로 판별될 때, 백업 동작 없이 상기 저장될 데이터를 상기 선택된 메모리 셀에 프로그램하는 것을 더 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 낸드 플래시 메모리 장치, 노어 플래시 메모리 장치, 그리고 상변환 메모리 장치 중 어느 하나를 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 메모리 셀들 각각은 2-비트 데이터를 저장하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 백업 메모리 블록으로 백업된 하위 데이터는 최하위 데이터인 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 메모리 셀들 각각은 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 백업 메모리 블록으로 백업된 하위 데이터는 상기 최상위 데이터보다 하위인 첫 번째 데이터 비트 내지 (M-1)번째 데이터 비트 모두 또는 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  9. 각각이 멀티-비트 데이터를 저장하는 메모리 셀들을 포함하는 멀티-비트 플래시 메모리 장치를 프로그램하는 방법에 있어서:
    저장될 데이터를 선택된 메모리 셀에 프로그램하고,
    상기 선택된 메모리 셀에 저장될 데이터가 최상위 데이터보다 하위인 하위 데이터인 지의 여부를 판별하고,
    상기 선택된 메모리 셀에 저장될 데이터가 상기 하위 데이터인 것으로 판별될 때, 상기 선택된 메모리 셀에 저장된 상기 하위 데이터를 상기 멀티-비트 플래시 메모리 장치의 백업 메모리 블록으로 백업하는 것을 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 메모리 셀들 각각은 2-비트 데이터를 저장하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 백업 메모리 블록으로 백업된 하위 데이터는 최하위 데이터인 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서,
    상기 메모리 셀들 각각은 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 백업 메모리 블록으로 백업된 하위 데이터는 상기 최상위 데이터보다 하위인 첫 번째 데이터 비트 내지 (M-1)번째 데이터 비트 모두 또는 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  14. 멀티-비트 데이터를 저장하는 메모리 셀들을 갖는 메모리 블록들을 포함하는 멀티-비트 플래시 메모리 장치를 프로그램하는 방법에 있어서:
    페이지 오프셋 값에 따라, 선택된 메모리 블록에 저장될 데이터가 백업될 데이터인 지의 여부를 판별하고,
    판별 결과에 따라 상기 선택된 메모리 블록에 저장될 데이터의 시작 페이지를 기준으로 페이지 오프셋 값에 속하는 상기 선택된 메모리 블록의 하위 페이지 데이터를 백업 메모리 블록으로 백업하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    상기 선택된 메모리 블록에 저장될 데이터가 백업될 데이터로서 판별될 때, 상기 선택된 메모리 블록에 저장될 데이터의 시작 페이지를 기준으로 페이지 오프 셋 값에 속하는 상기 선택된 메모리 블록의 하위 페이지 데이터는 상기 백업 메모리 블록으로 백업되는 것을 특징으로 하는 방법.
  16. 제 14 항에 있어서,
    상기 선택된 메모리 블록에 저장될 데이터가 백업될 데이터가 아닌 것으로 판별될 때, 상기 저장될 데이터는 상기 선택된 메모리 블록에 프로그램되는 것을 특징으로 하는 방법.
  17. 제 14 항에 있어서,
    상기 플래시 메모리 장치는 낸드 플래시 메모리 장치를 포함하는 것을 특징으로 하는 방법.
  18. 제 14 항에 있어서,
    상기 멀티-비트 데이터는 M-비트 데이터(M은 2 또는 그 보다 큰 정수)인 것을 특징으로 하는 방법.
  19. 제 14 항에 있어서,
    상기 메모리 블록들 각각은 하나의 페이지 오프셋 값을 갖는 것을 특징으로 하는 방법.
  20. 제 14 항에 있어서,
    상기 메모리 블록들 각각은 적어도 2개의 페이지 오프셋 값들을 갖는 것을 특징으로 하는 방법.
  21. 제 14 항에 있어서,
    파워-온시 상기 선택된 메모리 블록에 대한 파워 페일이 검출될 때, 상기 백업 메모리 블록에 백업된 데이터와 상기 선택된 메모리 블록의 유효 데이터는 여분의 메모리 블록으로 복사되는 것을 특징으로 하는 방법.
  22. 복수의 메모리 블록들을 포함하는 멀티-비트 플래시 메모리 장치와; 그리고
    상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터의 시작 어드레스를 기준으로 페이지 오프셋 값에 속하는 하위 데이터가 있는 지의 여부를 판별하도록 구성되며; 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 있는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 상기 메모리 블록들 중 여분의 메모리 블록으로 백업되도록 상기 멀티-비트 플래시 메모리 장치를 제어하는 메모리 시스템.
  23. 제 22 항에 있어서,
    상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 없는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터가 선택된 메모리 블록에 프로그램되도록 상기 멀티-비트 플래시 메모리 장치를 제어하는 메모리 시스템.
  24. 제 22 항에 있어서,
    상기 메모리 셀들 각각은 2-비트 데이터를 저장하는 메모리 시스템.
  25. 제 24 항에 있어서,
    상기 백업 메모리 블록으로 백업된 하위 데이터는 최하위 데이터인 메모리 시스템.
  26. 제 22 항에 있어서,
    상기 메모리 셀들 각각은 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장하는 메모리 시스템.
  27. 제 26 항에 있어서,
    상기 백업 메모리 블록으로 백업된 하위 데이터는 첫 번째 데이터 비트 내지 (M-1)번째 데이터 비트 모두 또는 적어도 하나를 포함하는 메모리 시스템.
  28. 제 22 항에 있어서,
    상기 메모리 시스템은 파워-온시 상기 선택된 메모리 블록에 대한 파워 페일이 생겼는 지의 여부를 검출하도록 구성되는 메모리 시스템.
  29. 제 28 항에 있어서,
    상기 선택된 메모리 블록에 대한 파워 페일이 검출될 때, 상기 메모리 컨트롤러는 상기 백업 메모리 블록에 백업된 데이터와 상기 선택된 메모리 블록의 유효 데이터가 여분의 메모리 블록으로 복사되도록 상기 멀티-비트 플래시 메모리 장치를 제어하는 메모리 시스템.
  30. 제 22 항에 있어서,
    상기 멀티-비트 플래시 메모리 장치는 낸드 플래시 메모리 장치를 포함하는 메모리 시스템.
  31. 제 22 항에 있어서,
    상기 멀티-비트 플래시 메모리 장치와 상기 메모리 컨트롤러는 OneNANDTM 플래시 메모리 장치를 구성하는 메모리 시스템.
  32. 복수의 메모리 블록들을 포함하는 멀티-비트 플래시 메모리 장치와; 그리고
    상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터의 어드레스와 페이지 오프셋 값을 더하여 얻어진 어드레스를 상기 프로그램될 데이터의 시작 어드레스로서 결정하도록 구성되는 메모리 시스템.
  33. 복수의 메모리 블록들을 포함하는 멀티-비트 플래시 메모리 장치와; 그리고
    상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터가 하위 데이터에 영향을 주는 적어도 하나의 페이지를 빈 페이지로 설정하도록 구성되는 메모리 시스템.
  34. 멀티-비트 플래시 메모리 장치와;
    상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러와; 그리고
    상기 메모리 컨트롤러를 제어하도록 구성된 호스트를 포함하며, 상기 호스트는 청구항 1에 기재된 방법을 수행하는 디바이스 드라이버를 포함하는 컴퓨팅 시스 템.
  35. 멀티-비트 플래시 메모리 장치와;
    상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러와; 그리고
    상기 메모리 컨트롤러를 제어하도록 구성된 호스트를 포함하며, 상기 호스트는 청구항 9에 기재된 방법을 수행하는 디바이스 드라이버를 포함하는 컴퓨팅 시스템.
  36. 멀티-비트 플래시 메모리 장치와;
    상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러와; 그리고
    상기 메모리 컨트롤러를 제어하도록 구성된 호스트를 포함하며, 상기 호스트는 청구항 14에 기재된 방법을 수행하는 디바이스 드라이버를 포함하는 컴퓨팅 시스템.
  37. 멀티-비트 데이터를 저장하도록 구성된 메모리 시스템과; 그리고
    상기 메모리 시스템을 제어하도록 구성된 호스트를 포함하며,
    상기 메모리 시스템은
    복수의 메모리 블록들을 포함하는 멀티-비트 플래시 메모리 장치와; 그리고
    상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터의 시작 어드레스를 기준으로 페이지 오프셋 값에 속하는 하위 데이터가 있는 지의 여부를 판별하도록 구성되며; 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 있는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 상기 메모리 블록들 중 여분의 메모리 블록으로 백업되도록 상기 멀티-비트 플래시 메모리 장치를 제어하는 컴퓨팅 시스템.
  38. 멀티-비트 플래시 메모리 장치와; 그리고
    상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터인 지의 여부를 판별하도록 구성되며; 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터로 판별될 때, 상기 메모리 컨트롤러는 상기 메타 데이터의 어드레스와 페이지 오프셋 값을 더하여 얻어진 어드레스를 상기 메타 데이터의 시작 어드레스로서 결정하도록 구성되는 메모리 시스템.
  39. 제 38 항에 있어서,
    상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터가 아닌 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터의 시작 어드레스를 기준으로 페이지 오프셋 값에 속하는 하위 데이터가 있는 지의 여부를 판별하는 메모리 시스템.
  40. 제 39 항에 있어서,
    상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 있는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 상기 메모리 블록들 중 여분의 메모리 블록으로 백업되도록 상기 멀티 -비트 플래시 메모리 장치를 제어하는 메모리 시스템.
  41. 제 40 항에 있어서,
    상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 없는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터가 선택된 메모리 블록에 프로그램되도록 상기 멀티-비트 플래시 메모리 장치를 제어하는 메모리 시스템.
  42. 멀티-비트 플래시 메모리 장치와; 그리고
    상기 멀티-비트 플래시 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터인 지의 여부를 판별하도록 구성되며; 상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터로 판별될 때, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터가 하위 데이터에 영향을 주는 적어도 하나의 페이지를 빈 페이지로 설정하도록 구성되는 메모리 시스템.
  43. 제 42 항에 있어서,
    상기 멀티-비트 플래시 메모리 장치에 저장될 데이터가 메타 데이터가 아닌 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 멀티-비트 플래시 메모리 장치에 프로그램될 데이터의 시작 어드레스를 기준으로 페이지 오프셋 값에 속하는 하위 데이터가 있는 지의 여부를 판별하는 메모리 시스템.
  44. 제 43 항에 있어서,
    상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 있는 것으로 판별될 때, 상기 메모리 컨트롤러는 상기 프로그램될 데이터의 시작 어드레스를 기준으로 상기 페이지 오프셋 값에 속하는 하위 데이터가 상기 메모리 블록들 중 여분의 메모리 블록으로 백업되도록 상기 멀티-비트 플래시 메모리 장치를 제어하는 메모리 시스템.
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