KR100885988B1 - 반도체 메모리 - Google Patents

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KR100885988B1
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시노자키나오하루
마츠자키야스로우
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 리플래시 동작이 필요한 메모리 셀을 갖는 반도체 메모리에 있어서, 저소비 전력 모드 중의 소비 전력을 삭감하는 것을 과제로 한다.
저소비 전력 모드 중에 데이터를 유지하기 위한 파셜 영역은 비트선에 접속되어 있는 복수의 메모리 셀 중 하나에 의해 구성되어 있다. 동작 제어 회로는 판독 동작 및 기록 동작을 실행하는 통상 동작 모드 중에 어드레스 신호에 따라서 선택되는 메모리 셀을 동작시킨다. 동작 제어 회로는 저소비 전력 모드 중에 파셜 영역의 메모리 셀에 유지되어 있는 데이터를 센스 앰프에 계속해서 래치한다. 이 때문에, 저소비 전력 모드 중에 메모리 셀의 데이터를 유지하는 리플래시 동작은 불필요하게 된다. 리플래시 동작을 실행하지 않고서 데이터를 유지할 수 있기 때문에, 저소비 전력 모드 중의 소비 전력을 삭감할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
도 1은 본 발명의 반도체 메모리의 제1 실시예를 도시하는 블럭도.
도 2는 도 1에 도시된 PA 제어 회로 및 워드선 제어 회로를 상세히 도시하는 회로도.
도 3은 도 1에 도시된 워드 디코더를 상세히 도시하는 회로도.
도 4는 도 1에 도시된 메모리 코어의 주요부를 상세히 도시하는 블럭도.
도 5는 제1 실시예의 의사 SRAM의 동작을 도시하는 타이밍도.
도 6은 본 발명의 반도체 메모리의 제2 실시예를 도시하는 블럭도.
도 7은 도 6에 도시된 PA 제어 회로 및 워드선 제어 회로를 상세히 도시하는 회로도.
도 8은 제2 실시예의 의사 SRAM의 동작을 도시하는 타이밍도.
도 9는 본 발명의 반도체 메모리의 제3 실시예를 도시하는 블럭도.
도 10은 도 9에 도시된 리플래시 타이머를 상세히 도시하는 회로도.
도 11은 도 9에 도시된 리플래시 레지스터를 상세히 도시하는 회로도.
도 12는 도 9에 도시된 리플래시 레지스터를 상세히 도시하는 회로도.
도 13은 리플래시 타이머 및 리플래시 레지스터의 동작을 도시하는 타이밍도.
도 14는 도 9에 도시된 워드선 제어 회로를 상세히 도시하는 회로도.
도 15는 도 9에 도시된 워드 디코더를 상세히 도시하는 회로도.
도 16은 도 9에 도시된 메모리 코어의 주요부를 상세히 도시하는 블럭도.
도 17은 제3 실시예의 의사 SRAM의 리플래시 동작의 개요를 도시하는 타이밍도.
도 18은 제3 실시예의 의사 SRAM의 동작을 도시하는 타이밍도.
도 19는 본 발명의 반도체 메모리의 제4 실시예를 도시하는 블럭도.
도 20은 도 19에 도시된 리플래시 타이머를 상세히 도시하는 회로도.
도 21은 제4 실시예의 의사 SRAM의 동작을 도시하는 타이밍도.
도 22는 본 발명의 반도체 메모리의 제5 실시예를 도시하는 블럭도.
도 23은 도 22에 도시된 리플래시 타이머를 상세히 도시하는 회로도.
도 24는 도 22에 도시된 메모리 코어의 주요부를 상세히 도시하는 블럭도.
도 25는 본 발명의 반도체 메모리의 제6 실시예에 있어서의 메모리 코어의 주요부를 상세히 도시하는 블럭도.
도 26은 도 25에 도시된 센스 앰프 및 칼럼 스위치를 상세히 도시하는 회로도.
도 27은 제6 실시예의 의사 SRAM의 동작을 도시하는 타이밍도.
도 28은 본 발명의 반도체 메모리의 제7 실시예를 도시하는 블럭도.
도 29는 도 28에 도시된 동작 모드 제어 회로를 상세히 도시하는 블럭도.
도 30은 도 28에 도시된 동작 모드 제어 회로의 동작을 도시하는 타이밍도.
도 31은 도 28에 도시된 리플래시 타이머를 상세히 도시하는 블럭도.
도 32는 제7 실시예에 있어서의 리플래시 타이머 및 리플래시 커맨드 발생 회로의 동작을 도시하는 타이밍도.
도 33은 도 28에 도시된 리플래시 어드레스 카운터를 상세히 도시하는 블록도.
도 34는 도 33에 도시된 리셋 회로의 동작을 도시하는 타이밍도.
도 35는 도 33에 도시된 리플래시 어드레스 카운터의 동작을 도시하는 설명도.
도 36은 도 28에 도시된 메모리 코어의 주요부를 상세히 도시하는 블럭도.
도 37은 도 36에 도시된 1/4 워드 디코더를 상세히 도시하는 회로도.
도 38은 도 36에 도시된 센스 앰프 및 프리차지 회로를 상세히 도시하는 회로도.
도 39는 도 28에 도시된 센스 앰프 제어 회로 및 프리차지 제어 회로의 동작을 도시하는 타이밍도.
도 40은 제7 실시예에 있어서의 통상 동작 모드시의 동작을 도시하는 타이밍도.
도 41은 제7 실시예에 있어서의 공유 리플래시 모드시의 동작을 도시하는 타이밍도.
도 42는 제7 실시예에 있어서의 파셜 리플래시 모드시 및 집중 리플래시 모드시의 동작을 도시하는 타이밍도.
도 43은 제7 실시예의 의사 SRAM의 동작을 도시하는 타이밍도.
도 44는 본 발명의 반도체 메모리의 제8 실시예를 도시하는 블럭도.
도 45는 도 44에 도시된 동작 모드 제어 회로를 상세히 도시하는 블럭도.
도 46은 도 44에 도시된 동작 모드 제어 회로의 동작을 도시하는 타이밍도.
도 47은 도 44에 도시된 리플래시 타이머를 상세히 도시하는 블럭도.
도 48은 제8 실시예에 있어서의 리플래시 타이머 및 리플래시 커맨드 발생 회로의 동작을 도시하는 타이밍도.
도 49는 도 44에 도시된 리플래시 어드레스 카운터를 상세히 도시하는 블록도.
도 50은 도 49에 도시된 리플래시 어드레스 카운터의 동작을 도시하는 설명도.
도 51은 도 44에 도시된 메모리 코어의 주요부를 상세히 도시하는 블럭도.
도 52는 도 51에 도시된 1/4 워드 디코더를 상세히 도시하는 회로도.
도 53은 도 44에 도시된 센스 앰프 제어 회로 및 프리차지 제어 회로의 동작을 도시하는 타이밍도.
도 54는 제8 실시예에 있어서의 통상 동작 모드시의 동작을 도시하는 타이밍도.
도 55는 제8 실시예에 있어서의 공유 리플래시 모드시의 동작을 도시하는 타이밍도.
도 56은 제8 실시예에 있어서의 파셜 리플래시 모드시 및 집중 리플래시 모 드시의 동작을 도시하는 타이밍도.
도 57은 제5 실시예에 있어서의 메모리 코어의 다른 예를 도시하는 블럭도.
도 58은 제7 실시예에 있어서의 공유 리플래시 모드시 동작의 다른 예를 도시하는 타이밍도.
도 59는 제8 실시예에 있어서의 파셜 리플래시 모드시 및 집중 리플래시 모드시 동작의 다른 예를 도시하는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 커맨드 디코더
12 : PA 제어 회로
14 : 모드 레지스터
16, 16B, 16C : 리플래시 타이머
18 : 리플래시 커맨드 발생 회로
20 : 리플래시 어드레스 카운터
22 : 어드레스 버퍼
24 : 데이터 입출력 버퍼
26 : 멀티플렉서
28, 28B : 코어 제어 회로
30, 30B, 30D, 30E : 메모리 코어
32 : 센스 앰프 제어 회로
34, 34B : 워드선 제어 회로
36 : 승압 회로
38 : 리플래시 레지스터
44 : 스위치 회로
46 : 커맨드 디코더
48 : 동작 모드 제어 회로
50 : 리플래시 타이머
52, 52A : 리플래시 커맨드 발생 회로
54 : 리플래시 어드레스 카운터
56, 56A : 코어 제어 회로
58, 58A : 메모리 코어
60 : 타이밍 제어 회로
62, 62A : 센스 앰프 제어 회로
64, 64A : 프리차지 제어 회로
66 : 동작 모드 제어 회로
68 : 리플래시 타이머
70 : 리플래시 어드레스 카운터
AD : 어드레스 신호
ALY : 메모리 셀 어레이
BL(BL0, BL1, …, BLm) : 비트선
/BL(/BL0, /BL1, …, /BLm) : 비트선
C00 : 메모리 셀, 파셜 메모리 셀
C10, C20, C30 : 메모리 셀, 공유 메모리 셀
CE : 칩 인에이블 신호
CAD : 칼럼 어드레스 신호
CDB : 공통 데이터 버스
CDEC : 칼럼 디코더
CLZ : 칼럼선 신호
CSW : 칼럼 스위치
DB, /DB : 데이터 버스
DQ : 데이터 단자
LEZ : 센스 앰프 활성화 신호
MC : 메모리 셀
MODE1, MODE2, MODE3, MODE4 : 모드 신호
NSA : 센스 앰프 활성화 신호
/OE : 출력 인에이블 신호
PAMDZ : 모드 신호
PAZ : 파셜 신호
PREFS : 파셜 모드 기동 신호
PREFR : 파셜 모드 해제 신호
PSA : 센스 앰프 활성화 신호
RAD : 로우 어드레스 신호
RDZ : 판독 제어 신호
REFAD : 리플래시 어드레스
REFZ : 리플래시 제어 신호
PREZ : 프리차지 회로
PREZ : 프리차지 신호
SA : 센스 앰프
SB : 센스 버퍼
SW : 서브워드선, 공유 워드선
SWP : 서브워드선, 파셜 워드선
TREF : 리플래시 요구 신호
/WE : 기록 인에이블 신호
WRZ : 기록 제어 신호
WA : 라이트 앰프
WDEC : 워드 디코더
WL(WL0, WL1, … WLn, WLP) : 워드선
WLZ : 워드선 제어 신호
본 발명은 메모리 셀에 기록된 데이터를 유지하기 위해서 리플래시 동작이 필요한 반도체 메모리에 관한 것이다.
휴대 전화 등의 휴대 단말에 필요한 메모리 용량은 해마다 증가하고 있다. 이러한 가운데, 다이내믹 RAM(이하, DRAM이라 함)이 종래의 스태틱 RAM(이하, SRAM이라 함) 대신에, 휴대 단말의 워크 메모리로서 사용되어 오고 있다. DRAM은 메모리 셀을 구성하는 소자수가 SRAM에 비해서 적기 때문에, 칩 사이즈를 작게 할 수 있어, 칩 비용을 SRAM보다 낮게 할 수 있다.
한편, 휴대 단말에 실장되는 반도체 메모리는 배터리를 장시간 사용할 수 있게 하기 위해서 저소비 전력일 것이 요구되고 있다. DRAM은 SRAM과 달리, 메모리 셀에 기록된 데이터를 유지하기 위해서 정기적으로 리플래시 동작이 필요하다. 이 때문에, DRAM을 휴대 단말의 워크 메모리로서 사용하는 경우, 휴대 단말을 사용하지 않는 상태에서도 데이터를 유지해 두는 것만으로 전력이 소비되어, 배터리가 소모되어 버린다.
DRAM이 스탠바이일 때(저소비 전력 모드시)의 소비 전력을 저감하기 위해서, 파셜 리플래시 기술 및 트윈 셀 기술이 개발되어 있다.
파셜 리플래시 기술에서는 스탠바이 상태에 있어서 데이터를 유지하는 메모리 셀을 한정함으로써, 리플래시하는 메모리 셀의 수를 줄이고 있다. 리플래시하는 메모리 셀을 줄임으로써, 리플래시 횟수가 감소하기 때문에, 스탠바이일 때의 소비 전력을 삭감할 수 있다.
트윈 셀 기술에서는 상보의 비트선에 각각 접속된 2 개의 메모리 셀(메모리 셀 쌍)에 상보의 데이터를 기억시키기 때문에, 메모리 셀 쌍에 유지되는 전하는 2 배가 된다. 2 개의 메모리 셀에서 "H" 데이터와 "L" 데이터를 각각 유지하기 때문에, 리플래시 간격은 "H" 데이터 및 "L" 데이터 중 데이터 유지 시간이 긴 쪽에서 결정된다. 즉, 최악의 데이터 유지 시간은 하나의 메모리 셀의 특성이 아니라 2 개의 메모리 셀의 특성의 합이 된다. 이에 대하여, 싱글 메모리 셀에서는 리플래시 간격은 "H" 데이터 및 "L" 데이터 중 데이터 유지 시간이 짧은 쪽에서 결정된다. 이와 같이, 트윈 셀 기술에서는 2 개의 메모리 셀에서 데이터를 유지하기 때문에, 한 쪽의 메모리 셀에 미소한 누설 경로가 있다 하더라도, 다른 쪽의 메모리 셀에 의해 보충될 수 있다.
상기한 파셜 리플래시 기술에서는, 저소비 전력 모드 중의 소비 전력을 저감하기 위해서는 데이터 유지 영역을 작게 해야한다. 이 때문에, 소비 전력을 저감할수록, 저소비 전력 모드 중에 유지할 수 있는 기억 용량은 작아진다.
트윈 셀 기술에서는 리플래시 동작뿐만 아니라 통상의 판독 동작 및 기록 동작에 있어서도, 항상 2 개의 메모리 셀을 사용하여 1 비트의 데이터를 유지한다. 따라서, 1 비트를 기억하기 위해서 필요한 메모리 셀 사이즈가 싱글 메모리 셀의 2 배가 되어, 칩 비용이 증가된다. 이 때문에, 트윈 셀 기술을 적용한 DRAM에서는 휴대 단말에 탑재되는 SRAM을 DRAM으로 대체하는 장점이 작다.
본 발명의 목적은 리플래시 동작이 필요한 메모리 셀을 갖는 반도체 메모리에 있어서, 저소비 전력 모드 중의 소비 전력을 삭감하는 데에 있다.
청구항 1의 반도체 메모리에서는, 저소비 전력 모드에서 데이터를 유지하기 위한 파셜 영역은 비트선에 접속되어 있는 복수의 메모리 셀 중 하나에 의해 구성되어 있다. 동작 제어 회로는 판독 동작 및 기록 동작을 실행하는 통상 동작 모드 중에 어드레스 신호에 따라서 선택되는 메모리 셀을 동작시킨다. 동작 제어 회로는 저소비 전력 모드 중에 파셜 영역의 메모리 셀에 유지되어 있는 데이터를 센스 앰프에 계속해서 래치한다. 이 때문에, 저소비 전력 모드 중에 메모리 셀의 데이터를 유지하는 리플래시 동작은 불필요하게 된다. 리플래시 동작을 실행하지 않고서 데이터를 유지할 수 있기 때문에, 저소비 전력 모드에서 소비 전력을 삭감할 수 있다.
청구항 2의 반도체 메모리에서는, 동작 제어 회로의 워드선 제어 회로는 저소비 전력 모드 중에 메모리 셀에 각각 접속되어 있는 워드선 중 파셜 영역의 메모리 셀에 접속되어 있는 파셜 워드선을 선택 가능하게 하고, 다른 워드선의 선택을 금지한다. 동작 제어 회로의 센스 앰프 제어 회로는 저소비 전력 모드 중에 센스 앰프를 계속해서 활성화한다. 저소비 전력 모드 중에 파셜 영역 이외의 워드선의 선택이 금지되기 때문에, 센스 앰프는 메모리 셀로부터 판독된 데이터만을 계속해서 래치한다. 이 때문에, 저소비 전력 모드 중에 데이터가 파괴되는 것을 방지할 수 있다.
청구항 3의 반도체 메모리에서는 저소비 전력 모드 중에 데이터를 유지하기 위해서 복수의 파셜 영역이 비트선에 접속되어 있는 메모리 셀의 소정 수에 의해 각각 구성되어 있다. 리플래시 제어 회로는 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력한다. 동작 제어 회로는 메모리 셀에 대한 판독 동작, 기록 동작 및 리플래시 동작을 실행한다. 각 파셜 영역은 비트선에 접속되어 있는 메모리 셀 중, 하나의 제1 메모리 셀과 적어도 하나의 제2 메모리 셀을 포함하고 있다.
동작 제어 회로는 저소비 전력 모드의 시작시에, 제1 메모리 셀에 유지되어 있는 데이터를 센스 앰프에서 증폭하여 제1 및 제2 메모리 셀에 기록하는 리플래시 동작을 실행한다. 이 때문에, 제1 메모리 셀의 데이터를 제2 메모리 셀에 확실하게 기록할 수 있다. 동작 제어 회로는 이 후 저소비 전력 모드 중에 리플래시 제어 신호에 응답하여, 제1 및 제2 메모리 셀을 동시에 리플래시한다. 하나의 메모리 셀에 유지되어 있는 데이터를 저소비 전력 모드 중에 복수의 메모리 셀에서 유지하기 때문에, 데이터를 유지할 수 있는 유지 시간을 길게 할 수 있다. 이 때문에, 저소비 전력 모드 중의 리플래시 간격을 통상 동작시보다 길게 할 수 있다. 리플래시 동작의 빈도가 감소하기 때문에, 저소비 전력 모드 중의 소비 전력을 삭감할 수 있다.
청구항 4의 반도체 메모리에서는, 각 파셜 영역에 있어서, 제1 메모리 셀은 제1 워드선에 접속되고, 제2 메모리 셀은 제2 워드선에 접속되어 있다. 동작 제어 회로의 워드선 제어 회로는 저소비 전력 모드에 있어서의 각 파셜 영역의 최초의 리플래시 동작시에, 제1 워드선의 선택을 제2 워드선의 선택보다 빠르게 시작한다. 이 때문에, 제2 메모리 셀의 데이터가 먼저 판독되고, 제1 메모리 셀에 유지되어 있는 데이터가 파괴되는 것을 방지할 수 있다. 즉, 반도체 메모리의 오동작을 방지 할 수 있다.
청구항 5의 반도체 메모리에서는, 스위치 회로는 비트선을 제1 및 제2 비트선으로 분할한다. 파셜 영역은 스위치 회로의 센스 앰프 측에 위치하는 제1 비트선에 접속되어 있는 메모리 셀로 구성되어 있다. 리플래시 제어 회로는 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력한다. 스위치 제어 회로는 스위치 회로를 통상 동작 모드시에 온으로 하고, 저소비 전력 모드시에 오프로 한다. 저소비 전력 모드 중에 센스 앰프에 접속되는 비트선의 비트선 용량이 감소하기 때문에, 메모리 셀에 유지되어 있는 데이터의 신호량이 적은 경우에도 센스 앰프는 데이터를 확실하게 래치할 수 있다. 이 결과, 저소비 전력 모드 중에 리플래시의 빈도를 감소시킬 수 있어서, 소비 전력을 삭감할 수 있다.
청구항 6의 반도체 메모리에서는, 어드레스 신호에 따라서 선택되는 복수의 워드선은 메모리 셀에 각각 접속되어 있다. 워드선 제어 회로는 통상 동작 모드 중에 어드레스 신호에 따라서 워드선 중 어느 하나를 선택한다. 워드선 제어 회로는 저소비 전력 모드 중에 워드선 중 파셜 영역의 메모리 셀에 접속되어 있는 파셜 워드선을 선택 가능하게 하고, 다른 워드선의 선택을 금지한다. 저소비 전력 모드 중에 파셜 영역 이외의 워드선의 선택이 금지되기 때문에, 센스 앰프는 파셜 워드선의 선택에 의해 메모리 셀로부터 판독된 데이터만을 계속해서 래치한다. 이 때문에, 저소비 전력 모드 중에 데이터가 파괴되는 것을 방지할 수 있다.
청구항 7의 반도체 메모리에서는, 제1 및 제2 메모리 셀은 상보의 비트선에 각각 접속되어 있다. 센스 앰프는 상보의 비트선에 접속되어 있다. 리플래시 제어 회로는 제1 및 제2 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력한다. 동작 제어 회로는 판독 동작 및 기록 동작을 실행하는 통상 동작 모드 중에 어드레스 신호에 따라서 선택되는 제1 및 제2 메모리 셀 중 어느 하나를 동작시킨다.
동작 제어 회로는 저소비 전력 모드의 시작시에, 제1 메모리 셀에 유지되어 있는 데이터를 센스 앰프에서 증폭하여 제1 및 제2 메모리 셀에 기록한다(리플래시 동작). 이 때문에, 제1 메모리 셀의 데이터를 제2 메모리 셀에 확실하게 기록할 수 있다. 동작 제어 회로는 이 후 리플래시 제어 신호에 응답하여, 제1 및 제2 메모리 셀을 동시에 리플래시한다. 동작 제어 회로는 이 후 저소비 전력 모드 중에 리플래시 제어 신호에 응답하여, 제1 및 제2 메모리 셀을 동시에 리플래시한다. 하나의 메모리 셀에 유지되어 있는 데이터를 저소비 전력 모드 중에 복수의 메모리 셀에서 유지하기 때문에, 데이터를 유지할 수 있는 유지 시간을 길게 할 수 있다. 이 때문에, 저소비 전력 모드 중의 리플래시 간격을 통상 동작시보다 길게 할 수 있다. 리플래시 동작의 빈도가 감소되기 때문에, 저소비 전력 모드 중의 소비 전력을 삭감할 수 있다.
청구항 8의 반도체 메모리에서는, 제1 메모리 셀은 제1 워드선에 접속되고, 제2 메모리 셀은 제2 워드선에 접속되어 있다. 동작 제어 회로는 저소비 전력 모드에 있어서의 최초의 리플래시 동작시에, 제1 워드선의 선택을 제2 워드선의 선택보다 빠르게 시작한다. 이 때문에, 제2 메모리 셀의 데이터가 먼저 판독되고, 제1 메모리 셀에 유지되어 있는 데이터가 파괴되는 것을 방지할 수 있다. 즉, 반도체 메 모리의 오동작을 방지할 수 있다.
청구항 9의 반도체 메모리에서는, 제1 메모리 셀 및 복수의 제2 메모리 셀은 상보의 비트선 중 어느 하나에 접속되어 있다. 센스 앰프는 상보의 비트선에 접속되어 있다. 리플래시 제어 회로는 제1 및 제2 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력한다.
동작 제어 회로는 판독 동작 및 기록 동작을 실행하는 통상 동작 모드 중에 어드레스 신호에 따라서 선택되는 제1 및 제2 메모리 셀 중 어느 하나를 동작시킨다. 동작 제어 회로는 저소비 전력 모드의 시작시에, 제1 메모리 셀에 유지되어 있는 데이터를 센스 앰프에서 증폭하여 제1 및 제2 메모리 셀에 기록하는 리플래시 동작을 실행하고, 이 후 리플래시 제어 신호에 응답하여, 제1 및 제2 메모리 셀을 동시에 리플래시한다. 하나의 메모리 셀에 유지되어 있는 데이터를 저소비 전력 모드 중에 제1 메모리 셀 및 복수의 제2 메모리 셀에서 유지하기 때문에, 데이터를 유지할 수 있는 유지 시간을 더욱 길게 할 수 있다. 이 때문에, 리플래시 동작의 빈도를 더욱 감소시킬 수 있어, 저소비 전력 모드 중의 소비 전력을 대폭 삭감할 수 있다.
청구항 10의 반도체 메모리에서는, 제1 및 제2 메모리 셀은 상보의 비트선에 각각 접속되어 있다. 센스 앰프는 상보의 비트선에 접속되어 있다. 반도체 메모리는 동작 모드로서 제1 동작 모드, 제2 동작 모드 및 제3 동작 모드를 갖고 있다.
제1 동작 모드에서는, 제1 또는 제2 메모리 셀에 대하여 판독 동작 및 기록 동작 중 적어도 어느 하나가 실행된다. 제2 동작 모드에서는 제1 메모리 셀에 유지 되어 있는 데이터가 센스 앰프에 래치되며, 래치한 데이터 및 그 반전 데이터가 제1 및 제2 메모리 셀에 각각 기록된다. 제3 동작 모드에서는 제1 메모리 셀에 유지되어 있는 데이터 및 제2 메모리 셀에 유지되어 있는 반전 데이터가 센스 앰프에 래치되며, 래치한 데이터 및 그 반전 데이터는 제1 및 제2 메모리 셀에 각각 기록된다.
하나의 메모리 셀에 유지되어 있는 데이터를 제2 동작 모드 중에 복수의 메모리 셀에서 유지하기 때문에, 제3 동작 모드에 있어서 데이터를 유지할 수 있는 유지 시간은 길어진다. 이 때문에, 제3 동작 모드 중에 데이터를 재기록하는 빈도가 감소하기 때문에, 저소비 전력 모드 중의 소비 전력을 삭감할 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 도면에서, 굵은 선으로 도시된 신호선은 복수 라인으로 구성되어 있는 것을 도시하고 있다. 어미에 "Z"가 붙은 신호는 정(正)논리를 도시하고 있다. 어두에 "/"가 붙은 신호 및 어미에 "X"가 붙은 신호는 부(負)논리를 도시하고 있다. 도면 내에서의 이중 동그라미는 외부 단자를 도시하고 있다. 이후의 설명에서는, "클록 신호(CLK)"를 "CLK 신호", "칩 인에이블 신호 (CE)"를 "CE 신호"와 같이 신호명을 생략하여 나타내는 경우가 있다.
도 1은 본 발명의 반도체 메모리의 제1 실시예를 도시하고 있다. 이 제1 실시예는 청구항 1 및 청구항 2에 대응하고 있다. 이 반도체 메모리는 CMOS 기술을 사용하며, DRAM의 메모리 셀을 갖고 SRAM의 인터페이스를 갖는 의사 SRAM으로서 형성되어 있다. 의사 SRAM은 외부로부터 리플래시 커맨드를 수신하는 일없이, 칩 내 부에서 정기적으로 리플래시 동작을 실행하여, 메모리 셀에 기록된 데이터를 유지한다. 이 의사 SRAM은, 예컨대 휴대 전화에 탑재되는 워크 메모리에 사용된다.
의사 SRAM은 커맨드 디코더(10), PA 제어 회로(12), 모드 레지스터(14), 리플래시 타이머(16), 리플래시 커맨드 발생 회로(18), 리플래시 어드레스 카운터(20), 어드레스 버퍼(22), 데이터 입출력 버퍼(24), 멀티플렉서(26), 코어 제어 회로(28) 및 메모리 코어(30)를 갖고 있다. 리플래시 타이머(16), 리플래시 커맨드 발생 회로(18) 및 리플래시 어드레스 카운터(20)는 메모리 셀을 리플래시하기 위한 리플래시 제어 회로로서 동작한다.
커맨드 디코더(10)는 외부로부터 커맨드 신호[칩 인에이블 신호(CE), 기록 인에이블 신호(/WE) 및 출력 인에이블 신호(/OE)]를 수신하며, 수신한 커맨드를 해독하고, 판독 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)를 출력한다. PA 제어 회로(12)는 하이 레벨의 모드 신호(PAMDZ)를 수신하고 있을 때, 칩 인에이블 신호(CE)의 반전 논리를 파셜 신호(PAZ)로서 출력한다.
모드 레지스터(14)는 모드 레지스터 설정 커맨드에 의해 후술하는 파셜 모드(저소비 전력 모드의 일종)가 설정되었을 때에, 하이 레벨의 모드 신호(PAMDZ)를 출력한다. 모드 레지스터(14)에 통상 스탠바이 모드(저소비 전력 모드의 다른 일종)가 설정되었을 때, 로우 레벨의 모드 신호(PAMDZ)가 출력된다. 의사 SRAM은, 예컨대 소정 조합의 커맨드 신호를 복수회 수신하였을 때에, 모드 레지스터 설정 커맨드가 공급되었다고 인식한다. 그리고, 이 때 데이터 단자(DQ)에 공급되고 있는 데이터 신호의 논리치에 따라서 모드 레지스터(14)를 설정한다.
리플래시 타이머(16)는 리플래시 요구 신호(TREF)(리플래시 커맨드)를 소정의 주기로 출력한다. 리플래시 커맨드 발생 회로(18)는 리플래시 요구 신호(TREF)를 판독 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)보다 빠르게 수신하였을 때에, 리플래시 요구 신호(TREF)에 동기하여 리플래시 제어 신호(REFZ)를 출력한다. 리플래시 커맨드 발생 회로(18)는 리플래시 요구 신호(TREF)를 판독 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)보다 늦게 수신하였을 때에, RDZ 신호에 응답하는 판독 동작 또는 WRZ 신호에 응답하는 기록 동작 후에, 리플래시 제어 신호(REFZ)를 출력한다. 즉, 리플래시 커맨드 발생 회로(18)는 판독 동작, 기록 동작과 리플래시 동작의 우선 순위를 결정하는 재정(裁定) 회로(arbiter)로서 동작한다.
또한, 특별히 도시하지는 않았지만, 파셜 신호의 하이 레벨 중에, 리플래시 타이머(16)의 동작을 정지하더라도 좋다. 이 경우, 후술하는 파셜 모드 중의 소비 전력이 삭감된다.
리플래시 어드레스 카운터(20)는 리플래시 제어 신호(REFZ)의 상승 엣지에 동기하여 카운트 동작하며, 리플래시 어드레스(REFAD)를 갱신한다.
어드레스 버퍼(22)는 어드레스 단자를 통해 어드레스 신호(AD)를 수신하며, 수신한 신호를 로우 어드레스 신호(RAD)(상위 어드레스) 및 칼럼 어드레스 신호(CAD)(하위 어드레스)로서 출력한다. 즉, 이 의사 SRAM은 상위 어드레스와 하위 어드레스를 동시에 수신하는 어드레스 비(非)다중식 메모리이다.
데이터 입출력 버퍼(24)는 판독 데이터를 공통 데이터 버스(CDB)를 통해 수신하며, 수신한 데이터를 데이터 단자(DQ)에 출력하고, 기록 데이터를 데이터 단자(DQ)를 통해 수신하며, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다. 데이터 단자(DQ)의 비트수는, 예컨대 16 비트이다.
멀티플렉서(26)는 리플래시 제어 신호(REFZ)가 하이 레벨일 때, 리플래시 어드레스 신호(REFAD)를 로우 어드레스 신호(RAD2)로서 출력하고, 리플래시 제어 신호(REFZ)가 로우 레벨일 때, 로우 어드레스 신호(RAD)를 로우 어드레스 신호(RAD2)로서 출력한다.
코어 제어 회로(28)는 센스 앰프 제어 회로(32), 워드선 제어 회로(34) 및 도시하지 않은 프리차지 제어 회로를 갖고 있다. 센스 앰프 제어 회로(32)는 RDZ 신호, WRZ 신호 및 REFZ 신호 중 어느 하나를 수신하였을 때 또는 PAZ 신호를 수신하였을 때, 후술하는 센스 앰프(SA)를 활성화하기 위한 센스 앰프 활성화 신호(LEZ)를 출력한다. 워드선 제어 회로(34)는 RDZ 신호, WRZ 신호 및 REFZ 신호 중 어느 하나를 수신하였을 때 또는 PAZ 신호를 수신하였을 때, 워드선 제어 신호(WLZ)를 출력한다. 프리차지 제어 회로는 메모리 코어(30)가 동작하지 않을 때에, 프리차지 신호(PREZ)를 출력한다. 코어 제어 회로(28)는 판독 동작, 기록 동작 및 리플래시 동작을 실행하는 동작 제어 회로로서 동작한다.
메모리 코어(30)는 메모리 셀 어레이(ALY), 워드 디코더(WDEC), 센스 앰프(SA), 칼럼 디코더(CDEC), 센스 버퍼(SB) 및 라이트 앰프(WA)를 갖고 있다. 메모리 셀 어레이(ALY)는 복수의 휘발성 메모리 셀(MC)(다이나믹 메모리 셀)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL)을 갖고 있다. 메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위 한 커패시터와, 이 커패시터와 비트선(BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택에 의해, 판독 동작, 기록 동작, 리플래시 동작 및 후술하는 파셜 동작 중 어느 하나가 실행된다. 메모리 셀 어레이(ALY)는 판독 동작, 기록 동작 및 리플래시 동작 중 어느 하나를 실행한 후, 프리차지 신호(PREZ)에 응답하여 비트선(BL)을 소정 전압으로 리셋하는 프리차지 동작을 실행한다.
워드 디코더(WDEC)는 하이 레벨의 워드선 제어 신호(WLZ)를 수신하였을 때, 로우 어드레스 신호(RAD2) 및 파셜 신호(PAZ)에 따라서 워드선(WL) 중 어느 하나를 선택하며, 선택한 워드선(WL)을 전원 전압까지 상승시킨다. 칼럼 디코더(CDEC)는 칼럼 어드레스 신호(CAD)에 따라서, 비트선(BL)과 데이터 버스(DB)를 각각 접속하는 칼럼 스위치(후술하는 도 4의 CSW)를 온으로 하는 칼럼선 신호(후술하는 도 4의 CLZ)를 출력한다.
센스 앰프(SA)는 비트선(BL) 상의 데이터의 신호량을 증폭한다. 센스 앰프(SA)에서 증폭된 데이터는 판독 동작시에 칼럼 스위치를 통해 데이터 버스(DB)에 전달되어, 기록 동작시에 비트선을 통해 메모리 셀(MC)에 기록된다. 또한, 후술하는 바와 같이, 센스 앰프(SA)는 파셜 모드시에 계속해서 활성화된다.
센스 버퍼(SB)는 데이터 버스(DB) 상의 판독 데이터의 신호량을 증폭하여, 공통 데이터 버스(CDB)에 출력한다. 라이트 앰프(WA)는 공통 데이터 버스(CDB) 상의 기록 데이터의 신호량을 증폭하여, 데이터 버스(DB)에 출력한다.
도 2는 도 1에 도시된 PA 제어 회로(12) 및 워드선 제어 회로(34)를 상세히 도시하고 있다.
PA 제어 회로(12)는 하이 레벨의 모드 신호(PAMDZ)를 수신하였을 때에 활성화되며, CE 신호의 논리 레벨을 파셜 신호(PAZ)로서 출력하는 AND 회로를 갖고 있다.
워드선 제어 회로(34)는 엣지 검출 회로(34a) 및 NAND 게이트(34b)를 갖고 있다. 엣지 검출 회로(34a)는 RDZ 신호, WRZ 신호 또는 REFZ 신호의 상승 엣지에 동기하여 로우 레벨의 펄스 신호를 생성한다. NAND 게이트(34b)는 파셜 신호(PAZ)의 반전 신호 및 엣지 검출 회로(34a)로부터의 펄스 신호를 수신하여, 워드선 제어 신호(WLZ)를 출력한다. NAND 게이트(34b)는 파셜 모드 중에 REFZ 신호에 응답하여 워드선 제어 신호가 활성화되는 것을 금지하는 마스크 회로로서 동작한다.
구체적으로는, 워드선 제어 회로(34)는 파셜 신호(PAZ)가 로우 레벨일 때에 RDZ 신호, WRZ 신호 또는 REFZ 신호에 동기하여 소정의 펄스폭을 갖는 워드선 제어 신호(WLZ)를 출력한다. 또한, 워드선 제어 회로(34)는 파셜 신호(PAZ)가 하이 레벨일 때에, 하이 레벨의 워드선 제어 신호(WLZ)를 계속해서 출력한다.
도 3은 도 1에 도시된 워드 디코더(WDEC)를 상세히 도시하고 있다. 한편, 설명을 알기 쉽게 하기 위해서, 도 3에서는 2 비트의 로우 어드레스 신호(A0Z, A1Z)에 대응하는 회로의 일부만을 기재하고 있다. 실제로는, 워드 디코더(WDEC)는 메모리 코어(30)의 모든 워드선(WL)을 선택하기 위한 어드레스 신호를 수신한다.
워드 디코더(WDEC)는 파셜 신호(PAZ)가 로우 레벨일 때에 로우 어드레스 신호(A0Z, A1Z)의 반전 신호를 어드레스 신호(A0X, A1X)로서 각각 출력하고, 파셜 신 호(PAZ)가 하이 레벨일 때에 어드레스 신호(A0X, A1X)를 하이 레벨로 고정하는 NAND 게이트와, 어드레스 신호(A0X, A1X) 및 이들의 반전 신호를 디코드하여, 워드선(WL)(WLP, WL0, WL1, …) 중 어느 하나를 선택하는 AND 회로를 갖고 있다. 파셜 신호(PAZ)가 로우 레벨일 때, 로우 어드레스 신호(A0Z, A1Z)의 논리에 따라서 워드선(WL)(WLP, WL0, WL1, …) 중 어느 하나가 선택된다. 파셜 신호(PAZ)가 하이 레벨일 때, 로우 어드레스 신호(A0Z, A1Z)의 논리에 관계없이 워드선(WLP)만이 선택된다. 선택된 워드선(WL)은 하이 레벨로 변화된다.
도 4는 도 1에 도시한 메모리 코어(30)의 주요부를 상세히 도시하고 있다.
메모리 셀 어레이(ALY)는 매트릭스형으로 배치된 메모리 셀(MC), 메모리 셀(MC)에 접속된 복수의 워드선(WL)(WL0, WL1, …, WLP) 및 메모리 셀(MC)에 접속된 복수의 비트선(BL)(BL0, BL1, …, BLm)을 갖고 있다. 도 4의 세로 방향으로 나란히 늘어선 메모리 셀(MC)은 동일한 비트선(BL)(BL0, BL1, …, BLm 중 어느 하나)에 접속되어 있다. 도 4의 가로 방향으로 나란히 늘어선 메모리 셀(MC)은 동일한 워드선(WL)(WL0, WL1, …, WLP(WLn) 중 어느 하나)에 접속되어 있다.
1 라인의 워드선(WLP)(파셜 워드선)에 접속되어 있는 메모리 셀(MC)에 의해 파셜 영역(PA)(굵은 선의 점선 테두리)이 구성되어 있다. 파셜 영역(PA)의 메모리 셀(MC)은 서로 다른 비트선(BL)에 접속되어 있다. 이 제1 실시예에서는 파셜 모드(저소비 전력 모드)일 때에, 파셜 영역(PA)의 메모리 셀(MC)의 데이터가 유지되고, 다른 메모리 셀(MC)의 데이터는 소실된다.
센스 앰프(SA)는 비트선(BL0, BL1, …, BLm)에 각각 접속되어 있다. 칼럼 스 위치(CSW)는 비트선(BL0, BL1, …, BLm)에 각각 접속되어 있다. 하이 레벨의 칼럼선 신호(CLZ)를 수신한 칼럼 스위치(CSW)는 온으로 되며, 비트선(BL)과 데이터 버스(DB)를 접속한다.
도 5는 제1 실시예의 의사 SRAM의 동작을 도시하고 있다. 이 예에서는, 도 1에 도시된 모드 레지스터(14)에는 파셜 모드가 설정되고 있다.
도 5에서는, 본 발명의 특징인 통상 동작 모드로부터 파셜 모드로의 이행, 파셜 모드 중의 상태 및 파셜 모드로부터 통상 동작 모드로의 이행에 관해서 설명한다. 특히 도시하지는 않았지만, 통상 동작 모드에서는 외부로부터의 판독 커맨드에 응답하는 판독 동작, 외부로부터의 기록 커맨드에 응답하는 기록 동작 및 내부에서 발생하는 리플래시 커맨드에 응답하는 리플래시 동작이 실행된다. 통상 동작 모드시의 판독 동작, 기록 동작 및 리플래시 동작은 종래와 같은 방식으로 실행되기 때문에 설명을 생략한다.
우선, 통상 동작 모드에 있어서, 칩 인에이블 신호(CE)의 로우 레벨로의 변화에 응답하여, 도 2에 도시된 PA 제어 회로(12)는 파셜 신호(PAZ)를 하이 레벨로 변화한다[도 5의 (a)]. 워드선 제어 회로(34)는 하이 레벨의 파셜 신호(PAZ)에 응답하여 워드선 제어 신호(WLZ)를 하이 레벨로 변화한다[도 5의 (b)].
도 1에 도시된 코어 제어 회로(28)는 하이 레벨의 파셜 신호(PAZ)에 응답하여 프리차지 신호(PREZ)를 로우 레벨로 변화한다[도 5의 (c)]. 프리차지 신호(PREZ)의 변화에 의해, 비트선(BL)의 프리차지 상태가 해제된다.
도 3에 도시된 워드 디코더(WDEC)는 하이 레벨의 파셜 신호(PAZ)에 응답하여 어드레스 신호(A0X, A1X)를 하이 레벨로 고정한다[도 5의 (d)]. 또한, 워드 디코더(WDEC)는 하이 레벨의 어드레스 신호(A0X, A1X) 및 하이 레벨의 워드선 제어 신호(WLZ)에 응답하여, 워드선 신호(WLP)를 하이 레벨로 변화한다[도 5의 (e)]. 즉, 통상 동작 모드로부터 파셜 모드로의 이행에 의해, 파셜 영역(PA)의 메모리 셀(MC)만이 선택된다.
워드선 신호(WLP)의 하이 레벨로의 변화에 의해, 파셜 영역(PA)의 메모리 셀(MC)에 유지되어 있는 데이터는 비트선(BL)에 판독된다[도 5의 (f)]. 이 후, 센스 앰프 제어 회로(32)는 파셜 신호(PAZ)에 응답하여 센스 앰프 활성화 신호(LEZ)를 하이 레벨로 변화한다[도 5의 (g)]. LEZ 신호의 변화에 의해, 센스 앰프(SA)가 활성화되어, 비트선(BL)의 신호량은 증폭된다[도 5의 (h)]. 그리고, 센스 앰프(SA)는 파셜 영역(PA)의 메모리 셀(MC)에 유지되어 있던 데이터를 래치한다[도 5의 (i)].
파셜 모드인 동안에, 워드선 신호(WLP) 및 센스 앰프 활성화 신호(LEZ)는 하이 레벨로 고정된다. 이 때문에, 센스 앰프(SA)는 파셜 모드 중, 파셜 영역(PA)의 메모리 셀(MC)에 유지되어 있던 데이터를 계속해서 래치한다. 파셜 모드 중에 의사 SRAM의 내부 회로는 스태틱 상태를 유지하고 출력을 변화하지 않는다. 내부 회로는 CMOS 회로로 구성되어 있기 때문에, 스태틱 상태에서의 소비 전력은 대부분 제로가 된다. 따라서, 파셜 모드 중의 소비 전력은 셀프 리플래시를 실행하고 있었던 종래의 파셜 모드에 비하여 대폭 작아진다.
이어서, 파셜 모드에 있어서, 칩 인에이블 신호(CE)의 하이 레벨로의 변화에 응답하여, PA 제어 회로(12)는 파셜 신호(PAZ)를 로우 레벨로 변화한다[도 5의 (j)]. 워드선 제어 회로(34)는 로우 레벨의 파셜 신호(PAZ)에 응답하여 워드선 제어 신호(WLZ)를 로우 레벨로 변화한다[도 5의 (k)].
워드 디코더(WDEC)는 로우 레벨의 파셜 신호(PAZ)에 응답하여 어드레스 신호(A0X, A1X)의 하이 레벨의 고정을 해제한다[도 5의 (l)]. 또한, 워드 디코더(WDEC)는 워드선 제어 신호(WLZ)의 로우 레벨로의 변화에 응답하여, 워드선 신호(WLP)를 로우 레벨로 변화한다[도 5의 (m)]. 워드선 신호(WLP)의 로우 레벨로의 변화에 의해, 파셜 영역(PA)의 각 메모리 셀(MC)과 비트선(BL)의 접속이 해제되고, 메모리 셀(MC)에는 파셜 모드로 이행하기 전에 유지되어 있던 데이터가 유지된다. 즉, 파셜 모드 중에 파셜 영역(PA)의 메모리 셀(MC)의 데이터는 유지된다.
코어 제어 회로(28)는 로우 레벨의 파셜 신호(PAZ)에 응답하여, 프리차지 신호(PREZ)를 하이 레벨로 변화한다[도 5의 (n)]. 프리차지 신호(PREZ)의 변화에 의해, 비트선(BL)이 프리차지된다[도 5의 (o)]. 센스 앰프 제어 회로(32)는 파셜 신호(PAZ)에 응답하여 센스 앰프 활성화 신호(LEZ)를 로우 레벨로 변화한다[도 5의 (p)]. LEZ 신호의 변화에 의해, 센스 앰프(SA)가 비활성화되고, 센스 앰프(SA)에 래치되어 있던 데이터는 소실된다[도 5의 (q)].
이상, 이 제1 실시예에서는, 파셜 모드 중에 파셜 영역(PA)의 메모리 셀(MC)에 유지되어 있는 데이터를 센스 앰프(SA)에 계속해서 래치했기 때문에, 메모리 셀(MC)의 데이터를 유지하는 리플래시 동작을 필요로 하지 않을 수 있다. 센스 앰프는 CMOS 회로로 구성되어 있기 때문에, 센스 앰프(SA)에 계속해서 래치함에 따른 소비 전력은 작다. 이 때문에, 파셜 모드 중의 소비 전력을 종래에 비해 대폭 삭감할 수 있다.
워드 디코더(WDEC)는 파셜 모드 중에 파셜 영역(PA) 이외의 워드선(WL)의 선택을 금지했다. 이 때문에, 파셜 모드 중에 워드선(WL)이 다중 선택되는 것이 방지되어, 데이터가 파괴되는 것을 방지할 수 있다.
파셜 모드 중에 센스 앰프(SA)가 데이터를 계속해서 래치하는 동안, 워드선 제어 회로(34)는 파셜 워드선(WLP)을 계속해서 선택한다. 이 때문에, 워드선의 선택 및 비선택의 제어가 간이하게 되어, 워드선 제어 회로(34)의 규모를 작게 할 수 있다.
의사 SRAM을 동작시키는 칩 인에이블 신호(CE)에 따라서, 동작 모드를 통상 동작 모드 또는 파셜 모드로 이행했다. 이 때문에, 간이한 제어로 의사 SRAM의 동작 모드를 이행할 수 있다. 이 결과, 의사 SRAM을 탑재하는 시스템의 제어 회로를 간이하게 구성할 수 있다.
도 6은 본 발명의 반도체 메모리의 제2 실시예를 도시하고 있다. 이 제2 실시예는 청구항 1 및 청구항 2에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대한 상세한 설명을 생략한다.
이 제2 실시예에서는 제1 실시예의 PA 제어 회로(12) 대신에 PA 제어 회로(12A)가 형성되어 있다. 또한, 워드선(WL)에 전원 전압보다 높은 승압 전압(VPP)을 공급하는 승압 회로(36)를 갖고 있다. 그 밖의 구성은 제1 실시예와 거의 동일하다. 즉, 이 제2 실시예의 반도체 메모리는 CMOS 기술을 사용하여, DRAM의 메모리 셀을 갖고 SRAM의 인터페이스를 갖는 의사 SRAM로서 형성되어 있다.
PA 제어 회로(12A)는 파셜 신호(PAZ) 및 펄스 신호(PAPZ)를 출력한다. 승압 회로(36)는 펄스 신호(PAPZ)가 하이 레벨일 때에 활성화되어 동작하고, 승압 전압(VPP)을 생성한다. 승압 전압(VPP)은 워드 디코더(WDEC)에 공급된다.
도 7은 도 6에 도시된 PA 제어 회로(12A) 및 워드선 제어 회로(34)를 상세히 도시하고 있다.
PA 제어 회로(12A)는 AND 회로의 출력을 수신하는 엣지 생성 회로(35)와, 엣지 생성 회로(35)의 출력 및 AND 회로의 출력을 수신하는 OR 회로를 갖고 있다. 엣지 생성 회로(35)는 AND 회로로부터 출력되는 신호의 천이 엣지에 동기하여, 하이 레벨의 펄스 신호(PAPZ)를 출력한다. OR 회로는 모드 신호(PAMDZ)가 하이 레벨일 때, 칩 인에이블 신호(CE)의 반전 신호 및 펄스 신호(PAPZ)의 OR 논리를 파셜 신호(PAZ)로서 출력한다.
워드선 제어 회로(34)는 펄스 신호(PAPZ)가 로우 레벨일 때에 RDZ 신호, WRZ 신호 또는 REFZ 신호에 동기하여 소정의 펄스폭을 갖는 워드선 제어 신호(WLZ)를 출력한다. 또한, 워드선 제어 회로(34)는 펄스 신호(PAPZ)의 하이 레벨 기간에 동기하여, 워드선 제어 신호(WLZ)를 하이 레벨로 변화한다.
도 8은 제2 실시예의 의사 SRAM의 동작을 도시하고 있다. 제1 실시예(도 5)와 동일한 동작에 대해서는 설명을 생략한다. 이 예에서는 도 6에 도시된 모드 레지스터(14)에는 파셜 모드가 설정되어 있다.
우선, 통상 동작 모드에 있어서, 칩 인에이블 신호(CE)의 로우 레벨로의 변화에 응답하여, 도 6에 도시된 PA 제어 회로(12A)는 펄스 신호(PAPZ)를 소정 기간 하이 레벨로 변화하고, 파셜 신호(PAZ)를 하이 레벨로 변화한다[도 8의 (a)]. 워드선 제어 회로(34)는 펄스 신호(PAPZ)의 하이 레벨 기간에 응답하여 워드선 제어 신호(WLZ)를 하이 레벨로 변화한다[도 8의 (b)].
워드선 제어 신호(WLZ)의 변화에 응답하여 워드선(WLP)이 승압 전압까지 상승한다[도 8의 (c)]. 그리고, 도 5와 마찬가지로, 파셜 영역(PA)의 메모리 셀(MC)에 유지되어 있는 데이터는 비트선(BL)에 판독되고, 센스 앰프(SA)에 래치된다[도 8의 (d)].
한편, 워드선(WL)의 선택에, 전원 전압보다 높은 승압 전압을 사용함으로써, 메모리 셀(MC)의 전송 트랜지스터의 온 저항을 저감할 수 있다. 이 때문에, 메모리 셀(MC)에 유지되는 전하량을 증가시킬 수 있어, 통상 동작 모드시의 리플래시 간격을 연장시킬 수 있다.
다음에, 펄스 신호(PAPZ)의 로우 레벨로의 변화에 응답하여 워드선 제어 신호(WLZ)는 로우 레벨로 변화된다[도 8의 (e)]. 워드선 신호(WLP)의 로우 레벨로의 변화에 의해, 파셜 영역(PA)의 메모리 셀(MC)과 비트선(BL)의 접속은 해제된다. 즉, 파셜 영역(PA)의 메모리 셀(MC)에 유지되어 있는 데이터는 서서히 소실된다. 또한, 펄스 신호(PAPZ)가 로우 레벨로 변화된 후, 워드선(WL)에 공급되는 승압 전압을 생성하는 승압 회로는 동작을 정지한다. 이 때문에, 파셜 모드 중에 승압 회로의 소비 전력을 저감할 수 있다.
한편, 센스 앰프 활성화 신호(LEZ)는 파셜 신호(PAZ)의 하이 레벨 기간에 하이 레벨로 유지된다. 이 때문에, 센스 앰프(SA)는 데이터를 계속해서 유지한다[도 8의 (f)]. 이 후, 칩 인에이블 신호(CE)의 하이 레벨로의 변화에 동기하여, 펄스 신호(PAPZ)가 다시 하이 레벨로 변화된다[도 8의 (g)]. 하이 레벨의 펄스 신호(PAPZ)에 응답하여, 워드선 제어 신호(WLZ) 및 워드선 신호(WLP)는 순차 하이 레벨로 변화된다[도 8의 (h)]. 그리고, 파셜 영역(PA)의 메모리 셀(MC)과 비트선(BL)이 접속되며, 센스 앰프(SA)에 래치되어 있는 데이터는 메모리 셀(MC)에 기록된다. 즉, 파셜 모드로 이행하기 전에 파셜 영역(PA)의 메모리 셀(MC)에 기록하고 있던 데이터는 손실되는 일없이 유지된다.
이 후, 파셜 신호(PAZ)는 펄스 신호(PAPZ)의 로우 레벨로의 변화에 응답하여 로우 레벨로 변화된다[도 8의 (i)]. 파셜 신호(PAZ)의 변화에 의해, 센스 앰프(SA)가 비활성화되어, 비트선(BL)이 프리차지된다. 그리고, 의사 SRAM의 동작 모드는 파셜 모드로부터 통상 동작 모드로 이행한다.
이상, 이 제2 실시예에서도, 상기한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 파셜 모드로 이행할 때에 워드선(WLP)을 소정 기간 선택하며, 메모리 셀(MC)에 유지되어 있는 데이터를 센스 앰프(SA)에 래치하고, 파셜 모드로부터 통상 동작 모드로 복귀할 때에, 워드선(WLP)을 다시 소정 기간 선택하며, 센스 앰프(SA)에 래치되며 있는 데이터를 메모리 셀(MC)에 기록했다. 파셜 모드 중의 전체 기간에 워드선(WLP)을 하이 레벨로 유지할 필요가 없기 때문에, 워드선(WLP)의 하이 레벨을 생성하기 위한 회로의 소비 전력을 저감할 수 있다. 특히, 워드선(WL)에 승압 전압을 공급하는 의사 SRAM의 경우, 파셜 모드일 때에 승압 전압을 생성하는 승압 회로의 소비 전력을 저감할 수 있다. 이 결과, 파셜 모드일 때의 의사 SRAM의 소비 전력을 더욱 삭감할 수 있다.
도 9는 본 발명의 반도체 메모리의 제3 실시예를 도시하고 있다. 이 제3 실시예는 청구항 3 및 청구항 4에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대한 상세한 설명을 생략한다.
이 제3 실시예의 의사 SRAM은 제1 실시예의 리플래시 타이머(16), 코어 제어 회로(28), 워드선 제어 회로(34) 및 메모리 코어(30) 대신에 리플래시 타이머(16B), 코어 제어 회로(28B), 워드선 제어 회로(34B) 및 메모리 코어(30B)를 갖고 있다. 또한, 리플래시 레지스터(38)가 새롭게 형성되어 있다. 그 밖의 구성은 제1 실시예와 거의 동일하다.
리플래시 레지스터(38)는 PA 제어 회로(12)로부터의 파셜 신호(PAZ) 및 리플래시 타이머(16B)로부터의 리플래시 요구 신호(TREF)를 수신하여 리플래시 제어 신호(REF1Z, REF2Z)를 출력한다. 리플래시 타이머(16B)는 파셜 신호(PAZ) 및 리플래시 제어 신호(REF1Z, REF2Z)를 수신하여 리플래시 요구 신호(TREF)를 출력한다.
코어 제어 회로(28B)의 워드선 제어 회로(34B)는 판독 제어 신호(RDZ), 기록 제어 신호(WRZ), 리플래시 제어 신호(REFZ) 및 파셜 신호(PAZ)를 수신하여 워드선 제어 신호(WLAZ, WLBZ)를 출력한다. 메모리 코어(30B)는 워드 디코더(WDEC)가 제1 실시예와 상이하다. 그 밖의 구성은 제1 실시예와 동일하다. 코어 제어 회로(28B)는 제1 실시예와 마찬가지로, 판독 동작, 기록 동작 및 리플래시 동작을 실행하는 동작 제어 회로로서 동작한다.
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도 10은 도 9에 도시된 리플래시 타이머(16B)를 상세히 도시하고 있다.
리플래시 타이머(16B)는 2 개의 발진기(OSC1)를 직렬로 접속한 발진 회로(40a), 1 개의 발진기로 구성되는 발진 회로(40b) 및 발진 회로(40a, 40b)의 출력 중 어느 하나를 선택하여 리플래시 요구 신호(TREF)로서 출력하는 셀렉터(40c)를 갖고 있다. 3 개의 발진기(OSC1)의 발진 주기는 동일하다. 리플래시 타이머(16B)는 하이 레벨의 PAZ 신호 및 로우 레벨의 REF1Z 신호, REF2Z 신호를 수신하였을 때, 발진 회로(40a)의 주기를 갖는 리플래시 요구 신호(TREF)를 출력한다. 리플래시 타이머(16B)는 로우 레벨의 PAZ 신호, 하이 레벨의 REF1Z 신호 또는 하이 레벨의 REF2Z 신호를 수신하였을 때, 발진 회로(40b)의 주기를 갖는 리플래시 요구 신호(TREF)를 출력한다.
도 11 및 도 12는 도 9에 도시된 리플래시 레지스터(38)를 상세히 도시하고 있다. 도 11은 리플래시 제어 신호(REF1Z)를 생성하는 회로를 도시하고, 도 12는 리플래시 제어 신호(REF2Z)를 생성하는 회로를 도시하고 있다. 또한, 도 11 및 도 12에서는 설명을 간단하게 하기 위해서, 의사 SRAM이 8 라인의 워드선(WL)을 갖고, 8 회의 리플래시 요구 신호(TREF)로 모든 메모리 셀(MC)이 리플래시되는 경우에 관해서 설명한다. 실제로는, 의사 SRAM은, 예컨대 2048 라인의 워드선(WL)을 갖고 있 다. 이 때, 도 11 및 도 12에 도시하는 래치(38a, 38c)의 수는 각각 11 개(11 비트의 카운터)가 된다.
도 11에 있어서, 리플래시 레지스터(38)는, 3 비트의 카운터를 구성하는 래치(38a) 및 카운터의 출력을 수신하여 파셜 신호(PAZ)가 하이 레벨일 때에 리플래시 제어 신호(REF1Z)를 출력하는 래치(38b)를 갖고 있다. 래치(38a, 38b)는 파셜 신호(PAZ)의 상승 엣지에 동기하여 초기화된다. 래치(38a)는 초기화에 의해 출력 신호(EXT1A, EXT2A, EXT3A)를 각각 로우 레벨로 리셋한다.
첫 번째단의 래치(38a)는 파셜 신호(PAZ)가 하이 레벨일 때에, 리플래시 요구 신호(TREF)를 클록 단자(CK)로부터 수신하여 동작한다. 2 번째의 래치(38a)는 파셜 신호(PAZ) 및 출력 신호(EXT1A)가 하이 레벨일 때에, 리플래시 요구 신호(TREF)를 클록 단자(CK)로부터 수신하여 동작한다. 3 번째의 래치(38a)는 파셜 신호(PAZ) 및 출력 신호(EXT1A, EXT2A)가 하이 레벨일 때에, 리플래시 요구 신호(TREF)를 클록 단자(CK)로부터 수신하여 동작한다. 래치(38b)는 파셜 신호(PAZ) 및 출력 신호(EXT1A, EXT2A, EXT3A)가 하이 레벨일 때에, 리플래시 요구 신호(TREF)를 클록 단자(CK)로부터 수신하여 동작한다.
도 12에 있어서, 리플래시 레지스터(38)는, 3 비트의 카운터를 구성하는 래치(38c) 및 카운터의 출력을 수신하여 파셜 신호(PAZ)가 로우 레벨일 때에 리플래시 제어 신호(REF2Z)를 출력하는 래치(38d)를 갖고 있다. 래치(38c, 38d)는 파셜 신호(PAZ)의 하강 엣지에 동기하여 초기화된다. 래치(38c)는 초기화될 때 출력 신호(EXT1B, EXT2B, EXT3B)를 각각 로우 레벨로 리셋한다.
첫 번째단의 래치(38c)는 파셜 신호(PAZ)가 로우 레벨일 때에, 리플래시 요구 신호(TREF)를 클록 단자(CK)로부터 수신하여 동작한다. 2 번째의 래치(38c)는 파셜 신호(PAZ)가 로우 레벨이고 출력 신호(EXT1B)가 하이 레벨일 때에, 리플래시 요구 신호(TREF)를 클록 단자(CK)로부터 수신하여 동작한다. 3 번째의 래치(38c)는 파셜 신호(PAZ)가 로우 레벨이고 출력 신호(EXT1B, EXT2B)가 하이 레벨일 때에, 리플래시 요구 신호(TREF)를 클록 단자(CK)로부터 수신하여 동작한다. 래치(38d)는 PAZ 파셜 신호(PAZ)가 로우 레벨이고 출력 신호(EXT1B, EXT2B, EXT3B)가 하이 레벨일 때에, 리플래시 요구 신호(TREF)를 클록 단자(CK)로부터 수신하여 동작한다.
도 13은 리플래시 타이머(16B) 및 리플래시 레지스터(38)의 동작을 도시하고 있다.
리플래시 레지스터(38)는 칩 인에이블 신호(CE)에 동기하여 변화되는 파셜 신호(PAZ)의 상승 엣지에 동기하여 리플래시 요구 신호(TREF)의 카운트를 시작한다. 리플래시 레지스터(38)는 리플래시 요구 신호(TREF)를 8 회 카운트하는 동안, 리플래시 제어 신호(REF1Z)를 하이 레벨로 한다.
또한, 리플래시 레지스터(38)는 파셜 신호(PAZ)의 하강 엣지에 동기하여 리플래시 요구 신호(TREF)의 카운트를 시작한다. 리플래시 레지스터(38)는 리플래시 요구 신호(TREF)를 8 회 카운트하는 동안, 리플래시 제어 신호(REF2Z)를 하이 레벨로 한다.
리플래시 타이머(16B)는 파셜 신호(PAZ)가 로우 레벨인 기간 및 리플래시 제어 신호(REF1Z, REF2Z)가 하이 레벨인 기간에, 발진기(OSC1)의 주기로 리플래시 요 구 신호(TREF)를 출력한다. 리플래시 타이머(16B)는 파셜 신호(PAZ)가 하이 레벨이고 리플래시 제어 신호(REF1Z, REF2Z)가 로우 레벨인 기간에, 발진기(OSC1)의 2 배의 주기로 리플래시 요구 신호(TREF)를 출력한다.
이 결과, 리플래시 요구 신호(TREF)는 파셜 모드의 시작시 및 종료시에, 통상 동작 모드시와 동일한 주기로 출력되어, 파셜 모드 중간에 통상 동작 모드시의 2 배의 주기로 출력된다. 한편, 실제로는 리플래시 제어 신호(REF1Z, REF2Z)는 리플래시 요구 신호(TREF)가 2048 회 출력되는 동안 하이 레벨을 유지한다.
도 14는 도 9에 도시된 워드선 제어 회로(34B)를 상세히 도시하고 있다.
워드선 제어 회로(34B)는 제1 실시예의 워드선 제어 회로(34)의 엣지 검출 회로(34a)에 새로운 엣지 검출 회로(34c)를 부가하여 형성되어 있다. 엣지 검출 회로(34c)는 RDZ 신호, WRZ 신호 및 REFZ 신호의 천이 엣지를 검출했을 때에, 엣지 검출 회로(34a)보다 짧은 펄스폭의 검출 신호를 생성한다. 그리고, 엣지 검출 회로(34a)는 RDZ 신호, WRZ 신호 및 REFZ 신호의 천이 엣지를 검출했을 때에, 워드선 제어 신호(WLAZ)를 출력한다. 엣지 검출 회로(34c)는 RDZ 신호, WRZ 신호 및 REFZ 신호의 천이 엣지를 검출했을 때에, 워드선 제어 신호(WLAZ)의 펄스폭보다 작은 펄스폭을 갖는 워드선 제어 신호(WLBZ)를 출력한다. 또한, 워드선 제어 신호(WLBZ)는 워드선 제어 신호(WLAZ)보다 늦게 생성된다.
도 15는 도 9에 도시된 워드 디코더(WDEC)를 상세히 도시하고 있다. 한편, 설명을 알기 쉽게 하기 위해서, 도 15에서는 2 비트의 로우 어드레스 신호(A0Z, A1Z)에 대응하는 회로의 일부만을 기재하고 있다. 실제로는, 워드 디코더(WDEC)는 메모리 코어(30)의 모든 워드선(WL)을 선택하기 위한 어드레스 신호를 수신한다.
워드 디코더(WDEC)는 파셜 신호(PAZ) 및 리플래시 제어 신호(REF1Z)가 하이 레벨일 때에 어드레스 신호(A0Z)를 마스크하여 하이 레벨을 출력하는 게이트 회로(42a)와, 리플래시 제어 신호(REF1Z)가 하이 레벨일 때에 워드선 제어 신호(WLBZ)를 선택하고, 리플래시 제어 신호(REF1Z)가 로우 레벨일 때에 워드선 제어 신호(WLAZ)를 선택하는 셀렉터(42b)를 갖고 있다.
그리고, 통상 동작 모드 중에 어드레스 신호(A0X, A1X)에 따라서 워드선(워드선 신호)(WL0A, WL0B, WL1A, WL1B, …) 중 어느 하나가 하이 레벨로 변화된다. 파셜 모드 중에 하위의 어드레스 신호(A0X)는 마스크되고, 어드레스 신호(A1X)에 따라서 2 라인의 워드선(예컨대, WL0A, WL0B)이 선택된다.
또한, 통상 동작 모드로부터 파셜 모드로의 이행시에(PAZ, REF1Z = "H"), 어미에 "A"가 붙은 워드선(WL)에 워드선 제어 신호(WLAZ)와 동일한 펄스폭을 갖는 하이 레벨 펄스가 공급되고, 어미에 "B"가 붙은 워드선(WL)에 워드선 제어 신호(WLBZ)와 동일한 펄스폭[워드선 제어 신호(WLAZ)보다 작은 펄스폭]을 갖는 하이 레벨 펄스가 공급된다. 파셜 모드로부터 통상 동작 모드로 복귀할 때에(REF2Z = "H"), 하위의 어드레스 신호(A0X)는 마스크되고, 어드레스 신호(A1X)에 따라서 2 라인의 워드선(예컨대, WL0A, WL0B)이 선택된다. 2 라인의 워드선에는 워드선 제어 신호(WLAZ)와 동일한 펄스폭을 갖는 하이 레벨 펄스가 공급된다.
도 16은 도 9에 도시된 메모리 코어(30B)의 주요부를 상세히 도시하고 있다.
이 제3 실시예에서는 2 라인의 워드선마다(예컨대, WL0A, WL0B), 파셜 영역(PA)이 설정되어 있다. 파셜 모드 중, 어미에 "A"가 붙은 워드선(WL)(제1 워드선)에 접속되어 있는 메모리 셀(MC)(제1 메모리 셀)과, 어미에 "B"가 붙은 워드선(WL)(제2 워드선)에 접속되어 있는 메모리 셀(MC)(제2 메모리 셀)에서 데이터를 유지한다. 즉, 파셜 모드 중에 유지할 수 있는 데이터의 용량은 메모리 코어(30B)의 기억 용량의 2 분의 1이다. 그 밖의 기본적인 구조는 제1 실시예의 메모리 코어(30)와 동일하다.
도 17은 제3 실시예의 의사 SRAM의 리플래시 동작의 개요를 도시하고 있다.
파셜 모드의 시작시, 워드선 제어 신호(WLAZ)를 출력한 후에 워드선 제어 신호(WLBZ)를 출력한다[도 17의 (a)]. 이 때문에, 워드선(WL0A)은 워드선(WL0B)보다 먼저 선택된다. 그리고, 워드선(WL0A)에 접속되어 있는 메모리 셀(MC)의 데이터가 비트선(BL)에 판독된다[도 17의 (b)]. 센스 앰프(SA)는 워드선(WL0A)이 선택된 후, 워드선(WL0B)이 선택되기 전에 동작을 시작한다. 이 동작에 의해, 워드선(WL0A)에 접속되어 있는 메모리 셀의 데이터를 워드선(WL0B)에 접속되어 있는 메모리 셀에 확실하게 전송할 수 있다.
센스 앰프(SA)에서 증폭된 데이터는 워드선(WL0B)의 선택에 의해, 워드선(WL0B)에 접속되어 있는 메모리 셀(MC)에 기록된다[도 17의 (c)]. 이 동작을 반복함으로써, 하나의 메모리 셀에 유지되어 있는 데이터는 2 개의 메모리 셀(MC)에 의해서 공유된다(공유 리플래시).
파셜 모드 중, 워드선 제어 신호(WLAZ)에 동기하여 워드선(WL0A, WL0B)이 동시에 선택되고[도 17의 (d)], 2 개의 메모리 셀(MC)의 리플래시 동작이 동시에 실 행된다(파셜 리플래시). 센스 앰프(SA)는 워드선(WL0A, WL0B)이 선택된 후에 동작을 시작한다. 파셜 모드의 종료시, 워드선 제어 신호(WLAZ)에 동기하여 워드선(WL0A, WL0B)이 동시에 선택되며[도 17의 (e)], 2 개의 메모리 셀(MC)의 리플래시 동작이 동시에 실행된다(집중 리플래시). 이 후, 통상 동작 모드에 있어서, 워드선 제어 신호(WLAZ)에 동기하여 1 라인의 워드선(WL)이 순차적으로 선택되고, 워드선(WL)에 접속되어 있는 메모리 셀(MC)의 리플래시 동작이 순차 실행된다.
도 18은 제3 실시예의 의사 SRAM의 동작을 도시하고 있다. 도 18에서는 본 발명의 특징인 통상 동작 모드로부터 파셜 모드로의 이행시, 파셜 모드 중 및 파셜 모드로부터 통상 동작 모드로 이행할 때의 리플래시 동작에 관해서 설명한다.
우선, 통상 동작 모드시에, 리플래시 요구 신호(TREF)는 도 10에 도시된 발진 회로(40b)의 발진 주기(T)로 출력된다[도 18의 (a)]. 리플래시 요구 신호(TREF)에 따라서 워드선(WL)이 1 라인씩 선택되며, 판독 동작 및 기록 동작 동안에 리플래시 동작이 실행된다[도 18의 (b)].
통상 동작 모드로부터 파셜 모드로 이행할 때, 도 11에 도시된 리플래시 레지스터(38)는 파셜 신호(PAZ)의 하이 레벨로의 변화에 동기하여, 리플래시 요구 신호(TREF)가 소정 횟수 출력되는 기간에, 리플래시 제어 신호(REF1Z)를 하이 레벨로 변화한다[도 18의 (c)]. 도 15에 도시된 워드 디코더(WDEC)는 리플래시 요구 신호(TREF)에 동기하여, 워드선(WL)을 2 라인씩 선택한다. 이 때, 어미에 "B"가 붙은 워드선(WL)은 어미에 "A"가 붙은 워드선(WL)보다 늦게 선택된다. 이 때문에, 어미에 "A"가 붙은 워드선(WL)에 접속된 메모리 셀(MC)의 데이터가 어미에 "B"가 붙 은 워드선(WL)에 접속된 메모리 셀(MC)에 기록된다(공유 리플래시 동작). 즉, 파셜 모드시에, 파셜 영역(PA)은 2 개의 메모리 셀(MC)에서 데이터를 유지한다.
공유 리플래시 동작은 통상 동작시의 리플래시 요구 신호(TREF)와 동일한 주기로, 모든 파셜 영역(PA)에 대해 순차적으로 이루어진다. 이 때문에, 공유 리플래시 동작의 실행 중에, 메모리 셀(MC)에 유지되어 있는 데이터가 소실되는 것이 방지된다.
모든 파셜 영역(PA)의 공유 리플래시 동작이 완료된 후, 데이터는 각각 2 개의 메모리 셀(MC)에서 유지되고 있다. 이 때문에, 데이터를 유지할 수 있는 시간은 데이터를 하나의 메모리 셀(MC)에서 유지할 때에 비해 2 배가 된다. 실제로는, 데이터의 유지 특성은 2 개의 메모리 셀(MC)의 유지 특성의 합이 되기 때문에, 데이터를 유지할 수 있는 시간은 데이터를 하나의 메모리 셀(MC)에서 유지할 때에 비해 2 배 이상으로 된다.
파셜 모드 중, 리플래시 타이머(16B)는 발진 회로(40a)의 발진 주기(2T)로 리플래시 요구 신호(TREF)를 출력한다[도 18의 (d)]. 리플래시 요구 신호(TREF)에 응답하여, 파셜 영역(PA) 내의 2 라인의 워드선(WL)은 동시에 선택되고, 각 비트선(BL) 마다 2 개의 메모리 셀(MC)에 대하여 리플래시 동작이 동시에 실행된다(파셜 리플래시 동작). 2 개의 메모리 셀(MC)을 동시에 선택함으로써, 비트선(BL)에 전달되는 신호량은 통상 동작시의 2 배가 된다. 이 때문에, 파셜 모드 중에는 리플래시 간격을 통상 동작시의 2 배로 하여도, 메모리 셀(MC)에 유지되어 있는 데이터가 소실되는 일은 없다. 이 후, 리플래시 요구 신호(TREF)에 응답하여 파셜 리플래시 동작이 순차 실행된다[도 18의 (e)].
파셜 모드로부터 통상 동작 모드로 이행하는 경우, 하이 레벨의 칩 인에이블 신호(CE)가 공급되어, 파셜 신호(PAZ)는 로우 레벨로 변화된다[도 18의 (f)]. 도 12에 도시된 리플래시 레지스터(38)는 파셜 신호(PAZ)의 로우 레벨로의 변화에 동기하여, 리플래시 요구 신호(TREF)가 소정 횟수 출력되는 기간에, 리플래시 제어 신호(REF2Z)를 하이 레벨로 변화한다[도 18의 (g)]. 워드 디코더(WDEC)는 리플래시 요구 신호(TREF)에 동기하여, 워드선(WL)을 2 라인씩 동일한 타이밍에 선택한다. 그리고, 모든 파셜 영역(PA)의 메모리 셀(MC)에 대해서 리플래시 동작이 실행된다(집중 리플래시 동작).
리플래시 제어 신호(REF2Z)가 로우 레벨로 변화된 시점에, 의사 SRAM의 동작 모드는 파셜 모드로부터 통상 동작 모드로 이행한다[도 18의 (h)]. 리플래시 타이머(16B)는 발진 회로(40b)의 발진 주기(T)로 리플래시 요구 신호(TREF)를 출력한다[도 18의 (i)]. 리플래시 요구 신호(TREF)에 따라서 워드선(WL)이 1 라인씩 선택되어, 판독 동작 및 기록 동작 동안에 리플래시 동작이 실행된다[도 18의 (j)].
이상, 이 제3 실시예에서도, 상기한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 제3 실시예에서는 하나의 메모리 셀(MC)에 유지되어 있는 데이터를 파셜 모드 중에 복수의 메모리 셀(MC)에서 유지하였기 때문에, 데이터를 유지할 수 있는 유지 시간을 길게 할 수 있다. 이 때문에, 파셜 모드 중의 리플래시 간격을 통상 동작 모드 중일 때보다 길게 할 수 있다. 리플래시 동작의 빈도가 감소하기 때문에, 파셜 모드 중의 소비 전력을 삭감할 수 있다.
파셜 모드에 있어서의 최초의 리플래시 동작시(공유 리플래시일 때)에, 제2 메모리 셀(MC)의 데이터가 먼저 판독되고, 제1 메모리 셀(MC)에 유지되어 있는 데이터가 파괴되는 것을 방지할 수 있다. 즉, 의사 SRAM의 오동작을 방지할 수 있다.
파셜 모드에 있어서의 각 파셜 영역(PA)의 2 회째 이후의 리플래시 동작시에, 제1 및 제2 워드선(WLA, WLB)을 동시에 선택했기 때문에, 워드선 제어 회로(34B)를 간이하게 구성할 수 있다.
리플래시 타이머(16B)는 파셜 모드에 있어서의 2 회째 이후의 리플래시 동작시에, 리플래시 요구 신호(TREF)를 통상 동작 모드일 때보다도 긴 간격으로 출력했다. 이 때문에, 파셜 모드 중의 리플래시 빈도가 감소하여 소비 전력을 삭감할 수 있다.
도 19는 본 발명의 반도체 메모리의 제4 실시예를 도시하고 있다. 이 제4 실시예는 청구항 3 및 청구항 4에 대응하고 있다. 제1 및 제3 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.
이 제4 실시예에서는 제3 실시예의 리플래시 타이머(16B) 대신에 리플래시 타이머(16C)가 형성되어 있다. 그 밖의 구성은 제3 실시예와 거의 동일하다. 즉, 이 제4 실시예의 반도체 메모리는 CMOS 기술을 사용하고, DRAM의 메모리 셀을 가지며, SRAM의 인터페이스를 갖는 의사 SRAM으로서 형성되어 있다.
도 20은 도 19에 도시된 리플래시 타이머(16C)를 상세히 도시하고 있다.
리플래시 타이머(16C)는 발진 회로(40a, 40b, 40d) 및 셀렉터(40e)를 갖고 있다. 발진 회로(40a, 40b)는 제3 실시예(도 10)와 동일하다. 발진 회로(40d)는 발진기(OSC1)보다 발진 주기가 짧은 발진기(OSC2)를 갖고 있다. 발진기(OSC2)의 발신 주기는 판독 동작시의 사이클 타임(tRC)과 거의 동일하게 설정되고 있다.
셀렉터(40e)는 파셜 모드로부터 통상 동작 모드로 복귀할 때에(REF2Z 신호 = "H"), 발진 회로(40d)의 출력을 리플래시 요구 신호(TREF)로서 출력한다.
도 21은 제4 실시예의 의사 SRAM의 동작을 도시하고 있다.
이 제4 실시예에서는, 파셜 모드로부터 통상 동작 모드로 복귀할 때의 집중 리플래시 동작 기간이 제3 실시예에 비하여 대폭 단축된다. 그 밖의 타이밍은 제3 실시예와 동일하다. 집중 리플래시 동작에서는, 1 회의 리플래시 동작은 사이클 타임(tRC)(수십 ns)으로 실행된다. 이에 대하여, 통상의 리플래시 간격은 수십 μs이다. 이 때문에, 이 제4 실시예의 집중 리플래시 동작 기간은 제3 실시예의 집중 리플래시 동작 기간보다 대폭 단축 가능하다.
이상, 이 제4 실시예에서도, 상기한 제1 및 제3 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 제4 실시예에서는 리플래시 타이머(16C)는 파셜 모드로부터 통상 동작 모드로 이행할 때에, 리플래시 요구 신호(TREF)를 통상 동작 모드시보다 짧은 간격으로 출력했다. 이 때문에, 파셜 모드로부터 통상 동작 모드로 빠르게 복귀할 수 있어, 의사 SRAM이 탑재되는 시스템의 동작 효율을 향상시킬 수 있다.
도 22는 본 발명의 반도체 메모리의 제5 실시예를 도시하고 있다. 이 제5 실시예는 청구항 5 및 청구항 6에 대응하고 있다. 제1 및 제3 실시예에서 설명한 요 소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 관한 상세한 설명을 생략한다.
이 제5 실시예에서는 제3 실시예의 리플래시 타이머(16B) 및 메모리 코어(30B) 대신에, 리플래시 타이머(16D) 및 메모리 코어(30D)가 형성되어 있다. 또한, 제2 실시예의 승압 회로(36)가 형성되어 있다. 그 밖의 구성은 제3 실시예와 거의 동일하다.
도 23은 도 22에 도시된 리플래시 타이머(16D)를 상세히 도시하고 있다.
리플래시 타이머(16D)는 제3 실시예의 리플래시 타이머(16B)(도 10)의 발진 회로(40a) 대신에, 발진 회로(40f)를 갖고 있다. 그 밖의 구성은 리플래시 타이머(16B)와 동일하다. 발진 회로(40f)는 4 개의 발진기(OSC1)가 직렬로 접속되며, 발진기(OSC1)의 4 배 주기의 신호를 출력한다.
리플래시 타이머(16D)는 통상 동작 모드일 때, 파셜 모드의 시작시(공유 리플래시일 때) 및 파셜 모드의 종료시(집중 리플래시일 때)에, 발진 회로(40b)의 주기를 갖는 리플래시 요구 신호(TREF)를 출력한다. 또한, 리플래시 타이머(16D)는 파셜 모드 중(파셜 리플래시 중)에, 발진 회로(40f)의 주기를 갖는 리플래시 요구 신호(TREF)를 출력한다. 이 때문에, 파셜 모드 중의 리플래시 간격은 통상 동작시의 리플래시 간격의 4 배가 된다. 이것은 제3 실시예의 2 배이다.
도 24는 도 22에 도시된 메모리 코어(30D)의 주요부를 상세히 도시하고 있다.
메모리 코어(30D)는 각 비트선(BL)(BL0, BL1, BL2, … , BLm)을 2 등분하는 위치에 nMOS 트랜지스터로 이루어지는 스위치 회로(44)가 형성되어 있다. 즉, 각 비트선(BL)은 스위치 회로(44)를 통해 제1 비트선 및 제2 비트선으로 분할되어 있다. 그리고, 스위치 회로(44)의 센스 앰프(SA) 측의 비트선(BL)(제1 비트선)에 접속되어 있는 메모리 셀(MC)에 의해 복수의 파셜 영역(PA)이 형성되어 있다.
스위치 회로(44)는 전압 레벨의 변환 기능을 갖는 인버터를 통해 파셜 신호(PAZ)에 접속되어 있다. 인버터는 파셜 신호(PAZ)가 로우 레벨일 때에 파셜 신호(PAX)를 승압 전압으로 변화하고, 파셜 신호(PAZ)가 하이 레벨일 때에 파셜 신호(PAX)를 접지 전압으로 변화한다. 이 때문에, 스위치 회로(44)는 로우 레벨의 파셜 신호(PAZ)에 응답하여 온으로 되고, 하이 레벨의 파셜 신호(PAZ)에 응답하여 오프로 된다. 파셜 신호(PAX)를 생성하는 인버터 및 도 22에 도시된 PA 제어 회로(12)는 스위치 회로(44)를 통상 동작 모드 중에 온으로 하고, 파셜 모드 중에 오프로 하는 스위치 제어 회로로서 동작한다.
파셜 영역(PA)은 제3 실시예(도 16)와 마찬가지로, 2 라인의 워드선마다(예컨대 WL0A, WL0B) 설정되어 있다. 각 파셜 영역(PA)의 동작은 제3 실시예와 거의 동일하다. 즉, 파셜 모드일 때에, 어미에 "A"가 붙은 워드선(WL)에 접속되어 있는 메모리 셀(MC)에 데이터가 유지된다. 워드 디코더(WDEC)는 파셜 모드일 때에, 상위 어드레스의 1 비트를 하이 레벨로 고정한다. 이 때문에, 워드선(WL) 중 센스 앰프(SA)에 가까운 절반만이 리플래시 요구 신호(TREF)에 응답하여 순차적으로 선택된다.
메모리 코어(30D)에 형성되는 메모리 셀(MC)의 2 분의 1이 파셜 영역(PA)에 설정되기 때문에, 파셜 모드시에 유지할 수 있는 데이터의 용량은 메모리 코어(30D)의 기억 용량의 4 분의 1이다.
이 제5 실시예에서는 파셜 영역(PA)의 메모리 셀(MC)에 접속되어 있는 비트선(BL)의 길이는 제3 실시예의 절반이기 때문에, 비트선 용량도 절반이 된다. 메모리 셀(MC)에 유지되어 있는 데이터는 메모리 셀(MC)에 축적되어 있는 전하를 메모리 셀 용량과 비트선 용량에 의해 재분배하여, 비트선 상의 전하량을 증폭함으로써 판독된다. 이 때문에, 비트선 용량을 2 분의 1로 함으로써, 판독시의 비트선 상의 전하량을 상대적으로 2 배로 할 수 있다. 이 결과, 파셜 모드 중의 리플래시 간격[리플래시 요구 신호(TREF)의 발생 주기]을 제3 실시예의 2 배로 할 수 있다. 이 때문에, 발진 회로(40f)의 발진 주기는 발진기(OSC1)의 4 배로 할 수 있다.
이 제5 실시예에서도 상기한 제1 및 제3 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 제5 실시예에서는 파셜 모드 중의 리플래시 간격을 제3 실시예의 2 배로 할 수 있기 때문에, 파셜 모드 중의 소비 전력을 더욱 삭감할 수 있다.
도 25는 본 발명의 반도체 메모리의 제6 실시예에 있어서의 메모리 코어를 도시하고 있다. 이 제6 실시예는 청구항 1 및 청구항 2에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대한 상세한 설명을 생략한다.
이 제6 실시예에서는 메모리 코어(30E)는 메모리 셀(MC)이 상보의 비트선(BL, /BL)에 교대로 접속되어 있는 비트선 쌍 구조를 갖고 있다. 예컨대 비트선(BL)에 접속된 메모리 셀(MC)에서 데이터를 판독할 때, 비트선(/BL)에는 참조 전압이 공급된다. 센스 앰프(SA)는 비트선(BL, /BL)에 접속되어 있어, 비트선(BL, /BL)의 전압차를 차동 증폭한다. 파셜 영역(PA)은 센스 앰프(SA)에 가장 가까운 워드선(WLP)에 접속되어 있는 메모리 셀(MC)에 의해 구성되어 있다.
도 26은 도 25에 도시된 센스 앰프(SA) 및 칼럼 스위치(CSW)를 상세히 도시하고 있다.
센스 앰프(SA)는 입력과 출력을 서로 접속한 2 개의 CMOS 인버터와, CMOS 인버터의 pMOS 트랜지스터의 소스를 전원선에 접속하는 pMOS 트랜지스터(pMOS 스위치)와, CMOS 인버터의 nMOS 트랜지스터의 소스를 접지선에 접속하는 nMOS 트랜지스터(nMOS 스위치)를 갖고 있다. CMOS 인버터의 입력(또는 출력)은 비트선(BL, /BL)에 각각 접속되어 있다. pMOS 스위치 및 nMOS 스위치는 센스 앰프 활성화 신호(LEZ)가 하이 레벨일 때에 온으로 되어, CMOS 인버터를 활성화한다. CMOS 인버터의 활성화에 의해, 비트선(BL, /BL)의 전압차가 차동 증폭된다.
칼럼 스위치(CSW)는 비트선(BL, /BL)과 데이터 버스(DB, /DB)를 각각 접속하는 nMOS 트랜지스터를 갖고 있다. nMOS 트랜지스터는 칼럼선 신호(CLZ)가 하이 레벨일 때에 온이 된다.
도 27은 제6 실시예의 의사 SRAM의 동작을 도시하고 있다. 제1 실시예와 동일한 동작에 대해서는 설명을 생략한다.
초기 상태에 있어서, 비트선(BL, /BL)은 참조 전압으로 프리차지되고 있다[도 27의 (a)]. 통상 동작 모드로부터 파셜 모드로의 이행시, 워드선(WLP)의 선택에 동기하여, 메모리 셀(MC)에 유지되어 있는 데이터는 비트선(/BL)에 판독된다[도 27 의 (b)]. 이 후, 센스 앰프 활성화 신호(LEZ)가 하이 레벨로 변화되어, 비트선(BL, /BL)의 전압차가 증폭된다[도 27의 (c)]. 그리고, 센스 앰프(SA)는 파셜 영역(PA)의 메모리 셀(MC)에 유지되어 있던 데이터를 래치한다. 파셜 모드 중, 센스 앰프(SA)가 파셜 영역(PA)의 메모리 셀(MC)로부터 판독한 데이터를 계속해서 래치함으로써, 데이터가 유지된다[도 27의 (d)].
파셜 모드로부터 통상 동작 모드로의 복귀시, 워드선(WLP)이 비선택되며, 파셜 영역(PA)의 메모리 셀(MC)에 데이터가 유지된다[도 27의 (e)]. 다음에, 센스 앰프 활성화 신호(LEZ)가 로우 레벨로 변화함으로써, 센스 앰프(SA)가 비활성화된다. 프리차지 신호(PREZ)는 하이 레벨로 변화되고, 비트선(BL, /BL)은 참조 전압으로 프리차지된다[도 27의 (f)].
이 제6 실시예에서도 상기한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 제6 실시예에서는 비트선 쌍 구조의 메모리 코어를 갖는 의사 SRAM에 있어서도 파셜 모드 중의 소비 전력을 종래에 비하여 대폭 삭감할 수 있다.
도 28은 본 발명의 반도체 메모리의 제7 실시예를 도시하고 있다. 이 제7 실시예는 청구항 7, 청구항 8 및 청구항 10에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 관한 상세한 설명을 생략한다.
이 반도체 메모리는 CMOS 기술을 사용하고, DRAM의 메모리 셀을 가지며, SRAM의 인터페이스를 갖는 의사 SRAM으로서 형성되어 있다.
의사 SRAM은 커맨드 디코더(46), 동작 모드 제어 회로(48), 리플래시 타이머(50), 리플래시 커맨드 발생 회로(52), 리플래시 어드레스 카운터(54), 어드레스 버퍼(22), 데이터 입출력 버퍼(24), 멀티플렉서(26), 코어 제어 회로(56) 및 메모리 코어(58)를 갖고 있다. 리플래시 타이머(50), 리플래시 커맨드 발생 회로(52) 및 리플래시 어드레스 카운터(54)는 메모리 셀을 리플래시하기 위한 리플래시 제어 회로로서 동작한다. 또한, 동작 모드 제어 회로(48), 리플래시 타이머(50), 리플래시 어드레스 카운터(54) 및 코어 제어 회로(56)는 워드선(WL)의 선택 타이밍을 생성하는 동작 제어 회로로서 동작한다. 또한, 코어 제어 회로(56)는 판독 동작, 기록 동작 및 리플래시 동작을 실행하는 동작 제어 회로로서 동작한다.
커맨드 디코더(46)는 외부 단자를 통해 커맨드 신호[칩 인에이블 신호(CE), 기록 인에이블 신호(/WE) 및 출력 인에이블 신호(/OE)]를 수신하며, 수신한 커맨드를 해독하여, 판독 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)를 출력한다. 또한, 커맨드 디코더(46)는 CE 신호의 하강 엣지에 동기하여 파셜 모드 기동 신호(PREFS)(펄스 신호)를 출력하고, CE 신호의 상승 엣지에 동기하여 파셜 모드 해제 신호(PREFR)(펄스 신호)를 출력한다.
동작 모드 제어 회로(48)는 파셜 모드 기동 신호(PREFS), 파셜 모드 해제 신호(PREFR) 및 리플래시 제어 신호(REFZ)에 따라서 모드 신호(MODE1, MODE2, MODE3, MODE4)를 출력한다. 리플래시 타이머(50)는 모드 신호(MODE1-4)에 따른 발진 주기를 갖는 리플래시 요구 신호(TREF)를 출력한다. 리플래시 어드레스 카운터(54)는 리플래시 제어 신호(REFZ)에 동기하여 리플래시 어드레스 신호(REFAD)(R5-0)를 갱신한다. 리플래시 어드레스 신호(REFAD)의 갱신 사양은 모드 신호(MODE2-4)에 따라서 변경된다.
리플래시 어드레스 신호(REFAD)의 비트수는 메모리 코어(58)에 형성되어 있는 워드선(WL)의 갯수(이 예에서는 64 라인)에 대응하고 있다. 이 때문에, 리플래시 어드레스 신호(REFAD)의 비트수는 6 비트에 한정되지 않고, 메모리 코어(58)에 형성되는 워드선(WL)의 갯수에 따라서 설정된다.
코어 제어 회로(56)는 타이밍 제어 회로(60), 센스 앰프 제어 회로(62) 및 프리차지 제어 회로(64)를 갖고 있다. 타이밍 제어 회로(60)는 RDZ 신호, WRZ 신호 및 REFZ 신호 중 어느 하나를 수신하였을 때, 로우 활성화 신호(RASZ)를 출력한다. 센스 앰프 제어 회로(62)는 RASZ 신호에 동기하여 센스 앰프(SA)를 활성화하기 위한 센스 앰프 활성화 신호(PSA, NSA)를 출력한다. 프리차지 제어 회로(64)는 RASZ 신호에 동기하여 프리차지 신호(PREZ)를 출력한다. 센스 앰프 제어 회로(62) 및 프리차지 제어 회로(64)의 동작 타이밍은 모드 신호(MODE2) 및 리플래시 어드레스 신호(REFAD)의 최하위 비트(X0)의 값에 따라서 변경된다.
메모리 코어(58)는 센스 앰프(SA), 프리차지 회로(PRE), 메모리 셀 어레이(ALY), 워드 디코더(WDEC), 칼럼 디코더(CDEC), 센스 버퍼(SB) 및 라이트 앰프(WA)를 갖고 있다. 센스 앰프(SA)는 센스 앰프 활성화 신호(PSA, NSA)에 따라서 동작한다. 프리차지 회로(PRE)는 프리차지 신호(PREZ)에 따라서 동작한다. 메모리 셀 어레이(ALY)는 복수의 휘발성 메모리 셀(MC)(다이내믹 메모리 셀)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL)을 갖고 있다. 메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다.
워드 디코더(WDEC)는 로우 어드레스 신호(RAD2) 및 모드 신호(MODE3-4)에 따라서 워드선(WL) 중의 1 라인 또는 2 라인을 선택하며, 선택한 워드선(WL)을 전원 전압까지 상승시킨다. 칼럼 디코더(CDEC), 센스 버퍼(SB) 및 라이트 앰프(WA)는 제1 실시예와 동일한 회로이다.
도 29는 도 28에 도시된 동작 모드 제어 회로(48)를 상세히 도시하고 있다.
동작 모드 제어 회로(48)는 카운터(48a) 및 모드 신호 생성 회로(48b)를 갖고 있다. 카운터(48a)는 리플래시 제어 신호(REFZ)의 상승 엣지에 동기하여 카운트 동작하며, 32 회째의 카운트시에 카운터 신호(CNT32)를 출력하고, 64 회째의 카운트시에 카운터 신호(CNT64)를 출력한다. 카운터(48a)는 리셋 신호(RESET)를 수신하여 리셋된다. 리셋 신호(RESET)는 모드 신호(MODE1) 또는 모드 신호(MODE3)가 하이 레벨일 때에 출력된다.
한편, 카운트 횟수인 "64"는 메모리 코어(58)에 형성되어 있는 워드선(WL)의 라인 수에 대응하고 있다. 이 제7 실시예에서는, 설명을 알기 쉽게 하기 위해서, 워드선(WL)을 64 라인으로 하고 있지만, 실제로는, 워드선(WL)은, 예컨대 2048 라인 형성되어 있다. 이 때, 카운터(48a)는 1024 회째의 카운트일 때와 2048 회째의 카운트일 때에 카운터 신호를 각각 출력한다.
모드 신호 생성 회로(48b)는 파셜 모드 기동 신호(PREFS), 파셜 모드 해제 신호(PREFR) 및 카운터 신호(CNT32, CNT64)에 따라서 모드 신호(MODE1-4)를 출력한다.
도 30은 도 28에 도시된 동작 모드 제어 회로(48)의 동작을 도시하고 있다.
이 제7 실시예의 의사 SRAM은 상기한 제3 실시예와 마찬가지로, 동작 모드는 CE 신호의 하이 레벨 중에 통상 동작 모드가 되고, CE 신호의 로우 레벨 중에 파셜 모드(저소비 전력 모드)가 된다. 그리고, 파셜 모드의 시작시에 공유 리플래시가 실행되고(공유 리플래시 모드), 공유 리플래시 후에 파셜 리플래시가 실행되며(파셜 리플래시 모드), 파셜 모드의 종료시에 집중 리플래시가 실행된다(집중 리플래시 모드). 통상 동작 모드 중, 센스 앰프(SA)의 동작마다 하나의 메모리 셀이 리플래시된다(싱글 셀 동작). 저소비 전력 모드 중, 센스 앰프(SA)의 동작마다 2 개의 메모리 셀이 리플래시된다(트윈 셀 동작).
의사 SRAM은 모드 신호(MODE1)가 하이 레벨일 때에 통상 동작 모드(제1 동작 모드)를 인식하고, 모드 신호(MODE2)가 하이 레벨일 때에 공유 리플래시 모드(제2 동작 모드)를 인식하며, 모드 신호(MODE3)가 하이 레벨일 때에 파셜 리플래시 모드(제3 동작 모드)를 인식하고, 모드 신호(MODE4)가 하이 레벨일 때에 집중 리플래시 모드(제4 동작 모드)를 인식한다.
동작 모드 제어 회로(48)는 통상 동작 모드 중에 파셜 모드 설정 신호(PREFS)를 수신하였을 때에, 모드 신호(MODE1, MODE2)를 각각 로우 레벨 및 하이 레벨로 변화하며, 동작 모드를 통상 동작 모드로부터 공유 리플래시 모드(파셜 모드)로 이행한다[도 30의 (a)]. 리셋 신호(RESET)는 모드 신호(MODE1)의 로우 레 벨로의 변화에 동기하여 비활성화된다.
카운터(48a)는 리셋 신호(RESET)의 로우 레벨을 수신하여 리셋 상태가 해제되며, 리플래시 제어 신호(REFZ)에 동기하여 카운트 동작을 시작한다[도 30의 (b)]. 리플래시 제어 신호(REFZ)에 응답하여 리플래시 동작이 실행된다. 공유 리플래시 모드에서는 메모리 코어(58)의 모든 워드선(WL)을 선택할 필요가 있기 때문에, 리플래시 제어 신호(REFZ)는 64 회 출력된다. 한편, 리플래시 제어 신호(REFZ)를 생성하는 리플래시 타이머(50) 및 리플래시 커맨드 발생 회로(52)의 동작은 후술하는 도 32에서 설명한다.
카운터(48a)는 64 회째의 카운트 동작에 동기하여 카운터 신호(CNT64)를 출력한다[도 30의 (c)]. 동작 모드 제어 회로(48)는 카운터 신호(CNT64)에 동기하여 모드 신호(MODE2)를 로우 레벨로 변화하고, 모드 신호(MODE3)를 하이 레벨로 변화한다[도 30의 (d)]. 그리고, 동작 모드는 공유 리플래시 모드로부터 파셜 리플래시 모드로 이행한다. 리셋 신호(RESET)는 모드 신호(MODE3)의 하이 레벨로의 변화에 동기하여 활성화된다[도 30의 (e)]. 카운터(48a)는 리셋 신호(RESET)의 하이 레벨을 수신하여 리셋된다. 모드 신호(MODE3)가 하이 레벨인 기간에, 파셜 리플래시가 순차 실행된다.
파셜 모드 해제 신호(PREFR)는 외부 단자를 통해 공급되는 CE 신호의 하이 레벨로의 변화에 응답하여 출력된다[도 30의 (f)]. 동작 모드 제어 회로(48)는 파셜 리플래시 모드 중에 파셜 모드 해제 신호(PREFR)를 수신하였을 때에, 모드 신호(MODE3, MODE4)를 각각 로우 레벨 및 하이 레벨로 변화하며, 동작 모드를 집중 리플래시 모드로 이행한다[도 30의 (g)]. 리셋 신호(RESET)는 모드 신호(MODE3)의 로우 레벨로의 변화에 동기하여 비활성화된다. 카운터(48a)는 리셋 신호(RESET)의 로우 레벨을 수신하여 리셋 상태가 해제되고, 리플래시 제어 신호(REFZ)에 동기하여 카운트 동작을 다시 시작한다[도 30의 (h)].
집중 리플래시 모드에서는 2 라인의 워드선(WL)(파셜 워드선과 이 파셜 워드선에 인접하는 통상의 워드선)이 동시에 선택된다. 메모리 코어(58)의 모든 워드선(WL)을 선택하기 위해서, 리플래시 제어 신호(REFZ)는 32 회 출력된다.
카운터(48a)는 32 회째의 카운트 동작에 동기하여 카운터 신호(CNT32)를 출력한다[도 30의 (i)]. 동작 모드 제어 회로(48)는 카운터 신호(CNT32)에 동기하여 모드 신호(MODE4, MODE1)를 각각 로우 레벨 및 하이 레벨로 변화한다[도 30의 (j)]. 그리고, 동작 모드는 집중 리플래시 모드(파셜 모드)로부터 통상 동작 모드로 이행한다.
도 31은 도 28에 도시된 리플래시 타이머(50)를 상세히 도시하고 있다.
리플래시 타이머(50)는 발진 신호(OSC0)를 생성하는 발진기(50a), OSC0 신호의 주파수를 분주하여 발진 신호(OSC1, OSC2, OSC3, OSC4)를 각각 생성하는 분주기(50b, 50c, 50d, 50e) 및 발진 신호(OSC1, OSC2, OSC3, OSC4)를 모드 신호(MODE1-4)에 따라서 선택하며, 리플래시 요구 신호(TREF)로서 출력하는 멀티플렉서(50f)를 갖고 있다. 분주기(50b, 50c, 50d, 50e)는 OSC0 신호의 주파수를 각각 8 분의 1, 16 분의 1, 32 분의 1 및 2 분의 1로 변환한다.
도 32는 리플래시 타이머(50) 및 리플래시 커맨드 발생 회로(52)의 동작을 도시하고 있다.
리플래시 타이머(50)는 모드 신호(MODE1, MODE2, MODE3, MODE4)가 각각 하이 레벨일 때, 발진 신호(OSC1, OSC2, OSC3, OSC4)를 리플래시 요구 신호(TREF)로서 출력한다. 리플래시 커맨드 발생 회로(52)는 모드 신호(MODE1, MODE3, MODE4)가 각각 하이 레벨일 때, 리플래시 요구 신호(TREF)를 리플래시 제어 신호(REFZ)로서 출력한다. 리플래시 커맨드 발생 회로(52)는 모드 신호(MODE2)가 하이 레벨일 때, 리플래시 요구 신호(TREF)에 동기하여 리플래시 제어 신호(REFZ)를 2 회 출력한다.
도 33은 도 28에 도시된 리플래시 어드레스 카운터(54)를 상세히 도시하고 있다.
리플래시 어드레스 카운터(54)는 리셋 회로(54a), 카운터(54b, 54c) 및 카운터(54b, 54c)를 제어하는 논리 게이트를 갖고 있다. 리셋 회로(54a)는 리플래시 제어 신호(REFZ)의 하강 엣지에 동기하여 플러스의 펄스를 생성하는 펄스 생성 회로와, 펄스 생성 회로의 출력 신호에 동기하여 모드 신호(MODE2)를 래치하는 D 플립플롭과, 모드 신호(MODE2)의 상승 엣지를 검출하는 NAND 게이트를 갖고 있다.
카운터(54b)는 리플래시 제어 신호(REFZ)에 동기하여 카운트 동작하여, 리플래시 어드레스 신호(REFAD)의 최하위 비트(R0)를 생성한다. 카운터(54b)는 모드 신호(MODE3, MODE4)가 하이 레벨일 때 및 모드 신호(MODE2)의 상승 엣지에 동기하여 리셋된다.
카운터(54c)는 모드 신호(MODE3, MODE4)가 하이 레벨일 때, 리플래시 제어 신호(REFZ)에 동기하여 카운트 동작하며, 리플래시 어드레스 신호(REFAD)의 비트(R5-1)를 갱신한다. 카운터(54c)는 모드 신호(MODE1, MODE2)가 하이 레벨일 때[단, 모드 신호(MODE2)의 상승 엣지 후의 소정 기간을 제외함], 카운터(54b)로부터 출력되는 어드레스 신호(R0)에 동기하여 카운트 동작하며, 비트(R5-1)를 갱신한다.
도 34는 도 33에 도시된 리셋 회로(54a)의 동작을 도시하고 있다.
펄스 생성 회로는 리플래시 제어 신호(REFZ)의 하강 엣지에 동기하여 노드(ND1)에 펄스 신호를 출력한다[도 34의 (a)]. D 플립플롭은 노드(ND1)의 펄스 신호에 동기하여 모드 신호(MODE2)를 래치하며, 모드 신호(MODE2)의 반전 논리를 노드(ND2)에 출력한다[도 34의 (b)]. 이 때문에, 모드 신호(MODE2)가 하이 레벨로 변화된 후, 최초의 리플래시 제어 신호(REFZ)에 동기하여, 노드(ND2)는 로우 레벨로 변화된다[도 34의 (c)]. 그리고, 모드 신호(MODE2)와 노드(ND2)의 논리 레벨의 AND 논리가 노드(ND3)에 출력된다. 도 33에 도시된 카운터(54b)는 노드(ND3)의 하이 레벨 기간, 즉 모드 신호(MODE2)가 하이 레벨로 변화된 후, 최초의 리플래시 동작 기간중에 리셋된다.
도 35는 도 33에 도시된 리플래시 어드레스 카운터(54)의 동작을 도시하고 있다.
리플래시 어드레스 카운터(54)는 모드 신호(MODE1, MODE2)가 하이 레벨일 때, 즉 통상 동작 모드(제1 동작 모드) 중 및 공유 리플래시 모드(제2 동작 모드) 중에, 리플래시 제어 신호(REFZ)에 동기하여 6 비트의 리플래시 어드레스 신호(R5-0)를 순차 카운트업한다. 또한, 리플래시 어드레스 카운터(54)는 모드 신호(MODE3, MODE4)가 하이 레벨일 때, 즉 파셜 모드(제3 동작 모드) 중 및 집중 리플래시 모드(제4 동작 모드) 중에, 리플래시 제어 신호(REFZ)에 동기하여 5 비트의 리플래시 어드레스 신호(R5-1)를 순차 카운트업한다. 이 때, 리플래시 어드레스 신호(R0)는 로우 레벨로 고정된다.
도 36은 도 28에 도시된 메모리 코어(58)의 주요부를 상세히 도시하고 있다.
메모리 코어(58)의 워드 디코더(WDEC)는 1/4 워드 디코더(59)와, 메인 워드선(MW)(MW0, MW1, …)에 각각 대응하는 복수의 서브워드 디코더(58a)를 갖고 있다. 1/4 워드 디코더(59)는 모드 신호(MODE3, MODE4)가 로우 레벨일 때에, 로우 어드레스 신호(RAD2)의 하위 2 비트(X1, X0) 및 그 반전 비트(/X1, /X0)에 따라서 디코드 신호(X11, X10, X01, X00) 중 어느 하나를 출력한다. 1/4 워드 디코더(59)는 모드 신호(MODE3, MODE4) 중 어느 하나가 하이 레벨일 때에, 로우 어드레스 신호(RAD2)의 하위 1 비트(X1) 및 그 반전 비트(/X1)에 따라서 2 개의 디코드 신호(X11, X10 또는 X01, X00)를 출력한다.
각 서브워드 디코더(58a)는 메인 워드선(MW)이 하이 레벨일 때 활성화되며, 디코드 신호(X11, X10, X01, X00)에 따라서 서브워드선(SW)(SW0P, SW1, SW2P, SW3, …)을 선택한다. 메인 워드선(MW)은 도시하지 않은 프리디코더에 의해, 로우 어드레스 신호(RAD2)의 상위 비트에 따라서 선택된다. 그리고, 선택된 서브워드선(SW)에 접속된 메모리 셀(MC)이 액세스된다. 이와 같이, 이 제7 실시예에서는 도 28에 도시된 워드선(WL)은 메인 워드선(MW) 및 서브워드선(SW)에 의해 구성되고 있다.
서브워드선(SW) 중 어미에 "P"가 붙은 것은 파셜 워드선을 도시하고 있다. 파셜 모드 중, 파셜 워드선(SWP)에 접속되어 있는 메모리 셀(MC)[파셜 메모리 셀(C00)]에 기록되어 있는 데이터가 유지된다. 어미에 "P"가 붙어 있지 않은 서브워드선(SW)은 공유 워드선을 도시하고 있다. 공유 워드선(SW)에 접속되어 있는 메모리 셀(MC)[공유 메모리 셀(C10)]의 데이터는 파셜 모드 중에 유지되지 않는다.
파셜 워드선(SWP)과 통상의 서브워드선(SW)은 교대로 배선되어 있다. 즉, 워드선(SWP, SW)은 서로 인접하여 배선되어 있다. 후술하는 바와 같이, 워드선(SWP, SW)은 파셜 모드 중에 서로 동기하여 선택되며, 2 개의 메모리 셀이 동시에 액세스된다(트윈 셀 동작). 이 때문에, 이들 워드선(SWP, SW)을 인접하여 배선함으로써, 워드 디코더(WDEC) 내의 배선 레이아웃이 복잡하게 되는 것이 방지된다. 특히, 서브워드 디코더(58a)의 배선 레이아웃 설계가 용이하게 된다.
이 제7 실시예에서는 메모리 코어(58)에 형성된 메모리 셀(MC)의 절반이 파셜 메모리 셀이다. 즉, 의사 SRAM의 기억 용량의 2 분의 1의 데이터가 파셜 모드 중에 유지된다.
도 37은 도 36에 도시된 1/4 워드 디코더(59)를 상세히 도시하고 있다.
1/4 워드 디코더(59)는 디코드 신호(X11, X10, X01, X00)를 생성하기 위해서 로우 어드레스 신호(X0, /X0, X1, /X1)를 디코드하는 디코더(59a)와, 모드 신호(MODE3 또는 MODE4)가 하이 레벨일 때에 로우 어드레스 신호(X0, /X0)를 마스크하며, 디코더(59a)에 하이 레벨을 출력하는 마스크 회로(59b)를 갖고 있다.
도 38은 도 36에 도시된 센스 앰프(SA) 및 프리차지 회로(PRE)를 상세히 도시하고 있다.
센스 앰프(SA)는, pMOS 스위치 및 nMOS 스위치가 센스 앰프 활성화 신호(PSA, NSA)에 의해서 각각 제어되는 것을 제외하고, 제6 실시예(도 26)와 동일하다. pMOS 스위치는 센스 앰프 활성화 신호(PSA)가 로우 레벨일 때에 온으로 되고, nMOS 스위치는 센스 앰프 활성화 신호(NSA)가 하이 레벨일 때에 온으로 된다.
프리차지 회로(PRE)는 비트선(BL, /BL)을 서로 접속하는 nMOS 트랜지스터와, 비트선(BL, /BL)을 프리차지 전압선(VPR)에 각각 접속하는 nMOS 트랜지스터를 갖고 있다. nMOS 트랜지스터는 프리차지 신호(PREZ)가 하이 레벨일 때에 온으로 되며, 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속한다.
도 39는 도 28에 도시된 센스 앰프 제어 회로(62) 및 프리차지 제어 회로(64)의 동작을 도시하고 있다.
센스 앰프 제어 회로(62)는 모드 신호(MODE2)의 논리 레벨에 관계없이, RASZ 신호의 상승 엣지로부터 지연 시간(DLY1) 후에 센스 앰프 활성화 신호(PSA, NSA)를 변화시키며, 센스 앰프(SA)를 활성화시킨다[도 39의 (a), 도 39의 (b)]. 프리차지 제어 회로(64)는 모드 신호(MODE2)의 논리 레벨에 관계없이, RASZ 신호의 상승 엣지에 동기하여 프리차지 신호(PREZ)를 로우 레벨로 변화시키며, 프리차지 동작을 정지한다[도 39의 (c), 도 39의 (d)].
센스 앰프 제어 회로(62)는 모드 신호(MODE2)가 로우 레벨일 때에(제1 동작 모드, 제3 동작 모드 및 제4 동작 모드일 때), RASZ 신호의 상승 엣지로부터 지연 시간(DLY2) 후에 센스 앰프 활성화 신호(PSA, NSA)를 변화시키며, 센스 앰프(SA)를 비활성화시킨다[도 39의 (e)]. 프리차지 제어 회로(64)는 모드 신호(MODE2)가 로우 레벨일 때에, RASZ 신호의 상승 엣지로부터 지연 시간(DLY2) 후에 프리차지 신호(PREZ)를 하이 레벨로 변화시키며, 프리차지 동작을 시작한다[도 39의 (f)].
센스 앰프 제어 회로(62)는 모드 신호(MODE2)가 하이 레벨일 때에(제2 동작 모드일 때), 로우 어드레스 신호(X0)가 하이 레벨로 변화된 후의 RASZ 신호의 상승 엣지로부터 지연 시간(DLY2) 후에 센스 앰프 활성화 신호(PSA, NSA)를 변화시키며, 센스 앰프(SA)를 비활성화시킨다[도 39의 (g)]. 프리차지 제어 회로(64)는 모드 신호(MODE2)가 하이 레벨일 때에, 로우 어드레스 신호(X0)가 하이 레벨로 변화된 후의 RASZ 신호의 상승 엣지로부터 지연 시간(DLY2) 후에 프리차지 신호(PREZ)를 하이 레벨로 변화시키며, 프리차지 동작을 시작한다[도 39의 (h)].
즉, 제2 동작 모드(공유 리플래시 모드) 중, 파셜 메모리 셀(C00)에 유지되어 있는 데이터를 파셜 메모리 셀 및 인접하는 공유 메모리 셀(C10)에 기록하기 때문에, RASZ 신호가 2회 출력되는 동안, 센스 앰프(SA)는 활성화되며, 비트선(BL, /BL)의 프리차지가 금지된다. 보다 상세하게는, 로우 어드레스 신호(X0)가 짝수일 때에 출력되는 리플래시 제어 신호(REFZ)에 동기하며, 센스 앰프(SA)에 래치된 데이터는 로우 어드레스 신호(X0)가 홀수로 변화된 후에 출력되는 리플래시 제어 신호(REFZ)에 대응하는 동작까지 유지된다.
도 40은 제7 실시예에 있어서의 통상 동작 모드시의 동작을 도시하고 있다.
통상 동작 모드 중에 의사 SRAM을 동작시키기 위해서 발행되는 커맨드(CMD)로서, 외부 단자를 통해 공급되는 판독 커맨드 및 기록 커맨드와 리플래시 커맨드 발생 회로(52)로부터의 리플래시 커맨드(REFZ 신호)가 있다.
예컨대, 최초의 커맨드(CMD)에 의해, 파셜 메모리 셀(C00)이 액세스되고, 다음의 커맨드(CMD)에 의해 공유 메모리 셀(C10)이 액세스된다. 워드선(SW0P, SW1)은 로우 어드레스 신호(RAD2)에 따라서 독립적으로 선택된다.
커맨드(CMD)가 판독 커맨드인 경우, 비트선(BL, /BL) 상에서 증폭된 데이터는 데이터 버스(DB)를 통해 외부로 출력된다. 커맨드(CMD)가 기록 커맨드인 경우, 외부 단자를 통해 공급된 데이터는 라이트 앰프(WA) 및 센스 앰프(SA)에서 증폭되어, 메모리 셀에 기록된다. 커맨드(CMD)가 리플래시 커맨드인 경우, 센스 앰프(SA)에서 증폭된 데이터는 메모리 셀에 재기록된다.
도 41은 제7 실시예에 있어서의 공유 리플래시 모드시의 동작을 도시하고 있다.
공유 리플래시 모드에서는, 우선 파셜 메모리 셀(C00)이 액세스되며, 파셜 메모리 셀(C00)에 유지되어 있는 데이터가 센스 앰프(SA)에 래치된다[도 41의 (a)]. 다음에, 센스 앰프(SA)를 활성화한 상태에서, 공유 메모리 셀(C10)이 액세스되며, 센스 앰프(SA)에 래치되며 있는 데이터(상보의 데이터)가 공유 메모리 셀(C10)에 기록된다[도 41의 (b)]. 이에 따라, 파셜 메모리 셀(C00) 및 공유 메모리 셀(C10)에는 서로 상보의 데이터가 유지된다. 그리고, 모든 파셜 영역(PA)에 대해서 상기 동작이 이루어진다.
도 42는 제7 실시예에 있어서의 파셜 리플래시 모드시 및 집중 리플래시 모드시의 동작을 도시하고 있다.
파셜 리플래시 모드 및 집중 리플래시 모드에서는 파셜 워드선(SW0P)과 공유 워드선(SW1)이 동시에 선택되고, 파셜 메모리 셀(C00)과 공유 메모리 셀(C10)에 유지되어 있는 상보의 데이터가 센스 앰프(SA)에서 동시에 증폭되며, 셀(C00, C10)에 재기록된다(트윈 셀 동작). 파셜 메모리 셀(C00)과 공유 메모리 셀(C10)에서 데이터를 유지함으로써, 리플래시 간격을 대폭 연장시킬 수 있다.
파셜 리플래시 모드에서는 리플래시 간격이 연장되는 만큼, 리플래시 동작 직전에 하나의 메모리 셀에 유지되어 있는 전하량은 통상 동작 모드시보다 작다. 이 때문에, 파셜 리플래시 모드로부터 통상 동작 모드로 직접 이행하면, 리플래시 동작부터 시간이 경과되고 있는 메모리 셀의 데이터를 판독할 수 없을 우려가 있다(데이터의 파괴). 이 때문에, 통상 동작 모드로 이행하기 전에, 집중 리플래시 모드에서, 모든 파셜 메모리 셀(C00)에 대하여 리플래시 동작을 실행한다. 집중 리플래시 모드는 파셜 메모리 셀(C00)에 데이터를 재기록할 수 있으면 되기 때문에, 리플래시 간격은 통상 동작 모드시의 리플래시 간격보다 짧아도 된다. 이 제7 실시예에서는, 도 32에 도시된 바와 같이, 리플래시 간격을 통상 동작 모드시의 리플래시 간격의 4 분의 1로 하고 있다. 집중 리플래시 모드시의 리플래시 간격은 통상 동작 모드시의 판독 동작 사이클(tRC)과 같게 하여도 좋다.
도 43은 제7 실시예의 의사 SRAM의 동작을 도시하고 있다. 도면 하측의 타이밍도는 도면 상측의 타이밍도의 이어짐을 도시하고 있다.
통상 동작 모드에서는 리플래시 제어 신호(REFZ)에 응답하여 1 라인의 서브워드선(SW)이 선택된다(싱글 셀 동작). CE 신호가 로우 레벨로 변화되어, 통상 동작 모드로부터 공유 리플래시 모드로 이행할 때, 처음에 파셜 워드선(SWP)을 선택 하기 위해서, 도 33에 도시된 리플래시 어드레스 카운터(54)의 리셋 회로(54a)는 모드 신호(MODE2)의 상승 엣지에 동기하여, 로우 어드레스 신호(RAD2)의 최하위 비트(X0)를 생성하는 카운터(54b)를 리셋한다.
모든 파셜 워드선(SWP)이 선택된 후, 동작 모드는 공유 리플래시 모드로부터 파셜 리플래시 모드로 이행한다. 파셜 리플래시 모드에서는 1 회의 리플래시 제어 신호(REFZ)로 인접하는 2 라인의 서브워드선(SW)을 선택하는 트윈 셀 동작(리플래시 동작)이 실행된다.
파셜 리플래시 모드 중에 CE 신호가 하이 레벨로 변화되면, 동작 모드는 집중 리플래시 모드로 이행한다. 집중 리플래시 모드에서는 짧은 리플래시 간격으로 트윈 셀 동작이 실행된다. 그리고, 모든 서브워드선(SW)에 대해서 트윈 셀 동작이 실행된 후, 동작 모드는 통상 동작 모드로 이행한다.
이상, 이 제7 실시예에서도 상기한 제3 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 제7 실시예에서는 동일한 파셜 영역(PA)의 파셜 워드선(SWP) 및 공유 워드선(SW)을 서로 인접하여 배선했다. 이 때문에, 워드선(SWP, SW)을 선택하는 워드 디코더(WDEC)의 회로 레이아웃을 간이하게 할 수 있다.
의사 SRAM을 동작시키는 칩 인에이블 신호(CE)에 따라서, 동작 모드를 통상 동작 모드 또는 파셜 모드로 이행했다. 이 때문에, 간이한 제어로 의사 SRAM의 동작 모드를 이행할 수 있다. 이 결과, 의사 SRAM을 탑재하는 시스템의 제어 회로를 간이하게 구성할 수 있다.
도 44는 본 발명의 반도체 메모리의 제8 실시예를 도시하고 있다. 이 제8 실 시예는 청구항 9 및 청구항 10에 대응하고 있다. 제1 및 제7 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 관한 상세한 설명을 생략한다.
이 제8 실시예에서는 제7 실시예의 동작 모드 제어 회로(48), 리플래시 타이머(50), 리플래시 커맨드 발생 회로(52), 리플래시 어드레스 카운터(54), 코어 제어 회로(56) 및 메모리 코어(58) 대신에, 동작 모드 제어 회로(66), 리플래시 타이머(68), 리플래시 커맨드 발생 회로(52A), 리플래시 어드레스 카운터(70), 코어 제어 회로(56A) 및 메모리 코어(58A)가 형성되어 있다. 그 밖의 구성은 제7 실시예와 거의 동일하다. 동작 모드 제어 회로(66), 리플래시 타이머(68), 리플래시 어드레스 카운터(70) 및 코어 제어 회로(56A)는 동작 제어 회로로서 동작한다.
센스 앰프 제어 회로(62A) 및 프리차지 제어 회로(64A)는 멀티플렉서(26)로부터 출력되는 로우 어드레스 신호(RAD)의 하위 2 비트(X1, X0)를 수신하고 있다.
도 45는 도 44에 도시된 동작 모드 제어 회로(66)를 상세히 도시하고 있다.
동작 모드 제어 회로(66)는 카운터(66a) 및 모드 신호 생성 회로(66b)를 갖고 있다. 카운터(66a)는 리플래시 제어 신호(REFZ)의 상승 엣지에 동기하여 카운트 동작하여, 16 회째의 카운트시에 카운터 신호(CNT16)를 출력하고, 64 회째의 카운트시에 카운터 신호(CNT64)를 출력한다.
도 46은 도 45에 도시된 동작 모드 제어 회로(66)의 동작을 도시하고 있다.
이 제8 실시예에서는 공유 리플래시 모드 중에 리플래시 제어 신호(REFZ)가 4 회 연속하여 출력된다. 또한, 파셜 리플래시 모드 및 집중 리플래시 모드 중에 후술하는 1 라인의 파셜 워드선(SWP)에 접속되어 있는 파셜 메모리 셀(C00)과, 3 라인의 공유 워드선(SW)에 각각 접속되어 있는 공유 메모리 셀(C10, C20, C30)이 동시에 리플래시된다(쿼드 셀 동작). 이 때문에, 집중 리플래시 모드 중에 16 회의 리플래시 제어 신호(REFZ)가 출력됨으로써, 모든 유지 데이터가 리플래시된다.
도 47은 도 44에 도시된 리플래시 타이머(68)를 상세히 도시하고 있다.
리플래시 타이머(68)의 분주기(50b, 50c, 68a, 50e)는 OSC0 신호의 주파수를 각각 8 분의 1, 16 분의 1, 64 분의 1 및 2 분의 1로 변환한다.
도 48은 리플래시 타이머(68) 및 리플래시 커맨드 발생 회로(52A)의 동작을 도시하고 있다.
리플래시 타이머(68)는 모드 신호(MODE1, MODE2, MODE3, MODE4)가 각각 하이 레벨일 때, 발진 신호(OSC1, OSC2, OSC3, OSC4)를 리플래시 요구 신호(TREF)로서 출력한다. 리플래시 커맨드 발생 회로(52A)는 모드 신호(MODE1, MODE3, MODE4)가 각각 하이 레벨일 때, 리플래시 요구 신호(TREF)를 리플래시 제어 신호(REFZ)로서 출력한다. 리플래시 커맨드 발생 회로(52A)는 모드 신호(MODE2)가 하이 레벨일 때, 리플래시 요구 신호(TREF)에 동기하여 리플래시 제어 신호(REFZ)를 4 회 출력한다.
도 49는 도 44에 도시된 리플래시 어드레스 카운터(70)를 상세히 도시하고 있다.
리플래시 어드레스 카운터(70)는 리셋 회로(54a), 카운터(70a, 70b) 및 카운터(70a, 70b)를 제어하는 논리 게이트를 갖고 있다. 카운터(70a)는 리플래시 제어 신호(REFZ)에 동기하여 카운트 동작하여, 리플래시 어드레스 신호(REFAD)의 하위 2 비트(R1, R0)를 생성한다. 카운터(70a)는 모드 신호(MODE3, MODE4)가 하이 레벨일 때 및 모드 신호(MODE2)의 상승 엣지에 동기하여 리셋된다.
카운터(70b)는 모드 신호(MODE3, MODE4)가 하이 레벨일 때, 리플래시 제어 신호(REFZ)에 동기하여 카운트 동작하며, 리플래시 어드레스 신호(REFAD)의 상위 4 비트(R5-2)를 갱신한다. 카운터(70b)는 모드 신호(MODE1, MODE2)가 하이 레벨일 때[단, 모드 신호(MODE2)의 상승 엣지 후의 소정 기간을 제외함], 카운터(70a)로부터 출력되는 어드레스 신호(R1)에 동기하여 카운트 동작하여, 비트(R5-2)를 갱신한다.
도 50은 도 49에 도시된 리플래시 어드레스 카운터(70)의 동작을 도시하고 있다.
리플래시 어드레스 카운터(70)는 모드 신호(MODE1, MODE2)가 하이 레벨일 때, 리플래시 제어 신호(REFZ)에 동기하여 6 비트의 리플래시 어드레스 신호(R5-0)를 순차 카운트업한다. 또한, 리플래시 어드레스 카운터(70)는 모드 신호(MODE3, MODE4)가 하이 레벨일 때, 리플래시 제어 신호(REFZ)에 동기하여 4 비트의 리플래시 어드레스 신호(R5-2)를 순차 카운트업한다. 이 때, 리플래시 어드레스 신호(R1, R0)는 로우 레벨로 고정된다.
도 51은 도 44에 도시된 메모리 코어(58A)의 주요부를 상세히 도시하고 있다.
메모리 코어(58A)의 워드 디코더(WDEC)는 1/4 워드 디코더(72)와, 메인 워드선(MW)(MW0, MW1, …)에 각각 대응하는 복수의 서브워드 디코더(58b)를 갖고 있다. 1/4 워드 디코더(72)는 모드 신호(MODE3, MODE4)가 로우 레벨일 때에, 로우 어드레스 신호(RAD2)의 하위 2 비트(X1, X0) 및 그 반전 비트(/X1, /X0)에 따라서 디코드 신호(X11, X10, X01, X00) 중 어느 하나를 출력한다. 1/4 워드 디코더(72)는 모드 신호(MODE3, MODE4) 중 어느 하나가 하이 레벨일 때에, 디코드 신호(X11, X10, X01, X00)를 전부 하이 레벨로 변화한다.
이 제8 실시예에서는 인접하는 4 개의 서브워드선(예컨대, SW0P, SW1, SW2, SW3)에 접속되어 있는 메모리 셀(C00, C10, C20, C30, …)에 의해 파셜 영역(PA)이 형성되어 있다. 예컨대, 서브워드선(SW0P)은 파셜 모드시에 데이터가 유지되는 파셜 메모리 셀(C00)에 접속된 파셜 워드선이다. 서브워드선(SW1, SW2, SW3)은 파셜 모드시에 데이터가 유지되지 않는 공유 메모리 셀(C10, C20, C30)에 접속된 공유 워드선이다.
파셜 메모리 셀(C00) 및 공유 메모리 셀(C20)은 비트선(BL0)에 접속되고, 공유 메모리 셀(C10, C30)은 비트선(/BL0)에 접속되어 있다. 파셜 워드선(SW0P) 및 공유 워드선(SW1, SW2, SW3)은 파셜 모드 중에 서로 동기하여 선택되며, 4 개의 메모리 셀이 동시에 액세스된다(쿼드 셀 동작). 그리고, 통상 동작 모드 중에 파셜 메모리 셀(C00)에 유지되어 있는 데이터는 파셜 모드 중, 4 개의 메모리 셀(C00, C10, C20, C30)에 의해 유지된다.
이 제8 실시예에서는 메모리 코어(58A)에 형성된 메모리 셀(MC)의 4 분의 1이 파셜 메모리 셀이다. 즉, 의사 SRAM의 기억 용량의 4 분의 1의 데이터가 파셜 모드 중에 유지된다.
도 52는 도 51에 도시된 1/4 워드 디코더(72)를 상세히 도시하고 있다.
1/4 워드 디코더(72)는 디코드 신호(X11, X10, X01, X00)를 생성하기 위해서 로우 어드레스 신호(X0, /X0, X1, /X1)를 디코드하는 디코더(72a)와, 모드 신호(MODE3 또는 MODE4)가 하이 레벨일 때에 로우 어드레스 신호(X0, /X0, X1, /X1)를 마스크하여 디코더(72a)에 하이 레벨을 출력하는 마스크 회로(72b)를 갖고 있다.
도 53은 도 44에 도시된 센스 앰프 제어 회로(62A) 및 프리차지 제어 회로(64A)의 동작을 도시하고 있다. 모드 신호(MODE2)가 로우 레벨일 때의 동작 및 모드 신호(MODE2)가 하이 레벨로 변화되었을 때의 동작은 제7 실시예(도 39)와 동일하다.
센스 앰프 제어 회로(62A)는 모드 신호(MODE2)가 하이 레벨일 때에(제2 동작 모드일 때), 로우 어드레스 신호(X1, X0)가 함께 하이 레벨로 변화된 후의 RASZ 신호의 상승 엣지로부터 지연 시간(DLY2) 후에 센스 앰프 활성화 신호(PSA, NSA)를 변화시키며, 센스 앰프(SA)를 비활성화시킨다[도 53의 (a)]. 프리차지 제어 회로(64A)는 모드 신호(MODE2)가 하이 레벨일 때에, 로우 어드레스 신호(X1, X0)가 모두 하이 레벨로 변화된 후의 RASZ 신호의 상승 엣지로부터 지연 시간(DLY2) 후에 프리차지 신호(PREZ)를 하이 레벨로 변화시키며, 프리차지 동작을 시작한다[도 53의 (b)].
즉, 제2 동작 모드(공유 리플래시 모드) 중, 파셜 메모리 셀(C00)에 유지되어 있는 데이터를 파셜 메모리 셀 및 인접하는 공유 메모리 셀(C10, C20, C30)에 기록하기 때문에, RASZ 신호가 4 회 출력되는 동안, 센스 앰프(SA)는 활성화되어, 비트선(BL, /BL)의 프리차지가 금지된다.
도 54는 제8 실시예에 있어서의 통상 동작 모드시의 동작을 도시하고 있다.
통상 동작 모드에서는, 제7 실시예(도 40)와 마찬가지로, 워드선(SW0P, SW1, SW2, SW3)은 로우 어드레스 신호(RAD2)에 따라서 독립적으로 선택된다. 그리고, 외부로부터의 판독 커맨드 또는 기록 커맨드에 응답하여, 판독 동작 또는 기록 동작이 실행된다. 의사 SRAM의 내부에서 발생하는 리플래시 커맨드에 응답하여 리플래시 동작이 실행된다.
도 55는 제8 실시예에 있어서의 공유 리플래시 모드시의 동작을 도시하고 있다.
공유 리플래시 모드에서는, 우선 파셜 메모리 셀(C00)에 유지되어 있는 데이터가 센스 앰프(SA)에 래치된다[도 55의 (a)]. 다음에, 센스 앰프(SA)를 활성화한 상태에서, 공유 메모리 셀(C10, C20, C30)이 순차 액세스되며, 센스 앰프(SA)에 래치되며 있는 데이터(상보의 데이터)가 이들 메모리 셀(C10, C20, C30)에 기록된다[도 55의 (b), 도 55의 (c), 도 55의 (d)]. 이에 따라, 파셜 메모리 셀(C00) 및 공유 메모리 셀(C10, C20, C30)에는 서로 상보의 데이터가 유지된다. 상기 동작은 모든 파셜 영역(PA)에 관해서 이루어진다.
도 56은 제8 실시예에 있어서의 파셜 리플래시 모드시 및 집중 리플래시 모드시의 동작을 도시하고 있다.
파셜 리플래시 모드 및 집중 리플래시 모드에서는, 파셜 워드선(SW0P)과 공 유 워드선(SW1, SW2, SW3)이 동시에 선택되고, 파셜 메모리 셀(C00)과 공유 메모리 셀(C10, C20, C30)에 유지되어 있는 상보의 데이터가 센스 앰프(SA)에서 동시에 증폭되며, 셀(C00, C10, C20, C30)에 재기록된다(쿼드 셀 동작). 파셜 메모리 셀(C00)과 공유 메모리 셀(C10, C20, C30)에서 데이터를 유지함으로써, 리플래시 간격을 제7 실시예보다 더욱 연장시킬 수 있다.
집중 리플래시 모드는 제7 실시예와 마찬가지로, 파셜 모드로부터 통상 동작 모드로 이행했을 때에, 파셜 메모리 셀(C00)에 유지되어 있는 데이터가 소실되지 않기 위해서 필요한 동작이다.
이상, 이 제8 실시예에서도 상기한 제3 실시예 및 제7 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 제8 실시예에서는 하나의 파셜 메모리 셀(C00)에 유지되어 있는 데이터를 파셜 모드 중에 파셜 메모리 셀(C00) 및 공유 메모리 셀(C10, C20, C30)에서 유지하기 때문에, 데이터를 유지할 수 있는 유지 시간을 더욱 길게 할 수 있다. 이 때문에, 리플래시 동작의 빈도를 더욱 감소시킬 수 있어, 파셜 모드 중의 소비 전력을 대폭 삭감할 수 있다.
한편, 상기한 실시예에서는 본 발명을 의사 SRAM에 적용한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 본 발명을 셀프 리플래시 기능을 갖는 DRAM에 적용하더라도 좋다.
상기한 실시예에서는 커맨드 신호로서 CE 신호, /WE 신호 및 /OE 신호를 사용한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, DRAM과 마찬가지로, 로우 어드레스 스트로브 신호(/RAS) 및 칼럼 어드레스 스트로브 신호(/CAS)를 커맨드 신호에 사용하더라도 좋다.
상기한 실시예에서는 칩 인에이블 신호(CE)가 로우 레벨일 때에, 동작 모드를 파셜 모드로 한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 2 개의 칩 인에이블 신호(/CE1, CE2)를 외부 단자를 통해 수신하며, /CE1 신호가 로우 레벨 또 CE2 신호가 하이 레벨일 때, 통상의 판독 동작 및 기록 동작을 실행 가능하게 하고, CE2 신호가 로우 레벨일 때에 동작 모드를 파셜 모드로 하더라도 좋다.
상기한 제1 실시예 내지 제5 실시예에서는 센스 앰프(SA)가 1 라인의 비트선(BL)에 각각 접속되는 아키텍쳐의 메모리 코어에 본 발명을 적용한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 제1 실시예 내지 제5 실시예에 도시한 메모리 코어를 제6 실시예에 도시한 것과 같은 상보의 비트선(BL, /BL)을 갖는 메모리 코어로 대체하더라도 좋다.
상기한 제1 실시예 내지 제5 실시예에서는 모드 레지스터(14)에 소정치를 설정함으로써, 저소비 전력 모드를 하이 레벨의 모드 신호(PAMDZ)가 출력되는 파셜 모드로 설정한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 모드 레지스터를 퓨즈를 갖는 퓨즈 회로로 구성하여, 제조 공정에서 퓨즈가 용단된 경우, 모드 신호(PAMDZ)가 출력되는 파셜 모드로 설정되는 사양으로 하여도 좋다. 또는, 퓨즈 회로의 출력을 모드 레지스터에 입력하여, 의사 SRAM의 전원 상승시에, 퓨즈의 용단 상태에 따라서 모드 레지스터를 설정하더라도 좋다. 또한, 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 칩 상에 형성되는 도전막의 전압치에 따라서, 모드 신호(PAMDZ)의 출력 레벨을 설정하더라도 좋다.
상기한 제3 실시예(도 18) 및 제4 실시예(도 21)에서는 집중 리플래시 동작을 모든 파셜 영역(PA)의 메모리 셀(MC)에 대해서 실행한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 집중 리플래시 동작을 전회의 리플래시 동작으로부터 소정 기간 경과하고 있는 메모리 셀(MC)만 실행하더라도 좋다. 여기서, 소정 기간은, 예컨대 하나의 메모리 셀에 대한 리플래시 간격에 상당하는 시간이다. 이 경우, 집중 리플래시하여야 할 파셜 영역(PA)을 약 절반으로 저감할 수 있기 때문에, 집중 리플래시 동작에 필요한 기간을 단축할 수 있다. 또한, 리플래시 동작의 횟수가 저감하기 때문에, 소비 전력을 삭감할 수 있다.
상기한 제5 실시예에서는, 스위치 회로(44)를 nMOS 트랜지스터로 형성한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 도 57에 도시된 바와 같이, 스위치 회로(44)를 CMOS 전달 게이트에 의해 구성하더라도 좋다. 이 경우, 비트선(BL)의 저항치를 감소시킬 수 있고, 리플래시 동작, 판독 동작 및 기록 동작을 고속으로 실행할 수 있다.
상기한 제5 실시예에서는 비트선(BL)을 2 등분하여 파셜 영역(PA)을 형성한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 비트선(BL)을 4 등분하여 파셜 영역(PA)을 형성함으로써, 리플래시 간격을 4 배로 할 수 있고, 파셜 모드 중의 소비 전력을 더욱 삭감할 수 있다.
상기한 제6 실시예에서는 워드선(WLP)을 파셜 모드 중에 계속해서 선택한 예 에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 제2 실시예와 같은 방식으로, 워드선(WLP)을 파셜 모드의 시작시와 종료시에만 선택하더라도 좋다. 특히, 워드선에 승압 전압을 공급하는 경우, 파셜 모드 중의 승압 회로의 동작 빈도를 감소시킬 수 있기 때문에, 소비 전력을 더욱 삭감할 수 있다.
상기한 제7 실시예(도 41)에서는 공유 리플래시 모드시에, 파셜 워드선(SW0P) 및 공유 워드선(SW1)을 순차적으로 선택한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 도 58에 도시된 바와 같이, 파셜 워드선(SW0P)을 계속해서 선택하고, 공유 워드선(SW1)과 함께 비선택으로 하여도 좋다. 이 경우, 워드선을 비선택으로 하기 위한 리셋 회로의 동작을 1 회로 끝낼 수 있으며, 소비 전력을 저감할 수 있다. 도 58에 도시된 동작은 제8 실시예(도 55)에도 적용할 수 있다.
상기한 제8 실시예(도 56)에서는 파셜 리플래시 모드 중 및 집중 리플래시 모드 중에 파셜 워드선(SW0P)과 공유 워드선(SW1, SW2, SW3)을 동시에 선택한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 도 59에 도시된 바와 같이, 워드선(SW0P, SW1, SW2, SW3)의 선택 시작 타이밍을 순차 바꿈으로써, 전원 노이즈를 억제할 수 있다. 특히, 도 59에 도시된 타이밍 사양을 워드선에 승압 전압을 공급하는 의사 SRAM에 적용한 경우, 소비 전류를 분산할 수 있기 때문에, 승압 회로의 능력을 작게 할 수 있다. 이 결과, 소비 전력을 더욱 삭감할 수 있고, 승압 회로의 동작에 따라 발생하는 전원 노이즈를 작게 할 수 있다.
이상의 실시예에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1) 복수의 메모리 셀과;
상기 메모리 셀에 접속되어 있는 비트선과;
상기 비트선에 접속되어 있는 센스 앰프와;
상기 비트선에 접속되어 있는 상기 메모리 셀 중 하나에 의해 구성되는 파셜 영역과;
판독 동작 및 기록 동작을 실행하는 통상 동작 모드 중에 어드레스 신호에 따라서 선택되는 상기 메모리 셀을 동작시키고, 상기 파셜 영역의 상기 메모리 셀만의 데이터를 유지하는 저소비 전력 모드 중에 상기 파셜 영역의 상기 메모리 셀에 유지되어 있는 데이터를 상기 센스 앰프에 계속해서 래치하는 동작 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 2) 부기 1에 기재된 반도체 메모리에 있어서,
상기 메모리 셀에 각각 접속되며, 상기 어드레스 신호에 따라서 선택되는 복수의 워드선을 구비하고,
상기 동작 제어 회로는,
상기 통상 동작 모드 중에 상기 어드레스 신호에 따라서 상기 워드선 중 어느 하나를 선택하고, 상기 저소비 전력 모드 중에 상기 워드선 중 상기 파셜 영역의 상기 메모리 셀에 접속되어 있는 파셜 워드선을 선택 가능하게 하고, 다른 워드선의 선택을 금지하는 워드선 제어 회로와,
상기 저소비 전력 모드 중에 상기 센스 앰프를 계속해서 활성화하는 센스 앰 프 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 3) 부기 2에 기재된 반도체 메모리에 있어서,
상기 워드선 제어 회로는 상기 저소비 전력 모드 중에 상기 파셜 워드선을 계속해서 선택하는 것을 특징으로 하는 반도체 메모리.
(부기 4) 부기 3에 기재된 반도체 메모리에 있어서,
상기 워드선에 승압 전압을 공급하는 승압 회로를 구비하고,
상기 승압 회로는 상기 저소비 전력 모드의 시작시에, 상기 센스 앰프가 데이터를 래치한 후, 승압 동작을 정지하는 것을 특징으로 하는 반도체 메모리.(저소비)
(부기 5) 부기 4에 기재된 반도체 메모리에 있어서,
상기 승압 회로는 상기 저소비 전력 모드로부터 상기 통상 동작 모드로 되돌아갈 때에, 상기 파셜 워드선에 상기 승압 전압을 공급하기 위해서 승압 동작을 다시 개시하는 것을 특징으로 하는 반도체 메모리.
(부기 6) 부기 2에 기재된 반도체 메모리에 있어서,
상기 워드선 제어 회로는 상기 통상 동작 모드로부터 상기 저소비 전력 모드로 이행할 때에, 상기 센스 앰프에 데이터를 래치시키기 위해서 상기 파셜 워드선을 소정 기간 선택하는 것을 특징으로 하는 반도체 메모리.
(부기 7) 부기 2에 기재된 반도체 메모리에 있어서,
상기 워드선 제어 회로는 상기 저소비 전력 모드로부터 상기 통상 동작 모드로 되돌아갈 때에, 상기 센스 앰프에 래치되며 있는 데이터를 상기 파셜 영역의 상 기 메모리 셀에 기록하기 위해서 상기 파셜 워드선을 소정 기간 선택하는 것을 특징으로 하는 반도체 메모리.
(부기 8) 부기 1에 기재된 반도체 메모리에 있어서,
칩 인에이블 신호를 수신하는 칩 인에이블 단자를 구비하고,
반도체 메모리는 상기 칩 인에이블 신호가 활성화되었을 때에 상기 통상 동작 모드로 이행하고, 상기 칩 인에이블 신호가 비활성화되었을 때에 상기 저소비 전력 모드로 이행하는 것을 특징으로 하는 반도체 메모리.
(부기 9) 부기 8에 기재된 반도체 메모리에 있어서,
상기 파셜 워드선은 상기 칩 인에이블 신호의 비활성화에 동기하여 선택되고, 상기 칩 인에이블 신호의 활성화에 동기하여 비선택되는 것을 특징으로 하는 반도체 메모리.
(부기 10) 부기 2에 기재된 반도체 메모리에 있어서,
상기 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력하는 리플래시 제어 회로를 구비하고,
상기 워드선 제어 회로는 상기 저소비 전력 모드시에, 상기 리플래시 제어 신호에 응답하여 상기 워드선을 선택하는 것을 금지하는 마스크 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 11) 복수의 메모리 셀과;
상기 메모리 셀에 접속되어 있는 비트선과;
상기 비트선에 접속되어 있는 센스 앰프와;
상기 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력하는 리플래시 제어 회로와;
상기 메모리 셀에 대한 판독 동작, 기록 동작 및 리플래시 동작을 실행하는 동작 제어 회로와;
상기 비트선에 접속되어 있는 상기 메모리 셀의 소정수에 의해 각각 구성되는 복수의 파셜 영역을 구비하고,
상기 각 파셜 영역은 상기 비트선에 접속되어 있는 상기 메모리 셀 중 하나의 제1 메모리 셀과 적어도 하나의 제2 메모리 셀을 포함하며,
상기 동작 제어 회로는 저소비 전력 모드의 시작시에, 상기 제1 메모리 셀에 유지되어 있는 데이터를 상기 센스 앰프에서 증폭하여, 상기 제1 및 제2 메모리 셀에 기록하는 리플래시 동작을 실행하고, 이 후 상기 저소비 전력 모드 중에 상기 리플래시 제어 신호에 응답하여 상기 제1 및 제2 메모리 셀을 동시에 리플래시하는 것을 특징으로 하는 반도체 메모리.
(부기 12) 부기 11에 기재된 반도체 메모리에 있어서,
상기 각 파셜 영역에 있어서, 상기 제1 메모리 셀에 접속되어 있는 제1 워드선과 상기 제2 메모리 셀에 접속되어 있는 제2 워드선을 구비하고,
상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 상기 각 파셜 영역의 최초의 리플래시 동작시에, 상기 제1 워드선의 선택을 상기 제2 워드선의 선택보다 빠르게 시작하는 워드선 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 13) 부기 12에 기재된 반도체 메모리에 있어서,
상기 워드선 제어 회로는 상기 저소비 전력 모드에 있어서의 상기 각 파셜 영역의 2 회째 이후의 리플래시 동작시에, 상기 제1 및 제2 워드선을 동시에 선택하는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리.
(부기 14) 부기 12에 기재된 반도체 메모리에 있어서,
상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 상기 각 파셜 영역의 최초의 리플래시 동작시에, 상기 센스 앰프를 활성화하는 센스 앰프 활성화 신호를 상기 제1 워드선이 선택되고 나서 상기 제2 워드선이 선택될 때까지 출력하는 센스 앰프 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 15) 부기 14에 기재된 반도체 메모리에 있어서,
상기 센스 앰프 제어 회로는 상기 저소비 전력 모드에 있어서의 상기 각 파셜 영역의 2 회째 이후의 리플래시 동작시에, 상기 센스 앰프 활성화 신호를 상기 제1 및 제2 워드선의 선택이 시작된 후에 출력하는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리.
(부기 16) 부기 11에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 저소비 전력 모드에 있어서의 상기 각 파셜 영역의 최초의 리플래시 동작시에, 상기 리플래시 제어 신호를 통상 동작 모드시와 동일한 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 17) 부기 16에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 저소비 전력 모드에 있어서의 상기 각 파셜 영역의 2 회째 이후의 리플래시 동작시에, 상기 리플래시 제어 신호를 통상 동작 모드시보다 긴 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 18) 부기 11에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 저소비 전력 모드로부터 상기 통상 동작 모드로 이행할 때에, 상기 리플래시 제어 신호를 통상 동작 모드시와 동일한 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 19) 부기 18에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 저소비 전력 모드로부터 상기 통상 동작 모드로 이행할 때에, 전회의 리플래시 동작으로부터 소정 시간이 경과한 상기 메모리 셀에만 리플래시 동작을 실행하는 것을 특징으로 하는 반도체 메모리.
(부기 20) 부기 19에 기재된 반도체 메모리에 있어서,
상기 소정 시간은 통상 동작 모드시에 있어서의 하나의 상기 메모리 셀의 리플래시 간격인 것을 특징으로 하는 반도체 메모리.
(부기 21) 부기 11에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 저소비 전력 모드로부터 상기 통상 동작 모드로 이행할 때에, 집중 리플래시 동작을 실행하기 위해서 상기 리플래시 제어 신호를 통상 동작 모드시보다 짧은 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 22) 부기 21에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 저소비 전력 모드로부터 상기 통상 동작 모 드로 이행할 때에, 전회의 리플래시 동작으로부터 소정 시간 경과한 메모리 셀에만 리플래시 동작을 실행하는 것을 특징으로 하는 반도체 메모리.
(부기 23) 부기 22에 기재된 반도체 메모리에 있어서,
상기 소정 시간은 통상 동작시에 있어서의 하나의 상기 메모리 셀의 리플래시 간격인 것을 특징으로 하는 반도체 메모리.
(부기 24) 복수의 메모리 셀과;
상기 메모리 셀에 접속되어 있는 비트선과;
상기 비트선에 접속되어 있는 센스 앰프와;
상기 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력하는 리플래시 제어 회로와;
상기 비트선을 제1 및 제2 비트선으로 분할하는 스위치 회로와;
상기 스위치 회로의 상기 센스 앰프 측에 위치하는 상기 제1 비트선에 접속되어 있는 상기 메모리 셀로 구성되는 파셜 영역과;
상기 스위치 회로를 통상 동작 모드시에 온으로 하고, 저소비 전력 모드시에 오프로 하는 스위치 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 25) 부기 24에 기재된 반도체 메모리에 있어서,
상기 메모리 셀에 각각 접속되어, 어드레스 신호에 따라서 선택되는 복수의 워드선과,
상기 통상 동작 모드 중에 상기 어드레스 신호에 따라서 상기 워드선 중 어느 하나를 선택하고, 상기 저소비 전력 모드 중에 상기 워드선 중 상기 파셜 영역 의 상기 메모리 셀에 접속되어 있는 파셜 워드선을 선택 가능하게 하며, 다른 워드선의 선택을 금지하는 워드선 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 26) 부기 25에 기재된 반도체 메모리에 있어서,
상기 워드선 제어 회로는 상기 저소비 전력 모드 중에 상기 워드선 중 상기 파셜 영역의 상기 메모리 셀에 접속되어 있는 워드선을 순차적으로 선택하는 것을 특징으로 하는 반도체 메모리.
(부기 27) 부기 24에 기재된 반도체 메모리에 있어서,
상기 스위치 회로는 nMOS 트랜지스터에 의해 구성되어 있고,
상기 nMOS 트랜지스터의 게이트는 통상 동작 모드시에 하이 레벨 전압을 수신하여 온으로 되고, 상기 저소비 전력 모드시에 로우 레벨 전압을 수신하여 오프로 되는 것을 특징으로 하는 반도체 메모리.
(부기 28) 부기 25에 기재된 반도체 메모리에 있어서,
상기 하이 레벨 전압은 전원 전압보다 높은 승압 전압인 것을 특징으로 하는 반도체 메모리.
(부기 29) 부기 24에 기재된 반도체 메모리에 있어서,
상기 스위치 회로는 CMOS 전달 게이트에 의해 구성되어 있는 것을 특징으로 하는 반도체 메모리.
(부기 30) 제1 메모리 셀 및 제2 메모리 셀과;
상기 제1 및 제2 메모리 셀에 각각 접속되어 있는 상보의 비트선과;
상기 상보의 비트선에 접속되어 있는 센스 앰프와;
상기 제1 및 제2 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력하는 리플래시 제어 회로와;
상기 제1 및 제2 메모리 셀에 대한 판독 동작, 기록 동작 및 리플래시 동작을 실행하는 동작 제어 회로를 구비하고,
상기 동작 제어 회로는 판독 동작 및 기록 동작을 실행하는 통상 동작 모드 중에 어드레스 신호에 따라서 선택되는 상기 제1 및 제2 메모리 셀 중 어느 하나를 동작시키고, 저소비 전력 모드의 시작시에, 상기 제1 메모리 셀에 유지되어 있는 데이터를 상기 센스 앰프에서 증폭하여 상기 제1 및 제2 메모리 셀에 기록하는 리플래시 동작을 실행하며, 이 후 상기 리플래시 제어 신호에 응답하여 상기 제1 및 제2 메모리 셀을 동시에 리플래시하는 것을 특징으로 하는 반도체 메모리.
(부기 31) 부기 30에 기재된 반도체 메모리에 있어서,
상기 제1 메모리 셀에 접속되어 있는 제1 워드선과 상기 제2 메모리 셀에 접속되어 있는 제2 워드선을 구비하고,
상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 최초의 리플래시 동작시에, 상기 제1 워드선의 선택을 상기 제2 워드선의 선택보다 빠르게 개시하는 것을 특징으로 하는 반도체 메모리.
(부기 32) 부기 31에 기재된 반도체 메모리에 있어서,
상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 최초의 리플래시 동작시에, 상기 제1 워드선의 선택 기간과 상기 제2 워드선의 선택 기간을 서로 중 복시키지 않고, 상기 센스 앰프를 상기 제1 및 제2 워드선의 선택 기간에 걸쳐 동작시키는 것을 특징으로 하는 반도체 메모리.
(부기 33) 부기 31에 기재된 반도체 메모리에 있어서,
상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 최초의 리플래시 동작시에, 상기 제1 워드선의 선택 기간과 상기 제2 워드선의 선택 기간을 서로 중복시키며, 상기 센스 앰프를 상기 제1 및 제2 워드선의 선택 기간에 걸쳐 동작시키는 것을 특징으로 하는 반도체 메모리.
(부기 34) 부기 31에 기재된 반도체 메모리에 있어서,
상기 제1 및 제2 워드선은 서로 인접하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 35) 부기 30에 기재된 반도체 메모리에 있어서,
상기 제1 메모리 셀에 접속되어 있는 제1 워드선과 상기 제2 메모리 셀에 접속되어 있는 제2 워드선을 구비하고,
상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 2 회째 이후의 리플래시 동작시에, 상기 제1 및 제2 워드선을 동시에 선택하는 워드선 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 36) 부기 35에 기재된 반도체 메모리에 있어서,
상기 제1 및 제2 워드선은 서로 인접하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 37) 부기 30에 기재의 반도체 메모리에 있어서,
상기 제1 및 제2 메모리 셀은 데이터를 전하로서 축적하는 용량과, 상기 용량을 상기 제1 및 제2 비트선에 각각 접속하는 전송 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리.
(부기 38) 부기 30에 기재된 반도체 메모리에 있어서,
상기 동작 제어 회로는 상기 통상 동작 모드 중에 상기 리플래시 제어 신호에 응답하여 상기 어드레스 신호에 따라서 선택되는 상기 제1 및 제2 메모리 셀 중 어느 하나를 리플래시하고, 상기 저소비 전력 모드 중에 1 회의 상기 센스 앰프의 동작에 대응하여 상기 제1 및 제2 메모리 셀의 양방을 리플래시하는 것을 특징으로 하는 반도체 메모리.
(부기 39) 부기 30에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 통상 동작 모드 중에 상기 리플래시 제어 신호를 제1 간격으로 출력하고, 상기 저소비 전력 모드에 있어서의 2 회째 이후의 리플래시 동작시에, 상기 리플래시 제어 신호를 상기 제1 간격보다 긴 제2 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 40) 부기 30에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 저소비 전력 모드로부터 상기 통상 동작 모드로 이행할 때에, 상기 리플래시 제어 신호를 상기 제1 간격보다 짧은 제3 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 41) 부기 30에 기재된 반도체 메모리에 있어서,
제1 커맨드 및 제2 커맨드를 수신하는 커맨드 단자를 구비하고,
상기 통상 동작 모드 중에 상기 커맨드 단자에서 상기 제1 커맨드를 수신했을 때에 상기 저소비 전력 모드로 이행하고, 상기 저소비 전력 모드 중에 상기 커맨드 단자에서 상기 제2 커맨드를 수신했을 때에 상기 통상 동작 모드로 이행하는 것을 특징으로 하는 반도체 메모리.
(부기 42) 제1 메모리 셀 및 복수의 제2 메모리 셀과;
상기 제1 및 제2 메모리 셀에 접속되어 있는 상보의 비트선과;
상기 상보의 비트선에 접속되어 있는 센스 앰프와;
상기 제1 및 제2 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력하는 리플래시 제어 회로와;
상기 제1 및 제2 메모리 셀에 대한 판독 동작, 기록 동작 및 리플래시 동작을 실행하는 동작 제어 회로를 구비하고;
상기 동작 제어 회로는 판독 동작 및 기록 동작을 실행하는 통상 동작 모드 중에 어드레스 신호에 따라서 선택되는 상기 제1 및 제2 메모리 셀 중 어느 하나를 동작시키고, 저소비 전력 모드의 시작시에, 상기 제1 메모리 셀에 유지되고 있는 데이터를 상기 센스 앰프에서 증폭하여 상기 제1 및 제2 메모리 셀에 기록하는 리플래시 동작을 실행하고, 이 후 상기 리플래시 제어 신호에 응답하여 상기 제1 및 제2 메모리 셀을 동시에 리플래시하는 것을 특징으로 하는 반도체 메모리.
(부기 43) 부기 42에 기재된 반도체 메모리에 있어서,
상기 제2 메모리 셀 중 적어도 하나는 상기 제1 메모리 셀이 접속되어 있는 제1 비트선에 접속되고,
상기 제2 메모리 셀의 나머지 중 적어도 2 개는 상기 제2 비트선에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
(부기 44) 부기 42에 기재된 반도체 메모리에 있어서,
상기 제1 메모리 셀에 접속되어 있는 제1 워드선과 상기 제2 메모리 셀에 각각 접속되어 있는 제2 워드선을 구비하고,
상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 최초의 리플래시 동작시에, 상기 제1 워드선의 선택을 상기 제2 워드선의 선택보다 빠르게 개시하는 것을 특징으로 하는 반도체 메모리.
(부기 45) 부기 44에 기재된 반도체 메모리에 있어서,
상기 동작 제어 회로는 제1 워드선을 선택한 후, 상기 제2 워드선을 순차적으로 선택하는 것을 특징으로 하는 반도체 메모리.
(부기 46) 부기 42에 기재된 반도체 메모리에 있어서,
상기 제1 메모리 셀에 접속되어 있는 제1 워드선과 상기 제2 메모리 셀에 각각 접속되어 있는 제2 워드선을 구비하고,
상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 2 회째 이후의 리플래시 동작시에, 상기 제1 및 제2 워드선을 동시에 선택하는 것을 특징으로 하는 반도체 메모리.
(부기 47) 부기 40에 기재된 반도체 메모리에 있어서,
상기 동작 제어 회로는 상기 통상 동작 모드 중에 상기 리플래시 제어 신호에 응답하여 상기 어드레스 신호에 따라서 선택되는 상기 제1 및 제2 메모리 셀 중 어느 하나를 리플래시하고, 상기 저소비 전력 모드 중에 1 회의 상기 센스 앰프의 동작에 대응하여 상기 제1 및 제2 메모리 셀 양쪽 모두를 리플래시하는 것을 특징으로 하는 반도체 메모리.
(부기 48) 부기 40에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 통상 동작 모드 중에 상기 리플래시 제어 신호를 제1 간격으로 출력하고, 상기 저소비 전력 모드에 있어서의 2 회째 이후의 리플래시 동작시에, 상기 리플래시 제어 신호를 상기 제1 간격보다 긴 제2 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 49) 부기 40에 기재된 반도체 메모리에 있어서,
상기 리플래시 제어 회로는 상기 저소비 전력 모드로부터 상기 통상 동작 모드로 이행할 때에, 상기 리플래시 제어 신호를 상기 제1 간격보다 짧은 제3 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 50) 부기 40에 기재된 반도체 메모리에 있어서,
제1 커맨드 및 제2 커맨드를 수신하는 커맨드 단자를 구비하고,
상기 통상 동작 모드 중에 상기 커맨드 단자에서 상기 제1 커맨드를 수신했을 때에 상기 저소비 전력 모드로 이행하고, 상기 저소비 전력 모드 중에 상기 커맨드 단자에서 상기 제2 커맨드를 수신했을 때에 상기 통상 동작 모드로 이행하는 것을 특징으로 하는 반도체 메모리.
(부기 51) 제1 메모리 셀 및 제2 메모리 셀과;
상기 제1 및 제2 메모리 셀에 각각 접속되어 있는 상보의 비트선과;
상기 상보의 비트선에 접속되어 있는 센스 앰프를 구비하고,
상기 제1 또는 제2 메모리 셀에 대하여 판독 동작 및 기록 동작 중 적어도 어느 하나를 실행하는 제1 동작 모드와,
상기 제1 메모리 셀에 유지되어 있는 데이터를 상기 센스 앰프에 래치하며, 래치한 데이터 및 그 반전 데이터를 상기 제1 및 제2 메모리 셀에 각각 기록하는 제2 동작 모드와,
상기 제1 메모리 셀에 유지되어 있는 상기 데이터 및 제2 메모리 셀에 유지되어 있는 상기 반전 데이터를 상기 센스 앰프에 래치하며, 래치한 데이터 및 그 반전 데이터를 상기 제1 및 제2 메모리 셀에 각각 기록하는 제3 동작 모드를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
(부기 52) 부기 51에 기재된 반도체 메모리에 있어서,
상기 제1 동작 모드는 통상 동작 모드이며,
상기 제2 및 제3 동작 모드는 저소비 전력 모드에 포함되고,
상기 통상 동작 모드로부터 저소비 전력 모드로 이행할 때에, 제1 동작 모드, 제2 동작 모드 및 제3 모드의 순으로 동작 모드가 전환되는 것을 특징으로 하는 반도체 메모리.
부기 3의 반도체 메모리에서는, 센스 앰프가 데이터를 계속해서 래치하는 동안, 워드선 제어 회로는 저소비 전력 모드 중에 파셜 워드선을 계속해서 선택한다. 이 때문에, 워드선의 선택, 비선택의 제어가 간이하게 된다. 즉, 워드선의 제어 회로의 규모를 작게 할 수 있다.
부기 4 및 부기 5의 반도체 메모리에서는, 저소비 전력 모드의 시작시에 센스 앰프가 데이터를 래치한 후, 워드선에 승압 전압을 공급하는 승압 회로의 동작이 정지한다. 저소비 전력 모드로부터 통상 동작 모드로 복귀할 때에, 승압 회로는 승압 동작을 다시 시작한다. 워드선의 선택 동작이 필요할 때에만 승압 회로를 동작시키기 때문에, 저소비 전력 모드 중의 소비 전력을 더욱 삭감할 수 있다.
부기 8의 반도체 메모리에서는 마스크 회로에 의해, 저소비 전력 모드시에, 리플래시 제어 신호에 응답하여 워드선을 선택하는 것이 금지되기 때문에, 반도체 메모리의 오동작이 방지된다.
부기 9의 반도체 메모리에서는, 반도체 메모리를 동작시키는 칩 인에이블 신호에 따라서, 동작 모드를 통상 동작 모드 또는 저소비 전력 모드로 이행한다. 이 때문에, 간이한 제어로 반도체 메모리의 동작 모드를 이행할 수 있다. 이 결과, 반도체 메모리를 탑재하는 시스템의 제어 회로를 간이하게 구성할 수 있다.
부기 13, 부기 35 및 부기 46의 반도체 메모리에서는, 동작 제어 회로는 저소비 전력 모드에 있어서의 각 파셜 영역의 2 회째 이후의 리플래시 동작시에, 제1 및 제2 워드선을 동시에 선택한다. 이 때문에, 동작 제어 회로를 간이하게 구성할 수 있다.
부기 17 및 부기 39의 반도체 메모리에서는, 리플래시 제어 회로는 저소비 전력 모드에 있어서의 2 회째 이후의 리플래시 동작시에, 리플래시 제어 신호를 통상 동작 모드시보다 긴 간격으로 출력한다. 이 때문에, 저소비 전력 모드 중의 리플래시 빈도가 감소하여, 소비 전력을 삭감할 수 있다.
부기 19 및 부기 22의 반도체 메모리에서는, 리플래시 제어 회로는 저소비 전력 모드로부터 통상 동작 모드로 이행할 때에, 전회의 리플래시 동작으로부터 소정 시간이 경과한 메모리 셀에만 리플래시 동작을 실행한다. 필요한 메모리 셀에만 리플래시 동작을 실행함으로써, 저소비 전력 모드로부터 통상 동작 모드로 신속히 이행할 수 있다. 통상 동작 모드로 빠르게 복귀할 수 있기 때문에, 반도체 메모리가 탑재되는 시스템의 동작 효율이 향상된다.
부기 21 및 부기 40의 반도체 메모리에서는, 리플래시 제어 회로는 저소비 전력 모드로부터 통상 동작 모드로 이행할 때에, 리플래시 제어 신호를 통상 동작 모드시보다 짧은 간격으로 출력한다. 이 때문에, 저소비 전력 모드로부터 빠르게 복귀할 수 있어, 반도체 메모리가 탑재되는 시스템의 동작 효율이 향상한다.
부기 34 및 부기 36의 반도체 메모리에서는 제1 및 제2 워드선은 서로 인접하고 있다. 제1 및 제2 워드선을 선택하는 디코더 등의 회로 레이아웃은 간이하게 된다.
부기 41의 반도체 메모리에서는 커맨드 단자에 공급되는 커맨드에 따라서, 동작 모드를 통상 동작 모드 또는 저소비 전력 모드로 이행한다. 이 때문에, 간이한 제어로 반도체 메모리의 동작 모드를 이행할 수 있다. 이 결과, 반도체 메모리를 탑재하는 시스템의 제어 회로를 간이하게 구성할 수 있다.
부기 45의 반도체 메모리에서는, 동작 제어 회로는 제1 워드선을 선택한 후, 제2 워드선을 순차적으로 선택한다. 이 때문에, 워드선을 선택하기 위해서 동작하는 제어 회로의 소비 전류를 분산시킬 수 있다. 이 결과, 워드선의 선택에 따라 발 생하는 전원 노이즈 등을 저감할 수 있다.
이상, 본 발명에 관해서 상세히 설명했지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 벗어나지 않은 범위에서 변형 가능한 것은 분명하다.
청구항 1의 반도체 메모리에서는, 저소비 전력 모드 중에 메모리 셀의 데이터를 유지하는 리플래시 동작을 필요로 하지 않을 수 있다. 리플래시 동작을 실행하지 않고서 데이터를 유지할 수 있기 때문에, 저소비 전력 모드 중의 소비 전력을 삭감할 수 있다.
청구항 2의 반도체 메모리에서는, 저소비 전력 모드 중에 파셜 영역 이외의 워드선의 선택을 금지함으로써, 센스 앰프는 파셜 워드선의 선택에 의해 메모리 셀로부터 판독된 데이터만을 계속해서 래치한다. 이 때문에, 저소비 전력 모드 중에 데이터가 파괴되는 것을 방지할 수 있다.
청구항 3 및 청구항 7의 반도체 메모리에서는, 하나의 메모리 셀에 유지되어 있는 데이터를 저소비 전력 모드 중에 복수의 메모리 셀에서 유지하기 때문에, 데이터를 유지할 수 있는 유지 시간을 길게 할 수 있다. 이 때문에, 저소비 전력 모드 중의 리플래시 간격을 통상 동작시보다 길게 할 수 있다. 리플래시 동작의 빈도가 감소하기 때문에, 저소비 전력 모드 중의 소비 전력을 삭감할 수 있다.
청구항 4 및 청구항 8의 반도체 메모리에서는, 저소비 전력 모드에 있어서의 최초의 리플래시 동작시에, 제2 메모리 셀의 데이터가 먼저 판독되고, 제1 메모리 셀에 유지되어 있는 데이터가 파괴되는 것을 방지할 수 있다. 즉, 반도체 메모리의 오동작을 방지할 수 있다.
청구항 5의 반도체 메모리에서는, 저소비 전력 모드 중에 센스 앰프에 접속되는 비트선의 비트선 용량을 줄이도록 하기 때문에, 메모리 셀에 유지되어 있는 데이터의 신호량이 적은 경우에도 센스 앰프는 데이터를 확실하게 래치할 수 있다. 이 결과, 저소비 전력 모드 중에 리플래시의 빈도를 감소시킬 수 있어, 소비 전력을 삭감할 수 있다.
청구항 6의 반도체 메모리에서는, 저소비 전력 모드 중에 파셜 영역 이외의 워드선의 선택이 금지되기 때문에, 센스 앰프는 파셜 워드선의 선택에 의해 메모리 셀로부터 판독된 데이터만을 계속해서 래치한다. 이 때문에, 저소비 전력 모드 중에 데이터가 파괴되는 것을 방지할 수 있다.
청구항 9의 반도체 메모리에서는, 하나의 메모리 셀에 유지되어 있는 데이터를 저소비 전력 모드 중에 제1 메모리 셀 및 복수의 제2 메모리 셀에서 유지하기 때문에, 데이터를 유지할 수 있는 유지 시간을 더욱 길게 할 수 있다. 이 때문에, 리플래시 동작의 빈도를 더욱 감소시킬 수 있어, 저소비 전력 모드 중의 소비 전력을 대폭 삭감할 수 있다.
청구항 10의 반도체 메모리에서는 하나의 메모리 셀에 유지되어 있는 데이터를 제2 동작 모드 중에 복수의 메모리 셀에서 유지하기 때문에, 제3 동작 모드에 있어서 데이터를 유지할 수 있는 유지 시간을 길게 할 수 있다. 이 때문에, 제3 동작 모드 중에 데이터를 재기록하는 빈도가 감소하기 때문에, 저소비 전력 모드 중 의 소비 전력을 삭감할 수 있다.

Claims (18)

  1. 복수의 메모리 셀과;
    상기 메모리 셀에 접속되어 있는 비트선과;
    상기 비트선에 접속되어 있는 센스 앰프와;
    상기 비트선에 접속되어 있는 상기 메모리 셀 중 하나에 의해 구성되는 파셜 영역과;
    판독 동작 및 기록 동작을 실행하는 통상 동작 모드 중에 어드레스 신호에 따라서 선택되는 상기 메모리 셀을 동작시키고, 상기 파셜 영역의 상기 메모리 셀만의 데이터를 유지하는 저소비 전력 모드 중에 상기 파셜 영역의 상기 메모리 셀에 유지되어 있는 데이터를 상기 센스 앰프에 계속해서 래치하는 동작 제어 회로
    를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 메모리 셀에 각각 접속되며, 상기 어드레스 신호에 따라서 선택되는 복수의 워드선을 구비하고,
    상기 동작 제어 회로는,
    상기 통상 동작 모드 중에 상기 어드레스 신호에 따라서 상기 워드선 중 어느 하나를 선택하고, 상기 저소비 전력 모드 중에 상기 워드선 중 상기 파셜 영역의 상기 메모리 셀에 접속되어 있는 파셜 워드선을 선택 가능하게 하며, 다른 워드선의 선택을 금지하는 워드선 제어 회로와,
    상기 저소비 전력 모드 중에 상기 센스 앰프를 계속해서 활성화하는 센스 앰프 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  3. 복수의 메모리 셀과;
    상기 메모리 셀에 접속되어 있는 비트선과;
    상기 비트선에 접속되어 있는 센스 앰프와;
    상기 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력하는 리플래시 제어 회로와;
    상기 메모리 셀에 대한 판독 동작, 기록 동작 및 리플래시 동작을 실행하는 동작 제어 회로와;
    상기 비트선에 접속되어 있는 상기 메모리 셀의 소정 수에 의해 각각 구성되는 복수의 파셜 영역을 구비하고,
    상기 각 파셜 영역은 상기 비트선에 접속되어 있는 상기 메모리 셀 중 하나의 제1 메모리 셀과 적어도 하나의 제2 메모리 셀을 포함하며,
    상기 동작 제어 회로는 저소비 전력 모드의 시작시에, 상기 제1 메모리 셀에 유지되어 있는 데이터를 상기 센스 앰프에서 증폭하여 상기 제1 및 제2 메모리 셀에 기록하는 리플래시 동작을 실행하고, 그 후에 상기 저소비 전력 모드 중에 상기 리플래시 제어 신호에 응답하여 상기 제1 및 제2 메모리 셀을 동시에 리플래시하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 각 파셜 영역에서 상기 제1 메모리 셀에 접속되어 있는 제1 워드선과 상기 제2 메모리 셀에 접속되어 있는 제2 워드선을 구비하고,
    상기 동작 제어 회로는, 상기 저소비 전력 모드에 있어서의 상기 각 파셜 영역의 최초의 리플래시 동작시에, 상기 제1 워드선의 선택을 상기 제2 워드선의 선택보다 빠르게 시작하는 워드선 제어 회로를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1 메모리 셀 및 복수의 제2 메모리 셀과;
    상기 제1 메모리 셀 및 복수의 제2 메모리 셀에 접속되어 있는 상보의 비트선과;
    상기 상보의 비트선에 접속되어 있는 센스 앰프와;
    상기 제1 및 제2 메모리 셀을 리플래시시키기 위한 리플래시 제어 신호를 주기적으로 출력하는 리플래시 제어 회로와;
    상기 제1 및 제2 메모리 셀에 대한 판독 동작, 기록 동작 및 리플래시 동작을 실행하는 동작 제어 회로를 구비하고,
    상기 동작 제어 회로는 판독 동작 및 기록 동작을 실행하는 통상 동작 모드 중에 어드레스 신호에 따라서 선택되는 상기 제1 및 제2 메모리 셀 중 어느 하나를 동작시키고, 저소비 전력 모드의 시작시에, 상기 제1 메모리 셀에 유지되어 있는 데이터를 상기 센스 앰프에서 증폭하여 상기 제1 및 제2 메모리 셀에 기록하는 리플래시 동작을 실행하며, 그 후에 상기 리플래시 제어 신호에 응답하여, 상기 제1 및 제2 메모리 셀을 동시에 리플래시하는 것을 특징으로 하는 반도체 메모리.
  10. 삭제
  11. 제1항에 있어서,
    칩 인에이블 신호를 수신하는 칩 인에이블 단자를 구비하고,
    상기 반도체 메모리는 상기 칩 인에이블 신호가 활성화되었을 때에 상기 통상 동작 모드로 이행하고, 상기 칩 인에이블 신호가 비활성화되었을 때에 상기 저소비 전력 모드로 이행하는 것을 특징으로 하는 반도체 메모리.
  12. 제2항에 있어서,
    상기 워드선 제어 회로는 상기 저소비 전력 모드 중에 상기 파셜 워드선을 계속해서 선택하는 것을 특징으로 하는 반도체 메모리.
  13. 제3항에 있어서,
    상기 리플래시 제어 회로는, 상기 저소비 전력 모드에 있어서의 상기 각 파셜 영역의 최초의 리플래시 동작시에, 상기 리플래시 제어 신호를 통상 동작 모드시와 동일한 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
  14. 제3항에 있어서,
    상기 리플래시 제어 회로는, 상기 저소비 전력 모드로부터 통상 동작 모드로 이행할 때에, 상기 리플래시 제어 신호를 통상 동작 모드시와 동일한 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
  15. 제3항에 있어서,
    상기 리플래시 제어 회로는, 상기 저소비 전력 모드로부터 통상 동작 모드로 이행할 때에, 집중 리플래시 동작을 실행하기 위해서 상기 리플래시 제어 신호를 통상 동작 모드시보다 짧은 간격으로 출력하는 것을 특징으로 하는 반도체 메모리.
  16. 제9항에 있어서,
    상기 제2 메모리 셀 중 적어도 하나는, 상기 상보 비트선 중 상기 제1 메모리 셀이 접속되어 있는 제1 비트선에 접속되고,
    상기 제2 메모리 셀의 나머지 중 적어도 2 개는, 상기 상보 비트선 중 나머지인 제2 비트선에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
  17. 제9항에 있어서,
    상기 제1 메모리 셀에 접속되어 있는 제1 워드선과, 상기 제2 메모리 셀에 각각 접속되어 있는 제2 워드선을 구비하고,
    상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 최초의 리플래시 동작시에, 상기 제1 워드선의 선택을 상기 제2 워드선의 선택보다 빠르게 개시하는 것을 특징으로 하는 반도체 메모리.
  18. 제9항에 있어서,
    상기 제1 메모리 셀에 접속되어 있는 제1 워드선과, 상기 제2 메모리 셀에 각각 접속되어 있는 제2 워드선을 구비하고,
    상기 동작 제어 회로는 상기 저소비 전력 모드에 있어서의 2 회째 이후의 리플래시 동작시에, 상기 제1 및 제2 워드선을 동시에 선택하는 것을 특징으로 하는 반도체 메모리.
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