CN101313365B - 半导体器件及其操作方法 - Google Patents

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Abstract

本发明的一个目的是提供一种半导体器件，它能减少半导体器件的面积、可靠地读取数据、且简化数据替换。存储单元和数据线用复位信号来控制，以使数据可在该半导体器件中被可靠地输出。此外，还包括数据保存单元元件，且该数据保存单元包括多个存储单元。其面积可通过使用这种存储单元减少。晶体管不与GND连接地接地，从而简化该存储单元中的数据替换。

Description

半导体器件及其操作方法
技术领域
本发明涉及一种具有存储区的半导体器件及操作该器件的方法。
背景技术
随着计算机技术的发展，需要大容量的存储器。为了扩大存储器的容量，可增加存储单元的数量。然而，当存储单元的数量被增加时，其面积也被增大，且减小存储器和具有存储器的计算机的尺寸受到限制。
这样的存储器包括RAM(随机存取存储器)或ROM(只读存储器)。RAM是可重写存储器，而ROM是只可读取存储器。
RAM和ROM各自具有字线和数据线，且存储单元在这些线的交点处形成。预定信息可通过使用存储单元的二元状态(0和1)生成。
对于ROM，为了减少修订掩模的数量并改进集成度，提出了一种容易在读取时控制字线电位的多值掩模ROM的结构(参见参考文献1：日本公开专利申请No.2000-299394)。
此外，为了减少在选择字线时的电流消耗，提出了一种包括数据保存单元和电源控制器且该数据保存单元具有多个存储单元的ROM的结构(参见参考文献2：日本公开专利申请No.2005-203079)。
发明内容
在参考文献1和2描述的ROM结构中，在存储单元中提供了多条导线。这些导线极大地影响了该ROM的集成度。导线的集成度依赖于曝光技术，且对变窄导线宽度和导线之间的导线间隔(线和间隔)有限制。因此，本发明的一个目的是减少存储单元部分中导线的数目并节省空间。
此外，操作该ROM需要预充电。因此，本发明的一个目的是将复位信号输入预充电电路和字线，从而数据可被可靠地读取。
更进一步地，ROM数据具有多样性且可被频繁地修改。在修改数据的情况下，用来形成导线的曝光掩模需要被修改，从而增加了制造成本。因此，本发明的一个目的是在修改数据的情况下通过修改最小数目的掩模来修改数据。
鉴于上述问题，本发明的一种方式是提供一种半导体器件，其中预充电电路和读出放大器电路通过数据线与存储单元连接。字线和数据线用复位信号控制。
此外，该存储单元的晶体管可以在未连接到GND情况下处于浮态。因此，数据重写可通过修改接触掩模或导线掩模轻松实现。这种存储单元由字线、数据线、GND线、以及一个晶体管组成。
本发明具体描述如下。
本发明的一种方式是一种半导体器件，其中存储单元、预充电电路和读出放大器电路通过数据线相互电连接。该存储单元包括第一晶体管，其一个电极与数据线电连接。该预充电电路包括第二晶体管，其一个电极与数据线电连接。该读出放大器电路包括第三晶体管和反相器，第三晶体管的一个电极与数据线电连接，而反相器的输入端子与数据线电连接且输出端子与第三晶体管的栅极端子电连接。
本发明的另一方式是一种半导体器件，其中存储单元、预充电电路和读出放大器电路通过数据线相互电连接。该存储单元包括字线和第一晶体管，该第一晶体管的一个电极与数据线电连接。该预充电电路包括第二晶体管，其一个电极与数据线电连接。该读出放大器电路包括第三晶体管和反相器，第三晶体管的一个电极与数据线电连接，而反相器的输入端子与数据线电连接且输出端子与第三晶体管的栅极端子电连接。字线与第一晶体管的栅极端子电连接。
本发明的又一方式是一种半导体器件，其中存储单元、预充电电路和读出放大器电路通过数据线、第一反相器和NAND相互电连接。该存储单元包括字线和第一晶体管，第一晶体管的一个电极与数据线电连接。该预充电电路包括第二晶体管，其一个电极与数据线电连接。该读出放大器电路包括第三晶体管和第二反相器，第三晶体管的一个电极与数据线电连接，而第二反相器的输入端子与数据线电连接且输出端子与第三晶体管的栅极端子电连接。字线与第一晶体管的栅极端子电连接。该第一反相器和NAND与字线电连接。
本发明的再一方式是一种半导体器件，其中存储单元、预充电电路和读出放大器电路通过数据线、第一反相器和NAND相互电连接。该存储单元包括字线和第一晶体管，该第一晶体管的一个电极与数据线电连接。该预充电电路包括第二晶体管，其一个电极与数据线电连接。该读出放大器电路包括第三晶体管和第二反相器，第三晶体管的一个电极与数据线电连接，而第二反相器的输入端子与数据线电连接且输出端子与第三晶体管的栅极端子电连接。该字线与第一晶体管的栅极端子电连接。第一反相器和NAND与字线电连接。地址信号和复位信号被输入该NAND。
根据本发明，该第一晶体管的另一电极被设为地电位。具体地，该第一晶体管的另一电极与一导线电连接，且被设为地电位。该第一晶体管的另一电极处于浮态。
根据本发明，该第二晶体管的另一电极被设为高侧电位。该第三晶体管的另一电极被设为高侧电位。
根据本发明，该第一晶体管是N沟道晶体管，该第二晶体管是P沟道晶体管，且该第三晶体管是P沟道晶体管。
操作本发明的半导体器件的方法的一种方式包括存储单元、预充电电路和读出放大器电路，它们通过数据线彼此电连接，还包括与存储单元电连接的反相器和NAND。通过将低信号输入到预充电电路和NAND作为复位信号，将高信号输入到NAND作为地址信号，以及将高信号输入到数据线，包括在预充电电路中的晶体管被导通且包括在存储单元的晶体管被关断，从而使高信号从数据线输出。
操作本发明的半导体器件的方法的另一种方式包括存储单元、预充电电路和读出放大器电路，它们通过数据线彼此电连接，还包括与存储单元电连接的反相器和NAND。通过将低信号输入到预充电电路和NAND作为复位信号，将低信号输入到NAND作为地址信号，以及将高信号输入到数据线，包括在预充电电路中的晶体管被导通且包括在存储单元的晶体管被关断，从而使高信号从数据线输出。
操作本发明的半导体器件的方法的又一种方式包括存储单元、预充电电路和读出放大器电路，它们通过数据线彼此电连接，还包括与存储单元电连接的反相器和NAND。通过将高信号输入到预充电电路和NAND作为复位信号，将高信号输入到NAND作为地址信号，以及将低信号输入到数据线，包括在预充电电路中的晶体管被关断且包括在存储单元的晶体管被导通，从而使低信号从数据线输出。
操作本发明的半导体器件的方法的再一种方式包括存储单元、预充电电路和读出放大器电路，它们通过数据线彼此电连接，还包括与存储单元电连接的反相器和NAND。通过将高信号输入到预充电电路和NAND作为复位信号，将低信号输入到NAND作为地址信号，以及将低信号输入到数据线，包括在预充电电路中的晶体管被关断且包括在存储单元的晶体管被关断，从而使低信号从数据线输出。
字线和数据线用复位信号控制，从而使数据可被可靠地输出。
此外，存储单元由与字线、数据线、以及GND线连接的晶体管构成，且可节省空间。通过使用可节省空间的存储单元，衬底中的存储单元的数目可以更大且可降低成本。
在存储单元中，晶体管不与GND连接，且数据重写可通过修改用于重写数据的接触掩模或导线掩模来轻松实现。
附图简述
图1是示出在本发明的半导体器件中存储单元内的晶体管连接到GND的状态的全视图。
图2是示出在本发明的半导体器件中存储单元内的晶体管未连接到GND的状态的全视图。
图3是示出图1的操作的时序图。
图4是示出图2的操作的时序图。
图5A到5D是示出形成本发明的晶体管的工艺的横截面视图。
图6A到6C是示出在针对无线芯片使用有机化合物的情况下形成存储单元的工艺的横截面视图。
图7A和图7B是示出制造本发明的半导体器件过程中的分离和附着步骤的横截面视图。
图8A到图8C是各自示出一种天线形状的横截面视图。
图9是示出应用本发明的无线芯片的配置框图。
图10A和10B是在玻璃衬底上形成的无线芯片和在柔性衬底上形成的无线芯片的照片。
图11是上面画有框图的无线芯片的宏观图片。
附图标记说明：10：存储单元，11：预充电电路，12：读出放大器电路，15：数据线，16：字线，20：GND线，501：天线衬底，502：导电层(偶极天线)，503：集成电路，504：导电层(贴片天线)，505：导电层，550：无线芯片，551：无线电路，552：共振电容器，553：电源电路，554：***复位电路，555：时钟生成器，556：解调电路，557：调制电路，560：控制器，561：时钟控制电路，562：控制寄存器，563：接收数据寄存器，564：发送数据寄存器，567：无线接口，568：CPU接口，570：逻辑电路，571：CPU，572：ROM，573：RAM，600：绝缘衬底，601：剥离层，602：绝缘层，603：半导体薄膜，604：栅极绝缘薄膜，605；栅电极，607：侧壁，608：杂质区，609：杂质区，611：绝缘层，612：绝缘层，613：导线，615：薄膜晶体管(TFT)，616：TFT组，619：导线，620：绝缘层，621：导线，622：区，623：焊盘，624：区，630：绝缘层，631：有机化合物层，632：导线，640：天线，642：存储区，643：集成电路区，644：导线区，645：焊盘区，646：接触区，以及650：薄膜衬底。
实现本发明的最佳方式
实施方式
以下，将参考附图对本发明的诸实施方式进行描述。然而，本领域技术人员应当容易理解，本发明可用很多不同方法实现，且在此公开的方式和细节可在不背离本发明的用途和范围的情况下以各种方法进行修改。因此，本发明不应理解为受以下给出的实施方式的描述的限制。在这些实施方式的附图中，相同元件或具有相同功能的元件由相同的附图标记指示且不作重复说明。
实施方式1
在本实施方式中对一种具有存储单元和类似物的半导体器件的结构及其操作进行描述。
图1示出存储单元10和通过数据线15与存储单元10连接的预充电电路11和读出放大器电路12。该存储单元10包括N沟道晶体管(Tr1)且该晶体管(Tr1)的栅极端子与字线16连接。反相器(INV1)和NAND串联地与该字线16连接，且地址信号(地址)和复位信号(复位)输入到该NAND的输入端子。基于地址信号和复位信号的信号从该NAND的输出端子输出，且该信号由INV1反相。此已经反相的信号，即反相信号被输入该晶体管(Tr1)的栅极端子。本发明不限于NAND和INV1的组合，只要基于地址信号和复位信号的信号被反相且输入该晶体管(Tr1)的栅极端子即可。例如，可使用由两个INV和一个NOR组合的电路。该晶体管(Tr1)的一个电极与数据线15连接，且其另一个电极接地(GND连接)。即，该另一电极设为地电位。如此接地的导线是GND线20。
通过数据线15连接到存储单元10的预充电电路11包括P沟道晶体管(Tr2)。该晶体管(Tr2)的一个电极与数据线15连接，且其另一个电极是VDD(高侧电位)。该复位信号输入该晶体管(Tr2)的栅极端子。
通过数据线15与存储单元10连接的读出放大器电路12包括P沟道晶体管(Tr3)和反相器(INV2)。该晶体管(Tr3)的一个电极与数据线15连接，且其另一个电极是VDD电位。该晶体管(Tr3)的栅极端子与反相器(INV2)的输出端子连接，且其输入端子与数据线15连接。
对在此电路中的操作进行描述。首先是将低(0)信号输出到数据线15的操作。为将低(0)输出到该数据线，图1中该存储单元10的晶体管(Tr1)与GND连接。
图3示出时序图。对分成周期1、周期2、周期3和周期4的一系列操作进行描述。
在周期1期间，低(0)信号作为复位信号输入到NAND的输入端子B。高(1)信号作为地址信号输入到NAND的输入端子A。因此，该NAND输出高(1)信号。该高状态(1)的输出通过该INV1处于低状态(0)(这称为NANDb信号)。该NANDb信号输入到存储单元10的晶体管(Tr1)的栅极端子，且该晶体管(Tr1)处于关断状态。同时，低(0)信号作为复位信号输入到预充电电路11的晶体管(Tr2)的栅极端子，该预充电电路11的晶体管(Tr2)处于导通状态，且高(1)被输出。因此，该数据线处于高状态(1)，且数据输出(数据)处于高状态(1)。
在周期2期间，低(0)信号作为复位信号输入到NAND的输入端子B。低(0)信号作为地址信号输入到NAND的输入端子A。因此，该NAND输出高(1)信号。该高状态(1)的输出通过INV1处于低状态(0)(NANDb信号)。该NANDb信号输入到存储单元10的晶体管(Tr1)的栅极端子，且该晶体管(Tr1)处于关断状态。同时，低(0)信号作为复位信号输入到预充电电路11的晶体管(Tr2)的栅极端子，该预充电电路11的晶体管(Tr2)处于导通状态，且高(1)被输出。因此，该数据线15处于高状态(1)，且数据输出(数据)处于高状态(1)。
在周期3期间，高(1)信号作为复位信号输入到NAND的输入端子B。高(1)信号作为地址信号输入到NAND的输入端子A。因此，该NAND输出低(0)信号。该低状态(0)的输出通过INV1处于高状态(1)(NANDb信号)。该NANDb信号输入到存储单元10的晶体管(Tr1)的栅极端子，且该晶体管(Tr1)处于导通状态。该数据线15处于低状态(0)。同时，高(1)信号作为复位信号输入到该预充电电路11的晶体管(Tr2)的栅极端子，该预充电电路11的晶体管(Tr2)处于关断状态。因此，该数据线15处于低状态(0)，且数据输出(数据)处于低状态(0)。
在周期4期间，高(1)信号作为复位信号输入到NAND的输入端子B。低(0)信号作为地址信号输入到NAND的输入端子A。因此，该NAND输出高(1)信号。该高状态(1)输出通过INV1处于低状态(0)(NANDb信号)。该NANDb信号输入到存储单元10的晶体管(Tr1)的栅极端子，且该晶体管(Tr1)处于关断状态。同时，高(1)信号作为复位信号输入到预充电电路11的晶体管(Tr2)的栅极端子，且该预充电电路11的晶体管(Tr2)处于关断状态。既然作为周期4之前的状态，周期3期间数据线15已处于低状态(0)，那么该数据线15即使在周期4期间也处于低状态(0)，且数据输出(数据)处于低状态(0)。
在本实施方式的存储单元中，字线和数据线用复位信号控制，从而数据可被可靠地输出。
此外，该存储单元由一个与字线、数据线和GND线连接的晶体管构成，且可节省空间。因此，可降低存储单元的成本且可实现具有该存储单元的器件。
实施方式2
在本实施方式中对一种具有不同于上述实施方式或类似实施方式的存储单元的半导体器件的结构及该半导体器件的操作进行描述。
图2示出存储单元10、通过数据线15与存储单元10连接的预充电电路11和读出放大器电路12。图1与图2之间结构上的区别在于该存储单元10的晶体管(Tr1)未与GND连接且处于浮态。该存储单元内的晶体管(Tr1)不是如此连接的；因此，数据可通过在重写该存储单元的数据时对接触掩模或导线掩模进行修改来改变。如此通过一种的简单工艺，该存储单元的数据可被重写。既然其它构造相似，就不再赘述。
图4示出时序图。对分成周期5、周期6、周期7和周期8的一系列操作进行描述。
在周期5期间，低(0)信号作为复位信号输入到NAND的输入端子B。高(1)信号作为地址信号输入到NAND的输入端子A。因此，该NAND输出高(1)信号。该高状态(1)的输出通过INV1处于低状态(0)(NANDb信号)。该NANDb信号输入存储单元10的晶体管(Tr1)的栅极端子，且该晶体管(Tr1)只与字线16和数据线15连接，从而该晶体管(Tr1)处于关断状态。同时，低(0)信号作为复位信号输入预充电电路11的晶体管(Tr2)的栅极端子，且预充电电路11的晶体管(Tr2)处于导通状态，且高(1)被输出。因此，该数据线处于高状态(1)，且数据输出(数据)处于高状态(1)。
在周期6期间，低(0)信号作为复位信号输入到NAND的输入端子B。低(0)信号作为地址信号输入到NAND的输入端子A。因此，该NAND输出高(1)信号。该高状态(1)的输出通过INV1处于低状态(0)(NANDb信号)。该NANDb信号输入到存储单元10的晶体管(Tr1)的栅极端子，且该晶体管(Tr1)只与字线和数据线连接，从而该晶体管(Tr1)处于关断状态。同时，低(0)信号作为复位信号输入预充电电路11的晶体管(Tr2)的栅极端子，且该预充电电路11的晶体管(Tr2)处于导通状态，且高(1)被输出。因此，该数据线15处于高状态(1)，且数据输出(数据)处于高状态(1)。
在周期7期间，高(1)信号作为复位信号输入到NAND的输入端子B。高(1)信号作为地址信号输入到NAND的输入端子A。因此，该NAND输出低(0)信号。该低状态(0)的输出通过INV1处于高状态(1)(NANDb信号)。该NANDb信号输入到存储单元10的晶体管(Tr1)的栅极端子，且该晶体管(Tr1)只与字线和数据线连接，且因而该晶体管(Tr1)处于关断状态。同时，高(1)信号作为复位信号输入到预充电电路11的晶体管(Tr2)的栅极端子，且该预充电电路11的晶体管(Tr2)处于关断状态。既然作为周期7之前的状态周期6期间的数据线15已处于高状态(1)，且该高状态(1)已通过使用读出放大器电路12得以保持，那么该数据线15即使在周期7期间也处于高状态(1)，且数据输出(数据)处于高状态(1)。
在周期8期间，高(1)信号作为复位信号输入到NAND的输入端子B。低(0)信号作为地址信号输入到NAND的输入端子A。因此，该NAND输出高(1)信号。该高状态(1)输出通过INV1处于低状态(0)(NANDb信号)。因为该NANDb信号输入到存储单元10的晶体管(Tr1)的栅极端子，且该晶体管(Tr1)只与字线和数据线连接，所以该晶体管(Tr1)处于关断状态。同时，高(1)信号作为复位信号输入到预充电电路11的晶体管(Tr2)的栅极端子，且该预充电电路11的晶体管(Tr2)处于关断状态。既然作为周期8之前的状态周期7期间的数据线15已处于高状态(1)，且该高状态(1)已通过使用读出放大器电路12保持，那么数据线15即使在周期8期间也处于高状态(1)，且数据输出(数据)处于高状态(1)。
在本实施方式的存储单元中，字线和数据线由复位信号控制，从而数据可被可靠地输出。
此外，存储单元由一个与字线、数据线和GND线连接的晶体管构成，且可节省空间。因此，可降低存储单元的成本且可实现具有该存储单元的器件。
更进一步地，ROM数据具有多样性且可被频繁地修改。在修改数据的情况下，用来形成导线的曝光掩模需要被修改，从而增加了制造成本。数据修改是导线曝光用的掩模改变所需的，这是昂贵的。然而，如在本实施方式中，数据取决于存储单元的晶体管是否与GND连接来识别；因此，数据可通过修改一个接触掩模或一个导线掩模进行修改。
实施方式3
在本实施方式中，作为本发明的半导体器件的结构示例，对设置有半导体器件的无线芯片进行描述，该半导体器件具有存储单元。对制造该无线芯片的方法描述如下。
在图5A中，在具有绝缘表面的衬底(在下文中称为绝缘衬底)600上顺序地形成剥离层601、绝缘层602和半导体薄膜603。作为该绝缘衬底600，可使用玻璃衬底、石英衬底、由硅制成的衬底、金属衬底、塑料衬底等等。此外，该绝缘衬底600可通过抛光减薄。通过使用该经减薄的绝缘衬底，成品可在重量和厚度上减少。
该剥离层601可由从W、Ti、Ta、Mo、Nb、Nd、Ni、Co、Zr、Zn、Ru、Rh、Pd、Os、Ir或Si中选择的元素，包含这些元素中的任何元素作为其主要成分的合金材料，或者包含这些元素中的任何元素作为其主要成分的化合物材料形成。该剥离层可具有包括上述元素或类似元素的单层结构或具有包括上述元素或类似元素的分层结构。这种剥离层可通过CVD、溅射、电子束或类似技术形成。在该实施方式中，W用于通过CVD形成的剥离层。此时，等离子体处理可以通过使用O2、N2或N2O执行；因此，作为后面步骤的分离步骤可被轻松执行。该剥离层601可具有单层结构或分层结构。此外，该剥离层601不需要在整个绝缘衬底上形成，且可以选择性地生成。即，形成剥离层601的区域不受限制，只要该绝缘衬底600之后可被分离即可。
诸如氧化硅或氮化硅的无机材料可用于该绝缘层602。该绝缘层602可具有单层结构或分层结构。使用氮化硅可防止杂质元素从该绝缘衬底进入。在使用分层结构情况下，在被包含于任一层时这种氮化硅都具有有益效果。
含硅材料可用于半导体薄膜603。该半导体薄膜可通过CVD或溅射形成。该半导体薄膜603的晶体结构可以是非晶体结构、晶体结构、或微晶体结构中的任一种。薄膜晶体管的迁移率可随结晶度的增加而增加，这是优选的。或者，通过使用微晶体或非晶体结构，彼此相邻的半导体薄膜的晶态不变化，这是优选的。
为了形成结晶半导体薄膜，该结晶半导体薄膜可以在绝缘层602上直接形成；然而，该结晶半导体薄膜通过对在绝缘层602上形成的非晶半导体薄膜加热制造。例如，通过使用加热炉或激光辐射对该非晶半导体薄膜进行热处理。因此，可形成具有高结晶度的半导体薄膜。此时，为了降低该热处理温度，可以使用促进结晶化的金属元素。例如，可以将镍(Ni)添加到该非晶半导体薄膜的表面且可以进行热处理，以使该处理温度可被降低。因此，结晶半导体薄膜可在具有低热阻的绝缘衬底上形成。注意，在使用激光辐射的情况下，因为半导体薄膜是被有选择地加热的，所以加热温度不受所用的绝缘衬底的热阻限制。
如图5B所示，将该半导体薄膜603处理成具有预定形状。使用通过光刻形成的掩模进行蚀刻可用于该处理工艺。蚀刻可以用干法蚀刻或湿法蚀刻。
形成用作栅绝缘薄膜604的绝缘层以覆盖经处理的半导体薄膜。该栅绝缘薄膜604可通过使用无机材料形成；例如，可使用氮化硅或氧化硅。等离子体处理可以在形成该栅绝缘薄膜604之前或之后执行。氧等离子体或氢等离子体可用于该等离子体处理。通过执行这种等离子体处理，在形成该栅绝缘薄膜的表面上的或在该栅绝缘薄膜之上的表面上的杂质可被除去。
在那之后，用作栅电极605的导电层在半导体薄膜上形成且栅绝缘薄膜604插在它们中间。栅电极605可以具有单层结构或分层结构。该栅电极605可由从钛(Ti)、钨(W)、钽(Ta)、钼(Mo)、钕(Nd)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铝(Al)、金(Au)、银(Ag)、铜(Cu)或铟(In)中选择的元素，包含这些元素中任一元素作为其主要成分的合金材料，或者包含这些元素中任一元素作为其主要成分的化合物材料形成。
如图5C所示，作为侧壁607的绝缘体在该栅电极605的每一侧形成。该侧壁607可使用无机材料或有机材料形成。氧化硅或氮化硅可作为无机材料的示例给出。例如，当使用氧化硅来覆盖栅电极605且执行各向同性的蚀刻时，可用作侧壁的氧化硅只在栅电极605的每一侧残存。干法蚀刻或湿法蚀刻可用于各向同性蚀刻。当该侧壁607被处理时，栅绝缘薄膜604也被部分地蚀刻去除。因此，该半导体薄膜的一部分被暴露。
使用侧壁607和栅电极605，半导体薄膜通过自对准方式进行杂质元素掺杂。因此，具有不同浓度的杂质区在该半导体薄膜中形成。在侧壁607下面形成的杂质区609具有比在被暴露的半导体薄膜中形成的杂质区608低的浓度。通过用这种方法改变杂质区的浓度，可防止短沟道效应。
如图5D所示，形成绝缘层611和612以覆盖半导体薄膜、栅电极及类似物。覆盖半导体薄膜、栅电极及类似物的绝缘层可以具有单层结构；然而，绝缘层优选地具有如在本实施方式中描述的分层结构。这是因为通过使用无机材料形成绝缘层611可以防止杂质进入，且半导体薄膜中的不饱和键可通过使用该绝缘层611中的氢，使用CVD涂敷无机材料终止。在那之后，平面性可通过使用有机材料形成绝缘层612改进。作为有机材料，可使用聚酰亚胺、丙烯酸类、聚酰胺、聚酰亚胺酰胺、苯并环丁烯、硅氧烷、或聚硅氮烷。注意，硅氧烷是由硅(Si)和氧(O)键合形成的骨架组成。作为取代基，使用至少包含氢(例如，烷基或芳(族)烃)的有机基团。作为取代基，还可以使用氟代基。或者，至少包含氢和氟代基的有机基团可以用作取代基。聚硅氮烷通过使用具有硅(Si)和氮(N)键合的聚合体材料作为起始材料形成。
然后，形成穿透绝缘层611和612以及栅绝缘薄膜604并与杂质区608接触的导线613。该导线613可以具有单层结构或分层结构。该导线613可由从钛(Ti)、钨(W)、钽(Ta)、钼(Mo)、钕(Nd)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铝(Al)、金(Au)、银(Ag)、铜(Cu)或铟(In)中选择的一种元素，或是包含这些元素中任一元素作为其主要成分的合金材料形成。其它导线可在导线613一起同时在该绝缘层612上形成。其它导线相当于引线及类似物。
薄膜晶体管(TFT)615和TFT阵列616可用这种方式形成。该TFT组相当于形成具有某一功能的电路的一组TFT。ROM可通过使用该TFT阵列616形成。
如图6A所示，绝缘层620在绝缘层612上形成。该绝缘层620可通过使用类似于绝缘层611和612的无机材料或有机材料形成。导线621形成以穿透该绝缘层620。该导线621可与导线613类似地形成。该导线621通过设置在绝缘层620的开口在区622中与导线613电连接。在区622中，之后形成的存储单元的共用电极可接地。此外，焊盘623与导线621在同一层形成。该焊盘623通过设置在绝缘层620的开口在区624中与导线619电连接。
如图6B所示，绝缘层630在绝缘层620上形成。该绝缘层630可使用类似于绝缘层611和612的无机材料或有机材料形成。将该绝缘层630进行处理以使其具有锥形的侧面。
有机化合物层631是在设置于TFT 615上的开口处形成的。该有机化合物层631可通过蒸镀或溅射形成。这种有机化合物层可由电致发光材料形成。然后，形成导线632以部分地覆盖有机化合物层631和绝缘层630。该导线632可与导线621类似地形成。形成导线632的区对应于存储区和接触区。该导线632用作该存储单元的共用电极。ROM可通过使用这种具有有机化合物层的存储单元来形成。
如图6C所示，天线640形成。此时，焊盘623和天线640通过热压缩电接合到一起。具有导线区644、存储区642、集成电路区643、焊盘区645和接触区646的无线芯片用这种方法形成，其中引线或类似物在导线区644中形成，存储单元在存储区642中形成，集成电路区643具有TFT组和具有特定功能的电路。焊盘区与存储区被设置成在某种程度上相互分离。因此，写数据可在不受通过热压缩接合该天线时的应力影响的情况下执行。
此外，天线的压力接合可在该绝缘衬底的柔性较低的情况下执行。因此，在本实施方式中，对在该天线压力接合之后该薄膜晶体管或类似物转移到薄衬底上的模式进行描述。
如图7A所述，绝缘衬底600通过除去剥离层601分离。该剥离层601可物理地或化学地除去。例如，该剥离层601的晶体结构还可通过在半导体薄膜上执行热处理或类似方法来改变。在那以后，开口被设置成使剥离层601部分暴露，且对经暴露的剥离层601进行激光辐射。对该剥离层601进行激光辐射，从而引起分离。然后，绝缘衬底可物理地从薄膜晶体管或类似物分离，且最后，薄膜晶体管或类似物可在不施加来自外界的额外力量，因薄膜的应力而从绝缘衬底自然地分离。更进一步地，当形成到达剥离层601的开口且将蚀刻剂通过开口引入，使剥离层601可通过化学反应除去。
然后，如图7B所示，粘附薄膜衬底650。当该薄膜衬底650的表面具有粘合特性时，它可被原样粘附。当该薄膜衬底650的表面不具有粘合特性时，它可与粘合剂一起粘附。
因此，可形成其中薄膜晶体管或类似物被转移到薄膜衬底上的无线芯片。
用这种方法，本实施方式的无线芯片可通过使用TFT组或使用具有有机化合物层的存储单元形成。操作特性通过使用TFT组改进，且成本可通过使用具有有机化合物层的存储单元降低。
实施方式4
在本实施方式中，将具有存储单元的无线芯片作为本发明的结构示例进行描述。此外，对施加于该无线芯片的形成于天线衬底上的天线的形状进行描述。
作为一种使用该无线芯片的信号传输方法，可以应用一种电磁耦合方法或电磁感应方法(例如，13.56MHz频带)。在使用电磁感应方法的情况下，因为利用了有磁场密度变化的电磁感应，所以用作天线的导电层被形成为圆形(例如，环状天线)或螺旋形(例如，螺旋天线)。
此外，在应用作为该无线芯片中的信号传输方法的微波方法(例如，UHF频段(860到960MHz频带)，2.45GHz频带，或类似频带)的情况下，用作天线的导电层的尺寸形状等通过考虑用于信号传输的电磁波的波长确定。例如，用作天线的导电层可形成为具有线形(例如，偶极天线)、扁平形(例如，贴片天线)、带形等等。此外，用作天线的导电层的形状不限于直线形；它在考虑该电磁波的波长下可以具有弯曲形状、蛇形、或这些形状的组合。
图8A示出用作天线的导电层形成为窄线形和矩形的示例。在图8A中，应用本发明的设置有具有ROM的存储区的集成电路503被附连到天线501的衬底上，该衬底上形成用作天线的导电层(偶极天线)502。
图8B示出用作天线的导电层形成为具有宽线形的示例。在图8B中，应用本发明的设置有具有ROM的存储区的集成电路503被附连到天线501的衬底上，该衬底上形成用作天线的导电层(贴片天线)504。
图8C示出用作天线的导电层形成为具有带形(也称为扇形)的示例。在图8C中，应用本发明的设置有具ROM的存储区的集成电路503被附连到天线501的衬底上，该衬底上形成用作天线的导电层505。
用作天线的导电层是通过使用CVD、溅射、例如丝网印刷方法或凹版印刷方法的印刷方法、液滴放电方法、点涂方法、电镀方法或类似方法在该天线衬底上由传导材料形成。该传导材料是从铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta)、钼(Mo)、或铟(In)中选择的一种元素，或包含这些元素中任一元素作为其主要成分的合金材料，或包含这些元素中任一元素作为其主要成分的化合物材料。该导电层具有单层结构或分层结构。
例如，在通过使用丝网印刷方法形成用作天线功的导电层的情况下，它可通过印刷导电胶来选择性地施加，该导电胶中具有几纳米至几十微米粒子尺寸的导电粒子在有机树脂中溶解或分散。作为导电粒子，可使用银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)、钛(Ti)及类似元素中的一种或多种金属粒子，或卤化银细粒，或分散纳米粒子。此外，作为包括在该导电胶中的有机树脂，可使用从用作粘合剂、溶剂、分散剂、和金属粒子的涂覆成分的有机树脂中选择的一种或多种有机树脂。通常，可使用例如环氧树脂和硅树脂的有机树脂。更进一步地，在形成导电层时，对导电胶进行烘烤。例如，在使用包含银作为主要成分的细粒(例如，该粒子尺寸在1nm到100nm范围内，包括1nm和100nm)作为导电胶材料的情况下，该导电层可通过在150℃到300℃温度范围内对其进行烘烤以固化来获得。或者，也可使用包含焊料或无铅焊料作为主要成分的细粒；在该情形中，优选使用具有20微米或更小的粒子尺寸的细粒。焊料或无铅焊料具有例如低成本的优点。
与上述材料一样，陶瓷、铁氧体、或类似物可也以应用于天线。
此外，当应用电磁耦合方法或电磁感应方法且具有天线的无线芯片被设置成与金属接触时，具有磁导率的磁性材料优选地设置在半导体器件与金属之间。这是因为由于磁场变化涡流流过该金属，且因为磁场变化通过由该涡流生成的去磁磁场被削弱，该通信范围被减小。因此，通过在无线芯片与金属之间提供具有磁导率的材料，金属的涡流可被抑制以抑制通信范围的减少。注意，具有高磁导率和低高频损耗的铁氧体或金属薄膜可用作该磁性材料。
在天线衬底上形成的天线附着到的无线芯片可通过这种方法提供。
实施方式1
在本实施方式中，对作为本发明的半导体器件的结构示例在塑料衬底上形成具有存储单元的无线芯片的模式进行描述。注意，本实施方式的无线芯片包括用于执行无线通信的RF电路和作为操作电路的CPU。
表1示出本实施方式的无线芯片的通信规范。
[表1]
Figure GSB00000309343500141
13.56MHz频带的无线电信号用来通信，且通信标准或协议是部分地基于ISO/IEC 15693的。本实施方式的无线芯片由该无线电信号通过天线提供电源电压。本实施方式的无线芯片具有外置天线；然而，它可以具有与电路集成的内置天线。数据传输速率设为26.48kb/s，从读出器/写入器到该无线芯片的数据编码通过脉冲位置调制完成，且从该无线芯片到读出器/写入器的数据编码通过曼彻斯特方法完成。
表2示出本实施方式无线芯片的简要描述。
[表2]
Figure GSB00000309343500151
*不包括天线
因为本实施方式的无线芯片如上所述可通过使用薄膜晶体管在柔性衬底上形成，所以可以提供重量为103mg的非常轻的无线芯片。
其次，图9示出本实施方式的无线芯片的配置框图。本实施方式的无线芯片550包括无线电路551和逻辑电路570。该无线电路551包括共振电容器552、电源电路553、***复位电路554、时钟发生器555、解调电路556、调制电路557等。该共振电容器552和外置天线可形成共振电路。该电源电路553包括整流电路和存储电容器，且可生成电源电压。该***复位电路554可以生成***复位信号且该时钟生成器555可以生成***时钟信号。该解调电路556包括LPF(低通滤波器)且可从无线电信号中抽取数据。该调制电路557可通过曼彻斯特方法在该无线电信号上叠加数据。这些电路可使用薄膜晶体管形成。
该逻辑电路570包括控制器560、CPU 571、ROM 572、RAM 573等。该控制器560包括时钟控制电路561、控制寄存器562、接收数据寄存器563、发送数据寄存器564、无线接口567及CPU接口568。这些电路或类似电路可以使用薄膜晶体管形成。解调电路556和调制电路557可以通过无线接口567与控制寄存器562、接收数据寄存器563和发送数据寄存器564交换信号。时钟发生器555用时钟控制电路561控制，且时钟控制电路561基于控制寄存器562操作。控制寄存器562、接收数据寄存器563和发送数据寄存器564可通过CPU接口568与CPU 571、ROM572及RAM 573交换信号。
包括在无线芯片中的CPU使用8比特CISC(复杂指令集计算机)且可与使用二相非重叠时钟进行操作的触发器一起形成。通过形成有使用二相非重叠时钟进行操作的触发器，可防止由TFT特性变化引起的时钟脉冲相位差的变化和故障从而可改进可靠性。本发明的ROM可被应用于ROM 572，且2KB掩模ROM被使用。程序、私钥等可存储于该掩模ROM中。64B SRAM可被应用于RAM 573，且SRAM可用作CPU的一个工作区。该存储单元的电路配置用这种方法进行设计以改进写入/读出的可靠性。此外，控制器560起了本实施方式的无线芯片的状态机的作用。
本实施方式的无线芯片可采用SAFER(安全和快速加密例程)作为加密处理的算法。SAFER主要由8比特运算组成且是适于8比特CPU的算法。具有本实施方式无线芯片的无线芯片可具有在接收密码文本和发送明码文本后通过使用私钥解码密码文本的功能。当然，例如DES或AES的加密处理的其它算法可用于本实施方式的无线芯片。
图10A是在玻璃衬底上形成的无线芯片的图片，而图10B是在柔性衬底上形成的无线芯片的图片。本实施方式的无线芯片可以像无线芯片一样非常薄。此外，图11是其上示出框图的无线芯片的宏观图片。在图11中，具有本发明存储单元的半导体器件的配置可应用于ROM区。
本申请基于2005年11月25日提交给日本专利局的序列号为2005-341109的日本专利申请，其全部内容通过引用结合于此。

Claims (18)

1.一种半导体器件，包括：
字线；
数据线；
第一反相器；
包括第一晶体管的存储单元；
包括第二晶体管的预充电电路；
包括第三晶体管和第二反相器的读出放大器电路；以及
NAND电路，包括接收复位信号的第一输入端子和接收地址信号的第二输入端子，
其中所述第一晶体管的一个电极与所述数据线电连接，
其中所述第二晶体管的一个电极与所述数据线电连接，
其中所述第三晶体管的一个电极与所述数据线电连接；且所述第二反相器的输入端子与所述数据线电连接，而所述第二反相器的输出端子与所述第三晶体管的栅极端子电连接，
其中所述第二晶体管的栅极端子与所述NAND电路的所述第一输入端子电连接，
其中所述NAND电路的输出端子与所述第一反相器的输入端子电连接，且
其中所述第一反相器的输出端子与所述字线电连接。
2.如权利要求1所述的半导体器件，其特征在于，所述第一晶体管的另一电极被设为地电位。
3.如权利要求1所述的半导体器件，其特征在于，所述第一晶体管的另一电极与导线电连接，且被设为地电位。
4.如权利要求1所述的半导体器件，其特征在于，所述第一晶体管的另一电极处于浮态。
5.如权利要求1所述的半导体器件，其特征在于，所述第二晶体管的另一电极被设为高侧电位。
6.如权利要求1所述的半导体器件，其特征在于，所述第三晶体管的另一电极被设为高侧电位。
7.如权利要求1所述的半导体器件，其特征在于，所述第一晶体管是N沟道晶体管。
8.如权利要求1所述的半导体器件，其特征在于，所述第二晶体管是P沟道晶体管。
9.如权利要求1所述的半导体器件，其特征在于，所述第三晶体管是P沟道晶体管。
10.一种半导体器件，包括：
字线；
数据线；
第一反相器；
包括第一晶体管的存储单元；
包括第二晶体管的预充电电路；
包括第三晶体管和第二反相器的读出放大器电路；以及
NAND电路，包括接收复位信号的第一输入端子和接收地址信号的第二输入端子，
其中所述第一晶体管的一个电极与所述数据线电连接，
其中所述第二晶体管的一个电极与所述数据线电连接，
其中所述第三晶体管的一个电极与所述数据线电连接；且所述第二反相器的输入端子与所述数据线电连接，而所述第二反相器的输出端子与所述第三晶体管的栅极端子电连接，
其中所述字线与所述第一晶体管的栅极端子电连接，
其中所述第二晶体管的栅极端子与所述NAND电路的所述第一输入端子电连接，
其中所述NAND电路的输出端子与所述第一反相器的输入端子电连接，且
其中所述第一反相器的输出端子与所述字线电连接。
11.如权利要求10所述的半导体器件，其特征在于，所述第一晶体管的另一电极被设为地电位。
12.如权利要求10所述的半导体器件，其特征在于，所述第一晶体管的另一电极与导线电连接，且被设为地电位。
13.如权利要求10所述的半导体器件，其特征在于，所述第一晶体管的另一电极处于浮态。
14.如权利要求10所述的半导体器件，其特征在于，所述第二晶体管的另一电极被设为高侧电位。
15.如权利要求10所述的半导体器件，其特征在于，所述第三晶体管的另一电极被设为高侧电位。
16.如权利要求10所述的半导体器件，其特征在于，所述第一晶体管是N沟道晶体管。
17.如权利要求10所述的半导体器件，其特征在于，所述第二晶体管是P沟道晶体管。
18.如权利要求10所述的半导体器件，其特征在于，所述第三晶体管是P沟道晶体管。
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Publication number Priority date Publication date Assignee Title
US7692973B2 (en) * 2006-03-31 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
US7588957B2 (en) * 2007-10-17 2009-09-15 Applied Materials, Inc. CVD process gas flow, pumping and/or boosting
DE102009009846A1 (de) * 2009-02-20 2010-09-02 Bundesdruckerei Gmbh Verbessertes Kartenlesegerät für kontaktlos auslesbare Karten und Verfahren zum Betreiben eines solchen Kartenlesegeräts
US8526227B2 (en) 2010-06-23 2013-09-03 Mosaid Technologies Incorporated Phase change memory word line driver
US11061459B2 (en) * 2010-08-23 2021-07-13 L. Pierre de Rochemont Hybrid computing module
KR102492033B1 (ko) * 2018-03-26 2023-01-26 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5018107A (en) * 1988-10-25 1991-05-21 Fujitsu Limited Semiconductor memory device
US6473327B1 (en) * 1999-11-09 2002-10-29 Nec Corporation Semiconductor memory having a pair of bank select drivers driving each bank select line

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2683176B2 (ja) * 1991-10-30 1997-11-26 川崎製鉄株式会社 読出し専用記憶装置
JPH0689591A (ja) * 1992-09-09 1994-03-29 Nippon Telegr & Teleph Corp <Ntt> 読み出し専用メモリ
JP3206591B2 (ja) 1999-02-08 2001-09-10 日本電気株式会社 多値マスクｒｏｍおよび多値マスクｒｏｍの読み出し方法
JP2001101888A (ja) * 1999-09-28 2001-04-13 Iwate Toshiba Electronics Kk 半導体記憶装置
US20030076282A1 (en) 2001-10-19 2003-04-24 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
TWI273539B (en) 2001-11-29 2007-02-11 Semiconductor Energy Lab Display device and display system using the same
JP4246971B2 (ja) * 2002-07-15 2009-04-02 富士通マイクロエレクトロニクス株式会社 半導体メモリ
JP2004199842A (ja) * 2002-12-20 2004-07-15 Nec Micro Systems Ltd 半導体記憶装置及びその制御方法
US7200068B2 (en) * 2002-12-27 2007-04-03 Intel Corporation Multi-ported register files
KR100564569B1 (ko) * 2003-06-09 2006-03-28 삼성전자주식회사 셀 누설 전류에 강한 프리차지 제어 회로를 갖는 메모리장치 및 비트라인 프리차아지 방법
JP2005004835A (ja) * 2003-06-10 2005-01-06 Toshiba Corp 半導体記憶装置
JP4398195B2 (ja) * 2003-08-08 2010-01-13 パナソニック株式会社 半導体記憶装置
JP4624093B2 (ja) 2003-12-19 2011-02-02 株式会社半導体エネルギー研究所 半導体装置及びｉｄタグ
US7319633B2 (en) 2003-12-19 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5018107A (en) * 1988-10-25 1991-05-21 Fujitsu Limited Semiconductor memory device
US6473327B1 (en) * 1999-11-09 2002-10-29 Nec Corporation Semiconductor memory having a pair of bank select drivers driving each bank select line

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2000-90685A 2000.03.31
JP特开平6-139800A 1994.05.20

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