KR100884537B1 - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

Abstract

플라즈마 표시 장치에서, 전극과 제1 전압을 공급하는 전원 사이에 제1 트랜지스터가 연결되어 있고, 제1 트랜지스터의 제어단과 상기 전원 사이에 제1 트랜지스터와 채널 타입이 반대인 제2 트랜지스터가 연결되어 있다. 제1 트랜지스터의 제어단에 제1 제어 신호를 공급하는 제1 게이트 드라이버가 제1 트랜지스터의 제어단에 연결되어 있고, 제2 트랜지스터의 제어단에 제2 제어 신호를 공급하는 제2 게이트 드라이버가 제2 트랜지스터의 제어단에 연결되어 있다. 그리고 제2 게이트 드라이버의 출력단과 제1 트랜지스터의 제어단 사이에 다이오드가 연결되어 있다.

PDP, 방전, 램프, 주사, 전원, 전극

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY, AND DRIVING METHOD THEREOF}

본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다.

플라즈마 표시 장치는 한 프레임이 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 어드레스 기간 동안 발광 셀과 비발광 셀이 어드레스 방전에 의해 선택되고 유지 기간 동안 발광 셀에 대하여 수행되는 유지 방전에 의해 실제로 영상이 표시된다.

이와 같은 방전은 두 전극 사이의 전압 차가 일정 전압 이상 설정되어야 일어난다. 이때, 어드레스 기간 및 유지 기간에서 각 전극에 사용되는 전압의 레벨이 다르고, 이로 인해 각 전압을 공급하는 전원의 개수가 증가하게 된다.

본 발명이 해결하고자 하는 과제는 전원의 개수를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.

본 발명의 한 실시 예에 따른 플라즈마 표시 장치는 전극, 제1 트랜지스터, 제1 게이트 드라이버, 제2 트랜지스터, 제2 게이트 드라이버, 그리고 제1 다이오드를 포함한다. 제1 트랜지스터는 상기 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있으며, 제1단의 전압이 상기 전극의 전압에 대응하고, 제2단의 전압이 상기 제1 전압에 대응한다. 제1 게이트 드라이버는 상기 제1 트랜지스터의 제어단으로 제1 제어 신호를 공급한다. 제2 트랜지스터는 상기 제1 트랜지스터의 제어단과 상기 전원 사이에 연결되어 있다. 제2 게이트 드라이버는 상기 제2 트랜지스터의 제어단으로 제2 제어 신호를 공급한다. 그리고 제1 다이오드는 상기 제2 게이트 드라이버의 출력단과 상기 제1 트랜지스터의 제어단 사이에 연결되어 있다.

본 발명의 다른 실시 예에 따른 플라즈마 표시 장치는 전극, 제1 트랜지스터, 제1 구동부, 제2 트랜지스터, 게이트 드라이버, 그리고 전류 경로를 포함한다. 제1 트랜지스터는 상기 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있으며, 제1단의 전압이 상기 전극의 전압에 대응하며 제2단의 전압이 상기 전원의 전압에 대응한다. 제1 구동부는 상기 제1 트랜지스터의 구동을 제어하여 상기 전극의 전압을 점진적으로 변경한다. 제2 트랜지스터는 턴온 시에 상기 제1 트랜지스터를 턴오프시킨다. 게이트 드라이버는 어드레스 기간 동안 상기 제2 트랜지스터를 턴오프하기 위한 제1 레벨의 제어 신호를 상기 제2 트랜지스터의 제어단으로 출력한다. 그 리고 전류 경로는 상기 게이트 드라이버의 상기 제1 레벨의 제어 신호를 상기 제1 트랜지스터의 제어단으로 전달한다. 이때, 상기 제1 트랜지스터는 상기 제1 레벨의 제어 신호에 응답하여 턴온된다.

본 발명의 또 다른 실시 예에 따르면, 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 리셋 기간의 제1 기간 동안, 상기 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있는 제1 트랜지스터를 제어하는 제1 제어 신호로 상기 제1 트랜지스터를 제어하여 상기 전극의 전압을 상기 제1 전압보다 높은 제2 전압까지 점진적으로 감소시키는 단계, 그리고 상기 리셋 기간의 제2 기간 동안, 상기 제1 트랜지스터의 제어단과 상기 전원 사이에 연결되어 있는 제2 트랜지스터를 제어하는 제2 제어 신호로 상기 제1 트랜지스터의 턴온/턴오프를 반복하여 상기 전극의 전압을 상기 제2 전압에서 제3 전압까지 점진적으로 감소시키는 단계를 포함한다.

본 발명의 실시 예에 의하면, 하나의 전원으로 다른 레벨을 전압을 공급할 수 있으므로, 플라즈마 표시 장치에서 전원의 개수를 줄일 수 있다. 또한, 방전 특성에 따라 리셋 기간의 최종 전압을 변경할 수 있고, 리셋 기간의 전압 기울기 또한 변경할 수 있으므로, 방전 특성이 변경되더라도 플라즈마 표시 장치의 구동을 안정화시킬 수 있다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명 이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.

그리고 본 발명에서 언급되는 벽 전하란 셀의 벽(예를 들어, 유전체층) 상에서 각 전극에 가깝게 형성되는 전하를 말한다. 벽 전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명한다. 또한, 벽 전압은 벽 전하에 의해서 셀의 벽에 형성되는 전위차를 말한다. 그리고 약 방전은 어드레스 기간에서의 어드레스 방전 및 유지 기간에서의 유지 방전보다 미약한 방전을 말하는 것이다.

이제 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 개략적으로 나타내는 도면이다.

도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1-Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn)을 포함한다. 일반적으로 X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되어 있으며, X 전극(X1-Xn)과 Y 전극(Y1-Yn)이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 A 전극(A1-Am)과 직교하도록 배치된다. 이때, A 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 방전 셀(이하, 셀이라 함)(110)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.

제어부(200)는 외부로부터 영상 신호를 수신하여 A 전극(A1-Am), X 전극(X1-Xn) 및 Y 전극(Y1-Yn)의 구동 제어 신호를 출력하고, 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하여 구동한다.

어드레스 전극 구동부(300)는 제어부(200)로부터의 구동 제어 신호에 따라 A 전극(A1-Am)에 구동 전압을 인가한다.

유지 전극 구동부(400)는 제어부(200)로부터의 구동 제어 신호에 따라 X 전극(X1-Xn)에 구동 전압을 인가한다.

주사 전극 구동부(500)는 제어부(200)로부터의 구동 제어 신호에 따라 Y 전극(Y1-Yn)에 구동 전압을 인가한다.

다음, 각 서브필드에서 A 전극(A1-Am), X 전극(X1-Xn) 및 Y 전극(Y1-Yn)에 인가되는 구동 파형에 대해서 도 2를 참조하여 상세하게 설명한다.

도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형도이다. 도 2에서는 하나의 A 전극, X 전극 및 Y 전극에 의해 형성되는 셀을 기준으로 설명한다.

도 2에 도시한 바와 같이, 리셋 기간의 상승 기간 동안 어드레스 전극 구동부(300) 및 유지 전극 구동부(400)는 각각 A 전극 및 X 전극을 기준 전압(도 2에서는 0V 전압)으로 바이어스하고, 주사 전극 구동부(500)는 Y 전극의 전압을 (VscH-VscL) 전압에서 Vset 전압까지 점진적으로 증가시킨다. 도 2에서는 Y 전극의 전압을 램프 형태로 증가시키는 것으로 도시하였다. 그러면, Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어나면서, Y 전극에는 (-) 벽 전하가 형성되고 X 및 A 전극에는 (+) 벽 전하가 형성된다. 이때, 모든 셀에서 방전이 일어나도록 Vset 전압은 X 전극과 Y 전극 사이의 방전 개시 전압보다 크게 설정할 수 있다.

이어서, 리셋 기간의 하강 기간 동안 유지 전극 구동부(400)는 X 전극을 Ve 전압으로 바어어스하고, 주사 전극 구동부(500)는 Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 도 2에서는 Y 전극의 전압을 램프 형태로 감소시키는 것으로 도시하였다. 그러면, Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 소거된다. 일반적으로, 어드레스 기간에서 선택되지 않는 셀이 유지 기간에서 유지 방전이 일어나지 않도록, Y 전극과 X 전극 사이의 벽 전압이 거의 0V에 가깝도록 Ve 전압과 Vnf 전압이 설정된다. 즉, (Ve-Vnf) 전압이 Y 전극과 X 전극 사이의 방전 개시 전압 정도로 설정된다.

어드레스 기간에서, 유지 전극 구동부(400)는 X 전극의 전압을 Ve 전압으로 유지한 상태에서 발광 셀을 선택하기 위해 주사 전극 구동부(500) 및 어드레스 전극 구동부(300)는 Y 전극과 A 전극에 각각 VscL 전압을 가지는 주사 펄스 및 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 선택되지 않는 Y 전극은 VscL 전압보다 높은 VscH 전압으로 바이어스되고, 비발광 셀의 A 전극에는 0V 전압이 인가된다. 이때, VscL 전압은 Vnf 전압과 동일하거나 낮은 전압이 될 수 있다.

구체적으로, 어드레스 기간에서 주사 전극 구동부(500) 및 어드레스 전극 구동부(300)는 첫 번째 행의 Y 전극(도 1의 Y1)에 주사 펄스를 인가하는 동시에 첫 번째 행 중 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가한다. 그러면, 첫 번째 행의 Y 전극과 어드레스 펄스가 인가된 A 전극 사이에서 어드레스 방전이 일어나서, Y 전극에 (+) 벽 전하, A 및 X 전극에 각각 (-) 벽 전하가 형성된다. 이어서, 주사 전극 구동부(500) 및 어드레스 전극 구동부(300)는 두 번째 행의 Y 전극(도 1의 Y2)에 주사 펄스를 인가하면서 두 번째 행 중 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가한다. 그러면, 어드레스 펄스가 인가된 A 전극과 두 번째 행의 Y 전극에 의해 형성되는 셀에서 어드레스 방전이 일어나서 셀에 벽 전하가 형성된다. 마찬가지로, 주사 전극 구동부(500) 및 어드레스 전극 구동부(300)는 나머지 행의 Y 전극에 대해서도 순차적으로 주사 펄스를 인가하면서 발광 셀에 위치하는 A 전극에 어드레스 펄스를 인가하여 벽 전하를 형성한다.

리셋 기간에서 Y 전극에 Vnf 전압이 인가되었을 때, A 전극과 Y 전극 사이의 벽 전압과 A 전극과 Y 전극 사이의 외부 전압(Vnf)의 합은 A 전극과 Y 전극 사이의 방전 개시 전압(Vfay)으로 결정된다. 그런데 어드레스 기간에서 A 전극에 0V가 인가되고 Y 전극에 VscL(=Vnf) 전압이 인가되는 경우에 A 전극과 Y 전극 사이에는 Vfay 전압이 형성되므로 방전이 일어날 수 있지만, 이 경우의 방전 지연 시간이 주사 펄스와 어드레스 펄스의 폭보다 길어서 방전이 일어나지 않는다. 그런데 A 전극에 Va 전압이 인가되고 Y 전극에 VscL(=Vnf) 전압이 인가되는 경우에 A 전극과 Y 전극 사이에는 Vfay 전압보다 높은 전압이 형성되어 방전 지연 시간이 주사 펄스의 폭보다 줄어들어서 방전이 일어날 수 있다. 이때, VscL 전압을 Vnf 전압보다 낮은 전압으로 설정하면, Y 전극과 A 전극 사이의 전압 차가 커지게 되어 어드레스 방전이 잘 일어나게 된다. 또한, Vnf 전압과 VscL 전압의 차(VscL-Va)만큼 Va 전압을 낮출 수도 있다. 따라서, 어드레스 기간에서 VscL 전압은 일반적으로 Vnf 전압보다 낮은 레벨로 설정하고, Va 전압은 기준 전압보다 높은 레벨로 설정한다.

유지 기간에서, 주사 전극 구동부(500)는 Y 전극에 하이 레벨 전압(도 2에서는 Vs)과 로우 레벨 전압(도 2에서는 0V)을 교대로 가지는 유지 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가한다. 그리고 유지 전극 구동부(400)는 X 전극에 유지 펄스를 Y 전극에 인가되는 유지 펄스와 반대 위상으로 인가한다. 즉, Y 전극에 Vs 전압이 인가될 때 X 전극에 0V 전압을 인가하고, Y 전극에 0V 전압을 인가할 때 X 전극에 Vs 전압을 인가한다. 이와 같이 하면, Y 전극과 X 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 발광 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다.

그리고 도 2에서는 Vs 전압을 가지는 유지 방전 펄스를 Y 전극과 X 전극에 교대로 인가하는 것으로 도시하였지만, 이와 달리 Y 전극과 X 전극의 전압 차가 교대로 Vs 전압과 -Vs 전압을 가지는 유지 방전 펄스가 Y 전극 및/또는 X 전극에 인가될 수도 있다. 예를 들어, X 전극이 접지 전압으로 바이어스된 상태에서, Y 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가될 수도 있다.

또한 도 2에서는 리셋 기간에서 셀의 벽 전하를 소거하여 셀을 비발광 셀로 초기화한 후 어드레스 기간에서 어드레스 방전을 통하여 셀을 발광 셀로 설정하였지만, 이와 달리 리셋 기간에서 셀에 벽 전하를 기입하여 셀을 발광 셀로 설정한 후 또는 이전 서브필드의 유지 기간 이후 어드레스 기간에서 어드레스 방전을 통하여 셀을 비발광 셀로 설정할 수도 있다.

아래에서는 하나의 전원으로 Y 전극에 다른 레벨의 전압을 인가할 수 있는 구동 회로에 대하여 도 3을 참조하여 상세하게 설명한다. 아래에서는 하나의 전원(VscL)으로 Y 전극에 Vnf 전압과 VscL 전압을 인가하는 경우를 실시 예로 설명한다.

도 3은 본 발명의 제1 실시 예에 따른 주사 전극 구동 회로를 개략적으로 나 타낸 도면이다. 도 3에서는 설명의 편의상 하나의 Y 전극만을 도시하였으며, 하나의 Y 전극과 하나의 X 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.

도 3에 나타낸 바와 같이, 본 발명의 제1 실시 예에 따른 주사 전극 구동 회로(510)는 상승 리셋 구동부(511), 유지 구동부(512), 하강 리셋/주사 구동부(513), 주사 회로(514), 커패시터(Csc) 및 다이오드(Dsc)를 포함한다.

먼저, 주사 회로(514)는 하이 사이드 입력단(IN1)과 로우 사이드 입력단(IN2)을 가지며, 출력단(OUT)이 Y 전극에 연결되어 있으며, 어드레스 기간에서 발광 셀을 선택하기 위해 하이 사이드 입력단(IN1)의 전압과 로우 사이드 입력단(IN2)의 전압을 대응하는 Y 전극에 선택적으로 인가한다. 도 3에서는 Y 전극에 연결되어 있는 하나의 주사 회로(514)를 도시하였지만, Y 전극(도 1의 Y1~Yn)에 각각 주사 회로(514)가 연결되어 있다. 그리고 일정 개수의 주사 회로(514)가 하나의 집적 회로로 형성되어, 집적 회로의 복수의 출력단이 일정 개수의 Y 전극(예를 들면, Y1~Yk, k는 n보다 작은 정수)에 각각 연결될 수도 있다. 이러한 주사 회로(514)는 트랜지스터(Sch, Scl)를 포함한다. 트랜지스터(Sch)의 소스와 트랜지스터(Scl)의 드레인은 각각 패널 커패시터(Cp)의 Y 전극에 연결되어 있다. 트랜지스터(Sch)의 드레인이 하이 사이드 입력단(IN1)에 연결되어 있고, 트랜지스터(Scl)의 소스가 로우 사이드 입력단(IN2)에 연결되어 있다. 주사 회로(514)의 하이 사이드 입력단(IN1)에 VscH 전압을 공급하는 전원(VscH)이 연결되어 있으며, 전원(VscH)에 애노드가 연결되어 있는 다이오드(Dsc)의 캐소드가 주사 회로(514)의 로우 사이드 입력단(IN2)에 연결되어 있다. 그리고 주사 회로(514)의 하이 사이드 입력단(IN1)과 주사 회로(514)의 로우 사이드 입력단(IN2) 사이에 커패시터(Csc)가 연결되어 있다. 커패시터(Csc)에는 (VscH-VscL) 전압이 충전되어 있다.

하강 리셋/주사 구동부(513)는 노드(N)에 연결되어 있으며, 노드(N)는 주사 회로(514)의 로우 사이드 입력단(IN2)에 연결되어 있다. 하강 리셋/주사 구동부(513)는 트랜지스터(M1), 다이오드(D2) 및 구동부(513a, 513b)를 포함한다. 구동부(513a)는 커패시터(C1), 저항(R1) 및 게이트 드라이버(GD1)을 포함하며, 구동부(513b)는 트랜지스터(Q1), 저항(R2, R3, R4) 및 게이트 드라이버(GD2)을 포함한다. 이때, 트랜지스터(M1)는 n 채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 트랜지스터(Q1)는 pnp 트랜지스터로 도시하였으나, 유사한 기능을 하는 다른 트랜지스터가 트랜지스터(M1, Q1)로 사용될 수도 있다.

노드(N)에 드레인이 연결되어 있는 트랜지스터(M1)의 소스가 VscL 전압을 공급하는 전원(VscL)에 연결되어 있다. 트랜지스터(M1)의 드레인에 제1단이 연결되어 있는 커패시터(C1)의 제2단이 트랜지스터(M1)의 제어단인 게이트에 연결되어 있다. 커패시터(C1)의 제2단에 저항(R1)의 제1단이 연결되어 있고, 저항(R1)의 제2단에 게이트 드라이버(GD1)이 연결되어 있다. 이러한 구동부(513a)에 의해 트랜지스터(M1)가 구동되어 Y 전극의 전압이 램프 형태로 감소될 수 있다.

두 저항(R2, R3)은 트랜지스터(M1)의 드레인과 전원(VscL) 사이에 직렬로 연결되어 있고, 두 저항(R2, R3)의 접점이 트랜지스터(Q1)의 제어단인 베이스에 연결 되어 있다. 이러한 두 저항(R2, R3)은 노드(N)의 전압과 VscL 전압을 분압하는 전압 분압기(513b-1)로 동작한다. 트랜지스터(Q1)의 컬렉터는 전원(VscL)에 연결되고, 트랜지스터(Q1)의 이미터는 트랜지스터(M1)의 게이트에 연결되어 있다. 다이오드(D1)의 캐소드가 트랜지스터(Q1)의 베이스에 연결되어 있고, 다이오드(D1)의 애노드가 게이트 드라이버(GD2)의 출력단에 연결되어 있다. 또한, 게이트 드라이버(GD1)과 다이오드(D2)의 캐소드 사이에 저항(R1)이 연결되어 있고, 게이트 드라이버(GD2)의 출력단과 다이오드(D2)의 애노드 사이에 저항(R4)이 연결되어 있다. 이러한 구동부(513b)는 Y 전극의 전압이 소정 전압, 즉 Vnf 전압이 되면 트랜지스터(Q1)를 턴온시켜 트랜지스터(M1)와 전원(VscL) 사이의 경로를 차단시킨다.

이때, 게이트 드라이버(GD1)가 Y 전극의 전압이 램프 형태로 감소하도록 동작시키기 위해서 저항(R1)은 높은 저항(예를 들면, 1㏀ 이상)으로 설정되는 반면, 게이트 드라이버(GD2)로 트랜지스터(Q1)를 즉시 온/오프하기 위해 저항(R4)는 저항(R1)에 비해 훨씬 낮은 저항(에를 들면, 10Ω)으로 설정된다.

그리고 다이오드(D2)의 애노드가 게이트 드라이버(GD2)의 출력단에 연결되어 있고, 다이오드(D2)의 캐소드가 트랜지스터(M1)의 게이트에 연결되어 있다. 따라서, 트랜지스터(Q2)를 턴온/턴오프시키는 제어 신호로 트랜지스터(M1)를 제어할 수 있다.

유지 구동부(512)는 노드(N)에 연결되어 있으며, 유지 기간 동안 주사 회로(514)의 로우 사이드 입력단(IN2)을 통하여 Y 전극에 Vs 전압과 0V 전압을 교대로 가지는 유지 펄스를 인가하며, 상승 리셋 구동부(511)는 노드(N)에 연결되어 있 으며, 리셋 기간의 상승 기간 동안 주사 회로(514)의 로우 사이드 입력단(IN2)을 통하여 Y 전극의 전압을 증가시킨다.

다음, 도 4, 도 5a 및 도 5b를 참조하여 도 3에 도시된 하강 리셋/주사 구동부(513)의 동작에 대해서 상세하게 설명한다.

도 4는 도 3에 도시된 주사 전극 구동 회로의 타이밍을 나타낸 도면이고, 도 5a 및 도 5b는 각각 본 발명의 실시 예에 따른 주사 전극 구동 회로에서 생성되는 Vnf 전압 및 전압 기울기를 나타낸 도면이다.

먼저, 리셋 기간 동안 주사 회로(514)의 로우 사이드 입력단(IN2)을 통하여 Y 전극에 전압을 인가하므로, Y 전극의 전압은 노드(N)의 전압과 동일해진다. 아래에서는 리셋 기간의 하강 기간에서 하강하는 램프 전압이 인가되기 전에 Y 전극에 0V 전압이 인가되어 있는 것으로 가정한다.

도 4에 도시된 바와 같이, 리셋 기간의 하강 기간 동안 게이트 드라이버(GD1)는 트랜지스터(M1)의 게이트로 하이 레벨 신호(H)를 출력하고, 게이트 드라이버(GD2)는 트랜지스터(Q1)의 베이스로 로우 레벨 신호(L)를 출력한다. 그러면, 트랜지스터(M1)는 턴온되고, 두 저항(R2, R3)에 의해 분압된 전압이 로우 레벨 신호(L)의 전압보다 높으므로, 트랜지스터(Q1)는 턴오프되어, Y 전극의 전압이 점진적으로 감소한다.

구체적으로, 게이트 드라이버(GD1)에서 하이 레벨 신호(H)가 출력되면, 커패시터(C1)와 트랜지스터(M1)의 기생 커패시터에 의해 형성되는 커패시턴스 성분과 높은 저항(R1)에 의해 형성되는 경로에 의해 트랜지스터(M1)의 게이트 전압이 서서 히 증가한다. 그러면, 게이트 전압이 서서히 증가하는 중에 트랜지스터(M1)가 턴온되어, 패널 커패시터(Cp), 트랜지스터(M1) 및 전원(VscL)의 경로를 통해 Y 전극의 전압이 감소한다. Y 전극의 전압이 감소함에 따라 커패시터(C1)에 의해 트랜지스터(M1)의 게이트 전압이 감소하여 트랜지스터(M1)가 턴오프된다. 다시, 트랜지스터(M1)의 게이트 전압은 게이트 드라이버(GD1)에서 공급되는 하이 레벨 신호(H)에 의해 서서히 증가하여서 트랜지스터(M1)가 다시 턴온되어 Y 전극의 전압이 다시 감소한다. 이와 같이, 트랜지스터(M1)의 턴온/턴오프의 반복으로 Y 전극의 전압이 점진적으로 감소한다.

이어서, Y 전극의 전압이 임의의 전압인 Vx 전압까지 감소하면, Vx 전압이 두 저항(R2, R3)에 의해 분압된다. 이때, 트랜지스터(Q1)의 베이스-컬렉터 전압(Vbc)은 수학식 1과 같이 되고, 수학식 2와 같이 트랜지스터(Q1)의 베이스-컬렉터 전압(Vbc)이 문턱 전압(Vth) 이하로 되면, 트랜지스터(Q1)가 턴온된다. 트랜지스터(Q1)가 턴온되면, 트랜지스터(M1)의 게이트-소스 전압이 0V 전압이 되므로, 트랜지스터(M1)는 턴오프된다. 즉, 트랜지스터(Q1)의 베이스-컬렉터 전압(Vbc)이 대략 문턱 전압(|Vth|)과 같은 때의 Vx 전압이 Vnf 전압으로 결정되고, 소정 기간 동안 Y 전극은 Vnf 전압을 유지할 수 있게 된다.

어드레스 기간에서, 게이트 드라이버(GD2)는 트랜지스터(Q1)의 베이스로 하이 레벨 신호(H)를 출력한다. 그러면, 트랜지스터(Q1)가 턴오프되고, 트랜지스터(M1)의 턴온/턴오프에 의해 Y 전극의 전압이 VscL 전압까지 점진적으로 감소하게 된다. 이 상태에서 주사 회로(514)의 트랜지스터(Scl)를 턴온하면, Y 전극에 VscL 전압을 인가할 수 있다.

일반적으로, Vnf 전압과 VscL 전압의 차가 커지면, 어드레스 방전이 잘 일어날 수 있다. 그런데, 플라즈마 표시 장치에서는 방전 특성이 온도나 다른 영향에 의해 달라지므로, 온도에 따라서 Vnf 전압과 VscL 전압의 차 또한 달라져야 방전이 안정적으로 일어날 수 있다. 그런데, 다이오드(D2)가 없다면, 저항(R2, R3)의 저항 값에 의해 Vnf 전압이 하나의 전압 레벨로 결정된다. 그러면, 플라즈마 표시 장치의 방전 특성이 달라지는 경우, Y 전극과 A 전극 사이의 어드레스 방전이 불안정해질 수 있다. 그러나, 본 발명의 제1 실시 예와 같이, 다이오드(D2)가 형성되어 있으면, 도 5a에 도시된 바와 같이, 게이트 드라이버(GD2)로부터 출력되는 제어 신호로 트랜지스터(M1, M2)의 온/오프를 제어할 수 있으므로, 플라즈마 표시 장치의 방전 특성에 따라서 Vnf 전압을 변경할 수가 있다.

즉, 게이트 드라이버(GD2)는 리셋 기간의 Y 전극의 전압이 Vnf 전압 이하가 되는 기간에서 하이 레벨 신호(H)와 로우 레벨 신호(L)를 교대로 출력한다. 그러 면, 저항(R4), 다이오드(D2) 및 트랜지스터(M1)의 게이트의 전류 경로를 통해 트랜지스터(M1)의 게이트로 하이 레벨 신호(H)와 로우 레벨 신호(L)가 전달된다. 따라서, 트랜지스터(M1)가 턴온/턴오프를 반복하면서 Y 전극의 전압을 Vnf 전압보다 더 낮은 Vnf' 전압까지 감소시킬 수 있다.

또한, 리셋 기간의 하강 기간 중 Y 전극의 전압이 Vnf 전압까지 감소하는 기간에서 게이트 드라이버(GD2)로부터 출력되는 제어 신호를 이용하여 트랜지스터(M1, M2)의 턴온/턴오프를 제어하면, Y 전극의 전압 기울기 또한 조절할 수 있다. 즉, 저항(R1)의 저항값이 저항(R4)의 저항값보다 훨씬 크므로, 게이트 드라이버(GD2)로부터 출력되는 제어 신호는 게이트 드라이버(GD1)로부터 출력되는 제어 신호보다 트랜지스터(M1)를 즉시 턴온/턴오프시킬 수 있다. 따라서, Y 전극의 전압이 Vnf 전압까지 감소하는 기간에서 게이트 드라이버(GD2)로부터 트랜지스터(M1)를 턴온시키는 제어 신호를 출력하는 횟수에 따라서 Y 전극의 전압 기울기가 달라질 수 있다. 즉, 도 5b에 도시된 바와 같이, 이 제어 신호의 출력 횟수가 증가할수록 전압 기울기가 A→B→C 방향으로 급격하게 형성될 수 있다. 이러한 전압 기울기 또한 방전에 영향을 주므로, 방전 특성에 따라 전압 기울기를 조절하면, 방전을 안정화시킬 수 있다. 한편, Y 전극의 전압 기울기를 조절하는 방법으로 도 6과 같이 할 수도 있다.

도 6은 본 발명의 제2 실시 예에 따른 주사 전극 구동 회로를 개략적으로 나타낸 도면이다.

도 6에 도시한 바와 같이, 본 발명의 제2 실시 예에 따른 주사 전극 구동 회 로(510')는 구동부(513')에서 가변 저항(R5)을 더 포함한다는 점을 제외하면 제1 실시 예에 따른 주사 전극 구동 회로(510)와 동일하다. 가변 저항(R5)은 트랜지스터(M1)의 게이트와 게이트 드라이버(GD2) 사이에 다이오드(D2)와 직렬로 연결되어 있다. 이때, 가변 저항(R5)의 저항 값을 조절하면, 리셋 기간의 하강 기간에서 Y 전극의 전압 기울기를 조절할 수가 있다. 즉, 가변 저항(R5)의 저항 값을 크게 하면, 전압 기울기가 완만하게 형성되고, 가변 저항(R5)의 저항 값을 작게 하면, 전압 기울기가 급하게 형성된다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 개략적으로 나타내는 도면이고,

도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형도이고,

도 3은 본 발명의 제1 실시 예에 따른 주사 전극 구동 회로를 개략적으로 나타낸 도면이다.

도 4는 도 3에 도시된 주사 전극 구동 회로의 타이밍을 나타낸 도면이고,

도 5a 및 도 5b는 각각 본 발명의 실시 예에 따른 주사 전극 구동 회로에서 생성되는 Vnf 전압 및 전압 기울기를 나타낸 도면이고,

도 6은 본 발명의 제2 실시 예에 따른 주사 전극 구동 회로를 개략적으로 나타낸 도면이다.

<도면의 주요부분에 대한 참조 부호의 설명>

500: 주사 전극 구동부 510, 510': 주사 전극 구동 회로

513: 하강 리셋/주사 구동부 513a, 513b: 구동부

GD1, GD2: 게이트 드라이버 513b-1: 전압 분압기

514: 주사 회로

Claims (17)

1. 전극,

   상기 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있으며, 제1단의 전압이 상기 전극의 전압에 대응하고, 제2단의 전압이 상기 제1 전압에 대응하는 제1 트랜지스터,

   상기 제1 트랜지스터의 제어단으로 제1 제어 신호를 공급하는 제1 게이트 드라이버,

   상기 제1 트랜지스터의 제어단과 상기 전원 사이에 연결되어 있는 제2 트랜지스터,

   상기 제2 트랜지스터의 제어단으로 제2 제어 신호를 공급하는 제2 게이트 드라이버, 그리고

   상기 제2 게이트 드라이버의 출력단과 상기 제1 트랜지스터의 제어단 사이에 연결되어 있는 제1 다이오드

   를 포함하는 플라즈마 표시 장치.
2. 제1항에 있어서,

   상기 제1 게이트 드라이버의 출력단과 상기 제1 다이오드의 캐소드 사이에 연결되어 있는 제1 저항, 그리고

   상기 제2 게이트 드라이버의 출력단과 상기 제1 다이오드의 애노드 사이에 연결되어 있는 제2 저항

   을 더 포함하며,

   상기 제1 저항의 저항 값이 상기 제2 저항의 저항 값보다 큰 플라즈마 표시 장치.
3. 제2항에 있어서,

   상기 제2 게이트 드라이버의 출력단과 상기 제1 트랜지스터의 제어단 사이에서 상기 제1 다이오드에 직렬로 연결되어 있는 제3 저항

   을 더 포함하는 플라즈마 표시 장치.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 제2 게이트 드라이버의 출력단과 상기 제2 트랜지스터의 제어단 사이에 연결되어 있는 제2 다이오드

   를 더 포함하는 플라즈마 표시 장치.
5. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 제1 트랜지스터의 제1단과 상기 전원과 사이에 직렬로 연결되어 있으며, 접점이 상기 제2 트랜지스터의 제어단과 연결되어 있는 제4 및 제5 저항

   을 더 포함하는 플라즈마 표시 장치.
6. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 제1 및 제2 트랜지스터는 채널 타입이 반대인 플라즈마 표시 장치.
7. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 제1 게이트 드라이버는 리셋 기간의 제1 기간 동안 상기 제1 제어 신호를 하이 레벨로 설정하여 상기 전극의 전압을 상기 제1 전압보다 높은 제2 전압까지 점진적으로 감소시키며,

   상기 제2 게이트 드라이버는 어드레스 기간 동안 상기 제1 및 제2 제어 신호를 하이 레벨로 설정하여 상기 제1 트랜지스터를 턴온하는 플라즈마 표시 장치.
8. 제7항에 있어서,

   상기 리셋 기간의 제2 기간 동안, 상기 제2 게이트 드라이버는 상기 제2 제어 신호를 하이 레벨과 로우 레벨을 교대로 가지도록 설정하여 상기 전극의 전압을 상기 제2 전압보다 더 낮은 제3 전압까지 감소시키는 플라즈마 표시 장치.
9. 제7항에 있어서,

   상기 제1 기간 중 일부 기간 동안 상기 제2 게이트 드라이버는 하이 레벨의 상기 제2 제어 신호를 출력하는 플라즈마 표시 장치.
10. 전극,

    상기 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있으며, 제1단의 전압이 상기 전극의 전압에 대응하며 제2단의 전압이 상기 전원의 전압에 대응하는 제1 트랜지스터,

    상기 제1 트랜지스터의 구동을 제어하여 상기 전극의 전압을 점진적으로 변경하는 제1 구동부,

    상기 전극과 상기 전원 사이에 직렬로 연결되어 있는 제1 및 제2 저항,

    상기 제1 및 제2 저항의 접점에 제어단이 연결되어 있으며, 턴온 시에 상기 제1 트랜지스터를 턴오프시키는 제2 트랜지스터,

    어드레스 기간 동안 상기 제2 트랜지스터를 턴오프하기 위한 제1 레벨의 제어 신호를 상기 제2 트랜지스터의 상기 제어단으로 출력하는 게이트 드라이버, 그리고

    상기 게이트 드라이버의 상기 제1 레벨의 제어 신호를 상기 제1 트랜지스터의 제어단으로 전달하는 전류 경로

    를 포함하며,

    상기 제1 트랜지스터는 상기 제1 레벨의 제어 신호에 응답하여 턴온되는 플라즈마 표시 장치.
11. 제10항에 있어서,

    상기 게이트 드라이버의 상기 제어 신호가 제2 레벨이고, 상기 제1 및 제2 저항의 접점 전압이 상기 제1 전압보다 높은 제2 전압 이하인 경우에 상기 제2 트랜지스터가 턴온되는 플라즈마 표시 장치.
12. 제10항에 있어서,

    상기 전류 경로는

    상기 게이트 드라이버와 상기 제1 트랜지스터의 제어단 사이에 연결되어 있는 다이오드를 포함하는 플라즈마 표시 장치.
13. 제10항 내지 제12항 중 어느 한 항에 있어서,

    상기 게이트 드라이버는 리셋 기간의 제1 기간 동안 상기 제1 레벨의 제어 신호를 상기 제2 트랜지스터의 제어단으로 출력하여 상기 전극의 전압을 상기 제1 전압보다 높은 제2 전압까지 점진적으로 감소시키며,

    상기 리셋 기간의 제2 기간 동안 상기 제2 트랜지스터를 턴온하기 위한 제2 레벨의 제어 신호와 상기 제1 레벨의 제어 신호를 교대로 상기 제2 트랜지스터의 제어단으로 출력하여 상기 전극의 전압을 상기 제2 전압보다 낮은 제3 전압까지 감소시키는 플라즈마 표시 장치.
14. 삭제
15. 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,

    리셋 기간의 제1 기간 동안,

    상기 전극과 제1 전압을 공급하는 전원 사이에 연결되어 있으며 제1 및 제2 제어 신호에 응답하여 턴온되는 제1 트랜지스터의 제어단으로 상기 제1 제어 신호를 출력하여 상기 전극의 전압을 상기 제1 전압보다 높은 제2 전압까지 점진적으로 감소시키는 단계,

    상기 리셋 기간의 제2 기간 동안, 상기 제1 트랜지스터의 제어단과 상기 전원 사이에 연결되어 있으며 제2 제어 신호의 하이 레벨에 응답하여 턴오프되는 제2 트랜지스터의 제어단으로 상기 제2 제어 신호를 출력하는 단계, 그리고

    상기 제2 기간 동안 상기 제2 제어 신호를 상기 제1 트랜지스터의 제어단으로 출력하여 상기 전극의 전압을 상기 제2 전압에서 상기 제1 전압보다 높은 제3 전압까지 점진적으로 더 감소시키는 단계

    를 포함하며,

    상기 제1 트랜지스터는 상기 제2 제어 신호의 하이 레벨에 응답하여 턴온되고,

    상기 제2 기간 동안 상기 제2 제어 신호의 레벨을 하이 레벨과 로우 레벨로 교대로 설정하는 구동 방법.
16. 제15항에 있어서,

    상기 제1 기간 동안 상기 하이 레벨의 제2 제어 신호를 상기 제2 트랜지스터의 제어단으로 출력하여 상기 제2 트랜지스터를 턴오프시키는 단계

    를 더 포함하는 구동 방법.
17. 제15항에 있어서,

    어드레스 기간 동안, 상기 제1 및 제2 제어 신호를 하이 레벨로 설정하여 상기 제2 트랜지스터를 턴오프하고 상기 제1 트랜지스터를 턴온하여 상기 전극에 상기 제1 전압을 인가하는 단계

    를 더 포함하는 구동 방법.

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