KR100882289B1 - Semiconductor device and manufacturing method thereof - Google Patents

Abstract

반도체 기판(1)의 상방(上方)에 촉매 금속을 함유하는 복수의 기점(起点) 패턴(3)을 형성한다. 이어서, 기점 패턴(3)을 덮는 절연막(4)을 형성한다. 이어서, 절연막(4)에 양단(兩端)으로부터 기점 패턴(3)의 측면이 노출되는 홈을 형성한다. 그 후, 홈 내에 도전성(導電性) 카이랄리티(chirality)를 구비한 카본나노튜브(5)를 성장시킴으로써 배선을 형성한다. 그 후, 카본나노튜브(5)를 덮는 층간절연막을 형성한다.

기점 패턴, 카이랄리티, 카본나노튜브, 전계 효과 트랜지스터

A plurality of starting point patterns 3 containing a catalyst metal are formed above the semiconductor substrate 1. Next, the insulating film 4 covering the starting point pattern 3 is formed. Next, the groove | channel in which the side surface of the origin pattern 3 is exposed is formed in the insulating film 4 from both ends. Thereafter, the wiring is formed by growing the carbon nanotubes 5 having conductive chirality in the grooves. Thereafter, an interlayer insulating film covering the carbon nanotubes 5 is formed.

Starting pattern, chirality, carbon nanotube, field effect transistor

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 카본나노튜브를 사용한 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device using carbon nanotubes and a method of manufacturing the same.

반도체 장치에 대한 미세화의 요구가 높아지고 있고, 그에 따라 배선에 필요하게 되는 전류 밀도도 높일 필요가 있다. 국제 반도체 기술 로드맵(2002년도)에 의하면, 2005년을 지날 즈음부터 반도체 디바이스에 필요하게 되는 최대 배선 전류 밀도는 2×1O⁶(A/㎠) 가까이 되는 것이 예상되어, 종래의 Cu 배선 등으로는 대응할 수 없다.The demand for miniaturization for semiconductor devices is increasing, and accordingly, the current density required for wiring needs to be increased. According to the International Semiconductor Technology Roadmap (2002), from 2005, the maximum wiring current density required for semiconductor devices is expected to be close to 2 x 10 ⁶ (A / cm 2). Can't cope

이와 같은 문제점을 해결할 수 있는 배선 재료의 한 후보로서 카본나노튜브를 들 수 있다. 카본나노튜브의 최대 배선 전류 밀도는 10⁹(A/㎠)대이며, Cu 배선의 1000배 가깝다. 또한, 그 전기 저항은 카본나노튜브 1개당이며 약 6㏀의 양자화 저항으로 되는 것이 관측되고 있다. 따라서, 카본나노튜브의 개수를 증가시킴으로써 저(低)저항 배선을 형성할 수 있다.Carbon nanotubes can be cited as candidates for wiring materials that can solve such problems. The maximum wiring current density of carbon nanotubes is in the range of 10 ⁹ (A / cm 2) and about 1000 times of Cu wiring. It is also observed that the electrical resistance is about 6 kW quantization resistance per carbon nanotube. Therefore, low resistance wiring can be formed by increasing the number of carbon nanotubes.

또한, 카본나노튜브의 카이랄리티(chirality)를 제어함으로써, 반도체로 할 수 있고, 이것을 전계(電界) 효과 트랜지스터의 채널로서 사용하는 것도 검토되고 있다. 이와 같은 전계 효과 트랜지스터에서는 단위폭 당 컨덕턴스는 Si 기판에 형성한 N채널 트랜지스터의 수 배, P채널 트랜지스터의 10배 정도로 하고 있다.In addition, by controlling the chirality of carbon nanotubes, it is possible to form a semiconductor, and to use this as a channel of a field effect transistor has also been studied. In such a field effect transistor, the conductance per unit width is about several times that of an N-channel transistor formed on a Si substrate and about 10 times that of a P-channel transistor.

종래, 카본나노튜브로 이루어지는 배선을 형성하는 방법으로서, 열 CVD법 또는 플라스마 CVD법에 의해, 코발트, 니켈 또는 철 등의 촉매 금속의 표면으로부터 선택적으로 카본나노튜브를 성장시키는 방법이 있다.Conventionally, as a method of forming a wiring made of carbon nanotubes, there is a method of selectively growing carbon nanotubes from the surface of a catalyst metal such as cobalt, nickel or iron by thermal CVD or plasma CVD.

예를 들어, 일본국 공개특허2002-329723호 공보에는 촉매 금속의 패턴 위에 카본나노튜브를 수직 방향으로 CVD 성장시킴으로써, 카본나노튜브를 사용한 비어를 형성하는 방법이 기재되어 있다. 또한, 이 공보에는 수평 방향으로 전계를 인가하면서 카본나노튜브를 성장시킴으로써, 수평 방향으로 연장되는 배선을 형성하는 방법도 기재되어 있다.For example, Japanese Patent Laid-Open No. 2002-329723 discloses a method of forming vias using carbon nanotubes by CVD growing carbon nanotubes in a vertical direction on a pattern of a catalyst metal. This publication also describes a method of forming a wiring extending in the horizontal direction by growing carbon nanotubes while applying an electric field in the horizontal direction.

일본국 공개특허2002-118248호 공보에는 다음과 같은 수평 방향으로 연장되는 배선을 형성하는 방법이 기재되어 있다. 우선, 촉매 금속의 라인 형상 패턴을 형성한 후에, 그 위에 수직 성장 억제층을 형성한다. 이어서, 수직 성장 억제층 및 라인 형상 패턴에 동시에 개구부를 형성한다. 그리고, 개구부 내에서 대향한 패턴 사이에 카본나노튜브를 성장시킨다. 또한, 수직 성장 억제층을 선택적으로 형성하고, 라인 형상 패턴을 패터닝한 후에 카본나노튜브를 성장시키는 방법도 기재되어 있다.Japanese Laid-Open Patent Publication No. 2002-118248 discloses a method for forming a wiring extending in the horizontal direction as follows. First, after forming a line-shaped pattern of a catalyst metal, a vertical growth suppression layer is formed thereon. Subsequently, openings are simultaneously formed in the vertical growth suppression layer and the line-shaped pattern. Then, carbon nanotubes are grown between the opposing patterns in the openings. Also described is a method of selectively forming a vertical growth suppression layer and growing a carbon nanotube after patterning a line pattern.

또한, Wo1fgang Hoenlein(Jpn.J.Appl.Phys.Vol.41(2002)pp.4370-4374)에는 다마신(damascene) 프로세스를 응용한 카본나노튜브 배선이 도시되어 있지만, 그 형성 방법은 기재되어 있지 않다.Wo1fgang Hoenlein (Jpn. J. Appl. Phys. Vol. 41 (2002) pp. 4370-4374) also shows carbon nanotube wiring using a damascene process, but the formation method thereof is described. Not.

그러나, 일본국 공개특허2002-329723호 공보에 기재된 방법에서는 카본나노튜브의 성장 방향 및 길이의 제어가 곤란하다. 또한, 일본국 공개특허2002-118248호 공보에 기재된 개구부를 형성하는 방법에서는 수직 성장 억제층 및 촉매 금속의 라인 형상 패턴에 동시에 개구부를 형성할 필요가 있지만, Co, Ni 및 철 등의 촉매 금속과 수직 성장 억제층을 일련의 공정으로 에칭하는 것은 곤란하다. 특히 촉매 금속의 두께가 두꺼운 경우는 현저하다. 또한, 촉매 금속의 건식 에칭을 행하면, 그 부(副)생성물이 개구부 측면에 부착되고, 그곳에서 카본나노튜브가 성장할 우려도 있다. 또한, 수직 성장 억제층을 선택적으로 형성하는 방법에서는 카본나노튜브의 성장 방향을 제어하는 것이 곤란하다.However, in the method disclosed in Japanese Patent Laid-Open No. 2002-329723, it is difficult to control the growth direction and length of the carbon nanotubes. In addition, in the method of forming the opening described in JP-A-2002-118248, it is necessary to simultaneously form the opening in the vertical growth suppression layer and the line-shaped pattern of the catalyst metal. It is difficult to etch the vertical growth inhibition layer in a series of processes. In particular, the thickness of the catalyst metal is remarkable. In addition, when dry etching of the catalyst metal is carried out, the secondary product adheres to the side surface of the opening, and there is a concern that carbon nanotubes may grow there. In addition, in the method of selectively forming the vertical growth inhibiting layer, it is difficult to control the growth direction of the carbon nanotubes.

또한, 상기 논문에는 카본나노튜브를 성장시키는 방법에 대한 기재는 없다. 또한, 촉매 금속이 각 콘택트의 일부에 선택적으로 형성되어 있어, 이와 같은 구조를 얻기 위한 공정은 복잡해진다고 생각된다.In addition, there is no description of the method for growing carbon nanotubes in the paper. In addition, a catalyst metal is selectively formed in a part of each contact, and it is thought that the process for obtaining such a structure becomes complicated.

특허문헌 1 : 일본국 공개특허2002-329723호 공보Patent Document 1: Japanese Unexamined Patent Publication No. 2002-329723

특허문헌 2 : 일본국 공개특허2002-118248호 공보Patent Document 2: Japanese Unexamined Patent Publication No. 2002-118248

비특허문헌 1 : Wolfgang Hoenlein(Jpn.J.Appl.Phys.Vol.41(2002)pp.4370-4374)Non-Patent Document 1: Wolfgang Hoenlein (Jpn. J. Appl. Phys. Vol. 41 (2002) pp. 4370-4374)

본 발명의 제 1 목적은, 기판 표면에 평행한 방향으로 적절하게 연장되는 카본나노튜브로 이루어지는 배선을 구비한 반도체 장치 및 그 제조 방법을 제공함에 있다.A first object of the present invention is to provide a semiconductor device having a wiring made of carbon nanotubes which extends in a direction parallel to the surface of a substrate, and a manufacturing method thereof.

본 발명의 제 2 목적은, 기판 표면에 평행한 방향으로 적절하게 연장되는 카본나노튜브로 이루어지는 채널을 구비한 반도체 장치 및 그 제조 방법을 제공함에 있다.It is a second object of the present invention to provide a semiconductor device having a channel made of carbon nanotubes which extends in a direction parallel to the surface of a substrate and a method of manufacturing the same.

본원 발명자는 상기 과제를 해결하기 위해 예의(銳意) 검토를 거듭한 결과, 이하에 나타내는 발명의 다양한 형태에 도달하였다.MEANS TO SOLVE THE PROBLEM As a result of earnestly examining in order to solve the said subject, this inventor reached various aspects of the invention shown below.

본 발명에 따른 제 1 반도체 장치에서는 반도체 기판의 상방(上方)에, 그 내부에 홈이 형성된 절연막이 형성되어 있다. 그리고, 상기 홈 내에 카본나노튜브로 이루어지는 배선이 형성되어 있다.In the first semiconductor device according to the present invention, an insulating film having a groove formed therein is formed above the semiconductor substrate. A wiring made of carbon nanotubes is formed in the groove.

본 발명에 따른 제 2 반도체 장치는, 반도체 기판과, 상기 반도체 기판 표면에 형성된 복수의 반도체 소자와, 상기 복수의 반도체 소자끼리를 접속하는 다층 배선을 갖는다. 그리고, 상기 다층 배선 중 상기 반도체 기판 표면에 평행한 방향으로 연장되는 부분의 적어도 일부는, 외부에 노출된 카본나노튜브에 의해 구성되어 있다.The 2nd semiconductor device which concerns on this invention has a semiconductor substrate, the some semiconductor element formed in the surface of the said semiconductor substrate, and the multilayer wiring which connects these some semiconductor elements. At least a part of the multilayer wiring extending in a direction parallel to the surface of the semiconductor substrate is constituted by carbon nanotubes exposed to the outside.

본 발명에 따른 제 1 반도체 장치의 제조 방법에서는 반도체 기판의 상방에 촉매 금속을 함유하는 복수의 기점(起点) 패턴을 형성한 후, 상기 기점 패턴을 덮는 절연막을 형성한다. 이어서, 상기 절연막에, 양단(兩端)으로부터 상기 기점 패턴의 측면이 노출되는 홈을 형성한다. 이어서, 상기 홈 내에 도전성(導電性) 카이랄리티를 구비한 카본나노튜브를 성장시킴으로써 배선을 형성한다. 그리고, 상기 카본나노튜브를 덮는 층간절연막을 형성한다.In the manufacturing method of the 1st semiconductor device which concerns on this invention, after forming several starting point pattern containing a catalyst metal above a semiconductor substrate, the insulating film which covers the said starting point pattern is formed. Subsequently, grooves are formed in the insulating film to expose side surfaces of the starting point patterns from both ends. Subsequently, a wiring is formed by growing a carbon nanotube having conductive chirality in the groove. An interlayer insulating film covering the carbon nanotubes is formed.

본 발명에 따른 제 2 반도체 장치의 제조 방법에서는 반도체 기판의 상방에 촉매 금속을 함유하는 적어도 2개의 기점 패턴을 형성한 후, 상기 기점 패턴을 덮는 절연막을 형성한다. 이어서, 상기 절연막에, 양단으로부터 상기 기점 패턴의 측면이 노출되는 홈을 형성한다. 그리고, 상기 홈 내에 반도체의 카이랄리티를 구비한 카본나노튜브를 성장시킴으로써 채널을 형성한다.In the manufacturing method of the second semiconductor device according to the present invention, after forming at least two starting point patterns containing the catalyst metal above the semiconductor substrate, an insulating film covering the starting point pattern is formed. Subsequently, grooves are formed in the insulating film to expose side surfaces of the starting pattern from both ends. The channel is formed by growing carbon nanotubes having chirality of a semiconductor in the groove.

도 1의 (a)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.1A is a plan view showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 1의 (b)는 도 1의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.

도 2의 (a)는 도 1의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 2A is a plan view illustrating a method of manufacturing a semiconductor device according to the first embodiment, following FIG. 1A.

도 2의 (b)는 도 2의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.

도 3의 (a)는 도 2의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 3A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment after FIG. 2A.

도 3의 (b)는 도 3의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.

도 4의 (a)는 도 3의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.4A is a plan view illustrating the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 3A.

도 4의 (b)는 도 4의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.

도 5의 (a)는 도 4의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 5A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment after FIG. 4A.

도 5의 (b)는 도 5의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 5B is a cross-sectional view taken along the line I-I of FIG. 5A. FIG.

도 6의 (a)는 도 5의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.6A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment, following FIG. 5A.

도 6의 (b)는 도 6의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.

도 7의 (a)는 도 6의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 7A is a plan view illustrating the method of manufacturing the semiconductor device according to the first embodiment, following FIG. 6A.

도 7의 (b)는 도 7의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 7B is a cross-sectional view taken along the line I-I of FIG. 7A. FIG.

도 8의 (a)는 도 7의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 8A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment following FIG. 7A.

도 8의 (b)는 도 8의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 8B is a cross-sectional view taken along the line I-I in FIG. 8A. FIG.

도 9의 (a)는 도 8의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 9A is a plan view illustrating a method of manufacturing the semiconductor device according to the first embodiment following FIG. 8A.

도 9의 (b)는 도 9의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 9B is a cross-sectional view taken along the line I-I of FIG. 9A. FIG.

도 10의 (a)는 도 9의 (a)에 이어, 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.(A) is a top view which shows the manufacturing method of the semiconductor device which concerns on FIG. 9 (a), according to 1st Example.

도 10의 (b)는 도 10의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 10B is a cross-sectional view taken along the line I-I of FIG. 10A. FIG.

도 11은 제 1 실시예를 적용하여 제조한 반도체 장치의 구조를 나타내는 단면도.Fig. 11 is a sectional view showing the structure of a semiconductor device manufactured by applying the first embodiment.

도 12의 (a)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.12A is a plan view showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.

도 12의 (b)는 도 12의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 12B is a cross-sectional view taken along the line I-I in FIG. 12A. FIG.

도 13의 (a)는 도 12의 (a)에 이어, 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 13A is a plan view illustrating a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 12A.

도 13의 (b)는 도 13의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 13B is a cross-sectional view taken along the line I-I in FIG. 13A. FIG.

도 14의 (a)는 도 13의 (a)에 이어, 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 14A is a plan view illustrating a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 13A.

도 14의 (b)는 도 14의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.

도 15의 (a)는 도 14의 (a)에 이어, 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 15A is a plan view illustrating a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 14A.

도 15의 (b)는 도 15의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 15B is a cross-sectional view taken along the line I-I in FIG. 15A. FIG.

도 16의 (a)는 도 15의 (a)에 이어, 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.16A is a plan view illustrating a method of manufacturing a semiconductor device according to the second embodiment, following FIG. 15A.

도 16의 (b)는 도 16의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 16B is a cross-sectional view taken along the line I-I of FIG. 16A. FIG.

도 17의 (a)는 성장 억제막(21)이 형성된 예를 나타내는 평면도.FIG. 17A is a plan view illustrating an example in which the growth suppression film 21 is formed. FIG.

도 17의 (b)는 도 17의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 17B is a cross-sectional view taken along the line I-I of FIG. 17A. FIG.

도 18의 (a)는 단면 형상이 역(逆)테이퍼 형상의 도트 패턴(23)이 형성된 예를 나타내는 평면도.18A is a plan view showing an example in which a cross-sectional shape of a dot pattern 23 having an inverse taper shape is formed.

도 18의 (b)는 도 18의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 18B is a cross-sectional view taken along the line I-I in FIG. 18A. FIG.

도 19의 (a)는 산화 방지막(22)이 형성된 예를 나타내는 평면도.19A is a plan view illustrating an example in which the antioxidant film 22 is formed.

도 19의 (b)는 도 19의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 19B is a cross-sectional view taken along the line I-I in FIG. 19A. FIG.

도 20의 (a)는 도트 패턴(3) 표면을 촉매 금속막으로 덮는 방법을 나타내는 평면도.20A is a plan view showing a method of covering the surface of a dot pattern 3 with a catalyst metal film.

도 20의 (b)는 도 20의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 20B is a cross-sectional view taken along the line I-I of FIG. 20A. FIG.

도 21의 (a)는 도 20의 (a)에 이어, 도트 패턴(3) 표면을 촉매 금속막으로 덮는 방법을 나타내는 평면도.FIG. 21A is a plan view illustrating a method of covering the surface of the dot pattern 3 with a catalyst metal film, following FIG. 20A.

도 21의 (b)는 도 21의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the II line in (a) of FIG.

도 22의 (a)는 도 21의 (a)에 이어, 도트 패턴(3) 표면을 촉매 금속막으로 덮는 방법을 나타내는 평면도.(A) is a top view which shows the method of covering the surface of the dot pattern 3 with a catalyst metal film following (a) of FIG.

도 22의 (b)는 도 22의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the II line in (a) of FIG.

도 23의 (a)는 도 22의 (a)에 이어, 도트 패턴(3) 표면을 촉매 금속막으로 덮는 방법을 나타내는 평면도.(A) is a top view which shows the method of covering the surface of the dot pattern 3 with a catalyst metal film following (a) of FIG.

도 23의 (b)는 도 23의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 23B is a cross-sectional view taken along the line I-I of FIG. 23A. FIG.

도 24의 (a)는 다마신법(damascene法)을 채용한 예를 나타내는 평면도.FIG. 24A is a plan view illustrating an example in which the damascene method is employed. FIG.

도 24의 (b)는 도 24의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.

도 25의 (a)는 도 24의 (a)에 이어, 다마신법을 채용한 예를 나타내는 평면도.(A) is a top view which shows the example which employ | adopted the damascene method following FIG. 24 (a).

도 25의 (b)는 도 25의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 25B is a cross-sectional view taken along the line I-I in FIG. 25A. FIG.

도 26의 (a)는 도 25의 (a)에 이어, 다마신법을 채용한 예를 나타내는 평면도.(A) is a top view which shows the example which employ | adopted the damascene method following FIG. 25 (a).

도 26의 (b)는 도 26의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.(B) is sectional drawing along the Ⅰ-I line | wire in (a) of FIG.

도 27의 (a)는 도 26의 (a)에 이어, 다마신법을 채용한 예를 나타내는 평면도.(A) is a top view which shows the example which employ | adopted the damascene method following FIG. 26 (a).

도 27의 (b)는 도 27의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도.FIG. 27B is a cross-sectional view taken along the line I-I in FIG. 27A. FIG.

도 28은 층간절연막을 제거한 예를 나타내는 단면도.28 is a cross-sectional view illustrating an example in which an interlayer insulating film is removed.

도 29의 (a)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.29A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment of the present invention.

도 29의 (b)는 도 29의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 30의 (a)는 도 29의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.30A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 29A.

도 30의 (b)는 도 30의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 31의 (a)는 도 30의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.(A) is a top view which shows the manufacturing method of the semiconductor device which concerns on 3rd Example following FIG. 30 (a).

도 31의 (b)는 도 31의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 32의 (a)는 도 31의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 32A is a plan view illustrating a method of manufacturing a semiconductor device according to the third embodiment following FIG. 31A.

도 32의 (b)는 도 32의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 33의 (a)는 도 32의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.33A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 32A.

도 33의 (b)는 도 33의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire of (a) of FIG.

도 34의 (a)는 도 33의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 34A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 33A.

도 34의 (b)는 도 34의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 35의 (a)는 도 34의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 35A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 34A.

도 35의 (b)는 도 35의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 36의 (a)는 도 35의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.36A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 35A.

도 36의 (b)는 도 36의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 37의 (a)는 도 36의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 37A is a plan view illustrating a method for manufacturing a semiconductor device according to the third embodiment following FIG. 36A.

도 37의 (b)는 도 37의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 38의 (a)는 도 37의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 38A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment following FIG. 37A.

도 38의 (b)는 도 38의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 39의 (a)는 도 38의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 39A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment following FIG. 38A.

도 39의 (b)는 도 39의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 40의 (a)는 도 39의 (a)에 이어, 제 3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.40A is a plan view illustrating the method of manufacturing the semiconductor device according to the third embodiment, following FIG. 39A.

도 40의 (b)는 도 40의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 41은 게이트 전극(58) 위에 촉매 금속층(67)이 형성된 예를 나타내는 단면도.41 is a cross-sectional view illustrating an example in which a catalyst metal layer 67 is formed on a gate electrode 58. FIG.

도 42는 게이트 전극(58) 위에 촉매 금속층(67)이 형성된 반도체 장치를 나타내는 단면도.42 is a cross-sectional view of a semiconductor device in which a catalyst metal layer 67 is formed over a gate electrode 58. FIG.

도 43의 (a)는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.43A is a plan view showing a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.

도 43의 (b)는 도 43의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 44의 (a)는 도 43의 (a)에 이어, 제 4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.FIG. 44A is a plan view illustrating the method of manufacturing the semiconductor device according to the fourth embodiment following FIG. 43A.

도 44의 (b)는 도 44의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 45의 (a)는 도 44의 (a)에 이어, 제 4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도.45A is a plan view illustrating the method of manufacturing the semiconductor device according to the fourth embodiment following FIG. 44A.

도 45의 (b)는 도 45의 (a) 중의 II-II선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 46의 (a)는 백(back)게이트 구조를 채용한 예를 나타내는 평면도.46A is a plan view illustrating an example in which a back gate structure is adopted.

도 46의 (b)는 도 46의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도.(B) is sectional drawing along the II-II line | wire in (a) of FIG.

도 47의 (a)는 인버터를 나타내는 블록도.Fig. 47A is a block diagram showing an inverter.

도 47의 (b)는 인버터를 나타내는 배치도.Fig. 47B is a layout view showing the inverter.

도 47의 (c)는 인버터를 나타내는 회로도.Fig. 47C is a circuit diagram showing an inverter.

도 48은 인버터의 형성 방법을 나타내는 단면도.48 is a cross-sectional view illustrating a method of forming an inverter.

도 49는 산소 블록막(86)이 형성된 예를 나타내는 단면도.Fig. 49 is a sectional view showing an example in which the oxygen block film 86 is formed.

이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 구체적으로 설명한다. 다만, 여기서는 편의상, 반도체 장치의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다.Best Modes for Carrying Out the Invention Embodiments of the present invention will now be described in detail with reference to the accompanying drawings. However, here, for the sake of convenience, the cross-sectional structure of the semiconductor device will be described together with the manufacturing method thereof.

(제 1 실시예)(First embodiment)

우선, 본 발명의 제 1 실시예에 대해서 설명한다. 도 1의 (a) 및 도 1의 (b)~도 10의 (a) 및 도 10의 (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 도면이다. 또한, 도 1의 (b)~도 10의 (b)는 각각 도 1의 (a)~도 10의 (a) 중의 Ⅰ-Ⅰ선에 따른 단면도이다.First, the first embodiment of the present invention will be described. 1 (a) and 1 (b) to 10 (a) and 10 (b) are diagrams showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of process. In addition, FIG.1 (b)-FIG.10 (b) are sectional drawing along the II line of FIG.1 (a)-FIG.10 (a), respectively.

본 실시예에서는 우선, 도 1의 (a) 및 도 1의 (b)에 나타낸 바와 같이, 반도체 기판(1) 위에 예를 들어 TEOS(tetraethylorthosilicate)를 사용하여 Si 산화막(2)을 형성한다. 이어서, Si 산화막(2) 위에 카본나노튜브에 대한 촉매 금속으로 이루어지는 도트 패턴(3)을 형성한다. 촉매 금속으로서는 예를 들어 코발트(Co), 니켈(Ni) 또는 철(Fe) 등을 들 수 있다. 도트 패턴(3)을 형성하는 위치는, 형성하고자 하는 배선의 단부 및 굴곡부 등으로 한다. 이것은, 카본나노튜브는 대부분의 경우 촉매 금속의 패턴간의 최단 거리를 직선적으로 성장하기 때문이다. 또한, 도트 패턴(3)의 높이 및 폭 등의 단면 형상은, 형성하고자 하는 배선의 굵기(카본나노튜브의 개수), 즉 형성하고자 하는 배선에 요구되는 저항에 따라 결정한다. 또한, 도트 패턴(3) 측면은 반드시 수직일 필요는 없고, 순(順)테이퍼 형상 또는 역(逆)테이퍼 형상일 수도 있다.In this embodiment, first, as shown in Figs. 1A and 1B, an Si oxide film 2 is formed on a semiconductor substrate 1 using, for example, tetraethylorthosilicate (TEOS). Subsequently, a dot pattern 3 made of a catalyst metal for carbon nanotubes is formed on the Si oxide film 2. As a catalyst metal, cobalt (Co), nickel (Ni), iron (Fe), etc. are mentioned, for example. The position at which the dot pattern 3 is to be formed is an end portion, a bent portion, or the like of the wiring to be formed. This is because, in most cases, carbon nanotubes grow linearly with the shortest distance between patterns of catalyst metals. The cross-sectional shape such as the height and width of the dot pattern 3 is determined in accordance with the thickness of the wiring to be formed (the number of carbon nanotubes), that is, the resistance required for the wiring to be formed. In addition, the side surface of the dot pattern 3 does not necessarily need to be perpendicular, and may be a forward taper shape or a reverse taper shape.

이어서, 도 2의 (a) 및 도 2의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 도트 패턴(3)을 덮는 층간절연막(4)을 형성한 후, 그 표면을 CMP(Chemical Mechanical Polishing) 등에 의해 평탄화한다.Subsequently, as shown in FIGS. 2A and 2B, after forming the interlayer insulating film 4 covering the dot pattern 3 using TEOS, for example, the surface thereof is subjected to CMP ( Chemical mechanical polishing) or the like.

그 후, 도 3의 (a) 및 도 3의 (b)에 나타낸 바와 같이, 층간절연막(4)의 배선을 형성하고자 하는 위치에, 예를 들어 건식 에칭에 의해 홈(4a)을 형성한다. 이 때, 홈(4a)의 양단(兩端)에 도트 패턴(3) 측면이 노출되도록 한다. 도트 패턴(3) 측면이 카본나노튜브의 성장의 기점으로 되기 때문이다. 또한, 홈(4a)을 형성할 때의 위치 맞춤 정밀도를 고려하여, 홈(4a)의 양단이 도트 패턴(3)의 상면(上面)에 위치하도록 설계하는 것이 바람직하다. 즉 홈(4a)으로부터 도트 패턴(3)이 약간 노출되도록 설계하는 것이 바람직하다. 이와 같이 설계함으로써, 약간의 위치 어긋남이 발생한다고 하여도, 도트 패턴(3) 측면을 확실하게 노출시킬 수 있다.After that, as shown in Figs. 3A and 3B, the grooves 4a are formed, for example, by dry etching, at the positions where the wirings of the interlayer insulating film 4 are to be formed. At this time, the side surface of the dot pattern 3 is exposed at both ends of the groove 4a. This is because the side of the dot pattern 3 becomes a starting point for growth of the carbon nanotubes. In addition, it is preferable to design so that both ends of the groove 4a may be located on the upper surface of the dot pattern 3 in consideration of the alignment accuracy when forming the groove 4a. That is, it is preferable to design so that the dot pattern 3 may be slightly exposed from the groove 4a. By designing in this way, even if some positional shift generate | occur | produces, the side surface of the dot pattern 3 can be reliably exposed.

또한, 홈(4a)의 형성 후에 도트 패턴(3) 측면에 폴리머나 촉매 금속의 산화물 등이 부착되어 있는 경우에는 필요에 따라 등방성(等方性) 에칭(플라스마 처리 또는 습식 처리 등)을 행하는 것이 바람직하다.In addition, in the case where an oxide of a polymer, a catalyst metal, or the like adheres to the dot pattern 3 side surface after the formation of the grooves 4a, it is preferable to perform isotropic etching (plasma treatment or wet treatment) as necessary. desirable.

그 후, 도 4의 (a) 및 도 4의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(3)을 기점으로 하여, 카이랄리티(기하(幾何) 구조)가 암체어(armchair)형 카본나노튜브(5)를 성장시킨다. 이 때, 대부분의 카본나노튜브(5)는 대향하는 도트 패턴(3) 사이에 성장하지만, 일부의 카본나노튜브(5)는 도트 패턴(3)의 상면으로부터 상방으로 성장한다.After that, as shown in Figs. 4A and 4B, the chirality (geometric structure) is obtained by thermal CVD or plasma CVD with the dot pattern 3 as a starting point. ) Grows an armchair-type carbon nanotube (5). At this time, most of the carbon nanotubes 5 grow between the opposing dot patterns 3, but some of the carbon nanotubes 5 grow upward from the top surface of the dot pattern 3.

이어서, 도 5의 (a) 및 도 5의 (b)에 나타낸 바와 같이, 나중에 행하는 CMP 시의 손상으로부터 카본나노튜브(5)를 보호하는 보호막(6)을 형성한다. 보호막(6)은 적어도 홈(4a)을 매립하는 정도, 즉 적어도 도트 패턴(3) 사이의 카본나노튜브(5)를 덮는 정도로 형성하는 것이 바람직하다. 보호막(6)으로서는 카본나노튜브(5)의 산화를 회피하기 위해서, 실리콘 질화막 또는 도전막을 형성하는 것이 바람직하다. 또한, 절연막을 스퍼터링법으로 형성할 수도 있다. 또한, 카본나노튜브(5)의 산화에 주의하는 것이면, 보호막(6)으로서 실리콘 산화막을 사용할 수도 있다.Subsequently, as shown in Figs. 5A and 5B, a protective film 6 is provided to protect the carbon nanotubes 5 from damage during CMP. The protective film 6 is preferably formed at least to fill the grooves 4a, that is, at least to cover the carbon nanotubes 5 between the dot patterns 3. As the protective film 6, it is preferable to form a silicon nitride film or a conductive film in order to avoid oxidation of the carbon nanotubes 5. The insulating film can also be formed by sputtering. In addition, as long as care is taken in oxidation of the carbon nanotubes 5, a silicon oxide film may be used as the protective film 6.

또한, 카본나노튜브(5)가 CMP에 대하여 충분한 강도를 구비하고 있는 경우에는 보호막(6)을 형성하지 않을 수도 있다.In addition, when the carbon nanotubes 5 have sufficient strength against CMP, the protective film 6 may not be formed.

이어서, 도 6의 (a) 및 도 6의 (b)에 나타낸 바와 같이, 도트 패턴(3)이 노출될 때까지, 층간절연막(4), 카본나노튜브(5) 및 보호막(6)을 CMP 등에 의해 제거한다.Subsequently, as shown in FIGS. 6A and 6B, the interlayer insulating film 4, the carbon nanotubes 5, and the protective film 6 are CMP until the dot pattern 3 is exposed. To remove it.

이어서, 도 7의 (a) 및 도 7의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 전면(全面)에 층간절연막(7)을 형성한다. 여기까지의 공정으로 1층째의 카본나노튜브 배선을 형성하는 일련의 공정이 완료된다.Subsequently, as shown in FIGS. 7A and 7B, for example, an interlayer insulating film 7 is formed on the entire surface using TEOS. The process so far completes a series of processes for forming the first carbon nanotube wiring.

그 후, 도 8의 (a) 및 도 8의 (b)에 나타낸 바와 같이, 층간절연막(7)에 도트 패턴(3)까지 도달하는 개구부(비어 홀)(7a)를 형성한다. 다만, 개구부(7a)를 모든 도트 패턴(3) 위에 형성할 필요는 없다.Thereafter, as shown in FIGS. 8A and 8B, openings (via holes) 7a reaching the dot pattern 3 are formed in the interlayer insulating film 7. However, it is not necessary to form the openings 7a on all the dot patterns 3.

이어서, 도 9의 (a) 및 도 9의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(3)을 기점으로 하여 카본나노튜브(8)를 수직 방향으 로 성장시킨다.Subsequently, as shown in FIGS. 9A and 9B, the carbon nanotubes 8 are perpendicular to the dot pattern 3 by the thermal CVD method or the plasma CVD method. To grow.

이어서, 도 10의 (a) 및 도 10의 (b)에 나타낸 바와 같이, CMP 등에 의해 카본나노튜브(8)의 층간절연막(7)으로부터 돌출되어 있는 부분을 제거한다. 이 결과, 개구부(7a) 내에 비어가 매립된 구조를 얻을 수 있다.Subsequently, as shown in FIGS. 10A and 10B, portions protruding from the interlayer insulating film 7 of the carbon nanotubes 8 are removed by CMP or the like. As a result, a structure in which the via is embedded in the opening 7a can be obtained.

그 후, 2층째 이후의 배선 등을 동일한 공정에 의해 형성하여 반도체 장치를 완성시킨다.Thereafter, wirings and the like after the second layer are formed by the same process to complete the semiconductor device.

이와 같은 제 1 실시예에 의하면, 높은 정밀도로 원하는 위치에 카본나노튜브로 이루어지는 배선을 용이하게 형성할 수 있다.According to this first embodiment, a wiring made of carbon nanotubes can be easily formed at a desired position with high precision.

또한, 상술한 바와 같이, 도트 패턴(3)의 형상은 형성하고자 하는 배선에 요구되는 저항에 기초하여 결정하는 것이 바람직하지만, 홈(4a)의 폭 및 높이도 그 배선의 저항에 기초하여 결정하는 것이 바람직하다. 홈(4a) 내에 형성되는 카본나노튜브(5)는 그 성장 조건에 의해 그 단위 면적당 개수나 그 도전성(導電性) 등의 특성이 변화된다. 따라서, 요구되는 저항을 얻을 수 있도록, 홈(4a)의 형상 및 카본나노튜브(5)의 성장 조건을 결정하는 것이 바람직하다. 또한, 도트 패턴(3)의 폭 및 홈(4a)의 폭에 대해서는 어느 쪽이 두꺼울 수도 있고, 또한, 동등한 폭으로 되어 있을 수도 있다.As described above, the shape of the dot pattern 3 is preferably determined based on the resistance required for the wiring to be formed, but the width and height of the groove 4a are also determined based on the resistance of the wiring. It is preferable. The number of carbon nanotubes 5 formed in the grooves 4a changes in the number per unit area, the conductivity thereof, etc., depending on the growth conditions. Therefore, it is preferable to determine the shape of the grooves 4a and the growth conditions of the carbon nanotubes 5 so as to obtain the required resistance. The width of the dot pattern 3 and the width of the grooves 4a may be either thick or may be of equivalent width.

제 1 실시예를 적용하여 제조한 반도체 장치의 구조는 예를 들어 도 11에 나타낸 바와 같은 것으로 된다. 즉, 반도체 기판(101) 표면에 MOS 트랜지스터(102) 및 커패시터(103) 등이 형성되고, 이들을 덮도록 층간절연막(104)이 형성되어 있다. 층간절연막(104)에는 MOS 트랜지스터(102) 및 커패시터(103) 등의 전극까지 도달하는 개구부가 형성되고, 그 내부에 W플러그(105)가 형성되어 있다. 그리고, 층간절연막(104) 위 및 상방에 촉매 금속을 함유하는 복수의 기점 패턴(106) 및 카본나노튜브로 이루어지는 복수의 배선(107) 및 비어(108)가 형성되어 있다. 또한, 패드층(109)은 예를 들어 배리어 메탈막(109a), Al막(109b) 및 배리어 메탈막(109c)으로 구성되어 있다.The structure of the semiconductor device manufactured by applying the first embodiment is, for example, as shown in FIG. That is, the MOS transistor 102, the capacitor 103, and the like are formed on the surface of the semiconductor substrate 101, and the interlayer insulating film 104 is formed to cover them. In the interlayer insulating film 104, an opening reaching the electrodes such as the MOS transistor 102 and the capacitor 103 is formed, and a W plug 105 is formed therein. A plurality of starting point patterns 106 containing a catalyst metal and a plurality of wirings 107 and vias 108 formed of carbon nanotubes are formed on and above the interlayer insulating film 104. The pad layer 109 is composed of, for example, a barrier metal film 109a, an Al film 109b, and a barrier metal film 109c.

(제 2 실시예)(Second embodiment)

다음으로, 본 발명의 제 2 실시예에 대해서 설명한다. 제 2 실시예에서는 카본나노튜브로 이루어지는 배선 및 비어를 동시에 형성한다. 도 12의 (a) 및 도 12의 (b)~도 16의 (a) 및 도 16의 (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 도면이다.Next, a second embodiment of the present invention will be described. In the second embodiment, wirings and vias made of carbon nanotubes are simultaneously formed. 12A, 12B, 16A, 16B, and 16B are diagrams showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.

제 2 실시예에서는 제 1 실시예와 동일하게 도트 패턴(3) 형성까지의 공정을 행한 후, 도 12의 (a) 및 도 12의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 도트 패턴(3)을 덮는 층간절연막(14)을 형성한다. 이어서, 그 표면을 CMP 등에 의해 평탄화한다. 그 후, 층간절연막(14)의 배선을 형성하고자 하는 위치에 예를 들어 건식 에칭에 의해 홈(14a)을 형성한다. 이 때, 홈(14a)의 양단으로부터, 도트 패턴(3) 측면뿐만 아니라 상면이 노출되도록 한다. 도트 패턴(3) 상면이 비어용 카본나노튜브의 성장 기점으로 되기 때문이다. 또한, 홈(14a)을 형성할 때의 위치 맞춤 정밀도를 고려하여, 홈(14a)의 양단이 도트 패턴(3)의 상면에 위치하도록 설계하는 것이 바람직하다. 즉, 상면이 노출되는 도트 패턴(3)을 층간절연막(14)이 약간 덮도록 설계하는 것이 바람직하다. 이와 같이 설계함으로써, 약간의 위치 어긋남이 발생한다고 하여도, 비어의 형성에 충분한 면적을 확실하게 노출시킬 수 있다. 다만, 제 1 실시예에서의 개구부(7a)와 동일하게 모든 도트 패턴(3)의 상면을 노출시킬 필요는 없다.In the second embodiment, after performing the steps up to the dot pattern 3 formation as in the first embodiment, as shown in Figs. 12A and 12B, for example, using TEOS, An interlayer insulating film 14 covering the dot pattern 3 is formed. Next, the surface is planarized by CMP etc. Thereafter, the groove 14a is formed at a position where the wiring of the interlayer insulating film 14 is to be formed, for example, by dry etching. At this time, not only the side surface of the dot pattern 3 but also the upper surface are exposed from both ends of the groove 14a. This is because the upper surface of the dot pattern 3 becomes a starting point for growth of the carbon nanotubes for vias. In addition, it is preferable to design so that both ends of the groove 14a may be located on the upper surface of the dot pattern 3 in consideration of the alignment accuracy at the time of forming the groove 14a. That is, it is preferable to design so that the interlayer insulating film 14 may cover the dot pattern 3 which the upper surface is exposed. By designing in this way, even if some position shift occurs, the area sufficient for formation of a via can be reliably exposed. However, it is not necessary to expose the upper surfaces of all the dot patterns 3 in the same manner as the openings 7a in the first embodiment.

또한, 홈(14a)의 형성 후에 도트 패턴(3) 측면에 폴리머나 촉매 금속의 산화물 등이 부착되어 있는 경우에는 제 1 실시예와 동일하게 필요에 따라 등방성 에칭을 행하는 것이 바람직하다.In addition, when the polymer 14, the oxide of a catalyst metal, etc. adhere to the dot pattern 3 side surface after formation of the groove | channel 14a, it is preferable to perform isotropic etching as needed like 1st Example.

그 후, 도 13의 (a) 및 도 13의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(3)을 기점으로 하여 카본나노튜브(15)를 성장시킨다. 이 때, 카본나노튜브(15)는 대향하는 도트 패턴(3) 사이에 성장하는 동시에 도트 패턴(3)의 상면으로부터 수직 방향으로 성장한다.Thereafter, as shown in FIGS. 13A and 13B, the carbon nanotubes 15 are grown using the dot pattern 3 as a starting point by the thermal CVD method or the plasma CVD method. At this time, the carbon nanotubes 15 grow between the opposing dot patterns 3 and grow in a vertical direction from the top surface of the dot patterns 3.

이어서, 도 14의 (a) 및 도 14의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 전면에 층간절연막(16)을 형성하고, CMP 등에 의해 카본나노튜브(15)의 층간절연막(16)으로부터 돌출되어 있는 부분을 제거한다. 이 결과, 층간절연막(14 및 16)으로 이루어지는 층 중에 비어가 형성된 구조를 얻을 수 있다.Subsequently, as shown in FIGS. 14A and 14B, for example, an interlayer insulating film 16 is formed on the entire surface using TEOS, and the interlayer of the carbon nanotubes 15 is formed by CMP or the like. The part which protrudes from the insulating film 16 is removed. As a result, a structure in which vias are formed in the layer made of the interlayer insulating films 14 and 16 can be obtained.

이어서, 도 15의 (a) 및 도 15의 (b)에 나타낸 바와 같이, 2층째 이후의 배선을 형성하기 위해 필요한 개소(個所)에 촉매 금속으로 이루어지는 도트 패턴(17)을 형성한다.Next, as shown to Fig.15 (a) and FIG.15 (b), the dot pattern 17 which consists of a catalyst metal is formed in the place required in order to form the wiring after 2nd layer.

이어서, 도 16의 (a) 및 도 16의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 도트 패턴(17)을 덮는 층간절연막(18)을 형성한 후, 그 표면을 CMP 등에 의해 평탄화한다.Subsequently, as shown in Figs. 16A and 16B, after forming the interlayer insulating film 18 covering the dot pattern 17 using, for example, TEOS, the surface thereof is subjected to CMP or the like. By flattening.

그 후, 2층째 이후의 배선 등을 동일한 공정에 의해 형성하여 반도체 장치를 완성시킨다.Thereafter, wirings and the like after the second layer are formed by the same process to complete the semiconductor device.

이와 같은 제 2 실시예에 의하면, 보호막(6)을 형성하는 공정 및 이것에 부수되는 공정이 불필요하기 때문에, 공정 수를 저감할 수 있다.According to this second embodiment, since the step of forming the protective film 6 and the step accompanying it are unnecessary, the number of steps can be reduced.

또한, 제 1 실시예에서는 도트 패턴(3) 사이에 카본나노튜브(5)를 성장시킬 때에 상방으로도 카본나노튜브(5)가 불필요하게 성장하기 때문에, 이것을 제거하고 있지만, 카본나노튜브(5)를 성장시키는 전에 상방으로 카본나노튜브(5)가 성장하지 않도록 할 수도 있다. 예를 들어 도 17의 (a) 및 도 17의 (b)에 나타낸 바와 같이, 도트 패턴(3) 위에 카본나노튜브(5)의 성장을 억제하는 성장 억제막(21)을 형성할 수도 있다. 성장 억제막(21)으로서는 홈(4a)의 형성 시에 층간절연막(4)과 동시에 에칭되지 않고, 또한 카본나노튜브(5)의 성장을 억제할 수 있는 막이면, 즉, 층간절연막(4)에 대한 에칭 선택비가 있고, 또한 카본나노튜브의 촉매 작용이 없는 막이면, 도전막 및 절연막 중 어느 것을 형성할 수도 있다. 이와 같은 도전막으로서는 Al막, Ti막, TiN막 등을 들 수 있고, 절연막으로서는 Si 질화막, 알루미늄막 등을 들 수 있다.In the first embodiment, since the carbon nanotubes 5 are unnecessarily grown upward when the carbon nanotubes 5 are grown between the dot patterns 3, the carbon nanotubes 5 are removed. It is also possible to prevent the carbon nanotubes 5 from growing upward before the growth of the?). For example, as shown in FIGS. 17A and 17B, a growth suppression film 21 that suppresses growth of the carbon nanotubes 5 may be formed on the dot pattern 3. The growth suppression film 21 is a film that is not etched at the same time as the interlayer insulating film 4 at the time of formation of the groove 4a and that can suppress the growth of the carbon nanotubes 5, that is, the interlayer insulating film 4 Any film of the conductive film and the insulating film may be formed as long as the film has an etching selectivity with respect to the film and does not have a catalytic action of carbon nanotubes. Examples of such a conductive film include an Al film, a Ti film, a TiN film, and the like, and examples of the insulating film include a Si nitride film and an aluminum film.

이와 같은 성장 억제막(21)을 사용하는 경우에는 도트 패턴(3)의 원료막 및 성장 억제막(21)의 원료막을 순차 형성한 후, 이들을 패터닝하면 된다. 또한, 비어를 형성하기 위해서는, 예를 들어 층간절연막(7)에 개구부(비어 홀)(7a)를 형성한 후에 이어서 성장 억제막(21)에도 개구부를 형성하면 된다. 다만, 성장 억제막(21)에 개구부를 형성할 때에는 층간절연막(7)이 에칭되지 않는 조건을 채용하는 것이 바람직하다.What is necessary is just to form the raw material film of the dot pattern 3 and the raw material film of the growth suppression film 21 in order, when using such a growth suppression film 21, and to pattern them. In addition, in order to form the via, for example, the openings (via holes) 7a may be formed in the interlayer insulating film 7, and then the openings may be formed in the growth suppression film 21. However, when the opening is formed in the growth suppression film 21, it is preferable to employ a condition that the interlayer insulating film 7 is not etched.

또한, 성장 억제막(21)을 사용하는 경우에는 도 18의 (a) 및 도 18의 (b)에 나타낸 바와 같이, 카본나노튜브의 성장 기점으로 되는 도트 패턴(23)의 단면 형상을 역테이퍼 형상, 즉 하방(下方)일수록 가는 형상으로 하는 것이 바람직하다. 이와 같은 형상의 도트 패턴(23)을 사용하면, 그 사이에 성장하는 카본나노튜브(25)가 상방으로 돌출되기 어려워져, 그 후의 가공이 한층 더 용이해진다. 카본나노튜브는 촉매 금속 표면에 대하여 수직으로 성장하기 쉽지만, 예를 들어 도 4의 (b)에 나타낸 바와 같이, 일부는 이 방향으로부터 경사진 방향으로 성장한다. 이와 같은 성질을 예상한 후에, 미리 도트 패턴의 단면 형상을 역테이퍼 형상으로 하여 두면, 카본나노튜브의 성장 방향을 횡(橫)방향 또는 그것보다도 하방의 방향으로 할 수 있고, 상방으로 돌출된 부분을 나중에 제거할 필요가 없어진다. 또한, 이와 같은 역테이퍼 형상의 도트 패턴은 성장 억제층을 사용하지 않은 경우에도 유효하지만, 성장 억제층을 사용하는 경우에 보다 효과적으로 작용한다.In the case where the growth suppressing film 21 is used, as shown in Figs. 18A and 18B, the cross-sectional shape of the dot pattern 23 serving as the starting point of growth of the carbon nanotubes is reversely tapered. It is preferable to set it as a shape, ie, a thinner shape downward. When the dot pattern 23 of such a shape is used, the carbon nanotube 25 which grows in between will be hard to protrude upwards, and subsequent processing will become easier. Carbon nanotubes tend to grow vertically with respect to the catalytic metal surface, but, for example, as shown in Fig. 4B, some of them grow in a direction inclined from this direction. After anticipating such a property, if the cross-sectional shape of a dot pattern is made into the reverse taper shape previously, the growth direction of a carbon nanotube can be made into the horizontal direction or a direction below it, and the part protruded upwards You do not need to remove it later. In addition, such an inverted tapered dot pattern is effective even when the growth suppression layer is not used, but more effectively when the growth suppression layer is used.

이와 같은 역테이퍼 형상의 도트 패턴은 예를 들어 원료막의 에칭 조건의 조정에 의해, 에칭 중 패턴 측벽에 대한 재부착물이 생기기 어렵게 되어, 횡방향으로의 에칭을 촉진시킴으로써 형성할 수 있다. 또한, 후술한 바와 같은 다마신법을 채용하고, 또한 도트 패턴용 개구부의 단면 형상을 순테이퍼 형상으로서도 형성할 수 있다.Such an inverted tapered dot pattern can be formed by, for example, adjusting the etching conditions of the raw material film so that reattachments to the pattern sidewalls are less likely to occur during the etching, thereby promoting etching in the lateral direction. In addition, the damascene method described below can be adopted, and the cross-sectional shape of the opening portion for a dot pattern can also be formed as a forward taper shape.

또한, 카본나노튜브(5)를 형성한 후에 이것이 노출된 상태에서 층간절연막(7)을 산화성 분위기 하에서 형성하면, 카본나노튜브(5)가 산화될 우려가 있다. 이와 같은 경우, 도 19의 (a) 및 도 19의 (b)에 나타낸 바와 같이, 층간절연막(7)의 형성 전에 산화 방지막(22)을 형성하는 것이 바람직하다. 산화 방지막(22)으로서는 예를 들어 Si 질화막 등의 환원성 분위기 하에서 CVD법에 의해 형성할 수 있는 막, 및 스퍼터링법에 의해 형성할 수 있는 절연막(예를 들어 알루미늄막, 티타니아막, Si 산화막) 및 도전막(Ti막, Al막) 등을 들 수 있다.In addition, if the interlayer insulating film 7 is formed under an oxidizing atmosphere after the carbon nanotubes 5 are formed, the carbon nanotubes 5 may be oxidized. In such a case, as shown in Figs. 19A and 19B, it is preferable to form the antioxidant film 22 before the interlayer insulating film 7 is formed. As the antioxidant film 22, for example, a film which can be formed by a CVD method in a reducing atmosphere such as a Si nitride film, and an insulating film that can be formed by a sputtering method (for example, an aluminum film, a titania film, an Si oxide film), and Conductive films (Ti films, Al films) and the like.

또한, 도트 패턴(3) 표면을 촉매 금속으로 이루어지는 막으로 덮을 수도 있다. 여기서, 이와 같은 막의 형성 방법 및 그 효과에 대해서 도 20의 (a) 및 도 20의 (b)~도 23의 (a) 및 도 23의 (b)를 참조하면서 설명한다.In addition, the surface of the dot pattern 3 can also be covered with the film | membrane which consists of a catalyst metal. Here, the method of forming such a film and its effect will be described with reference to Figs. 20A, 20B, 23A, 23B and 23B.

우선, 도트 패턴(3)의 원료막 및 촉매 금속막을 Si 산화막(2) 위에 순차적으로 형성한 후, 이것들을 패터닝함으로써, 도 20의 (a) 및 도 20의 (b)에 나타낸 바와 같이, 도트 패턴(3) 및 촉매 금속막(31)을 형성한다. 촉매 금속막(31)은 예를 들어 Co, Ni 또는 Fe 등으로 이루어진다.First, the raw material film and the catalyst metal film of the dot pattern 3 are sequentially formed on the Si oxide film 2, and then patterned, thereby, as shown in FIGS. 20A and 20B, dots. The pattern 3 and the catalyst metal film 31 are formed. The catalytic metal film 31 is made of, for example, Co, Ni or Fe.

이어서, 도 21의 (a) 및 도 21의 (b)에 나타낸 바와 같이, 촉매 금속막(31)과 동종(同種)의 금속으로 이루어지는 촉매 금속막(32)을 예를 들어 CVD법, PVD법 또는 도금법 등에 의해 전면(全面)에 형성한다.Next, as shown in Figs. 21A and 21B, the catalyst metal film 32 made of the same metal as the catalyst metal film 31 is, for example, the CVD method or the PVD method. Or it forms in the whole surface by the plating method etc.

이어서, 도 22의 (a) 및 도 22의 (b)에 나타낸 바와 같이, 촉매 금속막(31 및 32)에 대하여 이방성 에칭을 실시함으로써, 이것들을 도트 패턴(3)의 주위에만 잔존시킨다.Subsequently, as shown in FIGS. 22A and 22B, the anisotropic etching is performed on the catalyst metal films 31 and 32 so that these remain only around the dot pattern 3.

그 후, 도 23의 (a) 및 도 23의 (b)에 나타낸 바와 같이, 제 1 실시예와 동일하게 층간절연막(4)을 형성한 후, 홈(4a)을 형성한다.Thereafter, as shown in Figs. 23A and 23B, the interlayer insulating film 4 is formed in the same manner as in the first embodiment, and then the grooves 4a are formed.

이와 같은 방법에 의하면, 카본나노튜브는 촉매 금속막(31 및 32)을 기점으로 하여 성장하기 때문에, 도트 패턴(3)은 촉매 금속 이외의 재료로 형성되어 있을 수도 있다. Co, Ni 및 Fe의 건식 에칭은 용이하다고 할 수 없고, 이들로 이루어지는 도트 패턴(3)을 원하는 형상으로 하는 것은 비교적 곤란하다. 이에 대하여, 촉매 금속막(31 및 32)을 사용하면, 도트 패턴(3)의 재료로서, 가공이 비교적 용이한 Al, TiN, 절연물 등을 사용할 수 있기 때문에, 원하는 형상을 얻기 쉽다. 도트 패턴(3)의 형상은 이것을 기점으로 하는 카본나노튜브의 성장 방향에 영향을 미치기 때문에, 도트 패턴(3)을 높은 정밀도로 형성할 수 있는 것은 상당히 유용하다. 또한, Ti로 이루어지는 도트 패턴(3)을 형성한 경우에는 카본나노튜브와 도트 패턴(3)의 오믹 콘택트를 얻을 수도 있다.According to this method, since the carbon nanotubes grow from the catalyst metal films 31 and 32 as a starting point, the dot pattern 3 may be formed of a material other than the catalyst metal. Dry etching of Co, Ni and Fe cannot be said to be easy, and it is relatively difficult to make the dot pattern 3 which consists of these into a desired shape. On the other hand, when the catalyst metal films 31 and 32 are used, since the Al, TiN, insulator, etc. which are comparatively easy to process can be used as a material of the dot pattern 3, a desired shape is easy to be obtained. Since the shape of the dot pattern 3 affects the growth direction of carbon nanotubes starting from this, it is very useful to be able to form the dot pattern 3 with high accuracy. When the dot pattern 3 made of Ti is formed, ohmic contacts of the carbon nanotubes and the dot pattern 3 can also be obtained.

또한, 촉매 금속막(31 및 32)을 사용하는 경우, 도트 패턴(3)을 복수층으로 이루어지는 것으로 할 수도 있다. 예를 들어 도트 패턴(3)의 구조를 Al로 이루어지는 기부(基部)를 Ti막이 덮는 것으로 할 수도 있다. 이 구조의 경우, Al을 사용함으로써 가공이 용이하다는 이점과, Ti를 사용함으로써 오믹 콘택트를 확보할 수 있다는 이점을 동시에 얻을 수 있다.In addition, when using the catalyst metal films 31 and 32, the dot pattern 3 can also be made from multiple layers. For example, the structure of the dot pattern 3 may be made so that the Ti film covers the base made of Al. In the case of this structure, the advantages of easy processing by using Al and the advantage of securing an ohmic contact by using Ti can be obtained at the same time.

또한, 도트 패턴은 상술한 바와 같은 원료막의 형성 및 그 패터닝이라는 방법뿐만 아니라, 다마신법에 의해 형성할 수도 있다. 이 방법에 대해서, 도 24의 (a) 및 도 24의 (b)~도 27의 (a) 및 도 27의 (b)를 참조하면서 설명한다.The dot pattern can be formed by the damascene method as well as the method of forming and patterning the raw material film as described above. This method will be described with reference to FIGS. 24A and 24B to 27A and 27B.

이 방법에서는 우선, 도 24의 (a) 및 도 24의 (b)에 나타낸 바와 같이, Si 산화막(2) 위에 절연막(41)을 형성한 후, 이것의 도트 패턴을 형성할 예정인 부위 에 개구부(41a)를 형성한다. 절연막(41)으로서는, 예를 들어 Si 산화막(2)에 대하여 에칭 선택비가 있는 것을 사용하는 것이 바람직하다.In this method, first, as shown in Figs. 24A and 24B, the insulating film 41 is formed on the Si oxide film 2, and then the openings are formed in the site where the dot pattern is to be formed. 41a). As the insulating film 41, for example, one having an etching selectivity with respect to the Si oxide film 2 is preferably used.

이어서, 도 25의 (a) 및 도 25의 (b)에 나타낸 바와 같이, 개구부(41a)를 매립하도록 하여 촉매 금속막(42)을 전면에 형성한다. 촉매 금속막(42)은 예를 들어 CVD법, PVD법, 도금법 등에 의해 형성할 수 있다.Next, as shown in FIGS. 25A and 25B, the catalyst metal film 42 is formed on the entire surface so that the opening portion 41a is buried. The catalytic metal film 42 can be formed, for example, by a CVD method, a PVD method, a plating method, or the like.

이어서, 도 26의 (a) 및 도 26의 (b)에 나타낸 바와 같이, 개구부(41a) 내의 촉매 금속막(42)의 높이가 원하는 높이가 될 때까지 CMP 등에 의한 평탄화를 행한다. 또한, 절연막(41)의 두께를 형성하고자 하는 도트 패턴의 높이로 하면, 절연막(41)이 노출된 시점에서 평탄화를 종료할 수 있다.Next, as shown in FIGS. 26A and 26B, planarization by CMP or the like is performed until the height of the catalyst metal film 42 in the opening portion 41a reaches a desired height. When the thickness of the insulating film 41 is set to the height of the dot pattern, planarization can be ended when the insulating film 41 is exposed.

그 후, 도 27의 (a) 및 도 27의 (b)에 나타낸 바와 같이, 전면에 층간절연막(43)을 형성하면, 도 2의 (a) 및 도 2의 (b)에 나타내는 상태와 동등한 상태가 된다.After that, as shown in Figs. 27A and 27B, when the interlayer insulating film 43 is formed on the entire surface, it is equivalent to the state shown in Figs. 2A and 2B. It becomes a state.

이와 같은 다마신법을 채용하면, Co, Ni 및 Fe 등의 건식 에칭이 비교적 곤란한 재료를 사용하는 경우에도 비교적 용이하게 원하는 형상의 도트 패턴을 형성할 수 있다.By adopting such a damascene method, a dot pattern having a desired shape can be formed relatively easily even when a material which is relatively difficult to dry etching such as Co, Ni, and Fe is used.

또한, 배선 및 비어를 구성하는 카본나노튜브의 강도가 충분히 강한 경우에는 도 28에 나타낸 바와 같이, 배선 사이에 층간절연막을 형성하지 않을 수도 있다. 즉, 촉매 금속을 함유하는 복수의 기점 패턴(106) 및 카본나노튜브로 이루어지는 복수의 배선(107) 및 비어(108)가 노출되어 있을 수도 있다. 이와 같은 구조는 도 11과 동일한 적층 구조를 구축한 후에 예를 들어 불산계의 약액을 사용한 등 방성 습식 에칭을 행함으로써 얻을 수 있다. 다만, 층간절연막(104)은 잔존시켜 둘 필요가 있기 때문에, 층간절연막(104)을 덮는 Si 질화막 등으로 이루어지는 에칭 스토퍼층(110)을 형성하여 두는 것이 바람직하다.In addition, when the strength of the carbon nanotubes constituting the wiring and the via is sufficiently strong, an interlayer insulating film may not be formed between the wirings as shown in FIG. That is, the plurality of starting point patterns 106 containing the catalyst metal and the plurality of wirings 107 and the vias 108 made of carbon nanotubes may be exposed. Such a structure can be obtained by constructing the same laminated structure as in FIG. 11 and performing, for example, an isotropic wet etching using a hydrofluoric chemical. However, since the interlayer insulating film 104 needs to remain, it is preferable to form the etching stopper layer 110 made of Si nitride film or the like covering the interlayer insulating film 104.

(제 3 실시예)(Third embodiment)

다음으로, 본 발명의 제 3 실시예에 대해서 설명한다. 본 실시예에서는 지그재그형 카본나노튜브로 이루어지는 채널을 갖는 전계(電界) 효과 트랜지스터를 형성한다. 도 29의 (a) 및 도 29의 (b)~도 40의 (a) 및 도 40의 (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 도면이다. 또한, 도 29의 (b)~도 40의 (b)는 각각 도 29의 (a)~도 40의 (a) 중의 II-II선에 따른 단면도이다.Next, a third embodiment of the present invention will be described. In this embodiment, a field effect transistor having a channel made of zigzag carbon nanotubes is formed. 29A and 29B to 40A and 40B are diagrams showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention in the order of process. 29 (b) to 40 (b) are cross-sectional views taken along the line II-II in FIGS. 29 (a) to 40 (a), respectively.

제 3 실시예에서는 우선, 도 29의 (a) 및 도 29의 (b)에 나타낸 바와 같이, 반도체 기판(51) 위에 예를 들어 TEOS를 사용하여 Si 산화막(52)을 형성한다. 이어서, Si 산화막(52) 위에 카본나노튜브에 대한 촉매 금속으로 이루어지는 도트 패턴(53)을 형성한다. 촉매 금속으로서는 예를 들어 코발트(Co), 니켈(Ni) 또는 철(Fe) 등을 들 수 있다. 도트 패턴(53)을 형성하는 위치는 형성하고자 하는 트랜지스터의 소스 및 드레인으로 한다. 또한, 도트 패턴(53)의 높이 및 폭 등의 단면 형상은 형성하고자 하는 트랜지스터 채널의 굵기 및 충전 밀도 등에 따라 결정된다.In the third embodiment, first, as shown in FIGS. 29A and 29B, an Si oxide film 52 is formed on a semiconductor substrate 51 using, for example, TEOS. Subsequently, a dot pattern 53 made of a catalyst metal for carbon nanotubes is formed on the Si oxide film 52. As a catalyst metal, cobalt (Co), nickel (Ni), iron (Fe), etc. are mentioned, for example. The position at which the dot pattern 53 is to be formed is a source and a drain of the transistor to be formed. In addition, the cross-sectional shape such as the height and width of the dot pattern 53 is determined according to the thickness and the packing density of the transistor channel to be formed.

이어서, 도 30의 (a) 및 도 30의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 도트 패턴(53)을 덮는 절연막(54)을 형성한 후, 그 표면을 CMP 등에 의 해 평탄화한다.Subsequently, as shown in FIGS. 30A and 30B, for example, TEOS is used to form an insulating film 54 covering the dot pattern 53, and then the surface thereof is subjected to CMP or the like. And flatten it.

그 후, 도 31의 (a) 및 도 31의 (b)에 나타낸 바와 같이, 절연막(54)의 채널을 형성하고자 하는 위치에 예를 들어 건식 에칭에 의해 홈(54a)을 형성한다. 이 때, 제 1 실시예와 동일하게, 홈(54a)의 양단에 도트 패턴(53) 측면이 노출되도록 한다. 도트 패턴(53) 측면이 카본나노튜브의 성장 기점으로 되기 때문이다. 또한, 홈(54a)을 형성할 때의 위치 맞춤 정밀도를 고려하여, 홈(54a)의 양단이 도트 패턴(53)의 상면에 위치하도록 설계하는 것이 바람직하다. 즉, 홈(54a)으로부터 도트 패턴(53)이 약간 노출되도록 설계하는 것이 바람직하다. 이와 같이 설계함으로써, 약간의 위치 어긋남이 발생한다고 하여도, 도트 패턴(3) 측면을 확실하게 노출시킬 수 있다.Thereafter, as shown in Figs. 31A and 31B, the grooves 54a are formed, for example, by dry etching, at the position where the channel of the insulating film 54 is to be formed. At this time, similarly to the first embodiment, the side surface of the dot pattern 53 is exposed at both ends of the groove 54a. This is because the side of the dot pattern 53 becomes the starting point of growth of the carbon nanotubes. In addition, it is preferable to design so that both ends of the groove 54a may be located on the upper surface of the dot pattern 53 in consideration of the alignment accuracy at the time of forming the groove 54a. That is, it is preferable to design so that the dot pattern 53 may be slightly exposed from the groove 54a. By designing in this way, even if some positional shift generate | occur | produces, the side surface of the dot pattern 3 can be reliably exposed.

또한, 제 1 실시예와 동일하게, 홈(54a)의 형성 후에 도트 패턴(53) 측면에 폴리머나 촉매 금속의 산화물 등이 부착되어 있는 경우에는 필요에 따라 등방성 에칭(플라스마 처리 또는 습식 처리 등)을 행하는 것이 바람직하다.In addition, as in the first embodiment, in the case where an oxide of a polymer, a catalyst metal, or the like is attached to the side of the dot pattern 53 after the formation of the groove 54a, isotropic etching (plasma treatment or wet treatment, etc.) is necessary. It is preferable to carry out.

그 후, 도 32의 (a) 및 도 32의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(53)을 기점으로 하여 카본나노튜브(55)를 성장시킨다. 이 때, 일부의 카본나노튜브(55)는 대향하는 도트 패턴(53) 사이에 성장하지만, 일부의 카본나노튜브(55)는 도트 패턴(3)의 상면으로부터 상방으로 성장한다.Thereafter, as shown in Figs. 32A and 32B, the carbon nanotubes 55 are grown using the dot pattern 53 by the thermal CVD method or the plasma CVD method. At this time, some of the carbon nanotubes 55 grow between the opposing dot patterns 53, but some of the carbon nanotubes 55 grow upward from the top surface of the dot pattern 3.

이어서, 도 33의 (a) 및 도 33의 (b)에 나타낸 바와 같이, 나중에 행하는 CMP 시의 손상으로부터 카본나노튜브(55)를 보호하는 보호막(56)을 형성한다. 보 호막(56)으로서는 카본나노튜브(55)의 산화를 회피하기 위해서, 실리콘 질화막 또는 도전막을 형성하는 것이 바람직하다. 또한, 절연막을 스퍼터링법으로 형성할 수도 있다. 또한, 카본나노튜브(55)의 산화에 주의하는 것이면, 보호막(56)으로서 실리콘 산화막을 사용할 수도 있다.Then, as shown in Figs. 33A and 33B, a protective film 56 is formed to protect the carbon nanotubes 55 from damage during CMP. As the protective film 56, in order to avoid oxidation of the carbon nanotubes 55, it is preferable to form a silicon nitride film or a conductive film. The insulating film can also be formed by sputtering. Note that a silicon oxide film may be used as the protective film 56 as long as attention is paid to oxidation of the carbon nanotubes 55.

또한, 카본나노튜브(55)가 CMP에 대하여 충분한 강도를 구비하고 있는 경우에는 보호막(56)을 형성하지 않을 수도 있다.In addition, when the carbon nanotubes 55 have sufficient strength against CMP, the protective film 56 may not be formed.

이어서, 도 34의 (a) 및 도 34의 (b)에 나타낸 바와 같이, 도트 패턴(53)이 노출될 때까지, 절연막(54), 카본나노튜브(55) 및 보호막(56)을 CMP 등에 의해 제거한다. 또한, 카본나노튜브(55)의 간극에 보호막(56)이 잔류하고, 트랜지스터 특성에 악영향을 미치는 것이 염려될 경우에는 불산계 약액을 사용한 습식 처리를 행함으로써, 잔류하고 있는 보호막(56)을 제거하는 것이 바람직하다.Then, as shown in FIGS. 34A and 34B, the insulating film 54, the carbon nanotubes 55, and the protective film 56 are placed on the CMP or the like until the dot pattern 53 is exposed. By removing. In addition, when the protective film 56 remains in the gap between the carbon nanotubes 55 and there is a concern that it adversely affects the transistor characteristics, a wet treatment using a hydrofluoric acid chemical is performed to remove the remaining protective film 56. It is desirable to.

이어서, 도 35의 (a) 및 도 35의 (b)에 나타낸 바와 같이, 예를 들어 CVD법에 의해, 전면(全面)에 게이트 절연막(57)을 형성한다.Subsequently, as shown in FIGS. 35A and 35B, the gate insulating film 57 is formed over the entire surface by, for example, the CVD method.

그 후, 도 36의 (a) 및 도 36의 (b)에 나타낸 바와 같이, 게이트 절연막(57) 위에 게이트 전극(58)을 형성한다. 또한, 게이트 전극(58)의 폭(게이트 길이)은 채널을 구성하는 카본나노튜브(55)의 길이보다도 짧을 수도 길 수도 있다.Thereafter, as shown in FIGS. 36A and 36B, the gate electrode 58 is formed on the gate insulating film 57. In addition, the width (gate length) of the gate electrode 58 may be shorter or longer than the length of the carbon nanotubes 55 constituting the channel.

이어서, 도 37의 (a) 및 37의 (b)에 나타낸 바와 같이, 예를 들어 TEOS를 사용하여, 게이트 전극(58)을 덮는 층간절연막(59)을 형성한다.Next, as shown in FIGS. 37A and 37B, an interlayer insulating film 59 covering the gate electrode 58 is formed using, for example, TEOS.

이어서, 도 38의 (a) 및 도 38의 (b)에 나타낸 바와 같이, 층간절연막(59)에 도트 패턴(53)까지 도달하는 개구부(비어 홀)(59a)를 형성한다. 다만, 개구부 (59a)를 모든 도트 패턴(53) 위에 형성할 필요는 없다.Subsequently, as shown in FIGS. 38A and 38B, openings (via holes) 59a reaching the dot pattern 53 are formed in the interlayer insulating film 59. However, it is not necessary to form the openings 59a on all the dot patterns 53.

이어서, 도 39의 (a) 및 도 39의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(53)을 기점으로 하여 카본나노튜브(60)를 수직 방향으로 성장시킨다. 그 후, CMP 등에 의해 카본나노튜브(60)의 층간절연막(59)으로부터 돌출되어 있는 부분을 제거한다. 이 결과, 개구부(59a) 내에 비어가 매립된 구조를 얻을 수 있다. 이어서, 층간절연막(59) 위에 카본나노튜브에 대한 촉매 금속으로 이루어지는 도트 패턴(61)을 형성한다. 도트 패턴(61)을 형성하는 위치는 형성하고자 하는 트랜지스터의 소스 및 드레인으로 한다. 이 때, 일부의 도트 패턴(61)을 카본나노튜브(60) 위에 형성할 수도 있다.39A and 39B, the carbon nanotubes 60 are grown in the vertical direction with the dot pattern 53 as a starting point by the thermal CVD method or the plasma CVD method. Let's do it. Thereafter, portions protruding from the interlayer insulating film 59 of the carbon nanotubes 60 are removed by CMP or the like. As a result, a structure in which the via is embedded in the opening 59a can be obtained. Subsequently, a dot pattern 61 made of a catalyst metal for carbon nanotubes is formed on the interlayer insulating film 59. The position at which the dot pattern 61 is to be formed is a source and a drain of the transistor to be formed. In this case, some dot patterns 61 may be formed on the carbon nanotubes 60.

이어서, 하층의 전계 효과 트랜지스터를 형성하기 위한 공정과 동일한 공정을 행한다. 즉, 도 40의 (a) 및 도 40의 (b)에 나타낸 바와 같이, 절연막(62)을 형성하고, 이것에 홈을 형성하며, 홈 내에 카본나노튜브(63)를 성장시키고, 이것들을 평탄화한 후, 게이트 절연막(64)을 형성하고, 그 위에 게이트 전극(65)을 형성한다. 그리고, 게이트 전극(65)을 덮는 층간절연막(66)을 형성한다. 그 후, 배선 등을 형성하여 반도체 장치를 완성시킨다.Subsequently, the same process as that for forming the lower field effect transistor is performed. That is, as shown in Figs. 40A and 40B, an insulating film 62 is formed, grooves are formed in the grooves, carbon nanotubes 63 are grown in the grooves, and these are flattened. After that, a gate insulating film 64 is formed, and a gate electrode 65 is formed thereon. Then, an interlayer insulating film 66 covering the gate electrode 65 is formed. Thereafter, wiring and the like are formed to complete the semiconductor device.

이와 같은 제 3 실시예에 의하면, 높은 정밀도로 원하는 위치가 카본나노튜브로 이루어지는 채널을 구비한 전계 효과 트랜지스터를 용이하게 형성할 수 있다. 또한, Si 기판 표면에 형성하는 경우와 달리, 다양한 막 위에 형성할 수 있기 때문에, 기판 표면에 평행인 방향뿐만 아니라, 수직인 방향에도 복수의 전계 효과 트랜지스터를 나열하여 배치할 수 있다.According to this third embodiment, it is possible to easily form a field effect transistor having a channel of carbon nanotubes having a desired position with high precision. In addition, unlike the case where it is formed on the surface of the Si substrate, since it can be formed on various films, a plurality of field effect transistors can be arranged side by side not only in the direction parallel to the substrate surface but also in the direction perpendicular to the substrate surface.

또한, 도 41에 나타낸 바와 같이, 게이트 전극(58)에 촉매 금속층(67)을 형성하고, 그 상방으로 카본나노튜브(60)를 성장시킬 수도 있다. 이와 같은 구조 및 방법을 채용함으로써, 게이트와 소스/드레인 접속에도 카본나노튜브를 사용할 수 있다. 이 경우, 상층 트랜지스터의 게이트 전극(65) 위에 촉매 금속층(68)을 형성하고, 또한 상층 전극이나 배선 등과 카본나노튜브를 사용하여 접속하도록 하는 것이 바람직하다. 그리고, 이와 같은 방법을 채용한 반도체 장치의 단면 구조는 예를 들어 도 42에 나타낸 바와 같은 것으로 된다.41, the catalyst metal layer 67 can be formed in the gate electrode 58, and the carbon nanotube 60 can be grown above. By employing such a structure and method, carbon nanotubes can also be used for gate and source / drain connections. In this case, it is preferable to form the catalyst metal layer 68 on the gate electrode 65 of the upper transistor, and to connect the upper electrode, the wiring, or the like using carbon nanotubes. The cross-sectional structure of the semiconductor device employing such a method is, for example, as shown in FIG.

(제 4 실시예)(Example 4)

다음으로, 본 발명의 제 4 실시예에 대해서 설명한다. 도 43의 (a) 및 도 43의 (b)~도 45의 (a) 및 도 45의 (b)는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 도면이다. 또한, 도 43의 (b)~도 45의 (b)는 각각 도 43의 (a)~도 45의 (a) 중의 Ⅱ-Ⅱ선에 따른 단면도이다.Next, a fourth embodiment of the present invention will be described. 43 (a), 43 (b) to 45 (a) and 45 (b) are diagrams showing a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention in the order of steps. 43 (b) to 45 (b) are cross-sectional views taken along the line II-II in FIGS. 43A to 45A, respectively.

제 4 실시예에서는 도 43의 (a) 및 도 43의 (b)에 나타낸 바와 같이, 반도체 기판(51) 위에 Si 산화막(52)을 형성한 후, Si 산화막(52) 위에 카본나노튜브에 대한 촉매 금속으로 이루어지는 도트 패턴(71)을 형성한다. 도트 패턴(71)을 형성하는 위치는 형성하고자 하는 트랜지스터의 소스 및 드레인으로 한다. 또한, 도트 패턴(53)의 평면 형상은 최종적으로 남는 크기보다도 큰 것으로 한다. 이어서, 예를 들어 TEOS를 사용하여, 도트 패턴(71)을 덮는 절연막(72)을 형성한 후, 그 표면을 CMP 등에 의해 평탄화한다. 그 후, 절연막(72)의 채널을 형성하고자 하는 위치에 예를 들어 건식 에칭에 의해 홈(72a)을 형성한다. 이 때, 제 3 실시예와 동일 하게 홈(72a)의 양단에 도트 패턴(71) 측면이 노출되도록 하는 동시에, 홈(72a)의 양단이 도트 패턴(71)의 상면에 위치하도록 홈(72a)을 형성한다.In the fourth embodiment, as shown in FIGS. 43A and 43B, after the Si oxide film 52 is formed on the semiconductor substrate 51, the carbon nanotubes are deposited on the Si oxide film 52. A dot pattern 71 made of a catalyst metal is formed. The position at which the dot pattern 71 is to be formed is a source and a drain of the transistor to be formed. In addition, the planar shape of the dot pattern 53 shall be larger than the magnitude | size which finally remains. Subsequently, after forming the insulating film 72 which covers the dot pattern 71 using TEOS, the surface is planarized by CMP etc., for example. Thereafter, the groove 72a is formed at a position where the channel of the insulating film 72 is to be formed, for example, by dry etching. At this time, similarly to the third embodiment, the side surface of the dot pattern 71 is exposed at both ends of the groove 72a, and the groove 72a is positioned at the upper surface of the dot pattern 71 at both ends. To form.

이어서, 도 44의 (a) 및 도 44의 (b)에 나타낸 바와 같이, 습식 에칭 등에 의해 도트 패턴(71)의 단부를 등방적으로 후퇴시킨다. 이 결과, 절연막(72)과 Si 산화막(52) 사이에 간극이 형성된다.Next, as shown in FIGS. 44A and 44B, the end portions of the dot patterns 71 are isotropically retreated by wet etching or the like. As a result, a gap is formed between the insulating film 72 and the Si oxide film 52.

이어서, 도 45의 (a) 및 도 45의 (b)에 나타낸 바와 같이, 열 CVD법 또는 플라스마 CVD법에 의해, 도트 패턴(71)을 기점으로 하여 카본나노튜브(73)를 성장시킨다.Next, as shown in FIGS. 45A and 45B, the carbon nanotubes 73 are grown using the dot pattern 71 by the thermal CVD method or the plasma CVD method.

이와 같은 제 4 실시예에 의하면, 카본나노튜브(73)는 상방으로 성장하는 경우는 거의 없고, 높은 확실성으로 대향하는 도트 패턴(71) 사이에 성장한다. 제 3 실시예에서는 홈(54a)으로부터 도트 패턴(53)이 돌출되어 있기 때문에, 상방으로도 카본나노튜브(55)가 성장한다. 또한, 카본나노튜브(55)는 도트 패턴(53) 측면의 테이퍼 각도 및 평탄도의 영향에 의해, 충분히 수평 방향으로 성장하지 않을 우려도 있다. 따라서, 후에 카본나노튜브(55)의 여분 부분을 제거할 필요가 있다. 이에 대하여, 제 4 실시예에서는 카본나노튜브(73)가 수평 방향으로 성장하기 쉽기 때문에, 후에 여분의 카본나노튜브를 제거하는 공정이 불필요하다.According to this fourth embodiment, the carbon nanotubes 73 rarely grow upwards, but grow between opposing dot patterns 71 with high certainty. In the third embodiment, since the dot pattern 53 protrudes from the groove 54a, the carbon nanotubes 55 also grow upwards. In addition, the carbon nanotubes 55 may not grow sufficiently in the horizontal direction due to the influence of the taper angle and the flatness of the side surface of the dot pattern 53. Therefore, it is necessary to remove the extra part of the carbon nanotube 55 later. On the other hand, in the fourth embodiment, since the carbon nanotubes 73 tend to grow in the horizontal direction, a process of removing excess carbon nanotubes later is unnecessary.

또한, 카본나노튜브(73)가 수평 방향으로 성장하기 쉬운 것은 도트 패턴(71)의 후퇴량이 클수록 높아진다. 또한, 카본나노튜브(73)를 성장시킬 때에 홈(72a)이 변형될 우려가 있는 경우에는 절연막(72)의 두께를 조정하면 된다.In addition, the carbon nanotubes 73 tend to grow in the horizontal direction as the retraction amount of the dot pattern 71 increases. In the case where the groove 72a may be deformed when the carbon nanotubes 73 are grown, the thickness of the insulating film 72 may be adjusted.

또한, 전계 효과 트랜지스터의 게이트 전극은 게이트 절연막 위에 형성되어 있을 필요는 없고, 도 46의 (a) 및 도 46의 (b)에 나타낸 바와 같이, 백(back)게이트 구조를 채용할 수도 있다. 이와 같은 구조를 얻기 위한 방법으로서는 예를 들어 다음과 같은 것이 있다. 예를 들어 Si 산화막(52)을 2층 구조로 하고, 1층째를 형성한 후에 게이트 전극(81)을 형성한다. 이어서, 2층째의 Si 산화막을 형성하고, 그 후, 게이트 절연막(82)을 형성한다. 그리고, 제 3 실시예와 동일하게 하여, 도트 패턴(53) 및 카본나노튜브(55) 등을 형성한다. 또한, 다마신법을 채용하여 Si 산화막(52) 내에 게이트 전극(81)을 매립하도록 할 수도 있다.Note that the gate electrode of the field effect transistor need not be formed on the gate insulating film, and a back gate structure may be adopted as shown in Figs. 46A and 46B. As a method for obtaining such a structure, the following is mentioned, for example. For example, the Si oxide film 52 has a two-layer structure, and the gate electrode 81 is formed after the first layer is formed. Next, the Si oxide film of a 2nd layer is formed, and the gate insulating film 82 is formed after that. Then, in the same manner as in the third embodiment, the dot pattern 53, the carbon nanotubes 55, and the like are formed. In addition, the damascene method may be employed to bury the gate electrode 81 in the Si oxide film 52.

또한, 카이랄리티가 지그재그형인 카본나노튜브의 도전형은 성장한 상태에서는 P형이다. 이에 대하여, 카본나노튜브를 진공 중에서 어닐링하면, 그 도전형은 N형으로 변화된다. 이 현상은 카본나노튜브와 촉매 금속의 접합 부분에서의 산소흡착 유무에 기인한다고 생각된다. 즉, 진공 중에서의 어닐링에 의해, 접합 부분의 산소가 없어져 N형으로 변화된다고 생각된다. 그리고, 이와 같은 현상을 이용하면, 도 47의 (a)~도 47의 (c)에 나타낸 바와 같이, 인버터를 형성할 수 있다.In addition, the conductive type of the carbon nanotubes in which the chirality is zigzag is P-type in the grown state. In contrast, when the carbon nanotubes are annealed in vacuo, the conductivity is changed to N-type. This phenomenon is considered to be due to the presence or absence of oxygen adsorption at the junction of the carbon nanotubes and the catalyst metal. That is, it is thought that oxygen in a junction part disappears and changes into an N type by annealing in a vacuum. And if such a phenomenon is used, an inverter can be formed as shown to FIG. 47 (a)-FIG. 47 (c).

도 47의 (a)~도 47의 (c)에 나타내는 트랜지스터에서는, 즉 이들 트랜지스터가 공유하는 게이트 전극(58)이 입력 단자이며, 카본나노튜브(60)를 통하여 접속된 드레인(도트 패턴(83 및 53))이 출력 단자이다. 또한, 상층 트랜지스터의 소스(도트 패턴(83))에 플러스 전압이 인가되고, 하층 트랜지스터의 소스(도트 패턴(53))에 마이너스 전압이 인가된다.In the transistors shown in FIGS. 47A to 47C, that is, the gate electrodes 58 shared by these transistors are input terminals, and drains (dot patterns 83 connected through the carbon nanotubes 60). And 53)) are output terminals. In addition, a positive voltage is applied to the source (dot pattern 83) of the upper transistor, and a negative voltage is applied to the source (dot pattern 53) of the lower transistor.

이와 같은 구조는 예를 들어 다음과 같이 하여 형성할 수 있다. 우선, 제 3 실시예와 동일하게 하여, 층간절연막(59) 형성까지의 공정을 행한다. 이어서, 게 이트 전극(58)이 노출될 때까지, CMP 등에 의해 층간절연막(59)을 평탄화한다. 이어서, 게이트 절연막(81)을 형성한다. 그 후, 게이트 절연막(81) 및 층간절연막(59) 내에 카본나노튜브(60)로 이루어지는 비어를 형성한다. 그리고, 절연막(82), 도트 패턴(83) 및 카본나노튜브(84)를 형성한다. 이어서, 도 48에 나타낸 바와 같이, 진공 중에서 어닐링을 행하여 산소를 제거함으로써, 카본나노튜브(84)의 도전형을 P형에서 N형으로 변화시킨다. 그 후, 전면에 층간절연막(85)을 형성한다. 이와 같이 하여 얻어진 인버터에서는 게이트 전극(58)에 전압이 인가되어 있지 않은 상태에서, 카본나노튜브(55)의 도전형이 P형이며, 카본나노튜브(84)의 도전형이 N형이다. 즉, 하층 트랜지스터가 N채널 트랜지스터로서 동작하고, 상층 트랜지스터가 P채널 트랜지스터로서 동작한다.Such a structure can be formed as follows, for example. First, in the same manner as in the third embodiment, the steps up to the formation of the interlayer insulating film 59 are performed. Next, the interlayer insulating film 59 is planarized by CMP or the like until the gate electrode 58 is exposed. Next, the gate insulating film 81 is formed. Thereafter, vias made of carbon nanotubes 60 are formed in the gate insulating film 81 and the interlayer insulating film 59. Then, the insulating film 82, the dot pattern 83, and the carbon nanotubes 84 are formed. Next, as shown in FIG. 48, annealing is performed in a vacuum to remove oxygen, thereby changing the conductivity type of the carbon nanotubes 84 from P type to N type. Thereafter, an interlayer insulating film 85 is formed on the entire surface. In the inverter thus obtained, the conductive type of the carbon nanotubes 55 is P type and the conductive type of the carbon nanotubes 84 is N type in a state where no voltage is applied to the gate electrode 58. In other words, the lower transistor operates as the N-channel transistor, and the upper transistor operates as the P-channel transistor.

일반적으로, 실리콘계의 집적 회로에서는 복수의 트랜지스터를 평면적으로 배치하여 인버터 등의 회로가 형성되어 있지만, 카본나노튜브를 채널로 하는 트랜지스터를 사용하면, 상술한 바와 같이, 종(縱)방향으로 복수의 트랜지스터를 배치할 수 있다. 이것은, 카본나노튜브는 기판 표면에 형성할 필요가 없다고 하는, 높은 자유도(自由度)에 의한 것이다.In general, in a silicon-based integrated circuit, a plurality of transistors are arranged in a plane to form a circuit such as an inverter. However, when a transistor having a carbon nanotube is used as a channel, as described above, a plurality of transistors in a longitudinal direction are used. The transistor can be arranged. This is because of the high degree of freedom that carbon nanotubes do not need to be formed on the substrate surface.

또한, 카본나노튜브의 도전형에 대해서는 어닐링 후에 다시 대기 중에 방치되면, 접합 부분에 산소가 흡착하여, P형으로 되돌아가는 가역성(可逆性)도 보고되고 있다. 따라서, 도 48에 나타낸 바와 같은 어닐링을 행한 후에 도 49에 나타낸 바와 같이, 예를 들어 인사이튜(in-situ)에서 산소 블록막(86)을 형성하는 것이 바람직하다. 산소 블록막(86)을 형성함으로써, 산소 흡착에 기초하는 도전형의 되돌 아감을 방지할 수 있다. 또한, 산소 블록막(86)은 그 후의 층간절연막(85)을 형성할 때의 산화성 분위기에 대한 장벽으로서도 기능한다. 이와 같은 산소 블록막(86)으로서는 그 형성 시에 산소 분위기가 필요하게 되지 않고, 또한, 막 중 산소가 적은 막이 바람직하다. 예를 들어 실리콘 질화막 등을 들 수 있다.Moreover, about the conductive type of carbon nanotube, when it is left to stand in the air again after annealing, oxygen is adsorb | sucked to a junction part and the reversibility to return to P type is also reported. Therefore, after performing annealing as shown in FIG. 48, it is preferable to form the oxygen block film 86 in-situ, for example, as shown in FIG. By forming the oxygen block film 86, it is possible to prevent the return of the conductive type based on oxygen adsorption. The oxygen block film 86 also functions as a barrier to the oxidative atmosphere when the subsequent interlayer insulating film 85 is formed. As such an oxygen block film 86, an oxygen atmosphere is not necessary at the time of its formation, and a film with less oxygen in the film is preferable. For example, a silicon nitride film etc. are mentioned.

또한, 카본나노튜브로 이루어지는 채널을 형성하는 경우에도 기점 패턴의 단면 형상을 역테이퍼 형상으로 하는 것은 효과적이다.In addition, when forming a channel made of carbon nanotubes, it is effective to make the cross-sectional shape of the starting pattern into an inverse taper shape.

또한, 층간절연막의 종류는 한정되지 않고, Si 산화막 이외에 예를 들어 다공질 저(低)유전율막을 사용할 수 있다.In addition, the kind of the interlayer insulating film is not limited, and for example, a porous low dielectric constant film can be used in addition to the Si oxide film.

이상에서 상세하게 설명한 바와 같이 본 발명에 의하면, 높은 정밀도로 카본나노튜브로 이루어지는 미세한 배선이나 채널을 용이하게 형성할 수 있다.As described in detail above, according to the present invention, it is possible to easily form fine wirings and channels made of carbon nanotubes with high precision.

Claims (37)

반도체 기판과,A semiconductor substrate, 상기 반도체 기판의 상방(上方)에 형성되고, 그 내부에 홈이 형성된 절연막과,An insulating film formed above the semiconductor substrate and having a groove formed therein; 상기 홈 내에 형성된 카본나노튜브로 이루어지는 배선과,A wiring made of carbon nanotubes formed in the groove; 상기 카본나노튜브의 양단에 접속되고, 촉매 금속을 함유하는 제 1 및 제 2 기점(起点) 패턴을 갖는 것을 특징으로 하는 반도체 장치.A semiconductor device characterized by having a first and a second starting point pattern connected to both ends of the carbon nanotubes and containing a catalyst metal. 반도체 기판과,A semiconductor substrate, 상기 반도체 기판 표면에 형성된 복수의 반도체 소자와,A plurality of semiconductor elements formed on a surface of the semiconductor substrate, 상기 복수의 반도체 소자끼리를 접속하는 다층 배선을 갖고,It has a multilayer wiring which connects the said some semiconductor element, 상기 다층 배선 중 상기 반도체 기판 표면에 평행한 방향으로 연장되는 부분의 적어도 일부는, 외부에 노출된 카본나노튜브에 의해 구성되고,At least a part of the multilayer wiring extending in a direction parallel to the surface of the semiconductor substrate is constituted by carbon nanotubes exposed to the outside, 상기 카본나노튜브의 양단은 각각 촉매 금속을 함유하는 제 1 및 제 2 기점 패턴에 접속되어 있는 것을 특징으로 하는 반도체 장치.And both ends of the carbon nanotubes are connected to first and second starting point patterns each containing a catalyst metal. 반도체 기판과,A semiconductor substrate, 상기 반도체 기판의 상방에 형성되고, 촉매 금속을 함유하는 기점 패턴으로 이루어지는 소스 및 드레인과,A source and a drain formed above the semiconductor substrate and formed of a starting point pattern containing a catalyst metal; 상기 소스와 상기 드레인 사이에 형성된 카본나노튜브로 이루어지는 채널과,A channel made of carbon nanotubes formed between the source and the drain; 상기 채널과 접하는 게이트 절연막과,A gate insulating film in contact with the channel; 상기 채널 사이에서 상기 게이트 절연막을 삽입하는 게이트를 갖는 것을 특징으로 하는 반도체 장치.And a gate for inserting the gate insulating film between the channels. 반도체 기판의 상방에 촉매 금속을 함유하는 복수의 기점 패턴을 형성하는 공정과,Forming a plurality of starting point patterns containing a catalyst metal above the semiconductor substrate; 상기 기점 패턴을 덮는 절연막을 형성하는 공정과,Forming an insulating film covering the starting point pattern; 상기 절연막에 양단으로부터 상기 기점 패턴의 측면이 노출되는 홈을 형성하는 공정과,Forming a groove in the insulating film at which both sides of the starting pattern are exposed; 상기 홈 내에 도전성(導電性) 카이랄리티를 구비한 카본나노튜브를 성장시킴으로써, 배선을 형성하는 공정과,Growing a carbon nanotube having conductive chirality in the groove to form a wiring; 상기 카본나노튜브를 덮는 층간절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming an interlayer insulating film covering the carbon nanotubes. 제 4 항에 있어서,The method of claim 4, wherein 상기 절연막을 형성하는 공정 전에, 상기 기점 패턴의 상면으로부터의 카본나노튜브의 성장을 억제하는 성장 억제막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.And a step of forming a growth suppression film for inhibiting growth of carbon nanotubes from an upper surface of the starting point pattern before the step of forming the insulating film. 제 4 항에 있어서,The method of claim 4, wherein 상기 기점 패턴으로서, 기부와, 상기 기부 표면에 형성된 촉매 금속막을 갖는 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.A pattern having a base and a catalyst metal film formed on the surface of the base is formed as the starting point pattern. 반도체 기판의 상방에 촉매 금속을 함유하는 적어도 2개의 기점 패턴을 형성하는 공정과,Forming at least two starting point patterns containing a catalyst metal above the semiconductor substrate, 상기 기점 패턴을 덮는 절연막을 형성하는 공정과,Forming an insulating film covering the starting point pattern; 상기 절연막에 양단으로부터 상기 기점 패턴의 측면이 노출되는 홈을 형성하는 공정과,Forming a groove in the insulating film at which both sides of the starting pattern are exposed; 상기 홈 내에 반도체의 카이랄리티를 구비한 카본나노튜브를 성장시킴으로써, 채널을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.And growing a carbon nanotube having chirality of the semiconductor in the groove, thereby forming a channel. 제 7 항에 있어서,The method of claim 7, wherein 상기 카본나노튜브 위에 게이트 절연막을 형성하는 공정과,Forming a gate insulating film on the carbon nanotubes; 상기 게이트 절연막 위에 게이트를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.And forming a gate over the gate insulating film. 제 7 항에 있어서,The method of claim 7, wherein 상기 기점 패턴을 형성하기 전에,Before forming the starting point pattern, 상기 반도체 기판의 상방에 게이트를 형성하는 공정과,Forming a gate above the semiconductor substrate; 상기 게이트 위에 게이트 절연막을 형성하는 공정을 갖고,Forming a gate insulating film on the gate; 상기 기점 패턴을 상기 게이트 절연막 위에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.The starting point pattern is formed on the gate insulating film. 제 7 항에 있어서,The method of claim 7, wherein 상기 카본나노튜브를 성장시키는 공정 전에,Before the process of growing the carbon nanotubes, 상기 홈을 통하여 상기 기점 패턴을 등방(等方)적으로 에칭함으로써, 상기 기점 패턴의 단부를 후퇴시키는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.And a step of retracting the starting point pattern isotropically through the groove to retreat the end of the starting point pattern. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete

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