KR100881016B1 - 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 이미지 센서는, 픽셀 영역 및 에지 영역을 포함하는 반도체 기판; 상기 픽셀 영역 상에 형성된 게이트; 상기 게이트 일측에 형성된 포토 다이오드; 상기 게이트 타측에 형성된 플로팅 디퓨전 영역; 상기 게이트 및 플로팅 디퓨전 영역 상에 형성된 살리사이드층; 상기 픽셀 영역 및 에지 영역 상에 형성된 층간 절연막; 및 상기 에지 영역 상에 형성된 층간 절연막은 선택적으로 제거되어 상기 에지 영역을 노출시키는 에지 오픈부가 형성된 것을 포함한다.
이미지 센서, 포토다이오드,
Description
도 1 내지 도 8은 실시예에 따른 이미지 센서의 제조 공정을 나타내는 단면도이다.
실시예에서는 이미지 센서 및 그 제조방법이 개시된다.
이미지 센서 중의 하나인 씨모스 이미지 센서는 제어회로(control circuit) 및 신호 처리 회로(signal processing circuit)를 주변 회로로 사용하는 CMOS 기술을 이용한 소자이다.
씨모스 이미지 센서 제조 공정에서 픽셀 영역 상의 액티브 영역 및 게이트의 저항을 낮추기 위해 살리사이드(salicide) 공정을 채택하고 있다. 이 살리사이드 공정에 적용되는 금속막들은 빛에 대한 반사율이 높기 때문에 포토 다이오드를 제외한 액티브 영역 상에 형성될 수 있다.
특히, 상기 픽셀 영역 이외의 영역인 반도체 기판의 에지 영역에도 상기 살리사이드막이 형성될 수 있다.
상기 반도체 기판의 에지 영역에 형성된 살리사이드막은 절연막과의 접착력 이 떨어지므로, 후속의 절연막에 대한 평탄화 공정시 절연막의 파티클이 발생될 수 있다.
실시예에서는 반도체 기판과 절연막과의 접착력을 향상시킬 수 있는 이미지 센서 및 그 제조방법을 제공한다.
실시예에 따른 이미지 센서는 픽셀 영역 및 에지 영역을 포함하는 반도체 기판; 상기 픽셀 영역 상에 형성된 게이트; 상기 게이트 일측에 형성된 포토 다이오드; 상기 게이트 타측에 형성된 플로팅 디퓨전 영역; 상기 게이트 및 플로팅 디퓨전 영역 상에 형성된 살리사이드층; 상기 픽셀 영역 및 에지 영역 상에 형성된 층간 절연막; 및 상기 에지 영역 상에 형성된 층간 절연막은 선택적으로 제거되어 상기 에지 영역을 노출시키는 에지 오픈부가 형성된 것을 포함한다.
또한 실시예에 따른 이미지 센서의 제조방법은, 단위픽셀이 형성되는 픽셀 영역과 반도체 소자를 분류할 수 있는 레이져 마스가 형성된 반도체 기판을 형성하는 단계; 상기 픽셀 영역 상에 게이트를 형성하는 단계; 상기 게이트 일측에 포토 다이오드를 형성하는 단계; 상기 게이트 타측에 플로팅 디퓨전 영역을 형성하는 단계; 상기 포토 다이오드 및 에지 영역 상에 희생 산화층을 형성하는 단계; 상기 게이트 및 플로팅 디퓨전 영역 상에 살리사이드층을 형성하는 단계; 상기 희생 산화층을 제거하는 단계; 상기 픽셀 영역 및 에지 영역 상에 층간 절연막을 형성하는 단계; 상기 픽셀 영역 상의 층간 절연막에 콘택홀을 형성하는 단계; 및 상기 에지 영역의 층간 절연막에 상기 에지 영역의 가장자리를 노출시키는 에지 오픈부를 형성하는 단계를 포함하고, 상기 콘택홀 및 상기 에지 오픈부는 동시에 형성되는 것을 포함한다.
이하, 첨부된 도면을 참조하여 실시예에 따른 이미지 센서의 제조방법을 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 8은 실시예에 따른 이미지 센서를 나타내는 단면도이다.
도 8을 참조하면, 반도체 기판(10) 상에 포토 다이오드(30)를 포함하는 단위화소가 배치된다.
상기 반도체 기판(10)에서 단위화소 등의 소자가 형성되는 부분은 픽셀 영역(A)이라 하고, 반도체 소자를 분류할 수 있는 레이져 마크가 형성되는 부분을 에지 영역(B)이라고 칭한다.
상기 픽셀 영역(A)과 에지 영역(B)은 소자분리막(20)에 의하여 분리될 수 있다.
상기 픽셀 영역(A) 상에는 단위화소를 이루는 포토 다이오드(30) 및 트랜지스터의 게이트(40)가 배치된다.
도시되지는 않았지만, 상기 트랜지스터는 트랜스퍼 트랜지스터, 리셋 트랜지 스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터를 포함한다.
상기 게이트(40)는 포토 다이오드(30)에 인접하는 트랜스퍼 트랜지스터의 게이트일 수 있다.
상기 게이트(40)의 일측에는 포토 다이오드(30)가 배치되고, 상기 게이트(40)의 타측에는 플로팅 디퓨전 영역(35)이 배치된다.
상기 게이트(40) 및 플로팅 디퓨전 영역(35) 상에는 살리사이드층(75,77)이 배치되어, 후속의 콘택 저항을 낮출 수 있다. 예를 들어, 상기 살리사이드층(75,77)은 코발트, 니켈 및 티타늄 중 적어도 어느 하나로 형성될 수 있다.
상기 단위화소를 포함하는 픽셀 영역(A) 및 에지 영역(B) 상에 배선 및 소자간의 절연을 위한 층간 절연막(80)이 배치된다.
상기 픽셀 영역(A) 상의 층간 절연막(80)에는 콘택 플러그(95,97)가 배치되어 상기 게이트(40) 및 플로팅 디퓨전 영역(35)과 전기적으로 접속할 수 있다.
상기 에지 영역(B) 상에는 층간 절연막(80)은 선택적으로 제거하여 형성된 에지 오픈부(15)가 배치되어 상기 에지 영역(B)의 가장자리 영역을 노출시킨다. 예를 들어, 상기 에지 오픈부(15)의 너비는 1.0~2.0mm 로 형성되어 상기 에지 영역(B)에 형성된 레이져 마크를 노출시킬 수 있다.
도 1 내지 도 8를 참조하여, 실시예에 따른 이미지 센서의 제조방법을 설명한다.
도 1을 참조하여, 픽셀 영역(A) 및 에지 영역(B)을 포함하는 반도체 기판(10) 상에 희생 산화막(60)이 형성된다.
상기 반도체 기판(10) 상에 소자가 형성되는 부분은 픽셀 영역(A)이라 칭하고 소자가 형성되지 않는 상기 반도체 기판(10)의 가장자리 영역은 에지 영역(B)이라 칭한다.
상기 픽셀 영역(A) 상에 액티브 영역과 필드 영역을 정의하고 단위화소를 분리하기 위한 소자분리막(20)이 형성된다.
상기 에지 영역(B) 상에는 반도체 소자를 칩별로 구분하기 위한 레이져 마크드이 형성될 수 있다.
상기 픽셀 영역(A) 상에는 단위화소를 이루는 포토 다이오드(30) 및 트랜지스터 회로의 게이트(40)가 형성된다.
상기 게이트(40)는 게이트 절연막 및 게이트 전극을 포함한다. 예를 들어, 상기 게이트(40)는 상기 픽셀 영역(A) 상에 산화막 및 폴리실리콘막이 형성된 후, 식각 공정을 통하여 게이트 산화막 및 게이트 전극을 형성할 수 있다. 여기서 상기 게이트(40)는 포토 다이오드(30)에 인접하는 트랜스퍼 트랜지스터의 게이트일 수 있다.
그리고, 상기 게이트(40)의 일측에는 포토 다이오드(30)가 형성되고 상기 게이트(40)의 타측에는 플로팅 디퓨전 영역(35)이 형성된다.
상기 포토 다이오드(30)는 상기 게이트(40)의 일측으로 n-영역 및 상기 n- 영역 내에 얕은 깊이의 p0 영역을 포함한다.
상기 플로팅 디퓨전 영역(35)은 상기 게이트(40)의 양측벽에 접하는 스페이서(50)가 형성된 후, 상기 게이트(40) 및 스페이서(50)를 이온주입 마스크로 이용 하여 게이트(40) 타측의 스페이서(50)에 정렬될 수 있다.
상기 픽셀 영역(A) 및 에지 영역(B)을 포함하는 반도체 기판(10) 상에 희생 산화막(60)이 형성된다. 예를 들어, 상기 희생 산화막(60)은 열 산화 방법에 의하여 형성될 수 있다.
도 2를 참조하여, 상기 픽셀 영역(A)의 포토 다이오드(30)와 상기 에지 영역(B) 상에 희생 산화층(65) 및 제1 포토레지스트 패턴(100)이 형성된다.
상기 희생 산화층(65)의 형성은 상기 희생 산화막(60) 상에 상기 포토 다이오드(30) 및 플로팅 디퓨전 영역(35)에 대응되는 상기 희생 산화막(60)을 노출시키는 제1 포토레지스트 패턴(100)을 형성한다. 그리고, 상기 제1 포토레지스트 패턴(100)을 식각마스크로 사용하여 상기 희생 산화막(60)을 식각한다. 그러면 상기 포토 다이오드(30)와 플로팅 디퓨전 영역(35)이 노출된다.
상기 희생 산화층(65)은 상기 픽셀 영역(A)의 포토 다이오드(30)와 상기 에지 영역(B) 상부에 형성되고 상기 픽셀 영역(A)의 게이트(40)와 플로팅 디퓨전 영역(35)은 노출시키도록 형성된다.
따라서, 상기 포토 다이오드(30) 및 에지 영역(B)은 살리사이드 공정시 상기 희생 산화층(65)에 의해 넌살리사이드화 될 수 있다.
도 3을 참조하여, 상기 희생 산화층(65) 및 제1 포토레지스트 패턴(100)이 형성된 반도체 기판(10) 상에 금속층(70)이 형성된다.
상기 금속층(70)은 코발트, 니켈 및 티타늄등 전도성을 가지는 금속물질을 증착하여 형성될 수 있다. 예를 들어, 상기 금속층(70)은 PVD 방법에 의해 코발트 를 증착함으로써 형성될 수 있다.
상기 금속층(70)은 상기 희생 산화층(65) 및 제1 포토레지스트 패턴(100)을 포함하는 픽셀 영역(A) 및 에지 영역(B) 상에 형성된다.
따라서, 상기 금속층(70)은 상기 제1 포토레지스트 패턴(100) 및 희생 산화층(65)에 의하여 노출된 상기 게이트(40) 및 플로팅 디퓨전 영역(35) 상에 형성될 수 있다.
상기 금속층(70)에 대한 열처리 공정(RTP)을 진행하여 살리사이드층을 형성할 수 있다. 예를 들어, 상기 열처리 공정은 300~1000℃의 온도에서 진행될 수 있다.
그러면, 상기 게이트(40) 및 플로팅 디퓨전 영역(35)은 상기 금속층(70)과 반응하여 살리사이드화되고, 상기 포토 다이오드(30) 및 에지 영역(B)은 상기 희생 산화층(65) 및 제1 포토레지스트 패턴(100)에 의하여 넌살리사이드화 된다.
도 4를 참조하여, 상기 제1 포토레지스트 패턴(100) 및 희생 산화층(65)을 제거하면, 상기 게이트(40) 및 플로팅 디퓨전 영역(35) 상에 살리사이드층(75,77)이 형성된다.
상기 포토 다이오드(30) 및 에지 영역(B) 상에 형성된 금속층(70)은 상기 제1 포토레지스트 패턴(100) 또는 희생 산화층(65)의 제거시 함께 제거될 수 있다.
따라서, 상기 포토 다이오드(30) 및 에지 영역(B)의 표면은 노출된 상태가 된다. 이때, 상기 희생 산화층(65)은 모두 제거 되지 않고 약간 남아있을 수도 있다.
상기 제1 포토레지스트 패턴(100) 및 희생 산화층(65)에 의하여 포토 다이오드(30)는 넌살리사이드화 되므로 광감도를 향상시킬 수 있다.
또한, 상기 제1 포토레지스트 패턴(100) 및 희생 산화층(65)에 의하여 상기 에지 영역(B)은 넌살리사이드화 되므로, 상기 에지 영역(B) 상에 형성되는 층간 절연막(80)과의 접착력을 향상시킬 수 있다.
또한, 남아있는 상기 희생 산화층(65)에 의하여 후속 공정인 층간 절연막(80)과의 접착력이 더욱 강화될 수도 있다.
도 5를 참조하여, 상기 픽셀 영역(A) 및 에지 영역(B) 상에 층간 절연막(80) 및 제2 포토레지스트 패턴(200)이 형성된다.
상기 층간 절연막(80)은 상기 픽셀 영역(A) 및 에지 영역(B)을 포함하는 반도체 기판(10) 상에 형성될 수 있다. 예를 들어, 상기 층간 절연막(80)은 BPSG 및 USG를 포함하는 절연막으로 형성될 수 있다.
상기 층간 절연막(80)을 형성된 후 평탄화 공정이 진행된다. 예를 들어 상기 층간 절연막(80)에 대한 평탄화 공정은 CMP로 진행될 수 있다.
상기 에지 영역(B) 상에 형성된 층간 절연막(80)은 살리사이드화 되지 않은 반도체 기판(10) 상에 형성되는 것이므로 상기 반도체 기판(10)과의 접착력이 강화될 수 있다. 특히, 상기 반도체 기판(10) 상에 남아있는 희생 산화층(65)에 의하여 상기 층간 절연막(80)과의 접착력은 강화될 수 있다.
상기 층간 절연막(80)과 에지 영역(B)의 접착력 강화는 후속 공정의 CMP 공정시 상기 층간 절연막(80)의 스트레스를 감소시킨다. 그러면 상기 층간 절연 막(80) 과 에지 영역(B) 영역에서 접착력 저하에 의하여 유발될 수 있는 서클 디펙트(circle defect)와 같은 절연막 파티클 발생을 최소한으로 감소시킬 수 있다.
상기의 절연막 파티클과 같은 서클 디펙트가 콘택홀로 떨어지면 후속의 콘택 플러그의 형성시 보이드와 같은 결함이 발생될 수 있다.
실시예에서는 상기 층간 절연막(80)과 에지 영역(B)의 접착력을 강화시켜서 절연막 파티클 발생을 차단시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.
상기 제2 포토레지스트 패턴(200)은 상기 게이트(40) 및 플로팅 디퓨젼 영역(35)에 대응되는 상기 층간 절연막(80)의 표면을 노출시키도록 제1 및 제2 개구부(210,220)를 포함한다.
도 6을 참조하여, 상기 제2 포토레지스트 패턴(200)을 선택적으로 제거하여 제3 개구부(215)가 형성된다.
상기 제2 포토레지스트 패턴(200)의 제3 개구부(215)는 상기 에지 영역(B)에 대응하는 상기 층간 절연막(80)의 표면을 노출시킨다. 예를 들어, 상기 제3 개구부(215)의 직경은 1.0~2.0mm로 형성될 수 있다.
상기 제3 개구부(215)는 상기 에지 영역(B)의 가장자리에 해당하는 상기 제2 포토레지스트 패턴(200)을 노광 및 솔벤트(solvent)에 의해 제거함으로써 형성될 수 있다.
도 7을 참조하여, 상기 층간 절연막(80)에 상기 게이트(40) 및 플로팅 디퓨전 영역(35)을 노출시키는 콘택홀(85,87)이 형성된다.
상기 콘택홀(85,87)은 상기 제2 포토레지스트 패턴(200)을 식각마스크로 이 용하여 상기 층간 절연막(80)을 식각함으로써 형성될 수 있다.
상기 콘택홀(85,87)을 통해 상기 게이트(40) 및 플로팅 디퓨전 영역(35)의 살리사이드층(75,77)이 노출된다.
또한, 상기 제2 포토레지스트 패턴(200)에 의하여 상기 에지 영역(B) 상의 층간 절연막(80)이 제거되어 상기 에지 영역(B)의 가장 자리 영역에 에지 오픈부(15)가 형성된다. 예를 들어, 상기 에지 영역(B)의 에지 오픈부(15)의 너비(D)는 1.0~2.0mm 로 형성될 수 있다.
상기 에지 영역(B)의 가장 자리 영역이 노출되어 상기 에지 영역(B)에 형성되는 레이저 마크 등을 확인할 수 있게 된다.
도 8을 참조하여, 상기 층간 절연막(80)의 콘택홀(85,87)에 콘택 플러그(95,97)가 형성된다.
상기 콘택 플러그(95,97)는 상기 층간 절연막(80)의 콘택홀(85,87)에 금속물질을 갭필한 후 평탄화 공정에 의하여 형성될 수 있다. 예를 들어, 상기 콘택홀(85,87)에 매립되는 금속 물질은 텅스텐일 수 있다.
상기 콘택 플러그(95,97) 형성을 위한 금속물질의 증착시 상기 에지 영역(B)의 에지 오픈부(15)에도 금속물질이 형성될 수 있다.
상기 에지 영역(B)의 에지 오픈부(15)에 형성된 금속 물질은 상기 금속물질에 대한 CMP 공정 시 제거될 수 있다.
따라서, 상기 에지 영역(B)의 에지 오픈부(15)에 의하여 상기 반도체 소자를 식별할 수 있는 레이져 마크등이 노출될 수 있게 된다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 상기 실시예 한정하는 것이 아니며, 실시예에 속하는 분야의 통상의 지식을 가진 자라면 실시예 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예에 따른 이미지 센서 및 그 제조방법은, 반도체 기판의 에지 영역과 층간 절연막의 접착력을 강화할 수 있는 효과가 있다.
또한, 상기 층간 절연막에 대한 CMP 공정시 층간 절연막의 스트레스를 최소화하여 절연막 파티클 발생을 방지할 수 있다.
또한, 상기 층간 절연막에 콘택홀 형성을 위한 포토레지스트막을 패터닝하여 상기 에지 영역의 층간 절연막을 제거함으로써 상기 에지 영역에 형성된 레이져 마크등을 확인할 수 있다.
Claims (12)
- 단위픽셀이 형성되는 픽셀 영역과 반도체 소자를 분류할 수 있는 레이져 마크가 형성된 에지 영역을 포함하는 반도체 기판;상기 픽셀 영역 상에 형성된 게이트;상기 게이트 일측에 형성된 포토 다이오드;상기 게이트 타측에 형성된 플로팅 디퓨전 영역;상기 게이트 및 플로팅 디퓨전 영역 상에 형성된 살리사이드층;상기 픽셀 영역 및 에지 영역 상에 형성된 층간 절연막; 및상기 에지 영역 상에 형성된 층간 절연막은 선택적으로 제거되어 상기 에지 영역을 노출시키는 에지 오픈부가 형성된 이미지 센서.
- 제1항에 있어서,상기 에지 영역의 에지 오픈부의 너비는 1.0~2.0mm 인 것을 포함하는 이미지 센서.
- 제1항에 있어서,상기 살리사이드층은 코발트, 니켈 및 티타늄 중 적어도 어느 하나로 형성된이미지 센서.
- 제1항에 있어서,상기 픽셀 영역 상의 층간 절연막에는 상기 게이트 및 플로팅 디퓨전 영역과 연결되는 콘택 플러그가 형성된 이미지 센서.
- 단위픽셀이 형성되는 픽셀 영역과 반도체 소자를 분류할 수 있는 레이져 마크가 형성되는 에지 영역을 포함하는 반도체 기판을 형성하는 단계;상기 픽셀 영역 상에 게이트를 형성하는 단계;상기 게이트 일측에 포토 다이오드를 형성하는 단계;상기 게이트 타측에 플로팅 디퓨전 영역을 형성하는 단계;상기 포토 다이오드 및 에지 영역 상에 희생 산화층을 형성하는 단계;상기 게이트 및 플로팅 디퓨전 영역 상에 살리사이드층을 형성하는 단계;상기 희생 산화층을 제거하는 단계;상기 픽셀 영역 및 에지 영역 상에 층간 절연막을 형성하는 단계;상기 픽셀 영역 상의 층간 절연막에 콘택홀을 형성하는 단계; 및상기 에지 영역의 층간 절연막에 상기 에지 영역의 가장자리를 노출시키는 에지 오픈부를 형성하는 단계를 포함하고,상기 콘택홀 및 상기 에지 오픈부는 동시에 형성되는 이미지 센서의 제조방법.
- 제5항에 있어서,상기 층간 절연막의 콘택홀에 콘택 플러그를 형성하는 단계를 포함하는 이미지 센서의 제조방법.
- 제5항에 있어서,상기 에지 영역의 에지 오픈부 너비는 1.0~2.0mm 로 형성되는 이미지 센서의 제조방법.
- 제5항에 있어서,상기 희생 산화층을 형성하는 단계는,상기 픽셀 영역 및 에지 영역 상에 희생 산화막을 형성하는 단계;상기 희생 산화막 상에 상기 게이트 및 플로팅 디퓨전 영역에 대응하는 상기 희생 산화막을 노출시키는 제1 포토레지스트 패턴을 형성하는 단계; 및상기 제1 포토레지스트 패턴를 식각마스크로 사용하여 상기 희생 산화막을 식각하는 단계를 포함하는 이미지 센서의 제조방법.
- 제5항에 있어서,상기 살리사이드층을 형성하는 단계는,상기 희생 산화층이 형성된 반도체 기판 상에 금속층을 형성하는 단계; 및상기 금속층에 대하여 열처리 공정을 진행하여 상기 게이트 및 플로팅 디퓨전 영역 상에 살리사이드층을 형성하는 단계; 및상기 희생 산화층 및 금속층을 제거하는 단계를 포함하는 이미지 센서의 제조방법.
- 제9항에 있어서,상기 희생 산화층의 제거시 상기 금속층도 함께 제거되는 이미지 센서의 제조방법.
- 제5항에 있어서,상기 에지 영역의 에지 오픈부를 형성하는 단계는,상기 픽셀 영역 및 에지 영역 상에 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 콘택홀을 형성하기 위한 제1 및 제2 개구부를 가지는 제2 포토레지스트 패턴을 형성하는 단계;상기 에지 영역 상의 제2 포토레지스트 패턴을 선택적으로 제거하여 제3 개구부를 형성하는 단계; 및상기 제2 포토레지스트 패턴을 식각마스크 사용하여 상기 픽셀 영역에는 콘택홀을 형성하고, 상기 에지 영역에 에지 오픈부를 형성하는 단계를 포함하는 이미지 센서의 제조방법.
- 제11항에 있어서,상기 제2 포토레지스트 패턴의 제3 개구부는 노광 공정 및 솔벤트(solvent)에 의해 제거되는 이미지 센서의 제조방법.
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