KR100878801B1 - 물리채널 전송 포맷 스크램블링 방법 - Google Patents

물리채널 전송 포맷 스크램블링 방법 Download PDF

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Abstract

본 발명은 물리채널 전송 포맷 정보를 전송하는 것에 관한 것으로 특히 송수신단이 다양한 포맷을 갖는 물리채널을 송수신할 때 전송 포맷을 스크램블링하여 송신하고, 이를 수신한 수신단이 물리채널의 전송 포맷을 효율적으로 검출할 수 있는 물리채널 전송 포맷 스크램블링 방법 및 물리채널 전송 포맷 정보 전송 장치에 관한 것이다. 이와 같은 물리채널 전송 포맷 스크램블링 방법은, 송신측에서 가변길이의 전송 포맷을 갖는 물리채널을 발생시켜 임의의 데이터를 수신측으로 송신하는 경우 상기 가변길이 전송 포맷의 임의의 데이터를 상기 가변길이 전송 포맷의 정보를 이용하여 스크램블링하여 전송할 때 수신측에서 전송된 데이터를 디스크램블링하는 시점에 사용할 디스크램블러와 동일한 출력비트로 스크램블링한다.
Figure R1020020010700
블라인드 포맷, 스크램블링

Description

물리채널 전송 포맷 스크램블링 방법{Method for scrambling physical channel transmitting format}
도 1은 일반적인 F-SPDCCH의 전송 체인 블록 구성도
도 2는 기존 방식에 따른 F-SPDCCH의 전송 체인 블록 구성도
도 3은 본 발명에 따른 F-SPDCCH의 스크램블링 및 디스크림블링을 설명하기 위한 도면
도 4는 본 발명에 따른 F-SPDCCH의 전송 체인 블록 구성도
도 5는 도 4에 나타낸 스크램블러의 블록 구성도
도 6은 도 4에 나타낸 스크램블러를 디스크램블링하기 위한 디스크램블러를 나타낸 도면
도 7은 본 발명 마스크의 동작을 설명하기 위한 도면
도 8은 본 발명 제 1 실시예에 따른 송신측과 수신측의 스크램블링 및 디스크램블링을 설명하기 위한 도면
도 9는 본 발명 제 2 실시예에 따른 송신측과 수신측의 스크램블링 및 디스크램블링을 설명하기 위한 도면
도 10은 본 발명 제 3 실시예에 따른 송신측과 수신측의 스크램블링 및 디스크램블링을 설명하기 위한 도면
본 발명은 물리채널 전송 포맷 정보를 전송하는 것에 관한 것으로 특히 송수신단이 다양한 포맷을 갖는 물리채널을 송수신할 때 전송 포맷을 스크램블링하여 송신하고, 이를 수신한 수신단이 물리채널의 전송 포맷을 효율적으로 검출할 수 있는 물리채널 전송 포맷 스크램블링 방법에 관한 것이다.
어떤 종류의 유무선 통신 시스템에서는, 특정 물리채널 (physical channel)이 여러 가지 형태의 포맷(format)으로 전송될 수 있으나, 수신측에서는 전송 포맷에 대한 명확한 정보 없이 그 채널을 수신해야하는 경우가 있다. 따라서, 수신단은 블라인드 포맷 검파(blind format detection)를 수행하여야 한다. 이와 같은 시스템의 한 예로써 차세대 이동 통신 시스템으로 개발되고 있는 1x-EVDV시스템(Cdma2000-Revision-C)이 있다.
1x-EVDV시스템에서는 패킷 데이터(Packet data)를 전송하는 물리적 채널인 순방향 패킷 데이터 채널(Packet Data Channel; 이하 PDCH)과, F-PDCH의 제어 정보를 전송하기 위하여 복수 개의 순방향 세컨더리 패킷 데이터 제어 채널(Secondary Packet Data Control Channel : 이하 S-PDCCH)를 사용한다.
이하에서 복수 개의 F-SPDCCH의 각각을 F-SPDCCH(i)(i=0,1,2,...)라 한다. 그리고 각 F-SPDCCH(i)은 전송시에 1:1 대응 관계에 있는 Wi 64 를 사용한다. Wi 64는 64길이를 가진 왈쉬 코드(walsh code)중의 어느 하나를 의미한다.
이하 첨부된 도면을 참조하여 종래 기술에 따른 F-SPDCCH의 전송 체인을 설명하기로 한다.
도 1은 일반적인 F-SPDCCH의 전송 체인 블록 구성도이다.
기본적으로 현재의 SPDCCH는 x 비트의 디코딩(decoding)에 필요한 각종 정보들과 이 정보들의 수신 에러 유무를 검사하기 위한 두 종류(Inner CRC, Outer CRC)의 주기적 덧붙임 검사(cyclic redundancy checking : 이하 CRC라 약칭 함) 비트(bit), 그리고 컨벌루션 부호화기 테일 비트(Convolutional encoder tail bit)로 구성이 된다. 이렇게 구성된 비트(bit)의 정보들은 1/2, 1/3 또는 1/4의 컨벌루션 부호화(Convolutional coding)를 거치며 부호화된 비트들을 만들어 낸다.
이때, F-SPDCCH의 전송 길이는 1 슬롯(slot), 2 슬롯(slot), 4 슬롯(slot)일수 있다. 여기서, 슬롯(slot)이란 1.25 msec의 시간 단위를 의미한다. 이때, 송신단은 지금 전송되고 있는 F-SPDCCH의 길이를 수신단에게 알려주지 않는다. 즉, 어떤 포맷인지를 수신단은 명확히 알 수 없다. 그러므로, 수신단은 수신된 F-SPDCCH의 전송 길이(혹은 포맷)가 무엇인지를 알기 위하여 세 가지 포맷(세 가지 길이)에 대하여 전부 복호 과정을 수행하고 CRC들을 검사한다. 그리고, CRC=1라고 판정이 난 포맷을 정확한 포맷이라고 판단한다. 여기서, CRC=1란 CRC 검사를 통해 F-SPDCCH상에 전달되는 데이터에 오류가 없다고 판단하는 경우를 의미한다. 반대로, CRC=0란 CRC 검사를 통해 F-SPDCCH상에 전달되는 데이터에 오류가 있다고 판단하는 경우를 의미한다.
이때, F-SPDCCH에 대한 효율적인 송수신을 위하여 F-SPDCCH 발생시에 도 2에 나타낸 바와 같은 스크램블러(Scrambler)를 추가한다. 여기서, 스크램블러(Scrambler)는 0과 1을 비교적 랜덤하게 발생시키는 장치이다.
스크램블러(Scrambler)의 첨가 위치는 도 1에서 나타나 있는 P1, P2, P3 , P4 , P5 , P6 , P7 , P8 중 어느 곳이라도 가능하며, 심볼 반복 블록(104)과 펑쳐링블록(105)은 심볼 반복/제어 블록으로 운용할 수 있다.
도 2는 제 1 CRC 발생기(Inner CRC) 발생기의 출력 비트가 21 비트일 경우, P2에 스크램블러(Scrambler)(109)를 첨가한 경우의 예시도이다.
도 2에서 CommonMask(i)은 F-SPDCCH(i)와 1:1 대응 관계에 있는 롱 코드 마스크(long code mask)의 일종으로써, 스크램블러(109)의 출력을 각 F-SPDCCH(i)에 따라 다르게 발생시켜주는 역할을 한다. 이때, CommonMask(i)이 각 F-SPDCCH(i)의 세 가지 포맷(1, 2, 4 slot 전송 길이)에 대한 구분을 하지 않는다 즉, 각 F-SPDCCH(i)의 세 가지 포맷에 대하여 동일한 롱 코드 마스크(long code mask)가 사용된다.
한편, CommonMask(i)는 모든 i 에 대하여 동일한 값일 수 있으며, 본 발명이 이루고자 하는 내용은 이에 무관하다.
도 2와 같은 기존 방식에서는 F-SPDCCH의 전송 길이에 따른 세 가지 포맷에 상관없이 동일한 롱 코드 마스크인 CommonMask(i)를 사용함으로 인하여 수신단(MS)측에서 블라인드 포맷 검파를 위하여 몇 슬롯(slot)동안의 스크램블러(scrambler) 출력 값을 저장하여야 하며, 그 결과 추가적인 메모리가 필요해지는 문제점이 있 다. 이는, 기지국(BS)와 단말기(MS) 양측의 F-SPDCCH의 송수신 간의 시간차 때문에 발생하는 문제를 해결하기 위한 것으로, 이와 같은 문제를 해결하기 위하여는 추가적인 하드웨어가 필요하게 된다. 따라서 하드웨어의 복잡도 증가가 필요 없는 스크램블러(scrmabler)의 개발이 필요하다.
본 발명은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 유무선 송신단이 특정 물리채널을 통해 데이터를 전송할 때 포맷 정보를 스크램블링하여 전송하도록 하고 수신단에서는 전송된 포맷 정보에 따라 수신된 데이터의 포맷 종류를 정확히 판단할 수 있는 물래채널 전송 포맷 스크램블링 방법을 제공하기 위한 것이다.
이상과 같은 본 발명의 일 특징에 따르면, 송신측에서 가변길이의 전송 포맷을 갖는 임의의 데이터를 수신측으로 송신하는 경우, 상기 가변길이 전송 포맷의 임의의 데이터를 상기 가변길이 전송 포맷에 따라 형성된 마스크 정보로 스크램블링하여 전송할 때 수신측에서 전송된 데이터를 디스크램블링하는 시점에 사용할 디스크램블러와 동일한 출력비트로 스크램블링한다. 여기서, 전송 포맷이 가변길이라는 것은 물리 채널의 전송 길이가 달라질 수 있음을 의미한다.
바람직하게, 상기 마스크 정보는 공통 마스크 정보와 슬롯 길이 정보를 조합하여 형성하고, 상기 수신측은 상기 마스크 정보 중 공통 마스크 정보를 이용하여 상기 디스크램블링 한다.
그리고 상기 공통 마스크 정보와 마스크 정보 포맷은,
Figure 112002505107598-pat00001
또는,
Figure 112002505107598-pat00002
또는,
Figure 112002505107598-pat00003
의 포맷 중 어느 하나로 구성된다.
그리고, 상기 스크램블링은,
상기 데이터에 에러 검출 코드를 추가하는 제 1 주기적 덧붙임 검사 블록과 제 2 주기적 덧붙임 검사 블록과, 상기 데이터에 상기 데이터를 부호화하는 부호기의 최종 상태를 알려주는 테일 비트를 추가하는 테일 비트 추가 블록과, 상기 테일 비트가 추가된 데이터를 컨벌루셔널 코드로 부호화하는 컨벌루셔널 부호화기와, 상기 부호화된 비트들을 전송하는 슬롯의 길이에 맞게 심볼반복하는 심볼 반복 블록과, 상기 심볼 반복된 비트들을 펑처링하는 펑처리 블록과, 상기 펑처링된 비트들을 인터리빙하는 블록 인터리버와, 상기 송신측 변조 방식에 따라 변조하는 변조블 록 중 어느 하나의 블록에서 출력된 데이터 또는 출력 비트, 또는 제 1 주기적 덧붙임 검사 블록의 입력 데이터에 스크램블링한다.
바람직하게, 상기 송신측의 스크램블러는 상기 마스크 정보에 따라 롱 코드를 발생시키는 롱 코드(long code) 발생기와, 상기 롱 코드 발생기에서 출력되는 비트들 중 필요한 비트를 추출하여 출력하는 스크램블링 비트 추출기와, 상기 스크램블링 비트 추출기에서 출력된 비트를 설정된 비트만큼 저장하는 제 1 레지스터와, 상기 제 1 레지스터의 출력비트를 복사하는 제 2 레지스터와, 상기 제 1, 제 2 레지스터 사이에 구성되어 상기 제 1 레지스터의 출력비트를 한 슬롯내의 설정된 특정시간에 상기 제 2 레지스터로 복사시키는 스위치로 구성되고, 상기 수신측의 스크램블러는 상기 공통 마스크 정보에 따라 롱 코드를 발생하는 롱 코드(long code) 발생기와, 상기 롱 코드 발생기에서 출력되는 비트들 중 필요한 비트를 추출하여 출력하는 스크램블링 비트 추출기와, 상기 스크램블링 비트 추출기에서 출력된 비트를 설정된 비트만큼 저장하는 제 1 레지스터와, 상기 제 1 레지스터의 출력비트를 복사하는 제 2 레지스터와, 상기 제 1, 제 2 레지스터 사이에 구성되어 상기 제 1 레지스터의 출력비트를 한 슬롯내의 설정된 특정시간에 상기 제 2 레지스터로 복사시키는 스위치로 구성된다.
이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.
우선 본 발명을 설명하기 위하여 1x-EVDV시스템에서는 패킷 데이터(Packet data)를 전송하는 물리적 채널인 F-PDCH의 제어 정보를 전송하기 위하여 사용하는 F-SPDCCH를 예로 사용하여 설명한다. 설명의 편의상, F-SPDCCH은 두 개가 사용된다고 가정하고, 각각을 F-SPDCCH(0), F-SPDCCH(1)이라고 한다. 또한, 각 F-SPDCCH(i)이 가질 수 있는 전송 포맷의 종류는 전송 길이(1 슬롯, 2 슬롯, 4 슬롯)에 따라 세 가지가 있다고 가정한다. 즉, 가변길이의 전송 포맷이란, 물리 채널의 전송 길이가 이와 같이 달라질 수 있음을 의미한다. 그리고 이때의 각 F-SPDCCH의 포맷을 FM(i, N)라고 명한다. 이때, FM(i, N)에서 i=0, 1 은 각각 F-SPDCCH(0), F-SPDCCH(1)을 의미하고, N=1,2,4는 1 슬롯(slot), 2 슬롯(slot), 4 슬롯(slot)을 각각 의미한다. 예로써, FM(1, 2)는 2 slot 전송 길이를 가진 F-SPDCCH(1)을 의미한다.
또한, 스크램블러(Scrambler)의 첨가 위치는 도 2에서 설명한 바와 같이 도 1에서 나타나 있는 P1, P2, P3 , P4 , P5 , P6 , P7, P8 중 어느 곳이라도 가능하며, 설명의 편의상 제 1 CRC 발생기(Inner CRC)의 출력 비트가 21 비트일 경우, P2에 스크램블러(Scrambler)를 첨가한 경우에 대하여
상기의 가정은 설명의 편의상일 뿐, 구분해야 할 채널의 수나 포맷의 수, 혹은 스크램블러(scrambler)의 위치 등이 다른 시스템일지라도 본 발명의 내용을 적용할 수 있다.
도 3은 본 발명에 따른 F-SPDCCH의 스크램블링 및 디스크림블링을 설명하기 위한 도면이고, 도 4는 본 발명에 따른 F-SPDCCH의 전송 체인 블록 구성도이다.
우선 본 발명은 하드웨어 복잡도의 증가없이 F-SPDCCH의 효율적인 송수신을 위한 스크램블러(Scrambler)를 이용하여 이하에서 설명할 특정 규칙에 의거하여 구동시킨다. 제안된 특정 규칙은, 현재 송수신되고 있는 F-SPDCCH의 FM(i, N)에 따라 BS와 MS간의 F-SPDCCH의 송수신 시간차를 고려한 스크램블러(Scrambler)의 출력비트를 발생시키는 것에 대한 것이다.
도 3은 송수신단 간의 전송 지연이 없다고 가정하는 상태에서, 임의의 스크램블러(Scrambler(x))는 BS측에서 해당 시점에 제 1 CRC 발생기(Inner CRC)(100)의 출력 정보 21 비트를 스크램블링(scrambling)을 위해 사용하는 스크램블러(scrambler)의 출력 21 비트를 의미한다.
마찬가지로, 임의의 다른 스크램블러(Scrambler(x'))는 MS측에서 해당 시점에 디스크램블링(De- scrambling)을 위해 사용하는 스크램블러(scrambler)의 출력 21 비트를 의미한다.
예를 들어 설명하면, 도 3에서 BS측에서 슬롯 2의 시작 시점에 전송을 시작하는 (a), (b), (c) F-SPDCCH를 전송할 시에 사용된 스크램블러(Scrambler)의 출력비트들은 제 1 스크램블러(Scrambler (1))이다. 만일 BS측에서 슬롯(slot) 5의 시작 시점에 전송을 시작하는 F-SPDCCH가 있다면 그 F-SPDCCH를 전송할 때 사용된 스크램블러(scrambler)의 출력 비트들은 제 4 스크램블러(scrambler(4))이다.
또한, 도면 3에서 MS측에서 (a)라고 표시된 F-SPDCCH를 디스크램블링(De-scrambling)하기 위해 사용된 스크램블러(scrambler)의 출력 비트들은 제 2' 스크램블러(scrambler(2'))이다.
MS측에서 (b)라고 표시된 F-SPDCCH를 디스크램블링(De-scrambling)하기 위해 사용된 스크램블러(scrambler)의 출력 비트들은 제 3' 스크램블러(scrambler(3'))이다.
그리고 MS측에서 (c)라고 표시된 F-SPDCCH를 디스크램블링(De-scrambling)하기 위해 사용된 스크램블러(scrambler)의 출력 비트들은 제 5' 스크램블러(scrambler(5'))이다.
이상의 설명을 바탕으로 살펴보면, BS와 MS가 동일한 동작 원리에 따라 스크램블러(scrambler)를 구동시킬 경우, 다시 말해서 임의의 스크램블러(scrambler)(x))=임의의 스크램블러'(scrambler)(x')이면, 동일한 F-SPDCCH를 스크램블링 및 디스크램블링할 시에 사용되는 스크램블러(scrambler)의 출력 비트들이 다르게 된다.
예를 들어 살펴보면, 도 3에서 BS가 (a)라고 표시된 F-SPDCCH를 스크램블링(scrambling)하기 위해 사용된 스크램블러(scrambler)의 출력 비트들은 제 1 스크램블러(scrambler(1))이고, MS가 (a)라고 표시된 F-SPDCCH를 디스크램블링(De-scrambling)하기 위해 사용된 스크램블러(scrambler)의 출력 비트들은 제 2' 스크램블러(scrambler(2'))이다.
이때, 본 발명이 이루고자 하는 내용은 다음과 같다.
BS와 MS의 스크램블러(scrambler)를 서로 다른 규칙에 의하여 구동하도록 하여, 동일한 F-SPDCCH를 스크램블링 및 디스크램블링할 시에 사용되는 스크램블러(scrambler)의 출력 비트들을 갖게 한다.
이를 위한 한 가지 방법으로, BS의 스크램블러(scrambler)를 현재 전송할 F-SPDCCH의 FM(i,N)에 따라 다른 출력이 나오도록 구동할 수 있다.
상기의 내용을 도 3에서 예를 들어 설명하면 다음과 같다.
BS가 (a)라고 표시된 F-SPDCCH를 전송할 경우 제 1 스크램블러(scrambler(1))는 제 2' 스크램블러(scrambler)(2')와 같은 값을 가지도록 BS측의 스크램블러(scrambler)를 구동시킨다
BS가 (b)라고 표시된 F-SPDCCH를 전송할 경우 제 1 스크램블러(scrambler)(1)는 제 3' 스크램블러(scrambler)(3')와 같은 값을 가지도록 BS측의 스크램블러(scrambler)를 구동시킨다
BS가 (c)라고 표시된 F-SPDCCH를 전송할 경우 제 1 스크램블러(scrambler)(1)는 제 5' 스크램블러(scrambler)(5')와 같은 값을 가지도록 BS측의 스크램블러(scrambler)를 구동시킨다
본 발명이 이루고자 하는 내용은 다양한 방법으로 구현될 수 있으나, 이하에서 롱 코드 마스크(long code mask)를 이용하여 구현한 예를 들어 설명한다. 또한, 본 발명은 F-SPDCCH입력 비트 수나 제 1, 제 2 CRC 발생기(inner/outer CRC)(100,101)의 사용 유무 및 스크램블러(scrambler)의 삽입 위치 등에 상관없이 적용할 수 있다.
-기본 구성-
도 3은 제 1 CRC 발생기(Inner CRC)(100)의 출력 비트가 21 비트일 경우, 도 1의 P2에 스크램블러(scrambler)(109)를 첨가한 경우로써, 본 발명에 따른 롱 코드 마스크(long code mask)인 Mask(i, N)에 의하여 스크램블러(109)가 동작하는 한 가지 예시도이다.
이때, Mask(i,N)은 FM(i,N)와 1:1 대응 관계에 있는 변수로써, 스크램블러(scrambler)(109)의 출력 비트들을 F-SPDCCH 포맷 FM(i,N)에 따라 다르게 발생시켜주는 역할을 한다.
제안된 스크램블러(scrambler)를 구현하기 위하여 일반적인 코드분할다중접속(CDMA) 시스템이 사용하는 롱 코드(long code) 발생기를 사용한다
도 5는 도 4의 스크램블러의 한 가지 예시도로써, BS 측면에서의 동작 예시도이다.
앞에서도 설명한 바와 같은 롱 코드(long code) 고속의 칩(chip) 전송율(1초에 1228800개의 출력 심볼을 발생시킴)로 출력 비트를 발생시킨다.
그리고, 스크램블링 비트 추출기는 롱 코드(long code) 발생기에서 고속으로 출력되는 비트들 중 필요한 비트만을 추출하는 역할을 하는 것으로, 예를 들면 19.2 kbps의 속도로 비트를 출력시킨다고 가정한다.
롱 코드 마스크(Long code mask)인 Mask(i,N)은 FM(i,N)과 1:1 대응 관계에 있으며, 기존의 롱 코드 마스크(long code mask)와 동일한 동작 원리를 가진다. 그리고 Z4와 Z5사이의 스위치는 한 슬롯(slot)내에 미리 BS와 MS간에 정해져 있는 특정 시점에서 21 비트 천이 레지스터 A의 내용을 21 비트 천이 레지스터 B로 복사하기 위하여 사용된다. 그리고, 21 비트 천이 레지스터 B는 스크램블링 동작 시에만 출력을 발생시키어 제 1 CRC 발생기(Inner CRC)(100) 발생기의 출력 21 비트와 XOR 연산을 수행한다.
그리고 도 6은 도 4와 도 5에 따라 스크램블러가 BS측에서 사용될 경우, MS측에서의 동작 예시도이다.
도 6에서 각 부분의 동작 원리는 도 5와 일치한다. 다만, 사용되는 롱 코드 마스크(Long code mask)가 Mask(i,N)이 아니라 앞에서 설명한 CommonMask(i)라는 점이 다르다.
도 5와 도 6의 Mask(i,N)와 CommonMask(i)는 앞에서 설명한 바와 같이 상호연관성이 있도록 설계되며, 이때 BS와 MS가 사용하는 롱 코드(long code) 발생기는 시간적으로 동기가 맞는다고 가정한다.
도 7은 도 5 및 도 6에 나타낸 바와 같은 스크램블러 및 디스크램블러의 관계를 설명하기 위한 도면으로, 시스템을 최초에 설계할 때, CommonMask(i)와 slot 길이 정보 N을 이용하여 Mask(i,N)을 결정한다.
이를 좀더 상세히 설명하면,
먼저 CommonMask(i)는 설계된 시스템의 다른 전송 채널들이 사용하는 롱 코드 마스크(long code mask)들과 중복되지 않게 정의한다. 이때, CommonMask(i)의 값은 i에 따라 다른 값일 수도 있고 같은 값일 수도 있다.
그리고, BS가 롱 코드 마스크(long code mask)로서 CommonMask(i)을 사용했을 경우 현 시점에서부터 (N+Δ) 슬롯(slot) 시간 후에 발생할 스크램블러의 출력이 현재 시점에서 발생하도록 해주는 Mask(i,N)을 설계한다.
즉, 상기 방식에 따라 각 롱 코드 마스크(long code mask)를 설계하면, BS가 롱 코드 마스크(long code mask)로서 Mask(i,N) 사용했을 경우, (N+Δ) 슬롯(slot)시간 후 MS가 디스크램블링할 때 CommonMask(i)를 사용하여 디스크램블링할 수 있게 된다. 이때, Δ는 하드웨어 설계를 고려한 임의의 고정된 상수이다.
이와 같은 본 발명은 앞에서도 설명한 바와 같이 F-SPDCCH입력 비트 수나 제 1, 제 2 CRC 발생기(inner/outer CRC )(100,101)의 사용 유무, 스크램블러(scrambler)의 삽입 위치 등에 상관없이 적용될 수 있다.
-제 1 실시예-
본 발명 제 1 실시예는 상기 '기본 구성'에 따라, BS와 MS의 Z4와 Z5사이의 스위치가 한 슬롯(slot)내에 한 가운데 시점에서 21 비트 천이 레지스터 A의 내용을 21 비트 천이 레지스터 B로 복사하기 위하여 사용되는 경우에 대한 예제이다. 본 발명 제 1 실시예에서 Δ=0이라고 가정한다.
본 발명 제 1 실시예를 설명하기 위한 도 8은 BS와 MS의 동작 예시도이다. 이때, 송수신단 간의 전송 지연은 없다고 가정한다.
먼저 BS 측면에서 살펴보면, 슬롯(slot) 2의 시작 시점에서 1, 2 또는 4 슬롯(slot) 전송길이를 가진 F-SPDCCH이 전송된다면, 이들은 t1 시간 구간의 천이 레지스터 B의 내용에 의해 스크램블링이 일어난다.
마찬가지로, 슬롯(slot) 5의 시작 시점에서 1, 2 또는 4 슬롯(slot) 전송길이를 가진 F-SPDCCH이 전송된다면, 이 들은 t7 시간 구간의 천이 레지스터 B의 내용에 의해 스크램블링이 일어난다. 이때 사용되는 롱 코드 마스크(long code mask)는 Mask(i,N)이다.
이때 MS 측에서는, 슬롯(slot)2의 시간 구간에 수신된 1 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t3 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
또한, 슬롯2와 슬롯3의 시간 구간에 수신된 2 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t5 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
그리고, 슬롯2~슬롯5의 시간 구간에 수신된 4 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t9 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
마찬가지로, 슬롯4의 시간 구간에 수신된 1 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t7 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
즉, BS가 특정 시간에 Mask(i,N)에 의하여 발생시키는 스크램블러의 출력은, BS가 CommonMask(i)를 사용했을 경우 그 특정 시간으로부터 N 슬롯 시간 후에 발생할게 될 스크램블러의 출력 값들이 된다.
그 결과, N 슬롯 시간 길이 후에 수신된 F-SPDCCH을 디스크램블링하기 위하여 MS는 CommonMask(i)을 이용할 수 있다.
즉, 도 8에서 보면, BS에서 t1 시간 구간의 천이 레지스터 B의 내용에 의해 스크램블링이 일어난 2 슬롯 길이의 F-SPDCCH는, MS에서 2 슬롯 시간 길이 후인 t5 구간의 천이 레지스터 B의 내용에 의해 디스크램블링된다.
표 1은 본 발명 제 1실시예와 같이 동작하는 시스템을 위한 42 비트로 이루어진 롱 코드 마스크(Long code mask)들의 한 가지 예이다. 이때, CommonMask(i)는 모든 i에 대하여 동일한 값을 가진다고 가정한다.
[표 1]
Figure 112002505107598-pat00004
-제 2 실시예-
본 발명 제 2 실시예는 상기 '기본 구성'에 따라, BS와 MS의 Z4와 Z5사이의 스위치가 한 슬롯의 시작 시점에서 21 비트 천이 레지스터 A의 내용을 21 비트 천이 레지스터 B로 복사하기 위하여 사용되는 경우에 대한 예제이다. 제 2 실시예에서는 △ =1이라고 가정한다.
도 9는 BS와 MS의 동작 예시도이다. 이때, 송수신단 간의 전송 지연은 없다고 가정한다.
먼저 BS 측면에서 살펴보면, 슬롯2의 시작 시점에서 1, 2 또는 4 슬롯 전송길이를 가진 F-SPDCCH이 전송된다면, 이들은 t1 시간 구간의 천이 레지스터 B의 내용에 의해 스크램블링이 일어난다.
마찬가지로, 슬롯 5의 시작 시점에서 1, 2 또는 4 슬롯 전송길이를 가진 F-SPDCCH이 전송된다면, 이 들은 t4 시간 구간의 천이 레지스터 B의 내용에 의해 스크램블링이 일어난다. 이때 사용되는 long code mask는 Mask(i,N)이다.
MS 측면에서 살펴보면, 슬롯2의 시간 구간에 수신된 1 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t3 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
또한, 슬롯2와 슬롯3의 시간 구간에 수신된 2 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t4 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
또한, 슬롯2~슬롯5의 시간 구간에 수신된 4 슬롯 전송길이를 가진 F-SPDCC의 디스크램블링은 t6 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
마찬가지로, 슬롯4의 시간 구간에 수신된 1 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t5 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
즉, BS가 특정 시간에 Mask(i,N)에 의하여 발생시키는 스크램블러의 출력은, BS가 CommonMask(i)를 사용했을 경우 그 특정 시간으로부터 (N+1) 슬롯 시간 후에 발생할게 될 스크램블러의 출력 값들이 된다.
그 결과, N 슬롯 시간 길이 후에 수신된 F-SPDCCH을 디스크램블링하기 위하여 MS는 CommonMask(i)을 이용할 수 있다.
예로써, 도 9에서, BS에서 t1 시간 구간의 천이 레지스터 B의 내용에 의해 스크램블링이 일어난 2 슬롯 길이의 F-SPDCCH는, MS에서 3 슬롯 시간 길이 후인 t4 구간의 천이 레지스터 B의 내용에 의해 디스크램블링된다.
표 2는 본 발명 제 1 실시예와 같이 동작하는 시스템을 위한 42 비트로 이루어진 Long code mask들의 한 가지 예제이다. 이때, CommonMask(i)는 모든 i에 대하여 동일한 값을 가진다고 가정한다.
[표 2]
Figure 112002505107598-pat00005
-제 3 실시예-
상기 제 1, 제 2 실시예에서 설명한 바와 같이, BS측과 MS측의 Z4와 Z5사이의 스위치의 동작 시점은 반드시 일치할 필요는 없다.
본 발명 제 3 실시예는, BS측의 Z4와 Z5사이의 스위치는 한 슬롯내에 특정 가운데 시점에서 21 비트 천이 레지스터 A의 내용을 21 비트 천이 레지스터 B로 복사하기 위하여 사용되고, MS측의 Z4와 Z5사이의 스위치는 한 슬롯의 시작 시점에서 21 비트 천이 레지스터 A의 내용을 21 비트 천이 레지스터 B로 복사하기 위하여 사용되는 경우에 대한 예제이다. 제 3 실시예에서 △ =0.5라고 가정한다.
도 10은 BS와 MS의 동작 예시도로써, 송수신단 간의 전송 지연은 없다고 가정한다.
먼저 BS 측면에서 살펴보면, 슬롯2의 시작 시점에서 1, 2 또는 4 슬롯 전송길이를 가진 F-SPDCCH이 전송된다면, 이들은 t1 시간 구간의 천이 레지스터 B의 내용에 의해 스크램블링이 일어난다. 마찬가지로, 슬롯 5의 시작 시점에서 1, 2 또는4 슬롯 전송길이를 가진 F-SPDCCH이 전송된다면, 이 들은 t7 시간 구간의 천이 레지스터 B의 내용에 의해 스크램블링이 일어난다. 이때 사용되는 롱 코드 마스크(long code mask)는 Mask(i,N)이다.
MS 측면에서 살펴보면, 슬롯2의 시간 구간에 수신된 1 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t4 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
또한, 슬롯2와 슬롯3의 시간 구간에 수신된 2 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t6 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
또한, 슬롯2~슬롯5의 시간 구간에 수신된 4 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t10 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
또한, 슬롯4의 시간 구간에 수신된 1 슬롯 전송길이를 가진 F-SPDCCH의 디스크램블링은 t8 시간 구간의 천이 레지스터 B의 내용에 의해 이루어진다.
즉, BS가 특정 시간에 Mask(i,N)에 의하여 발생시키는 스크램블러의 출력은, BS가 CommonMask(i)를 사용했을 경우 그 특정 시간으로부터 (N+0.5) 슬롯 시간 후에 발생할게 될 스크램블러의 출력 값들이 된다. 그 결과, N 슬롯 시간 길이 후에 수신된 F-SPDCCH을 디스크램블링하기 위하여 MS는 CommonMask(i)을 이용할 수 있다.
예로써, 도 10에서, BS에서 t1 시간 구간의 천이 레지스터 B의 내용에 의해 스크램블링이 일어난 2 슬롯 길이의 F-SPDCCH는, MS에서 2.5 슬롯 시간 길이 후인 t6 구간의 천이 레지스터 B의 내용에 의해 디스크램블링된다.
표 3은 본 발명 제 3실시예와 같이 동작하는 시스템을 위한 42 비트로 이루어진 Long code mask들의 한 가지 예제이다. 이때, CommonMask(i)는 모든 i에 대하 여 동일한 값을 가진다고 가정한다.
[표 3]
Figure 112002505107598-pat00006
본 발명에 따라 스크램블러를 설계하면, 송수신간에 스크램블러의 시간 지연이 고려되므로 수신단(MS)은 시간 지연을 보상해주기 위하여 스크램블러의 출력값을 여러 슬롯 길이동안 저장할 필요가 없어진다. 즉, 하드웨어적 복잡도가 감소하는 효과가 있다.

Claims (10)

  1. 송신측에서 가변길이의 전송 포맷을 갖는 임의의 데이터를 스크램블링하는 방법에 있어서,
    상기 가변길이 전송 포맷의 임의의 데이터를 상기 가변길이 전송 포맷에 따라 형성된 마스크 정보를 이용하여 스크램블링하는 단계를 포함하고,
    상기 마스크 정보는, 수신측에서 상기 데이터를 디스크램블링하는 시점에 사용할 디스크램블러와 동일한 출력비트를 포함하는 것을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
  2. 제 1 항에 있어서,
    상기 마스크 정보는, 공통 롱 코드 마스크 및 상기 가변길이 전송 포맷에 대한 정보를 이용하여 형성되는 것을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
  3. 제 2 항에 있어서, 상기 수신측은 상기 공통 롱 코드 마스크를 이용하여 디스크램블링하는 것을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
  4. 제 2 항에 있어서,
    상기 데이터를 스크램블링한 값은, 상기 송신측에서 상기 공통 롱 코드 마스크를 사용한 후, 일정 슬롯 시간 이후의 스크램블러의 출력값인 것을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
  5. 제 2 항에 있어서, 상기 공통 롱 코드 마스크의 포맷은,
    롱 코드 마스크 종류 MSB ·················LSB CommonMask(i) 110001100110110000000000000000000000000000 Mask(i, 1) 001100110110110011100001001100000100101000 Mask(i, 2) 000110000110101011000110000110011000100101 Mask(i, 4) 010110010100111101111000011110110010000011
    으로 구성된 것을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
  6. 제 2 항에 있어서, 상기 공통 롱 코드 마스크의 포맷은,
    롱 코드 마스크 종류 MSB ·················LSB CommonMask(i) 110001100110110000000000000000000000000000 Mask(i, 1) 000110000110101011000110000110011000100101 Mask(i, 2) 100000100011100001111111001011111111001110 Mask(i, 4) 101000011111110010101001100101001111011010
    으로 구성된 것을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
  7. 제 2 항에 있어서, 상기 공통 롱 코드 마스크의 포맷은,
    롱 코드 마스크 종류 MSB ·················LSB CommonMask(i) 110001100110110000000000000000000000000000 Mask(i, 1) 101011111011111010011010000110101010000100 Mask(i, 2) 111011101100101101011101010101100001011111 Mask(i, 4) 101001010000000100000001011011110110000010
    으로 구성된 것을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
  8. 제 1 항에 있어서, 상기 송신측은,
    상기 데이터에 에러 검출 코드를 추가하는 제 1 주기적 덧붙임 검사 블록과 제 2 주기적 덧붙임 검사 블록과, 상기 데이터에 상기 데이터를 부호화하는 부호기의 최종 상태를 알려주는 테일 비트를 추가하는 테일 비트 추가 블록과, 상기 테일 비트가 추가된 데이터를 컨벌루셔널 코드로 부호화하는 컨벌루셔널 부호화기와, 상기 부호화된 비트들을 전송하는 슬롯의 길이에 맞게 심볼반복하는 심볼 반복 블록과, 상기 심볼 반복된 비트들을 펑처링하는 펑처리 블록과, 상기 펑처링된 비트들을 인터리빙하는 블록 인터리버를 포함하고, 상기 송신측 변조 방식에 따라 변조하는 변조 블록 중 어느 하나의 블록에서 출력된 데이터 또는 출력 비트, 또는 제 1 주기적 덧붙임 검사 블록의 입력 데이터에 스크램블링하는 것을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
  9. 제 2 항에 있어서, 상기 송신측은,
    상기 마스크 정보에 따라 롱 코드를 발생시키는 롱 코드(long code) 발생기와, 상기 롱 코드 발생기에서 출력되는 비트들 중 적어도 일부의 비트를 추출하여 출력하는 스크램블링 비트 추출기와, 상기 스크램블링 비트 추출기에서 출력된 비트를 설정된 비트만큼 저장하는 제 1 레지스터와, 상기 제 1 레지스터의 출력비트를 복사하는 제 2 레지스터와, 상기 제 1, 제 2 레지스터 사이에 구성되어 상기 제 1 레지스터의 출력비트를 한 슬롯내의 설정된 특정시간에 상기 제 2 레지스터로 복사시키는 스위치로 구성됨을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
  10. 제 3 항에 있어서, 상기 수신측은,
    상기 공통 롱 코드 마스크에 따라 롱 코드를 발생하는 롱 코드(long code) 발생기와, 상기 롱 코드 발생기에서 출력되는 비트들 중 적어도 일부의 비트를 추출하여 출력하는 스크램블링 비트 추출기와, 상기 스크램블링 비트 추출기에서 출력된 비트를 설정된 비트만큼 저장하는 제 1 레지스터와, 상기 제 1 레지스터의 출력비트를 복사하는 제 2 레지스터와, 상기 제 1, 제 2 레지스터 사이에 구성되어 상기 제 1 레지스터의 출력비트를 한 슬롯내의 설정된 특정시간에 상기 제 2 레지스터로 복사시키는 스위치로 구성됨을 특징으로 하는 물리채널 전송 포맷 스크램블링 방법.
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PCT/KR2003/000048 WO2003065618A1 (en) 2002-01-30 2003-01-10 Method for scrambling packet data using variable slot length and apparatus thereof
MXPA04007264A MXPA04007264A (es) 2002-01-30 2003-01-10 Metodo para mezclar datos de paquete usando longitud de ranura variable y aparato del mismo.
CA2474325A CA2474325C (en) 2002-01-30 2003-01-10 Method for scrambling packet data using a variable number of fixed length slots and apparatus thereof
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DE60323204T DE60323204D1 (de) 2002-01-30 2003-01-10 Verfahren zum verwürfeln von paketdaten unter verwendung einer variablen schlitzlänge und vorrichtung dafür
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0522631A2 (en) 1991-07-09 1993-01-13 Philips Electronics Uk Limited Interspersed traffic and control information transmission system
EP0948221A2 (en) 1998-03-10 1999-10-06 Matsushita Electric Industrial Co., Ltd. CDMA/TDD mobile communication system and method
US6021311A (en) 1996-12-06 2000-02-01 U.S. Philips Corporation Method of, and system for, transmitting messages
EP1035667A2 (en) 1999-03-05 2000-09-13 Inmarsat Ltd. Communication methods and apparatus for controlling the transmission timing of a wireless transceiver
KR20010015268A (ko) * 1999-07-06 2001-02-26 윤종용 부호분할다중접속 이동통신시스템의 전송율 정보 부호화및 복호화장치 및 방법
EP1116353A1 (en) * 1998-09-22 2001-07-18 QUALCOMM Incorporated Method and apparatus for transmitting and receiving variable rate data
KR20010112014A (ko) * 2000-06-12 2001-12-20 윤종용 이동통신시스템에서 전송율 정보 부호화 및 복호화 장치 및 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0522631A2 (en) 1991-07-09 1993-01-13 Philips Electronics Uk Limited Interspersed traffic and control information transmission system
US6021311A (en) 1996-12-06 2000-02-01 U.S. Philips Corporation Method of, and system for, transmitting messages
EP0948221A2 (en) 1998-03-10 1999-10-06 Matsushita Electric Industrial Co., Ltd. CDMA/TDD mobile communication system and method
EP1116353A1 (en) * 1998-09-22 2001-07-18 QUALCOMM Incorporated Method and apparatus for transmitting and receiving variable rate data
EP1035667A2 (en) 1999-03-05 2000-09-13 Inmarsat Ltd. Communication methods and apparatus for controlling the transmission timing of a wireless transceiver
KR20010015268A (ko) * 1999-07-06 2001-02-26 윤종용 부호분할다중접속 이동통신시스템의 전송율 정보 부호화및 복호화장치 및 방법
KR20010112014A (ko) * 2000-06-12 2001-12-20 윤종용 이동통신시스템에서 전송율 정보 부호화 및 복호화 장치 및 방법

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