KR100878232B1 - 킥백 전압을 보상하기 위한 액정 표시 장치 - Google Patents

킥백 전압을 보상하기 위한 액정 표시 장치 Download PDF

Info

Publication number
KR100878232B1
KR100878232B1 KR1020020022957A KR20020022957A KR100878232B1 KR 100878232 B1 KR100878232 B1 KR 100878232B1 KR 1020020022957 A KR1020020022957 A KR 1020020022957A KR 20020022957 A KR20020022957 A KR 20020022957A KR 100878232 B1 KR100878232 B1 KR 100878232B1
Authority
KR
South Korea
Prior art keywords
voltage
common electrode
liquid crystal
gate
gate line
Prior art date
Application number
KR1020020022957A
Other languages
English (en)
Other versions
KR20030084301A (ko
Inventor
김현재
이인환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020022957A priority Critical patent/KR100878232B1/ko
Publication of KR20030084301A publication Critical patent/KR20030084301A/ko
Application granted granted Critical
Publication of KR100878232B1 publication Critical patent/KR100878232B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 박막 트랜지스터 액정 표시 장치(TFT-LCD : thin film transistor liquid crystal display)에서의 직류 레벨 시프트(DC level shift)를 자동적으로 보상함으로써 화질을 개선하기 위한 기술에 관한 것이다. 이를 위해, 본 발명은 박막 트랜지스터 액정 표시 장치의 각 화소에서 상판 공통전극과 하판 공통전극을 분리하고, 분리된 하판 공통전극에 보상 신호를 인가함으로써, 종래의 방법에 비해 동등 또는 우수한 보상 성능을 유지하면서도 게이트 라인의 기생 커패시턴스를 감소시키고, 종래의 단순한 게이트 신호 파형을 그대로 사용할 수 있게 한다.
킥백 전압, 공통전극 분리 구조, 하판 공통전극, 행 단위 분리

Description

킥백 전압을 보상하기 위한 액정 표시 장치{A LIQUID CRYSTAL DISPLAY FOR COMPENSATING FOR KICKBACK VOLTAGE}
도 1은 일반적인 박막 트랜지스터 액정 표시 장치에서 화소의 등가회로를 나타낸 도면.
도 2는 상기 도 1의 회로에 적용되는 신호의 파형을 나타내는 도면.
도 3은 종래 기술에 따른 도시바 사의 액정 표시 장치에서 화소의 등가회로를 나타낸 도면.
도 4는 상기 도 3의 회로에 적용되는 신호의 파형을 나타내는 도면.
도 5는 종래의 마쯔시다 사에서 제안한 방법을 설명하기 위한 파형을 나타내는 도면.
도 6은 본 발명이 적용되는 일반적인 액정 표시 장치의 화소 구조를 나타낸 도면.
도 7은 상기 도 6에 도시된 화소 구조의 등가회로를 나타낸 도면.
도 8은 본 발명에 따른 액정 표시 장치에서 보상회로와 공통전극 간의 연결관계를 나타낸 도면.
도 9는 상기 도 7의 회로에 적용되는 신호의 파형을 나타낸 도면.
도 10은 본 발명에 따른 액정 표시 장치에서 보상회로와 게이트 구동부 간의 연결 관계를 나타낸 도면.
도 11은 상기 도 10의 보상회로와 게이트 구동부에서의 출력 신호의 파형을 나타낸 도면.
(도면의 주요 부분에 대한 부호의 설명)
91 : 상판 공통전극 92 : 하판 공통전극
93 : 보상회로
본 발명은 박막 트랜지스터 액정 표시 장치(TFT-LCD : thin film transistor liquid crystal display)에 관한 것으로서, 더욱 상세하게는 킥백 전압의 영향을 보상할 수 있는 구조를 갖는 액정 표시 장치에 관한 것이다.
박막 트랜지스터 액정 표시 장치에서 게이트 라인들은 수평 방향으로, 데이터 라인들은 수직 방향으로 배치되어 있다. 그리고, 하나의 게이트 라인과 하나의 데이터 라인이 만나는 지점에 도 1에 도시된 바와 같은 화소가 위치한다. 상기 화소는 스위치 역할을 하는 박막 트랜지스터와 커패시터들로 구성되어 있다. 도 1에서, Clc는 액정 커패시터(액정이 갖는 커패시턴스 성분)를 나타내고, Cs는 액정 커패시터의 전하 저장 능력을 보충하는 축적 커패시터를 나타낸다. 상기 Clc와 Cs는 화소 전극과 공통 전극 사이에 형성되어 있고, 공통 전극에는 고정된 전압이 인가된다. 또한, 도 1에서 Cgs는 게이트 라인과 화소 전극 사이의 기생 커패시터(parasitic capacitor)를 나타낸다.
박막 트랜지스터 액정 표시 장치는 액정의 양단에 전압을 인가하고, 인가된 전압을 1 화면 시간(1 frame time) 동안 유지함으로써 원하는 화상을 표현한다. 그러나, 액정의 특성으로 인해 액정의 양단에 직류 성분이 오랫 동안 인가되면, 화상 전압이 변해도 액정의 광 투과율이 변하지 않는 현상이 발생하고, 액정의 양단에 축적되는 전하에 의한 화면의 잔상 현상 때문에 화질이 떨어지게 된다. 액정에 인가되는 직류 전압 성분은 극성 반전(polarity inversion) 방식을 통해 제거할 수 있으나, 극성 반전을 수행하더라도 게이트 라인과 화소 전극 사이의 크로스토크(crosstalk)로 인해 액정에 실제로 인가되는 전압의 직류 레벨이 떨어지는 현상이 발생한다. 이 때, 떨어지는 직류 전압의 크기를 킥백 전압이라고 하며, 이러한 킥백 전압에 의해 액정에 충전되는 전하의 양에 불일치가 일어나서 잔류 직류 성분이 발생한다. 이러한 잔류 직류 성분은 액정 표시 장치의 화면에 잔상과 플리커(flicker)를 발생시킨다. 따라서, 박막 트랜지스터 액정 표시 장치에서 고화질을 구현하기 위해서는 킥백 전압을 보상할 수 있는 구동 방식이 필요하다.
킥백 전압의 발생에 대해 구체적으로 설명하기 위하여, 도 2는 두 프레임에 걸쳐 극성 반전을 고려한 화상 전압이 인가될 때 게이트 라인의 전압 변화에 따른 화소 내의 전압 변화를 보여준다. 상기 도 2에서 Vg는 게이트 신호, Vp는 화소 내의 화상 전압 신호, Vdata는 데이터 라인에 인가되는 화상 신호를 나타내고, Vcom은 공통 전극의 전압을 나타낸다. 도 2에서 빗금친 영역은 화소 커패시터인 액정에 실제로 인가되는 전압 성분을 나타낸다.
도 1과 2에서, 게이트 라인 Gn(n번째 게이트 라인)에 인가된 전압 Vg가 Vgh이면, 화소 내의 박막 트랜지스터가 턴온되어 데이터 라인을 통해 화상 신호(Vdata)가 화소에 인가된다. 따라서, 화소 내의 커패시터 Clc와 Cs가 인가된 상기 화상 신호(Vdata)에 의해 충전되며, 이에 따라, 화소 전압(Vp)이 변하게 된다. 일정 시간이 지난 후, 게이트 라인(Gn)에 인가되는 신호가 Vgh에서 Vgl로 바뀌면, 박막 트랜지스터가 턴오프되어 화소 전압(Vp)은 플로트(float) 상태로 된다. 이와 동시에, 게이트 라인(Gn)과 화소 전극 간의 용량성 결합성분인 기생 커패시터(Cgs)에 의해 게이트 라인(Gn)의 전압 변화가 발생하고, 이것이 화소 전극에 영향을 주어 화소 전압은 킥백 전압(△Vp)만큼 떨어진다.
액정에 인가되는 직류 전압 성분의 크기는, 도 2의 빗금친 영역을 통해 알 수 있듯이, 공통 전극 전압(Vcom)을 기준으로 양의 화상신호가 인가된 경우와 음의 화상신호가 인가된 경우에, 그 부호가 반대로 된다. 따라서, 각 극성에서 동일한 양의 직류 전압 성분이 화소 전극에 인가될 경우에는, 극성 반전 구동을 통해 부호가 반대인 직류 성분이 서로 상쇄되어 액정에는 직류 성분이 남지 않게 된다. 그러나, 도 2에 도시된 바와 같이, 화소 전극과 게이트 라인 사이에 위치하는 기생 커패시터(Cgs)에 의해 발생하는 킥백 전압(△Vp) 때문에, 극성 반전이 적용된 절대치가 동일한 화상 신호(Vdata)에 의해 화소에 인가되는 양의 전압과 음의 전압의 절대치가 다르게 된다. 따라서, 양의 화상 신호에 의한 직류 성분과 음의 화상 신호에 의한 직류 성분이 서로 완전히 상쇄되지 않아 액정에는 직류 성분이 존재하므로, 액정의 열화에 의한 잔상이 발생하게 된다.
또한, 액정은 양단에 걸린 전압의 크기에 따라 투과되는 빛의 양을 조절하므로, 동일한 화상 신호가 지속적으로 인가될 때, 킥백 전압(△Vp)으로 인해 실제로 액정 양단에 인가되는 전압의 절대값이 극성 반전할 때마다 바뀌게 되어, 화면의 밝기가 주기적으로 변하는 플리커가 발생한다. 그리고, 이러한 화소 전압의 변화에 의해 액정에 실제로 인가되는 화상 신호의 왜곡은 구동 정확도를 떨어뜨려서, 고계조 구동시 정확한 계조 표현을 어렵게 만든다.
킥백 전압(△Vp)의 크기를 계산하기 위해서는 플로트된 화소 전압의 변화 전후에 화소에 저장된 전하량이 일정하다는 성질을 이용한다. 즉, 화소 전압의 변화가 발생하기 전에 액정 커패시터가 가지고 있는 전하량과 화소 전압의 변화 후의 전하량이 같다는 전제를 이용하여, 킥백 전압(△Vp)의 크기를 구할 수 있다. 아래의 수학식 1은 플로트된 화소 전압에서 킥백 전압(△Vp)에 의해 전압 변화가 발생하기 전에 화소 전극에 저장된 전하량을 나타낸다.
Qtotal = (Clc + Cs)(Vd - Vcom) + Cgs(Vd -Vgh)
아래의 수학식 2는 플로트된 화소 전압에서 킥백 전압(△Vp)에 의해 전압 변화가 발생한 이후에 화소 전극에 저장되는 전하량을 나타낸다.
Qtotal = (Clc + Cs)(Vd - △Vp - Vcom) + Cgs(Vd - △Vp -Vgl)
따라서, 플로트된 화소 전극에서는 경계 조건에 의해 수학식 1과 수학식 2의 전하량이 동일하므로, 킥백 전압(△Vp)의 크기를 수학식 3과 같이 나타낼 수 있다.
Figure 112002012659098-pat00001
△Vp =
상기 수학식 3에서 킥백 전압(△Vp)을 감소시키기 위해서는 Cgs와 Vg가 작고, Cs가 커야 한다. 그러나, 상기 Vg는 게이트 신호의 전압으로서, 박막 트랜지스터 액정 표시 장치에서는 높은 문턱 전압과 낮은 소자 특성으로 인해 상기 Vg의 전압값이 높아야 하므로 이를 감소시키는 것은 어렵다. 상기 Cs의 경우에는 그 값이 클수록 킥백 전압(△Vp)을 줄일 수 있으나, 상기 Cs의 값이 커질 경우 화소에서 빛이 통과하는 면적과 비투과 면적의 비율인 개구율이 감소하게 된다. 따라서, Cs의 값을 크게 함과 동시에 동일한 휘도를 얻기 위해서는 백라이트가 더 밝아져야 하므로, 이것은 전력 소비를 증가시키는 원인이 된다.
상기 Cgs는 화소 내의 박막 트랜지스터에서 게이트와 소스 사이의 중첩 커패시터와, 박막 트랜지스터 자체의 커패시터, 그리고 게이트 라인과 투명 기판(ITO : indium tin oxide)으로 된 하부 기판 사이의 기생 커패시터로 구성된다. 따라서, 박막 트랜지스터에 의한 Cgs 성분을 줄이기 위해서는 박막 트랜지스터의 크기를 줄여야 한다. 그러나, 디자인 룰과 박막 트랜지스터의 구동 능력을 고려하여야 하므로, 박막 트랜지스터의 크기를 감소시키는 것은 쉽지 않다. 또한, 게이트 라인과의 기생 커패시터는 게이트 라인과 하부 기판 사이의 간격을 넓히거나 차폐 전극을 설치하여 감소시킬 수 있으나, 이 경우에는 개구율이 감소하게 된다.
이와 같이, 화소의 물리적인 요소를 조정하여 킥백 전압(△Vp)에 의한 화질 저하를 개선하기는 어렵다. 따라서, 물리적인 요소의 개선이 아닌 구동 방식 측면에서 킥백 전압(△Vp)을 보상하기 위한 방법이 필요하다.
구동 방식 측면에서 킥백 전압(△Vp)을 보상하기 위한 방법으로서, 도 3은 도시바(Toshiba) 사에서 제안한 화소 구조를 나타내고 있으며, 도 4는 상기 도 3의 화소 구조에 적용되는 신호의 파형을 나타내고 있다.
상기 도 3의 화소 구조를 참조하면, 축적 커패시터(Cs)는 화소 전극과 (n-1)번째 게이트 라인 사이에 연결되어 있고, 액정 커패시터(Clc)는 화소 전극과 공통 전극 사이에 연결되어 있다. 도 3에서, 화소 전압(Vp)이 인가되는 곳이 화소 전극이고, 공통 전압(Vcom)이 인가되는 곳이 공통 전극이며, Cgs는 n번째 게이트 라인과 화소 전극 사이의 기생 커패시터를 나타낸다. 도 4에 도시되어 있듯이, 상기 도시바 사의 화소 구조에 따르면, 게이트 신호의 파형이 킥백 전압(△Vp)을 보상하기 위한 신호 레벨(Vc)을 추가적으로 포함하고 있어서 매우 복잡하다.
다음으로, 도 3 및 도 4를 참조하여 상기 도시바 사에서 제안된 화소 구조의 동작에 대해 상세하게 설명한다. (n-1)번째 화소 내의 박막 트랜지스터가 오프된 직후에, (n-1)번째 게이트 라인을 구동하기 위한 신호(Gn-1)는 킥백 전압(△Vp)의 보상을 위해서 통상의 게이트 라인 신호의 오프 전압보다 더 낮은 레벨을 갖는 전압(Vc)으로 떨어진다. 동시에, n번째 게이트 라인 신호(Gn)의 전압이 Vgh로 되면, n번째 화소의 박막 트랜지스터가 턴온되어 데이터 라인을 통해 전달된 화상 신호가 액정 커패시터(Clc)에 인가된다. 일정 시간이 경과한 후에 n번째 게이트 라인의 전압이 Vc로 내려가고, 박막 트랜지스터가 턴오프되어 화소 전압(Vp)이 플로팅 상태(floating state)로 된다. 이 때, n번째 게이트 라인 신호(Gn)의 전압이 Vgh에서 Vc로 떨어지면, 이러한 전압 변화가 용량성 결합인 기생 커패시터(Cgs)를 통해 화소 전압(Vp)에 영향을 미쳐 화소 전압(Vp)이 킥백 전압(△Vp)만큼 떨어진다. 이 때의 킥백 전압(△Vp)은 아래의 수학식 4와 같이 표현될 수 있다.
Figure 112002012659098-pat00002
△Vp =
킥백 전압(△Vp)만큼 화소 전압(Vp)이 변화한 후, 일정 시간이 경과하여 축적 커패시터(Cs)와 연결된 (n-1)번째 게이트 라인 신호(Gn-1)의 전압이 Vc에서 Vgl로 상승하면, 축적 커패시터(Cs)의 반대편 전극인 화소 전극의 전압(Vp)이 밀려 올라가 화소 전압은 △V1만큼 상승한다. 상기 전압(△V1)의 크기는 아래의 수학식 5와 같이 표현될 수 있다.
Figure 112002012659098-pat00003
△V1 =
그 다음에, n번째 게이트 라인 신호(Gn)의 전압이 Vc에서 Vgl로 상승하면, 용량성 결합인 기생 커패시터(Cgs)에 의해 화소 전압(Vp)은 또 다시 △V2만큼 상승하고, 그 크기는 아래의 수학식 6과 같이 표현할 수 있다.
Figure 112002012659098-pat00004
△V2 =
따라서, 화소 전압(Vp)의 총 전압 변화량은 (△Vp - △V1 - △V2)가 되고, △Vp = △V1 + △V2가 되도록 Vc의 값을 정함으로써 △Vp에 의한 화소 전압의 변동을 보상할 수 있게 된다.
그러나, 상기 도시바 사의 화소 구조에서는 게이트 신호에 킥백 전압 보상을 위한 전압 레벨이 추가되므로, 전체적으로 게이트 신호의 전압 진폭이 커지게 되고, 게이트 신호의 파형이 복잡해진다. 또한, 전단 게이트 라인이 다음 화소의 축적 커패시터와 연결되어 있으므로, 기생 성분이 증가하여 게이트 라인의 부하가 증하게 되고, 단방향 스캔(scan)밖에 되지 않는 단점이 있다.
또 다른 대표적인 킥백 전압(△Vp) 보상 방법으로는 마쯔시다(Matsushita) 사에서 제안된 커패시티브 커플드 방법(capacitive coupled method)이 있다. 이 방법에서도 게이트 라인에 보상 신호를 인가하여 킥백 전압(△Vp)에 의한 화소 전압의 변화를 보상하며, 도 3에 도시된 화소와 동일한 구조를 사용한다.
도 5는 상기 커패시티브 커플드 방법에서의 게이트 라인 신호와 화소 전압의 파형을 나타낸다. 상기 도 5에서, 실선은 n번째 게이트 라인에 인가되는 게이트 신호를 나타내고, 점선은 (n-1)번째 게이트 라인에 인가되는 게이트 신호를 나타낸다. 어두운 영역은 화소에 인가된 화상 신호 전압의 변화를 나타낸 것이다. 도 5에서 게이트 신호에 사용되는 전압 레벨은 0V, Vg, Vge(+) 및 Vge(-)의 4가지이며, Vge(+)와 Vge(-)는 화상 신호의 킥백 전압(△Vp)을 보상하기 위해 추가된 것이다. 상기 마쯔시다 사에서 제안한 커패시티브 커플드 방법의 구체적인 동작을 살펴보면, 도 3과 도 5에서 n번째 게이트 라인에 연결된 화소에 음의 화상 신호를 인가하 기 위해서, (n-1)번째 게이트 라인의 전압이 보상 전압인 Vge(+)일 때, n번째 게이트 라인에 Vg 전압을 인가하여 화소 내의 박막 트랜지스터가 턴온되도록 한다. 그리고, 데이터 라인을 통해 전달된 화상 신호에 의해 액정 커패시터(Clc)가 충전된다. 그 다음에, n번째 게이트 라인의 전압을 보상 전압인 Vge(-)로 바꾸면, 화소 내의 박막 트랜지스터는 턴오프되어 화소 전극의 전압은 플로팅 상태로 되고, 용량성 결합 성분인 기생 커패시터(Cgs)에 의해 화소 전극의 전압은 dV1만큼의 변화가 일어난다. 또한, (n-1)번째 게이트 라인의 Vge(+)의 변화와 Cs의 용량성 결합에 의해 dV2가 발생하고, n번째 게이트 라인의 Vge(-)의 변화와 Cgs의 용량성 결합에 의해 dV3의 변화가 일어난다. 따라서, 화소에 인가된 화상 신호는 (dV1 + dV2 - dV3)만큼 변하게 되어, 결과적으로 화소에는 음의 화상 신호가 인가된다. 또한, 양의 화상 신호도 이와 유사한 방법으로 인가할 수 있게 된다.
이와 같이, 마쯔시다 사에서 제안된 킥백 전압의 보상 방법에서는 단순히 킥백 전압의 보상 뿐만 아니라 보상 전압의 크기를 조절하고, 이를 통해 화소 전압의 변화를 조절하여 각 극성의 화상 신호를 표현하는 특징이 있다. 따라서, 데이터 드라이버의 출력 전압을 낮출 수 있는 이점이 있으나, 이 방법의 특성상 계조를 정확히 표현하는데 문제가 있을 수 있다. 그리고, 보상 전압으로서 Vge(+)와 Vge(-)가 교대로 인가되어야 하므로, 극성 반전 방법 중에서도 행 반전을 동시에 행하는 경우에만 적용 가능하다. 또한, 게이트 신호에 보상을 위한 전압 레벨이 추가되므로, 전체적으로 게이트 신호의 전압 진폭이 커지게 되고, 게이트 신호의 파형이 복잡해진다. 또한, 축적 커패시터가 전단의 게이트 라인에 연결되므로, 게이트 라인의 용 량성 부하가 증가하게 되고, 단방향 스캔만이 가능한 단점이 있다.
본 발명은 상기한 종래의 기술적 문제점을 해결하기 위한 것으로서, 킥백 전압 보상 성능 및 다른 모든 구동 특성을 유지하면서 통상의 게이트 신호를 사용할 수 있고, 게이트 라인에 기생하는 부하 성분을 증가시키지 않으며, 양방향 스캔에 적용 가능한 킥백 전압을 보상할 수 있는 액정 표시 장치를 제공하는 데에 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 액정 표시 장치는,
다수의 게이트 라인과,
상기 게이트 라인에 수직으로 배열된 다수의 데이터 라인과,
상기 각 게이트 라인과 데이터 라인이 교차하는 지점에 각각 위치하며, 게이트 전극이 대응하는 게이트 라인에 연결되고 드레인 전극이 대응하는 데이터 라인에 연결되는 박막 트랜지스터, 상기 박막 트랜지스터의 소스 전극에 공통으로 연결되는 액정 커패시터 및 축적 커패시터와,
상기 액정 커패시터의 다른 단자를 구성하는 상판 공통전극과,
상기 축적 커패시터의 다른 단자를 구성하며, 행 단위로 분리된 구조를 갖는 하판 공통전극을 포함하는 액정 패널; 및
상기 상판 공통전극에는 일정한 전압을 인가하고, 상기 하판 공통전극의 각 행에는 대응하는 게이트 라인 신호의 게이트 온 시간보다 적어도 큰 구간을 갖는 보상 전압을 인가하는 보상회로를 포함한다.
상기한 본 발명의 구성에서는, 상판과 하판 공통전극(Vcomup, Vcomdn)을 분리하여 축적 커패시터와 액정 커패시터가 각기 다른 분리된 공통전극에 연결되도록 하고, 분리된 행 단위의 하판 공통전극에 보상 전압을 인가하여 킥백 전압을 보상함으로써 화질을 개선한 것에 특징이 있다.
본 발명에서는 전단의 게이트 라인과 축적 커패시터를 연결하지 않고도 킥백 전압(△Vp)을 보상함으로써 게이트 라인의 부하가 증가하지 않아, 게이트 신호의 지연에 영향을 주지 않으면서 양방향 스캔이 가능하다. 또한, 게이트 신호 측면에서 볼 때, 본 발명에서는 게이트 라인이 아닌 행 단위의 하판 공통 전극에 보상신호를 인가함으로써 게이트 신호의 전압 진폭 및 전압 파형에 변화가 없다.
상기 설명된 본 발명의 목적, 기술적 구성 및 그 효과는 아래의 실시예에 대한 설명을 통해 보다 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 6에는 본 발명이 적용되는 통상의 액정 표시 장치의 화소 구조가 도시되어 있고, 도 7에는 상기 도 6에 도시된 화소 구조의 등가회로가 도시되어 있다.
통상의 액정 표시 장치의 화소 구조에서는, 액정 커패시터가 공통 전압(Vcom)이 인가되는 공통 전극에 연결되어 있고, 축적 커패시터(storage capacitor)는 상기 공통 전극이나 전단의 게이트 라인에 연결되어 있다. 이러한 공통 전극은, 도 6에 도시된 바와 같이, 박막 트랜지스터 액정 표시 장치(이하, "TFT-LCD"라 함)에서 액정 패널의 상판과 하판에 형성되어 있다.
구체적으로, 통상의 TFT-LCD의 패널 구조에서는, 상판 공통 전극이 하나의 판으로 형성되어 있으며, 패널 전체의 액정과 연결되어 있다. 그리고, 하판 공통전극은 통상 게이트 라인과 같이 행 단위로 나뉘어 형성되어 있고, 이러한 하판 공통전극들은 전기적으로 서로 연결되어 있다. 또한, 이 상하의 공통전극들이 전기적으로 연결되어 있다. 종래에는 이러한 상하의 공통전극에 고정된 전압이 인가되어, 결국 상판과 하판의 공통전극은 모두 하나의 공통전극을 형성하며, 고정된 전압을 가진다.
본 발명에서는, 도 7에 도시된 바와 같이, 상판과 하판 공통전극(Vcomup, Vcomdn)을 분리하여 축적 커패시터와 액정 커패시터가 각기 다른 분리된 공통전극에 연결되도록 한 것에 특징이 있다.
본 발명에 따른 액정 표시 장치의 액정 패널은 다수의 게이트 라인과 이에 교차하는 다수의 데이터 라인을 가지며, 각 게이트 라인과 데이터 라인이 교차하는 위치에 하나의 화소가 형성된다. 설명의 편의를 위하여, 이러한 화소 구조 중 하나에 대해서만 도 7에 도시되어 있다.
상기 도 7을 참조하면, 박막 트랜지스터의 게이트 전극은 게이트 라인에 연결되고, 드레인 전극은 데이터 라인에 연결되어 있다. 상기 박막 트랜지스터의 게이트 전극과 소스 전극 사이에는 기생 커패시터 Cgs가 형성되어 있고, 상기 박막 트랜지스터의 소스 전극에는 액정 커패시터(Clc)와 축적 커패시터(Cs)가 각각 연결되어 있다. 그리고, 액정 커패시터(Clc)의 다른 단자는 상판 공통전극(Vcomup)과 연결되고, 축적 커패시터(Cs)의 다른 단자는 하판 공통전극(Vcomdn)과 연결된다.
본 발명에서의 공통전극의 구조는, 도 8에 도시된 바와 같이, 액정 커패시터에 연결된 상판 공통전극(91)은 통상의 상판 공통전극과 마찬가지로 패널 전체의 액정과 연결되어 있고 고정된 전압이 인가되지만, 하판 공통전극(92)은 상기 상판 공통전극(91)과 연결되어 있지 않으며 또한 행 단위로 분리되어 있다. 본 발명에서는 이렇게 행 단위로 분리된 하판 공통전극(92)에 킥백 전압을 보상하기 위한 신호를 인가하여 킥백 전압으로 인한 영향을 보상하게 된다.
본 발명의 구체적인 동작을 예로 들어 설명하면, 도 9는 상기한 구조를 가진 패널에서 게이트 라인에 인가되는 게이트 신호(Vg.n)와, 킥백 전압(△Vp)을 보상하기 위해 하판 공통전극에 인가되는 신호(Vcomdn)의 파형을 나타낸다. 상기 도 9에서 Vp는 화소 전압, 즉, 도 7의 화소 구조에서 박막 트랜지스터의 소스 전극에서 나타나는 전압이다. 다시 말하면, 도 9에서 Vg.n은 화소의 박막 트랜지스터를 턴온 또는 턴오프시키기 위해 n번째 게이트 라인에 인가되는 게이트 신호를 나타내고, Vcomdn은 행 단위의 하판 공통전극에 인가되는 킥백 전압(△Vp)의 보상 신호의 파형을 나타낸다. 또한, Vp는 n번째 게이트 라인과 연결되어 있는 화소의 화소 전압을 나타낸다. 도 9에서 킥백 전압(△Vp)에 의한 화소 전압의 변화는 Vg.n의 게이트 신호 전압이 Vgon에서 Vgoff로 떨어질 때 발생한다. 본 발명에서는 이러한 화소 전압의 변화를 보상하기 위해서 화소 내의 박막 트랜지스터가 적어도 턴온되어 있는 동안 하판 공통전극(Vcomdn)에 보상신호 전압 Vc가 인가된다. 즉, 상기 전압 Vc는 게이트 신호 Vg.n이 Vgoff에서 Vgon으로 변하기 이전에 상기 하판 공통전극(vcomdn)에 인가되며, 상기 게이트 신호 Vg.n이 Vgon에서 Vgoff로 변한 이후에도 일정 시간동안 지속된다. 상기 상판 공통전극(Vcomup)에는 도 9의 Vcom 전압이 일정하게 계속 인가된다.
실제의 보상 과정을 살펴보면, 도 9에서 게이트 신호(Vg.n)의 전압이 Vgon에서 Vgoff가 되어 박막 트랜지스터가 턴오프되면, 화소 전극은 플로팅 상태로 되고, 이 게이트 신호의 전압 변화가 게이트 라인과 화소 전극의 용량성 결합 Cgs를 통해 화소에 △Vp만큼의 화소 전압의 변화를 발생시킨다. 이 때의 변화된 전압의 양은 수학식 7로 표현될 수 있다.
Figure 112002012659098-pat00005
△Vp =
박막 트랜지스터가 턴오프된 후, 하판 공통전극(Vcomdn)의 전압이 Vc에서 Vcom으로 상승하면, 하판 공통전극(Vcomdn)과 연결된 축적 커패시터(Cs)의 반대쪽 전극인 화소 전극의 전압 Vp가 킥백 전압(△Vp)과 반대 방향으로 △V1만큼 변하게 되고, 그 변화는 아래의 수학식 8로 표현될 수 있다.
Figure 112002012659098-pat00006
△V1 =
따라서, △Vp와 △V1의 크기가 같을 경우, △Vp에 의한 화소 전압 변화의 보상이 가능해진다. 이러한 △V1의 크기는 보상전압 Vc의 크기를 조정함으로써 조절 가능하고, 이러한 보상전압 Vc는 △Vp와 △V1의 크기가 같다고 가정할 경우에 아래 의 수학식 9에 의해서 결정될 수 있다.
Figure 112002012659098-pat00007
Vcom - Vc =
이러한 과정을 모든 라인에 대해 수행함으로써 패널의 모든 부분에서 킥백 전압(△Vp)에 의한 화소 전압의 변화를 보상할 수 있게 된다.
위의 실시예에서 사용한 보상 신호는 그 형태가 종래 방법에서 사용된 보상 신호에 비해 단순하기 때문에 생성하는 것이 용이하다. 이러한 보상 신호를 생성하기 위해서는 기존의 게이트 구동부(gate driver)에 별도의 보상회로를 추가한다.
도 10은 이러한 보상회로(93)와 게이트 구동부(110)의 관계를 도시하고 있다.
도 10을 참조하면, 보상회로(93)는 하판 공통전극의 두 개의 행마다 하나씩 구비된 쉬프트 레지스터(931, 932)와, 상기 하판 공통전극의 두 개의 행 중 나머지 하나에는 쉬프트 레지스터 출력을 반전시키는 반전기(936)가 구비되어 있고, 상기 각 쉬프트 레지스터(931, 932)와 반전기(936)의 출력단에 각각 연결된 레벨 쉬프터 및 버퍼(933, 934, 935)로 구성된다.
상기 쉬프트 레지스터(931, 932)는 에지 트리거드 디-플립플롭(edge triggered D-flip flop)으로 구현되고, 게이트 신호와 동기되어 순차적으로 하판 공통전극의 각 행에 인가하기 위한 보상신호를 생성한다. 이 때, 도 10에 도시된 바와 같이, 쉬프트 레지스터(931, 932)에서 출력되는 신호를 반전시키는 반전기(936)를 사용하여 하판 공통전극의 이웃하는 두 행 중 나머지 하나에 상기 반전기(936)의 출력을 이용하여 생성된 보상신호를 인가하면, 보상신호를 생성하기 위한 쉬프트 레지스터는 게이트 구동부에서 사용되는 쉬프트 레지스터를 동작시키기 위한 주파수의 1/2로도 동작할 수 있다. 상기 쉬프트 레지스터(931, 932) 및 반전기(936)의 출력단에 연결된 레벨 쉬프터 및 버퍼(933, 934, 935)는 쉬프트 레지스터에서 생성된 스캐닝 파형을 보상신호의 전압 레벨로 바꾸어 액정 패널의 하판 공통전극의 각 행에 인가한다. 즉, 상기 게이트 구동부(110)에서 생성된 신호는 액정 패널의 각 게이트 라인에 인가되고, 상기 보상회로(93)에서 생성된 신호는 하판 공통전극의 각 행에 인가된다.
도 11은 각 게이트 라인과 하판 공통전극의 각 행에 인가되는 신호의 파형을 나타내고 있다.
이상으로 설명된 바와 같이, 본 발명에서는 패널의 상판 및 하판 공통전극을 분리하고, 또한 하판 공통전극을 행 단위로 분리한다. 그리고, 분리된 행 단위의 하판 공통전극에 보상 신호를 인가하여 킥백 전압(△Vp)을 보상함으로써 화질을 개선한다. 게이트 라인에 축적 커패시터를 연결하는 종래의 킥백 전압 보상 방법의 경우, 게이트 라인에 기생하는 부하가 증가하게 되어 게이트 신호의 지연이 커지고 단방향 스캔만이 가능한 제한점이 있지만, 본 발명에서는 게이트 라인과 축적 커패시터를 연결하지 않고 킥백 전압(△Vp)을 보상함으로써 게이트 라인의 부하가 증가하지 않아, 게이트 신호의 지연에 영향을 주지 않고, 또한 양방향 스캔이 가능하 다. 또한, 게이트 신호 측면에서 볼 때, 종래의 방법은 게이트 라인에 보상 신호를 추가함으로써 게이트 신호의 전압 진폭이 증가하게 되나, 본 발명에서는 게이트 라인이 아닌 행 단위의 하판 공통 전극에 보상신호를 인가함으로써 게이트 신호의 전압 진폭 및 전압 파형에 변화가 없다.

Claims (5)

  1. 다수의 게이트 라인과; 상기 게이트 라인에 수직으로 배열된 다수의 데이터 라인과; 상기 각 게이트 라인과 데이터 라인이 교차하는 지점에 각각 위치하며, 게이트 전극이 대응하는 게이트 라인에 연결되고 드레인 전극이 대응하는 데이터 라인에 연결되는 박막 트랜지스터; 상기 박막 트랜지스터의 소스 전극에 공통으로 연결되는 액정 커패시터 및 축적 커패시터와; 상기 액정 커패시터의 다른 단자를 구성하는 상판 공통전극과; 상기 축적 커패시터의 다른 단자를 구성하며, 상기 상판 공통전극과는 별도로 형성되어 행 단위로 분리된 구조를 갖는 하판 공통전극을 포함하는 액정 패널; 및
    상기 상판 공통전극에는 일정한 값을 갖는 공통전압을 인가하고, 상기 하판 공통전극의 각 행에는 대응하는 게이트 라인 신호의 게이트 턴온 시간보다 적어도 큰 구간을 갖는 보상전압을 인가하는 보상회로를 포함하는 액정 표시 장치.
  2. 제1항에 있어서,
    상기 보상회로는 각 게이트 라인에 대응하는 상기 하판 공통전극의 각 행에, 대응하는 게이트 라인 신호의 게이트 턴온이 되기 전에 보상전압을 인가하여 게이트 턴오프되고 난 후 일정 시간이 지날때까지 상기 보상전압의 인가를 유지시키는 것을 특징으로 하는 액정 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 라인의 신호가 턴오프 상태로 떨어질 때, 상기 박막 트랜지스터의 소스 전극에서 나타나는 킥백전압은 아래의 수학식으로 결정되며,
    △Vp =
    Figure 112008060297321-pat00008
    (여기서, Cgs 는 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 기생 커패시터, Cs는 축적 커패시터, Clc는 액정 커패시터, Vgon은 게이트 온 전압, Vgoff는 게이트 오프 전압),
    상기 게이트 라인의 신호가 턴오프된 후, 상기 하판 공통전극에 인가되던 보상전압이 공통전압으로 변화할 때의 화소전압 변동은 아래의 수학식으로 결정되며,
    △V1 =
    Figure 112008060297321-pat00009
    (여기서, Vcom은 공통전압, Vc는 보상전압),
    상기 보상전압은 상기 킥백전압과 상기 화소전압 변동량(△V1)을 동일하게 하여 결정되는 것을 특징으로 하는 액정 표시 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 보상회로는
    상기 하판 공통전극의 인접한 두 개의 행마다 하나씩 구비된 쉬프트 레지스터와,
    상기 하판 공통전극의 인접한 두 개의 행 중 나머지 하나에는 상기 쉬프트 레지스터의 출력을 반전시키도록 구비된 반전기와,
    상기 각 쉬프트 레지터와 반전기의 출력단에 각각 연결된 레벨 쉬프터 및 버퍼로 구성됨을 특징으로 하는 액정 표시 장치.
  5. 제4항에 있어서,
    상기 쉬프트 레지스터는 에지 트리거드 디-플립플롭으로 구현되며, 대응하는 게이트 라인 신호와 동기되어 순차적으로 하판 공통전극의 각 행에 인가하기 위한 보상전압을 생성하는 것을 특징으로 하는 액정 표시 장치.
KR1020020022957A 2002-04-26 2002-04-26 킥백 전압을 보상하기 위한 액정 표시 장치 KR100878232B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020022957A KR100878232B1 (ko) 2002-04-26 2002-04-26 킥백 전압을 보상하기 위한 액정 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020022957A KR100878232B1 (ko) 2002-04-26 2002-04-26 킥백 전압을 보상하기 위한 액정 표시 장치

Publications (2)

Publication Number Publication Date
KR20030084301A KR20030084301A (ko) 2003-11-01
KR100878232B1 true KR100878232B1 (ko) 2009-01-13

Family

ID=32380519

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020022957A KR100878232B1 (ko) 2002-04-26 2002-04-26 킥백 전압을 보상하기 위한 액정 표시 장치

Country Status (1)

Country Link
KR (1) KR100878232B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110064960A (ko) * 2009-12-09 2011-06-15 엘지디스플레이 주식회사 전기영동 표시장치
KR20200015874A (ko) * 2018-08-03 2020-02-13 삼성디스플레이 주식회사 클럭 및 전압 발생 회로 및 그것을 포함하는 표시 장치

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101023722B1 (ko) * 2004-03-29 2011-03-25 엘지디스플레이 주식회사 쉬프트 레지스터의 구동 회로
KR102257449B1 (ko) 2014-08-05 2021-06-01 삼성디스플레이 주식회사 게이트 구동부, 이를 포함하는 표시 장치 및 이를 이용하는 표시 패널의 구동 방법
KR102278192B1 (ko) * 2014-09-05 2021-07-19 엘지디스플레이 주식회사 액정표시장치
KR102274434B1 (ko) * 2014-12-24 2021-07-09 엘지디스플레이 주식회사 표시장치
CN109116641A (zh) * 2018-10-22 2019-01-01 重庆惠科金渝光电科技有限公司 显示面板和显示装置
US10739649B2 (en) 2018-10-22 2020-08-11 Chongqing Hkc Optoelectronics Technology Co., Ltd. Liquid crystal display device reducing kick back to improve display quality
CN115394265B (zh) * 2022-08-29 2023-07-18 惠科股份有限公司 显示驱动电路及液晶显示屏

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6388523A (ja) * 1986-10-01 1988-04-19 Nifco Inc 液晶表示装置及びその駆動方法
KR100230793B1 (ko) * 1995-07-28 1999-11-15 김영환 엘씨디의구동방식
KR20000003747A (ko) * 1998-06-29 2000-01-25 김영환 액정표시소자
JP2000147460A (ja) * 1998-11-06 2000-05-26 Samsung Electronics Co Ltd 互いに異なる共通電圧を有する液晶表示装置
KR20010111820A (ko) * 2000-06-13 2001-12-20 윤종용 킥백 전압 보상을 위한 박막 트랜지스터 액정 표시 장치구동 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6388523A (ja) * 1986-10-01 1988-04-19 Nifco Inc 液晶表示装置及びその駆動方法
KR100230793B1 (ko) * 1995-07-28 1999-11-15 김영환 엘씨디의구동방식
KR20000003747A (ko) * 1998-06-29 2000-01-25 김영환 액정표시소자
JP2000147460A (ja) * 1998-11-06 2000-05-26 Samsung Electronics Co Ltd 互いに異なる共通電圧を有する液晶表示装置
KR20010111820A (ko) * 2000-06-13 2001-12-20 윤종용 킥백 전압 보상을 위한 박막 트랜지스터 액정 표시 장치구동 회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110064960A (ko) * 2009-12-09 2011-06-15 엘지디스플레이 주식회사 전기영동 표시장치
KR101644188B1 (ko) * 2009-12-09 2016-07-29 엘지디스플레이 주식회사 전기영동 표시장치
KR20200015874A (ko) * 2018-08-03 2020-02-13 삼성디스플레이 주식회사 클럭 및 전압 발생 회로 및 그것을 포함하는 표시 장치
US11538415B2 (en) 2018-08-03 2022-12-27 Samsung Display Co., Ltd. Clock and voltage generation circuit and display device including the same
KR102654591B1 (ko) 2018-08-03 2024-04-05 삼성디스플레이 주식회사 클럭 및 전압 발생 회로 및 그것을 포함하는 표시 장치

Also Published As

Publication number Publication date
KR20030084301A (ko) 2003-11-01

Similar Documents

Publication Publication Date Title
KR101318043B1 (ko) 액정표시장치 및 그 구동방법
KR100272723B1 (ko) 평면표시장치
KR100885906B1 (ko) 액정표시장치 및 그 구동방법
US9910329B2 (en) Liquid crystal display device for cancelling out ripples generated the common electrode
US8325126B2 (en) Liquid crystal display with reduced image flicker and driving method thereof
JP5303095B2 (ja) 液晶表示装置の駆動方法
KR100750916B1 (ko) 스윙 공통 전극 전압을 이용한 액정 표시 장치 및 이의구동 방법
US10453411B2 (en) Display driving method, display panel and display device
EP2385515A1 (en) Display device and display device driving method
KR100440360B1 (ko) 액정표시장치및그구동방법
KR100350726B1 (ko) 액정표시장치의 게이트 구동방법
KR101308188B1 (ko) 액정표시장치 및 그 구동방법
KR100878232B1 (ko) 킥백 전압을 보상하기 위한 액정 표시 장치
JP2003208141A (ja) 表示装置および表示方法
JP2005091781A (ja) 表示装置およびその駆動方法
US20090195526A1 (en) Driver integrated circuit for reducing coupling voltage and liquid crystal display device applying the same
KR100302204B1 (ko) 액티브매트릭스형 표시장치
KR101623594B1 (ko) 액정표시장치
KR101352936B1 (ko) 액정 표시 장치
KR100783703B1 (ko) 액정 표시 패널과 이를 구비한 액정 표시 장치
KR100885015B1 (ko) 액정 표시 장치의 구동 방법
JPH05113774A (ja) 液晶表示装置およびその駆動方法
CN109313877B (zh) 液晶显示装置及液晶显示装置的驱动方法
KR100981615B1 (ko) 액정 표시 장치
CN114882848A (zh) 栅极驱动电路及显示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111214

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee