KR100871371B1 - Stack package and it's favrication method of center pad chips - Google Patents

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Abstract

본 발명은 센터 패드 칩의 스택 패키지 및 그 제조방법에 관한 것으로, 종래에는 센터 패드 칩들의 스택이 어려웠다. 본 발명은 웨이퍼 패시베이션까지 진행한 후, 칩 메탈층과 일렉트로 플래팅 범프 형성하여 제1 및 제2의 센터 패드 칩을 제조하고, 기판에 상기 제1의 센터 패드 칩을 접착하며, 상기 제1의 센터 패드 칩의 메탈층과 상기 기판의 비아 패턴을 와이어로 연결하고, 상기 제1의 센터 패드 칩의 상부에 제2의 센터 패드 칩을 플립 칩 본딩하여 칩 스택을 하고, 칩 스택후 몰딩, 플럭시, 솔더볼 마운트 및 리플로우를 실시한 후 싱규레이션 하여 패키지를 완성한다. 따라서, 센터 패드 칩들간의 스택 구조를 구현할 수 있게 된다.The present invention relates to a stack package of a center pad chip and a method of manufacturing the same. In the related art, stacking of center pad chips has been difficult. The present invention proceeds to wafer passivation, and then forms electroplating bumps with a chip metal layer to fabricate first and second center pad chips, adhering the first center pad chips to a substrate, and The metal layer of the center pad chip and the via pattern of the substrate are connected by wires, and a chip stack is formed by flip chip bonding a second center pad chip on the first center pad chip to form a chip stack. When solder balls are mounted and reflowed, they are singulated to complete the package. Therefore, it is possible to implement a stack structure between the center pad chips.

반도체 패키지, 플립 칩 본딩, 센터 패드 Semiconductor Package, Flip Chip Bonding, Center Pad

Description

센터 패드 칩의 스택 패키지 및 그 제조방법{Stack package and it's favrication method of center pad chips} Stack package and it's favrication method of center pad chips             

도 1 은 종래 LOC 리드 프레임을 적용한 센터 패드 칩들의 칩 스택 구조를 예시한 도면.1 is a diagram illustrating a chip stack structure of center pad chips to which a conventional LOC lead frame is applied.

도 2 내지 도 14는 본 발명에 의한 센터 패드 칩의 패키지 제조 공정을 보인 도면이다.2 to 14 is a view showing a package manufacturing process of the center pad chip according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 칩 11 : 패드10 chip 11: pad

12 : 패시베이션층 13 : 칩 메탈층12 passivation layer 13 chip metal layer

14 : 포토 레지스트 15 : 일렉트로 프래팅 범프14 Photoresist 15 Electroprinting Bump

100, 101 : 센터 패드 칩 200 : 기판100, 101: center pad chip 200: substrate

210 : 비아 패턴 220, 240 : 접착제210: via pattern 220, 240: adhesive

250 : 에폭시 몰딩 컴파운드 260 : 솔더볼
250: epoxy molding compound 260: solder ball

본 발명은 플립 칩 스택 패키지(Flip Chip Stack Package)에 관한 것으로 특히 센터 패드(Center Pad) 칩들을 웨이퍼 레벨(wafer level) 기술을 이용하여 스택시킬 수 있도록 한 센터 패드 칩의 스택 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip chip stack package. In particular, a center pad chip stack package and a method for manufacturing the center pad chips can be stacked using wafer level technology. It is about.

일반적으로 메모리 반도체(DRAM)의 스택 패키지에 있어서, 여러 형태의 칩 스택 구조가 제안되었고 또 생산되고 있으나 센터 패드 칩들의 칩 스택은 구조상 칩 스택을 하지 못하는 것으로 알려져 왔다.In general, in a stack package of a memory semiconductor (DRAM), various types of chip stack structures have been proposed and produced, but chip stacks of center pad chips have been known to be unable to stack chips.

도 1은 LOC 리드 프레임을 적용한 센터 패드 칩들의 칩 스택 구조를 예시한 도면이다. 이에 도시된 바와 같이, 센터 패드를 가진 제1칩(1)과 제2칩(2)을 접착제(5)를 이용해 패드가 서로 다른 방향으로 향하도록 접착하고, 상부의 제2칩(2)에 리드프레임(3)의 인너리드를 접착제(6)를 이용해 접착하며, 상부와 하부에서 각각 제2칩(2)과 제1칩(1)의 센터패드를 상기 리드프레임(3)의 인너리드에 와이어(8)(7)를 본딩하여 몰딩수지(4)로 몰딩시켜 스택 패키지를 구성한 구조이다.1 illustrates a chip stack structure of center pad chips to which a LOC lead frame is applied. As shown in the drawing, the first chip 1 and the second chip 2 having the center pad are bonded to each other in a different direction by using an adhesive 5 and then attached to the second chip 2 on the upper side. The inner lead of the lead frame 3 is bonded using an adhesive 6, and the center pads of the second chip 2 and the first chip 1 are attached to the inner lead of the lead frame 3 at the upper and lower portions, respectively. The wire 8 and 7 are bonded to each other and molded into the molding resin 4 to form a stack package.

그러나, 상기와 같은 LOC 리드 프레임을 이용한 센터 패드 칩들간의 스택 구조는 상하부에서 각각 와이어 본딩을 해야 하므로 제조 공정상 특수한 장비를 사용하지 않는 한 양산이 어렵기 때문에 칩 스택을 하여 양산하는 것이 불가한 것으로 인식되어져 왔다.
However, since the stack structure between the center pad chips using the LOC lead frame as described above must be wire-bonded at the upper and lower portions, it is difficult to mass-produce the chip stacks without mass production unless special equipment is used in the manufacturing process. It has been recognized.

이와 같이, 종래에는 센터 패드가 있는 칩들간의 칩 스택이 양산에 어려움이 많았다. 따라서, 본 발명은, 웨이퍼 레벨 기술을 이용하여 칩 패시베이션(Passivation) 위에 메탈(Metal) 층 패턴 및 일렉트로 플래팅(Electro Plating) 범프를 한다. 그리고 플립 칩 본딩의 기술을 이용하여 칩을 스택함으로서 칩 스택 FBGA 패키지를 구현할 수 있다.
As described above, in the related art, chip stacks between chips having a center pad have difficulty in mass production. Accordingly, the present invention utilizes wafer level techniques to do metal layer patterns and electroplating bumps on chip passivation. The chip stack FBGA package can be implemented by stacking chips using flip chip bonding.

상기 목적을 달성하기 위한 본 발명의 센터 패드 칩의 스택 패키지 제조방법은, 웨이퍼 패시베이션까지 진행한 후, 칩 메탈층을 코팅하고, 패드의 상부에 일렉트로 플래팅 범프를 형성한 후 칩 메탈층을 패터닝하여 제1 및 제2의 센터 패드 칩을 제조하는 공정; 상기 제1의 센터 패드 칩을 상하면으로 관통되게 비아 패턴이 형성된 기판에 접착하는 공정; 상기 제1의 센터 패드 칩의 칩 메탈층과 상기 기판의 비아 패턴을 와이어로 연결하는 공정; 상기 제1의 센터 패드 칩의 상부에 상기 제2의 센터 패드 칩을 플립 칩 본드 기술로 맞대응되게 칩 스택을 하는 공정; 및 상기 칩 스택 후에 몰딩, 플럭시, 솔더볼 마운트 및 리플로우를 실시한 후 소우잉하여 패키지를 완성하는 공정;을 포함하는 것을 특징으로 한다. In the stack package manufacturing method of the center pad chip of the present invention for achieving the above object, after the chip passivation, coating the chip metal layer, after forming the electroplating bump on the pad patterning the chip metal layer Manufacturing a first and a second center pad chip by using the same; Bonding the first center pad chip to a substrate having a via pattern formed through the upper and lower surfaces thereof; Connecting a chip metal layer of the first center pad chip and a via pattern of the substrate with a wire; Stacking the second center pad chip on the first center pad chip so as to face the second center pad chip in a flip chip bond technique; And performing a molding, fluxing, solder ball mounting, and reflow after the chip stack, and then sawing to complete the package.

상기 제1 및 제2의 센터 패드 칩을 제조하는 공정은, 웨이퍼 패시베이션까지 진행된 웨이퍼 상부에 칩 메탈층을 코팅하는 단계; 상기 칩 메탈층이 코팅된 웨이퍼 상부에 포토레지스트를 코팅한 후 패드 상부의 칩 메탈층이 노출되게 상기 코팅된 포토레지스트를 패터닝하는 단계; 상기 노출된 칩 메탈층 상면에 일레트로 플래팅 범프를 형성하는 단계; 상기 칩 메탈층을 에칭하여 패터닝하고 포토레지스트를 제거하는 단계; 및 소우잉하여 제1 및 제2의 센터 패드 칩으로 분리하는 단계;를 포함하는 것을 특징으로 한다. The process of manufacturing the first and second center pad chips may include coating a chip metal layer on the wafer, which has been subjected to wafer passivation; Coating the photoresist on the wafer coated with the chip metal layer and patterning the coated photoresist to expose the chip metal layer on the pad; Forming a plating bump on the upper surface of the exposed chip metal layer; Etching and patterning the chip metal layer and removing photoresist; And sowing to separate the first and second center pad chips.

상기 칩 스택을 하는 공정은, 비 전도성 접착제(예; 에폭시 또는 ACF)를 이용하여 플립 칩 본딩하는 것을 특징으로 한다. The chip stacking process may be flip chip bonding using a non-conductive adhesive (eg, epoxy or ACF).

본 발명의 다른 측면에 따른 센터 패드 칩의 스택 패키지는, 상하면을 관통하는 비아 패턴을 갖는 기판; 상기 기판의 하면에서 상기 비아 패턴과 연결되게 부착된 솔더볼; 상기 기판의 상면에 접착된 제1의 센터 패드 칩; 상기 제1의 센터 패드 칩 상에 플립 칩 본딩되어 상하 칩들의 패드들이 서로 전기적으로 연결된 제2의 센터 패드 칩; 상기 제1의 센터 패드 칩의 패드와 전기적으로 연결된 칩 메탈층과 상기 기판의 상면에 노출된 비아 패턴을 연결하는 와이어; 상기 기판의 상면과, 상기 제1, 제2의 센터 패드 칩 및 와이어를 밀봉하는 에폭시 몰딩 컴파운트;를 포함하는 것을 특징으로 한다. According to another aspect of the present invention, a stack package of a center pad chip includes: a substrate having a via pattern penetrating through an upper surface and a lower surface; A solder ball attached to the via pattern on a bottom surface of the substrate; A first center pad chip adhered to an upper surface of the substrate; A second center pad chip flip-chip bonded onto the first center pad chip to electrically connect pads of upper and lower chips to each other; A wire connecting a chip metal layer electrically connected to a pad of the first center pad chip and a via pattern exposed on an upper surface of the substrate; And an epoxy molding compound for sealing the upper surface of the substrate and the first and second center pad chips and the wire.

상기 제1 및 제2의 센터 패드 칩은, 칩의 상부에 센터 패드가 형성되고 패시베이션층이 형성된 반도체 칩; 상기 패시베이션층 상면에 형성되며, 상기 패드와 연결되게 패터닝된 칩 메탈층; 및 상기 칩 메탈층의 상면에 소정 높이로 형성된 일렉트로 플래팅 범프;를 포함하는 것을 특징으로 한다. The first and second center pad chips may include a semiconductor chip having a center pad formed thereon and a passivation layer formed thereon; A chip metal layer formed on an upper surface of the passivation layer and patterned to be connected to the pad; And an electroplating bump formed on the upper surface of the chip metal layer at a predetermined height.

(실시예)
이하, 본 발명의 실시예를 첨부된 도면을 참조해서 상세히 설명하면 다음과 같다.(Example)
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 내지 도 14는 본 발명에 의한 센터 패드 칩의 스택 패키지 제조 공정도이다. 반도체 제조에 있어서 웨이퍼 패시베이션까지 진행한 후, 칩 메탈층을 코팅하고 패드의 상부에 일렉트로 플래팅 범프를 형성한 후 칩 메탈층을 패터닝하여 제1 및 제2의 센터 패드 칩을 제조하는 공정을 수행한다. 상기한 공정은, 도 2 내지 도 8에 도시된 바와 같은 순서로 진행한다.2 to 14 is a stack package manufacturing process chart of the center pad chip according to the present invention. After semiconductor passivation, the chip metal layer is coated, an electroplating bump is formed on the pad, and the chip metal layer is patterned to manufacture the first and second center pad chips. do. The above process proceeds in the order shown in FIGS. 2 to 8.

도 2의 (a)는 반도체 제조 공정에서 웨이퍼 패시베이션까지 진행한 칩의 단면도이고, 도 2의 (b)는 평면도이다. 칩(10)의 상면에 절연층(P-SiN)(12)에 의해 분리된 패드(11)가 형성된 구조이다. 도 2의 (b)는 센터 패드(11)를 가지도록 칩 분리한 상태의 평면도를 보인 것이다.FIG. 2A is a cross-sectional view of a chip that has progressed to wafer passivation in a semiconductor manufacturing process, and FIG. 2B is a plan view. The pad 11 separated by the insulating layer (P-SiN) 12 is formed on the upper surface of the chip 10. FIG. 2B is a plan view showing a state in which the chip is separated to have the center pad 11.

도 3은 상기 도 2의 (a)와 같이 웨이퍼 패시베이션까지 진행한 상태에서 칩 메탈층(13)을 코팅한다. 칩 메탈층(13) 코팅 후 도 4와 같이 포토 레지스트(14)를 코팅하고, 도 5와 같이 상기 패드(11)의 상부가 노출되는 마스크를 사용하여 노광을 실시한다. 도 6과 같이 패드(11)의 상부의 칩 메탈층(13)이 노출되면, 그 영역에 도 7과 같이 일렉트로 플래팅 범프(15)를 형성한 후, 도 8의 (a)와 같이 칩 메탈층(13)을 패터닝하고, 포토 레지스트를 제거한다. 이러한 과정을 거쳐서 도 8의 (b)와 같이 칩(10)의 상면에 칩 메탈층(13)이 패터닝되고, 패드(11)의 상부에서 칩 메탈층(13)에 접속된 일렉트로 플래팅 범프(15)가 형성된 구조가 된다. 이러한 구조의 반도체 장치를 소우잉하여 제1의 센터 패드 칩(100)과 제2의 센터 패드 칩(도시안됨)으로 분리한다.FIG. 3 coats the chip metal layer 13 while the wafer passivation proceeds as shown in FIG. After coating the chip metal layer 13, the photoresist 14 is coated as illustrated in FIG. 4, and exposed using a mask that exposes an upper portion of the pad 11 as illustrated in FIG. 5. When the chip metal layer 13 of the upper part of the pad 11 is exposed as shown in FIG. 6, the electroplating bump 15 is formed in the region as shown in FIG. 7, and then the chip metal as shown in FIG. 8A. The layer 13 is patterned and the photoresist is removed. Through this process, as shown in FIG. 8B, the chip metal layer 13 is patterned on the upper surface of the chip 10, and the electroplating bumps connected to the chip metal layer 13 are formed on the pad 11. 15) is formed. The semiconductor device having this structure is sawed and separated into a first center pad chip 100 and a second center pad chip (not shown).

이어서, 비아 패턴이 상하면으로 관통되게 형성된 기판에 상기 제1의 센터 패드 칩을 접착하는 공정을 수행한다. 이는 도 9의 (a) 및 (b)에 도시된 바와 같이, 기판(200)에는 상하면으로 관통되게 비아 패턴(210)이 형성되어 있으며, 이러한 기판(200)의 상면에 상기 제1의 센터 패드 칩(100)을 접착제(220)를 사용하여 접착한다. 상기 접착제(220)는 절연성 에폭시 또는 절연 테이프를 이용한다. 제1의 센터 패드 칩(100)은 상기 도 8의 (a)와 같은 상태에서 소자를 소우잉하여 제1의 센터 패드 칩(100)으로 분리한 것이다. 제1의 센터 패드 칩(100)을 기판(200)의 상면에 접착하면 도 9의 (b)와 같이 제1의 센터 패드 칩(100) 외측으로 기판(200)의 비아 패턴(210)이 정렬된 형태가 된다.Subsequently, a process of adhering the first center pad chip to a substrate on which the via pattern penetrates the upper and lower surfaces is performed. As shown in FIGS. 9A and 9B, via patterns 210 are formed in the substrate 200 so as to penetrate upward and downward, and the first center pad is disposed on the upper surface of the substrate 200. The chip 100 is bonded using the adhesive 220. The adhesive 220 uses an insulating epoxy or insulating tape. The first center pad chip 100 is separated from the first center pad chip 100 by sowing elements in the state as shown in FIG. 8A. When the first center pad chip 100 is adhered to the top surface of the substrate 200, the via pattern 210 of the substrate 200 is aligned with the outside of the first center pad chip 100 as shown in FIG. 9B. Will become a form.

도 10에 도시된 바와 같이, 상기 제1의 센터 패드 칩(100)의 칩 메탈층(13)과 상기 기판(200)의 노출된 비아 패턴(210)을 와이어(230)로 연결하는 공정을 수행한다. 그 결과 도 10의 (b)와 같이 제1의 센터 패드 칩(100)의 칩 메탈층(13)과 기판(200)의 비아 패턴(210)이 와이어(230)로 연결된다.As shown in FIG. 10, a process of connecting the chip metal layer 13 of the first center pad chip 100 and the exposed via pattern 210 of the substrate 200 with a wire 230 is performed. do. As a result, as shown in FIG. 10B, the chip metal layer 13 of the first center pad chip 100 and the via pattern 210 of the substrate 200 are connected to the wire 230.

도 11과 같이, 상기 제1의 센터 패드 칩(100)의 상부에 제2의 센터 패드 칩(101)을 플립 칩 본드 기술로 맞대응되게 칩 스택을 하는 공정을 수행한다. 이는 비전도성 접착제(예; 에폭시 또는 ACF 등)를 이용하여 플립 칩 본드 기술로 칩 스택을 한다.As shown in FIG. 11, a process of stacking a second center pad chip 101 on the top of the first center pad chip 100 to correspond with the flip chip bond technology is performed. It uses a non-conductive adhesive (eg epoxy or ACF, etc.) to chip stack with flip chip bond technology.

도 12 내지 도 14에 도시된 바와 같이 상기 칩 스택후 에폭시 몰딩 컴파운드(250)로 몰딩하고, 플럭시, 솔더볼(260) 마운트 및 리플로우를 실시한다. 이후 도 14와 같이 패키지 디맨션(Dimension)에 따라 소우잉하여 패키지를 완성하는 공정을 수행하게 된다.As shown in FIGS. 12 to 14, the chip stack is molded into an epoxy molding compound 250, and then flux, solder ball 260 is mounted, and reflow is performed. Thereafter, as shown in FIG. 14, a process of completing the package is performed by sowing according to the package dimension.

이와 같이 본 발명은 솔더 볼이 칩의 하부에 있는 FBGA 패키지로서, 칩 내의 회로와 연결되는 Al패드를 칩 메탈층을 통하여 칩 외곽으로 연결한다. 이때 웨이퍼 레벨 기술을 적용한다.As described above, the present invention is an FBGA package in which solder balls are located at the bottom of the chip, and connects an Al pad connected to a circuit in the chip to the outside of the chip through the chip metal layer. At this time, wafer level technology is applied.

그리고, 본 발명은, 메탈 일렉트로 플래팅 기술을 이용하여 플립 칩 스택을 하고, 패시베이션까지 진행된 웨이퍼 상에서 스트레스 버퍼 층 없이 메탈 층을 증착시키며, 또한 본 발명은 포토 레지스트를 제거하기 전에 메탈층을 에칭하여 패터닝한다. 한편, 상기 일렉트로 플래팅층(15) 즉, 범프를 형성하는 공정에서 상기 와이어 본딩 공정을 수행후 플립 칩 본딩시 와이어(230)에 데미지(Damage)가 없도록 범프 높이를 조절한다.In addition, the present invention uses a metal electroplating technique to perform a flip chip stack, depositing a metal layer without a stress buffer layer on a wafer that has undergone passivation, and the present invention also etches the metal layer before removing the photoresist. Pattern. Meanwhile, after performing the wire bonding process in the process of forming the electroplating layer 15, that is, the bump, the bump height is adjusted to prevent damage to the wire 230 during flip chip bonding.

이상에서 상세히 설명한 바와 같이 본 발명에 의하면, 센터 패드 칩을 플립 칩 본딩 방법으로 스택 패키지로 구현할 수 있는 효과가 있다.
As described in detail above, according to the present invention, the center pad chip may be implemented as a stack package by a flip chip bonding method.

Claims (6)

웨이퍼 패시베이션까지 진행한 후, 칩 메탈층을 코팅하고, 패드의 상부에 일렉트로 플래팅 범프를 형성한 후 칩 메탈층을 패터닝하여 제1 및 제2의 센터 패드 칩을 제조하는 공정; A process of coating the chip metal layer, forming an electroplating bump on the pad, and then patterning the chip metal layer to manufacture the first and second center pad chips; 상기 제1의 센터 패드 칩을 상하면으로 관통되게 비아 패턴이 형성된 기판에 접착하는 공정;Bonding the first center pad chip to a substrate having a via pattern formed through the upper and lower surfaces thereof; 상기 제1의 센터 패드 칩의 칩 메탈층과 상기 기판의 비아 패턴을 와이어로 연결하는 공정; Connecting a chip metal layer of the first center pad chip and a via pattern of the substrate with a wire; 상기 제1의 센터 패드 칩의 상부에 상기 제2의 센터 패드 칩을 플립 칩 본드 기술로 맞대응되게 칩 스택을 하는 공정; 및 Stacking the second center pad chip on the first center pad chip so as to face the second center pad chip in a flip chip bond technique; And 상기 칩 스택 후에 몰딩, 플럭시, 솔더볼 마운트 및 리플로우를 실시한 후 소우잉하여 패키지를 완성하는 공정;Molding, fluxing, solder ball mounting, and reflowing the chip stack and then sawing to complete the package; 을 포함하는 것을 특징으로 하는 센터 패드 칩의 스택 패키지 제조방법.Stack package manufacturing method of the center pad chip comprising a. 제 1 항에 있어서, 상기 제1 및 제2의 센터 패드 칩을 제조하는 공정은,The process of claim 1, wherein the manufacturing of the first and second center pad chips is performed. 웨이퍼 패시베이션까지 진행된 웨이퍼 상부에 칩 메탈층을 코팅하는 단계; Coating a chip metal layer on the wafer, which has been subjected to wafer passivation; 상기 칩 메탈층이 코팅된 웨이퍼 상부에 포토레지스트를 코팅한 후 패드 상부의 칩 메탈층이 노출되게 상기 코팅된 포토레지스트를 패터닝하는 단계; Coating the photoresist on the wafer coated with the chip metal layer and patterning the coated photoresist to expose the chip metal layer on the pad; 상기 노출된 칩 메탈층 상면에 일레트로 플래팅 범프를 형성하는 단계; Forming a plating bump on the upper surface of the exposed chip metal layer; 상기 칩 메탈층을 에칭하여 패터닝하고 포토레지스트를 제거하는 단계; 및 Etching and patterning the chip metal layer and removing photoresist; And 소우잉하여 제1 및 제2의 센터 패드 칩으로 분리하는 단계; Sawing to separate the first and second center pad chips; 를 포함하는 것을 특징으로 하는 센터 패드 칩의 스택 패키지 제조방법.Stack package manufacturing method of the center pad chip comprising a. 제 1 항에 있어서, 상기 칩 스택을 하는 공정은,The process of claim 1, wherein the chip stack is performed. 비 전도성 접착제를 이용하여 플립 칩 본딩 하는 것을 특징으로 하는 센터 패드 칩의 스택 패키지 제조방법.A stack package manufacturing method of a center pad chip, characterized in that the flip chip bonding using a non-conductive adhesive. 상하면을 관통하는 비아 패턴을 갖는 기판; A substrate having a via pattern penetrating the upper and lower surfaces; 상기 기판의 하면에서 상기 비아 패턴과 연결되게 부착된 솔더볼; A solder ball attached to the via pattern on a bottom surface of the substrate; 상기 기판의 상면에 접착된 제1 센터 패드 칩; A first center pad chip adhered to an upper surface of the substrate; 상기 제1의 센터 패드 칩 상에 플립 칩 본딩되어 상하 칩들의 패드들이 서로 전기적으로 연결된 제2의 센터 패드 칩; A second center pad chip flip-chip bonded onto the first center pad chip to electrically connect pads of upper and lower chips to each other; 상기 제1의 센터 패드 칩의 패드와 전기적으로 연결된 칩 메탈층과 상기 기판의 상면에 노출된 비아 패턴을 연결하는 와이어; A wire connecting a chip metal layer electrically connected to a pad of the first center pad chip and a via pattern exposed on an upper surface of the substrate; 상기 기판의 상면과, 상기 제1, 제2의 센터 패드 칩 및 와이어를 밀봉하는 에폭시 몰딩 컴파운트; An epoxy molding compound sealing an upper surface of the substrate and the first and second center pad chips and wires; 를 포함하는 것을 특징으로 하는 센터 패드 칩의 스택 패키지.The stack package of the center pad chip comprising a. 제 4 항에 있어서, 상기 제1 및 제2의 센터 패드 칩은,The method of claim 4, wherein the first and second center pad chip, 칩의 상부에 센터 패드가 형성되고 패시베이션층이 형성된 반도체 칩; A semiconductor chip having a center pad formed on the chip and a passivation layer formed thereon; 상기 패시베이션층 상면에 형성되며, 상기 패드와 연결되게 패터닝된 칩 메탈층; 및 A chip metal layer formed on an upper surface of the passivation layer and patterned to be connected to the pad; And 상기 칩 메탈층의 상면에 소정 높이로 형성된 일렉트로 플래팅 범프;An electroplating bump formed at a predetermined height on an upper surface of the chip metal layer; 를 포함하는 것을 특징으로 하는 센터 패드 칩의 스택 패키지.The stack package of the center pad chip comprising a. 제 4 항에 있어서, 상기 제1의 센터 패드 칩과 상기 제2의 센터 패드 칩은,The method of claim 4, wherein the first center pad chip and the second center pad chip, 상기 일렉트로 플래팅 범프가 서로 대응 되게 접착되고 비 전도성 접착제에 의해 플립 칩 본딩이 이루어진 것을 특징으로 하는 센터 패드 칩의 스택 패키지.And the electroplating bumps are bonded to each other and flip chip bonding is performed using a non-conductive adhesive.
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