JP2000040676A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に樹脂被膜が形成されたり、樹脂封止が
行われる半導体装置の製造工程での切断精度の向上に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to an improvement in cutting accuracy in a semiconductor device manufacturing process in which a resin film is formed or resin sealing is performed.
【０００２】[0002]
【従来の技術】最近、電子機器の小形化に伴い、チップ
サイズパッケージ（ＣＳＰ）の半導体素子の採用が急速
に広まっている。ＣＳＰでは半導体チップと実装基板
（マザーボード）との間に、インターポーザと呼ばれる
緩衝材が必要とされている。さらに、これを越えたさら
なる小形化、低コスト化および電子回路の高速処理を狙
ってウェーハレベルでのパッケージングの開発が盛んに
行われるようになっている。この方法の大きな特徴は、
半導体集積回路形成を終了したウェーハ表面（回路面）
に保護用の樹脂を施して、個片処理（いわゆるダイシン
グ）し、そのまま電子回路基板に実装することができる
ことである。これにより、従来の半導体組立工程が不要
になり、半導体装置のコスト低減や納期短縮、実装密度
の向上に大きな効果が期待できる。2. Description of the Related Art In recent years, with the miniaturization of electronic devices, the use of semiconductor elements of chip size packages (CSP) has been rapidly spreading. The CSP requires a cushioning material called an interposer between a semiconductor chip and a mounting board (motherboard). Further, packaging at the wafer level has been actively developed for further miniaturization, cost reduction, and high-speed processing of electronic circuits. The major feature of this method is that
Wafer surface after completion of semiconductor integrated circuit formation (circuit surface)
Is applied with a protective resin, is subjected to individual processing (so-called dicing), and can be directly mounted on an electronic circuit board. As a result, the conventional semiconductor assembling process becomes unnecessary, and significant effects can be expected in reducing the cost, shortening the delivery time, and improving the mounting density of the semiconductor device.
【０００３】しかしながら、ウェーハ表面に樹脂被膜を
設けた後のダイシングには以下にのべるような問題があ
った。 １）個片処理（ダイシング）するには切り代にあたるス
トリート部分すなわちチップとチップの間のダイシング
されるべき隙間を正確に認識することが不可欠である。
しかしウェーハ表面への樹脂被膜の形成により、ウェー
ハ上の回路パターンやストリート部分の認識が非常に困
難になってしまう。 ２）製造工程上の品質管理においても、樹脂被膜付きの
ウェーハをダイシングしたときに、本来カットするべき
ところを正しくダイシングしているかどうかを判別する
ことが非常に困難である。[0003] However, dicing after providing a resin film on the wafer surface has the following problems. 1) For individual piece processing (dicing), it is indispensable to accurately recognize a street portion corresponding to a cutting margin, that is, a gap to be diced between chips.
However, the formation of the resin film on the wafer surface makes it very difficult to recognize circuit patterns and street portions on the wafer. 2) Even in quality control in the manufacturing process, when dicing a wafer with a resin film, it is very difficult to determine whether or not the part to be originally cut is correctly diced.
【０００４】同様な問題が、ＢＧＡ（Ball Grid Array
）型のＩＣパッケージの場合にも発生する。ＢＧＡ型
のＩＣパッケージはパッケージ材料としてプリント回路
基板を用い、プリント基板上に半導体チップを搭載しワ
イヤボンディング後にモールドし、パッケージ裏面に平
面的に形成されたはんだバンプにより、搭載基板上に直
接はんだ付けして用いる。[0004] A similar problem is a BGA (Ball Grid Array).
) Type IC package. A BGA type IC package uses a printed circuit board as a package material, mounts a semiconductor chip on the printed board, molds it after wire bonding, and solders it directly to the mounting board with solder bumps formed flat on the back of the package Used.
【０００５】図１０は、従来のＢＧＡ型のＩＣパッケー
ジの構成を示す説明図で、図１０（ａ）は上面図、図１
０（ｂ）は断面図、図１０（ｃ）は底面図である。図１
０において、２１は樹脂封止部、２２は回路基板、２３
はＡｕのランドまたははんだバンプ、２４はＡｕワイヤ
ー、２５はＩＣチップである。図１１は、このパッケー
ジの製造方法を示す説明図で切断前の基板の底面図であ
る。図１１に沿って製造方法を述べると、回路基板２２
上に複数のＩＣチップ２５をＡｇペーストによってマウ
ントし、ＩＣチップ２５上のＡｌボンドパッドよりＡｕ
ワイヤーによって回路基板２２上の回路に接続が行わ
れ、この接続点から回路基板２２の回路と回路基板２２
のスルーホール・ビアを経て、回路基板２２裏面のＡｕ
のランドまたははんだバンプ２３に接続される。この配
線が終わると、複数のＩＣチップ２５ごとに樹脂封止さ
れ、裏面側の位置合わせマーク２６で位置が確認され、
カッティングされて個々のＩＣパッケージになる。FIG. 10 is an explanatory view showing the structure of a conventional BGA type IC package. FIG. 10 (a) is a top view and FIG.
0 (b) is a sectional view, and FIG. 10 (c) is a bottom view. FIG.
In 0, 21 is a resin sealing portion, 22 is a circuit board, 23
Is an Au land or solder bump, 24 is an Au wire, and 25 is an IC chip. FIG. 11 is an explanatory view showing a method of manufacturing this package, and is a bottom view of the substrate before cutting. The manufacturing method will be described with reference to FIG.
A plurality of IC chips 25 are mounted thereon by using an Ag paste, and Au is bonded to the Al bond pads on the IC chip 25 by using Au.
The connection to the circuit on the circuit board 22 is made by the wire, and the circuit of the circuit board 22 and the circuit board 22 are connected from this connection point.
Of Au on the back surface of the circuit board 22
Lands or solder bumps 23. When the wiring is completed, the resin is sealed for each of the plurality of IC chips 25, and the position is confirmed by the alignment mark 26 on the back surface side.
It is cut into individual IC packages.
【０００６】ところで、この際にも、裏面側の位置合わ
せマーク２６だけで切断のカットラインを決めようとす
ると、回路基板２２の反りや変形の影響で、θ方向での
ずれが発生する。また、表面の樹脂封止部２１側から
は、樹脂封止のために回路パターンやカット部分の認識
が困難になることは先の例と同じである。At this time, if it is attempted to determine the cutting cut line only with the alignment mark 26 on the back surface side, a shift in the θ direction occurs due to the influence of the warpage or deformation of the circuit board 22. As in the previous example, it is difficult to recognize a circuit pattern or a cut portion due to the resin sealing from the resin sealing portion 21 on the front surface.
【０００７】[0007]
【発明が解決しようとする課題】上述のごとく、従来の
樹脂封止を行うチップサイズパッケージやＢＧＡパッケ
ージの半導体装置では、個片処理（ダイシング）に際
し、カッティングラインやストリート部分が認識が認識
しにくく、ダイシング方向が傾く虞があり、またダイシ
ングが正しく行われたかどうかの判定すらも正確に行わ
れないという問題があった。As described above, in a conventional semiconductor device of a chip size package or a BGA package which performs resin encapsulation, it is difficult to recognize a cutting line or a street portion in individual processing (dicing). In addition, there is a problem that the dicing direction may be inclined, and it is difficult to accurately determine whether the dicing has been performed correctly.
【０００８】本発明は、この点を解決して、比較的簡単
な方法で、画像処理によって切断部分が容易に認識さ
れ、切断を高精度に実行することができる半導体装置の
製造方法の実現を課題とする。The present invention solves this problem and realizes a method of manufacturing a semiconductor device in which a cut portion can be easily recognized by image processing with a relatively simple method and cutting can be executed with high accuracy. Make it an issue.
【０００９】[0009]
【課題を解決するための手段】上記課題を達成するた
め、本発明は、回路形成を行った半導体ウェーハに樹脂
被膜を形成する樹脂被膜工程と、この樹脂被膜を形成し
た半導体ウェーハを切り出して半導体素子を形成する切
断工程とを有する半導体装置の製造方法において、前記
半導体ウェーハの上下と左右の一部に樹脂被膜を行わな
い露出部分を設け、この露出部分に露出しているパター
ン描画された素子間部分であるストリートを基準に前記
切断工程での切り出しを行うことを特徴とする。In order to achieve the above object, the present invention provides a resin film forming step of forming a resin film on a semiconductor wafer on which a circuit has been formed, and a method of cutting a semiconductor wafer having the resin film formed thereon into a semiconductor wafer. In a method of manufacturing a semiconductor device having a cutting step of forming an element, an exposed portion where no resin coating is formed is provided on upper, lower, left and right portions of the semiconductor wafer, and a pattern-drawn element exposed on the exposed portion is provided. The cutting in the cutting step is performed on the basis of a street which is an intervening portion.
【００１０】また、回路基板上に複数の半導体素子を接
続する回路パターンを作成するパターン作成工程と、こ
のパターン作成工程で作成された回路パターンに半導体
素子を接続する半導体素子接続工程と、この回路基板に
接続された半導体素子を前記回路基板と共に樹脂封止す
る樹脂封止工程と、この樹脂封止された半導体素子を含
む前記回路基板を切断して半導体装置を形成する切断工
程とを有する半導体装置の製造方法において、前記パタ
ーン作成工程回路において前記回路基板にＸ、Ｙ方向の
方向基準線を形成し、前記樹脂封止工程において前記回
路基板上のこの方向基準線が形成された部分を除いて樹
脂封止を行い、前記切断工程においては前記方向基準線
を基準にして切断を行うことを特徴とする。A pattern forming step of forming a circuit pattern for connecting a plurality of semiconductor elements on a circuit board; a semiconductor element connecting step of connecting a semiconductor element to the circuit pattern formed in the pattern forming step; A semiconductor having a resin sealing step of resin-sealing a semiconductor element connected to a substrate together with the circuit board, and a cutting step of cutting the circuit board including the resin-sealed semiconductor element to form a semiconductor device In the method of manufacturing a device, a direction reference line in the X and Y directions is formed on the circuit board in the pattern forming step circuit, and a portion where the direction reference line is formed on the circuit board in the resin sealing step is removed. Resin cutting, and in the cutting step, cutting is performed with reference to the direction reference line.
【００１１】[0011]
【発明の実施の形態】以下、本発明にかかる半導体装置
を添付図面を参照にして詳細に説明する。図１および図
２は、本発明の第１の実施の形態の半導体装置の製造方
法を示すウェーハの斜視図である。図１および図２にお
いて、１はウェーハ、２は樹脂被膜、３は単位ＩＣチッ
プ、４はＩＣチップ上の電極バンプ、５はストリート、
６は樹脂被膜の無い部分、７は露出したＩＣパターンで
ある。図１の構成では、ウェーハ１の上下左右の４か所
に樹脂被膜の無い円形の部分６を設けている。また図２
の構成では、ウェーハ１の周辺に樹脂被膜の無い部分６
を設けている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. 1 and 2 are perspective views of a wafer showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 1 and 2, 1 is a wafer, 2 is a resin film, 3 is a unit IC chip, 4 is an electrode bump on the IC chip, 5 is a street,
Reference numeral 6 denotes a portion having no resin coating, and reference numeral 7 denotes an exposed IC pattern. In the configuration of FIG. 1, circular portions 6 having no resin coating are provided at four locations on the upper, lower, left, and right sides of the wafer 1. FIG. 2
In the configuration shown in FIG.
Is provided.
【００１２】このような構成を採ると、樹脂被膜の無い
部分６で露出したストリート５を容易に識別することが
でき、露出していない部分を通るストリートも露出した
ストリート５を基準に容易に捜し当てることができる。
樹脂被膜の無い部分６はウェーハ１の周辺のＩＣパター
ンの欠けている部分などに設けることで、ロスをなくす
ことができる。With such a configuration, the exposed street 5 can be easily identified in the portion 6 where no resin film is provided, and the street passing through the unexposed portion can be easily found based on the exposed street 5. be able to.
The loss 6 can be eliminated by providing the portion 6 without the resin coating in a portion around the wafer 1 where the IC pattern is missing.
【００１３】樹脂被膜２をウェーハ１上に形成する方法
としては、水平にしたウェーハ１上に樹脂を滴下しウェ
ーハ１を回転させることで均一な樹脂被膜を形成させる
スピンコータを用いる方法や、ウェーハ１を樹脂内に浸
して樹脂被膜を形成させるディッピングによる方法等が
考えられる。As a method for forming the resin film 2 on the wafer 1, a method using a spin coater for forming a uniform resin film by dropping a resin on the horizontal wafer 1 and rotating the wafer 1 is used. Is immersed in a resin to form a resin film.
【００１４】図３に、本実施の形態の半導体装置の製造
方法を示すフローチャートを、図４（ａ）〜図６（ｂ）
に図３の各ステップに対応する製造プロセスでのウェー
ハの断面図を示す。図３〜図６に沿って製造方法を説明
する。FIG. 3 is a flowchart showing a method of manufacturing a semiconductor device according to the present embodiment, which is shown in FIGS. 4 (a) to 6 (b).
FIG. 3 shows cross-sectional views of a wafer in a manufacturing process corresponding to each step of FIG. The manufacturing method will be described with reference to FIGS.
【００１５】１）まず、通常の方法によって図４（ａ）
のようにウェーハ１を制作する（ステップ１０１）。 ２）このウェーハ１に形成された集積回路の各電極上に
図４（ｂ）のようにはんだバンプ８を形成する（ステッ
プ１０２）。バンプ８の形成技術についてはすでに確立
しているのでここでの詳細な説明は省く。 ３）ウェーハ１上のストリート部分またはウェーハ１の
周辺部分にポリイミド等のシート９を熱圧着等の方法に
よって図４（ｃ）のように接着させる（ステップ１０
３）。1) First, FIG.
The wafer 1 is manufactured as described above (step 101). 2) Solder bumps 8 are formed on each electrode of the integrated circuit formed on the wafer 1 as shown in FIG. 4B (step 102). Since the technology for forming the bumps 8 has already been established, a detailed description thereof will be omitted. 3) A sheet 9 of polyimide or the like is adhered to a street portion on the wafer 1 or a peripheral portion of the wafer 1 by a method such as thermocompression bonding as shown in FIG. 4C (step 10).
3).
【００１６】４）その後、スピンコート法や樹脂液中へ
の浸蹟（しんせき）によって図５（ａ）のようにウェー
ハ１上に樹脂被膜２を形成する（ステップ１０４）。 ５）次に図５（ｂ）のようにポリイミドシート９を剥離
し、剥離した部分を露出させる（ステップ１０５）。 ６）次に図５（ｃ）のように樹脂被膜２を表面を研磨す
ることにより、電極上のバンプを露出させる。（ステッ
プ１０６）。4) Thereafter, a resin film 2 is formed on the wafer 1 as shown in FIG. 5A by spin coating or immersion in a resin solution (step 104). 5) Next, as shown in FIG. 5B, the polyimide sheet 9 is peeled, and the peeled portion is exposed (Step 105). 6) Next, as shown in FIG. 5C, the surface of the resin film 2 is polished to expose the bumps on the electrodes. (Step 106).
【００１７】７）最初のバンプ上に図６（ａ）のように
第２段目のはんだバンプ１０をボール転写法等により形
成する（ステップ１０７）。 ８）このようなプロセスを経て形成されたウェーハは、
基準となるパターンがウェーハ表面から見えるため、通
常のダイサーによってダイシングが可能になる（ステッ
プ１０８）。この結果、図６（ｂ）のように個々のチッ
プに分割される。7) A second-stage solder bump 10 is formed on the first bump by a ball transfer method or the like as shown in FIG. 6A (step 107). 8) The wafer formed through such a process is
Since the reference pattern is visible from the wafer surface, dicing can be performed with a normal dicer (step 108). As a result, the chip is divided into individual chips as shown in FIG.
【００１８】ステップ１０４でスピンコート法や樹脂液
中への浸蹟法によって樹脂被膜２を形成するように説明
したが、金型成形による方法で樹脂被膜２を形成するこ
とも可能である。この場合は、図７に示すようにウェー
ハ１上に樹脂タブレットを置き、上下の金型で加熱圧縮
して成形する。In step 104, the resin coating 2 is formed by a spin coating method or a dipping method in a resin solution. However, the resin coating 2 may be formed by a method using a metal mold. In this case, a resin tablet is placed on the wafer 1 as shown in FIG.
【００１９】以上に述べた本発明の第１の実施の形態に
よると、 １）回路面（アクティブ面）を樹脂で覆ったウェーハ１
のダイシングを高精度に行うことができる。画像処理に
よってウェーハ１上のパターンを認識してダイシングを
実行することも可能になる。 ２）ことに、図２のように、ウェーハ１の周辺に樹脂被
膜の無い部分６を設けた場合は、ダイシングライン（ス
トリート）に沿って正確にカットされているかどうかを
目視によって容易に検査することができる。 ３）ダイシングの基準をウェーハパターンとしているた
め、ウェーハパターン以外のものを基準にする場合より
も基本的に高精度のダイシングが可能になり、ウェーハ
プロセスの微細化に伴う一層のストリート幅の微細化に
も対応することができる。 等のメリットが生れる。According to the first embodiment of the present invention described above, 1) a wafer 1 whose circuit surface (active surface) is covered with resin
Can be performed with high precision. Dicing can be performed by recognizing a pattern on the wafer 1 by image processing. 2) In particular, as shown in FIG. 2, when a portion 6 without a resin coating is provided around the wafer 1, it is easily visually inspected whether or not the cut is accurately made along the dicing line (street). be able to. 3) Since the reference for dicing is based on the wafer pattern, dicing with higher precision can be performed basically than when the reference is based on something other than the wafer pattern, and the street width is further reduced as the wafer process is reduced. Can also be accommodated. And other benefits.
【００２０】図８および図９は、本発明の第２の実施の
形態の半導体装置の製造方法を示す説明図で、図８は切
断前のＢＧＡ型のＩＣ基板の底面図、図９はその側面図
である。図８の底面図に示すように、位置合わせ用のマ
ーク２６とは別に、ダイシングラインを明確にするため
のストリートライン（基準ライン）１１を設ける。この
ストリートライン１１はランドまたははんだバンプ２３
の列と平行になっているが、カッティングをこのストリ
ートライン１１上で行うのではなく、平行の制度を出す
ためのラインとする。FIGS. 8 and 9 are explanatory views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention. FIG. 8 is a bottom view of a BGA type IC substrate before cutting, and FIG. It is a side view. As shown in the bottom view of FIG. 8, a street line (reference line) 11 for clarifying a dicing line is provided separately from the alignment mark 26. This street line 11 is a land or solder bump 23
However, the cutting is not performed on the street line 11, but is performed as a line for providing a parallel system.
【００２１】図９の側面図で、ストリートライン１１は
回路パターン１２の構成時にパターン１２と同様に銅ラ
インとして形成され、そのウェーハからＡｕメッキされ
る。１３はチップや回路を保護するための樹脂であり、
この保護樹脂１３はストリートライン１１部分を避けて
設けられているため、カッティングマシン等で切断する
際、この部分のパターンを容易に認識することができ
る。カッティングは保護樹脂１３で覆われた部分、例え
ば１４で行われる。ストリートライン１１に保護樹脂１
３を付着させないようにする方法は、先の例のようにあ
らかじめシートを付着させておいた後、保護樹脂１３を
塗布したり、樹脂中に基板を浸蹟させたりし、後でシー
トを除去するなどの方法で簡単に実現することができ
る。In the side view of FIG. 9, the street line 11 is formed as a copper line in the same manner as the pattern 12 when the circuit pattern 12 is formed, and is plated with Au from the wafer. 13 is a resin for protecting chips and circuits,
Since this protective resin 13 is provided so as to avoid the street line 11 portion, the pattern of this portion can be easily recognized when cutting with a cutting machine or the like. Cutting is performed at a portion covered with the protective resin 13, for example, at 14. Protective resin 1 on street line 11
As a method for preventing the adhesion of the sheet 3, the sheet is previously attached as in the previous example, and then the protective resin 13 is applied or the substrate is immersed in the resin, and the sheet is later removed. It can be easily realized by such a method.
【００２２】以上に述べた本発明の第２の実施の形態に
よると、 １）位置合わせマーク２６だけでなくθ方向のずれ補正
用のストリートライン１１をＸ方向およびＹ方向に入れ
るようにしたので、基板切断用のカッティング機械はこ
のストリートライン１１を認識して、これを基準にカッ
ティングを行うことができる。したがって、樹脂回路基
板を精度良く切断し、ＢＧＡ型ＩＣパッケージの外形精
度を向上することができる。 ２）ＢＧＡ型ＩＣパッケージの外形精度を向上して、外
形とランド２３位置との相対位値精度が向上し、このパ
ッケージを基板回路状にマウントする際のマウント精度
を高めることができる。According to the above-described second embodiment of the present invention, 1) not only the alignment mark 26 but also the street line 11 for deviation correction in the θ direction is inserted in the X direction and the Y direction. The cutting machine for cutting the substrate recognizes the street line 11 and can perform cutting based on the street line 11. Therefore, the resin circuit board can be cut with high accuracy, and the outer shape accuracy of the BGA type IC package can be improved. 2) The accuracy of the outer shape of the BGA type IC package is improved, the accuracy of the relative position between the outer shape and the position of the land 23 is improved, and the mounting accuracy when this package is mounted on a substrate circuit can be improved.
【００２３】[0023]
【発明の効果】以上説明したように本発明の請求項１の
発明は、回路形成を行った半導体ウェーハに樹脂被膜を
形成する樹脂被膜工程と、この樹脂被膜を形成した半導
体ウェーハを切り出して半導体素子を形成する切断工程
とを有する半導体装置の製造方法において、半導体ウェ
ーハの上下と左右の一部に樹脂被膜を行わない露出部分
を設け、この露出部分に露出しているパターン描画され
た素子間部分であるストリートを基準に切断工程での切
り出しを行うことを特徴とする。これにより、比較的簡
単な方法で、画像処理によって切断部分が容易に認識さ
れ、切断を高精度に実行することができる半導体装置の
製造方法を実現することができる。As described above, according to the first aspect of the present invention, there is provided a resin film forming step of forming a resin film on a semiconductor wafer on which a circuit is formed, and a semiconductor wafer formed by cutting the semiconductor wafer having the resin film formed thereon. In a method of manufacturing a semiconductor device having a cutting step of forming an element, an exposed portion where a resin coating is not formed is provided on upper, lower, left and right portions of a semiconductor wafer, and a pattern-drawn element exposed on the exposed portion is provided. It is characterized in that cutting is performed in the cutting step based on the street which is a part. This makes it possible to realize a method of manufacturing a semiconductor device in which a cut portion can be easily recognized by image processing with a relatively simple method and cutting can be executed with high accuracy.
【００２４】本発明の請求項２の発明は、半導体ウェー
ハの周辺部分を露出部分とすることを特徴とする。これ
により、半導体素子のロスなく、かつ十分な精度で切断
を行うことができる半導体装置の製造方法を実現するこ
とができる。According to a second aspect of the present invention, the peripheral portion of the semiconductor wafer is an exposed portion. Accordingly, it is possible to realize a method of manufacturing a semiconductor device capable of performing cutting with sufficient accuracy without loss of a semiconductor element.
【００２５】本発明の請求項３の発明は、回路基板上に
複数の半導体素子を接続する回路パターンを作成するパ
ターン作成工程と、このパターン作成工程で作成された
回路パターンに半導体素子を接続する半導体素子接続工
程と、この回路基板に接続された半導体素子を回路基板
と共に樹脂封止する樹脂封止工程と、この樹脂封止され
た半導体素子を含む回路基板を切断して半導体装置を形
成する切断工程とを有する半導体装置の製造方法におい
て、パターン作成工程回路において回路基板にＸ、Ｙ方
向の方向基準線を形成し、樹脂封止工程において回路基
板上のこの方向基準線が形成された部分を除いて樹脂封
止を行い、切断工程においては方向基準線を基準にして
切断を行うことを特徴とする。これにより、画像処理に
よって切断部分が容易に認識され、ＢＧＡ型などの半導
体装置の形成において、切断を高精度に実行することが
できる。According to a third aspect of the present invention, there is provided a pattern forming step of forming a circuit pattern for connecting a plurality of semiconductor elements on a circuit board, and connecting the semiconductor elements to the circuit pattern formed in the pattern forming step. A semiconductor element connecting step, a resin sealing step of resin-sealing the semiconductor element connected to the circuit board together with the circuit board, and a circuit board including the resin-sealed semiconductor element is cut to form a semiconductor device In a method of manufacturing a semiconductor device having a cutting step, a direction reference line in the X and Y directions is formed on a circuit board in a pattern forming step circuit, and a portion of the circuit board where the direction reference line is formed in a resin sealing step In the cutting step, cutting is performed with reference to a direction reference line. Thus, the cut portion can be easily recognized by the image processing, and the cut can be performed with high precision in forming a semiconductor device such as a BGA type.
【００２６】本発明の請求項４の発明は、方向補助線は
銅パターンで形成され、金等でメッキ処理さることを特
徴とする。これにより、切断部分の認識が一層容易にな
り、切断を高精度に実行することができる。According to a fourth aspect of the present invention, the direction assisting line is formed of a copper pattern and is plated with gold or the like. Thereby, the recognition of the cut portion is further facilitated, and the cut can be executed with high accuracy.
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を示すウェーハの斜視図。FIG. 1 is a perspective view of a wafer showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態の半導体装置の製造
方法を示すウェーハの斜視図。FIG. 2 is a perspective view of a wafer showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図３】本発明の第１の実施の形態の半導体装置の製造
方法を示すフローチャート。FIG. 3 is a flowchart showing a method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図４】図３の各ステップに対応する製造プロセスでの
ウェーハの断面図。FIG. 4 is a sectional view of a wafer in a manufacturing process corresponding to each step of FIG. 3;
【図５】図３の各ステップに対応する製造プロセスでの
ウェーハの断面図。FIG. 5 is a sectional view of a wafer in a manufacturing process corresponding to each step of FIG. 3;
【図６】図３の各ステップに対応する製造プロセスでの
ウェーハの断面図。FIG. 6 is a sectional view of a wafer in a manufacturing process corresponding to each step of FIG. 3;
【図７】金型成形による樹脂被膜形成方法の説明図。FIG. 7 is an explanatory view of a method for forming a resin film by molding.
【図８】本発明の第２の実施の形態の半導体装置の製造
方法を示す説明図で切断前のＢＧＡ型のＩＣ基板の底面
図。FIG. 8 is an explanatory view showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention, and is a bottom view of the BGA type IC substrate before cutting.
【図９】本発明の第２の実施の形態の半導体装置の製造
方法を示す説明図で切断前のＢＧＡ型のＩＣ基板の側面
図。FIG. 9 is an explanatory view showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention and is a side view of a BGA type IC substrate before cutting.
【図１０】従来のＢＧＡ型のＩＣパッケージの構成を示
す説明図。FIG. 10 is an explanatory diagram showing a configuration of a conventional BGA type IC package.
【図１１】図１０のＩＣパッケージの製造方法を示す説
明図。FIG. 11 is an explanatory view showing a method of manufacturing the IC package of FIG. 10;
１…ウェーハ、２…樹脂被膜、３…単位ＩＣチップ、４
…電極バンプ、５…ストリート、６…樹脂被膜の無い部
分、７…露出したＩＣパターン、８…バンプ、９…ポリ
イミドシート、１０…第２段目のはんだバンプ、１１…
ストリートライン、１２…回路パターン、１３…保護樹
脂、１４…切断位置、２１…樹脂封止部、２２…回路基
板、２３…Ａｕのランドまたははんだバンプ、２４…Ａ
ｕワイヤー、２５…ＩＣチップ、２６…位置合わせマー
ク。DESCRIPTION OF SYMBOLS 1 ... Wafer, 2 ... Resin coating, 3 ... Unit IC chip, 4
... electrode bumps, 5 ... street, 6 ... no resin coating, 7 ... exposed IC patterns, 8 ... bumps, 9 ... polyimide sheet, 10 ... second-stage solder bumps, 11 ...
Street line, 12: circuit pattern, 13: protective resin, 14: cutting position, 21: resin sealing portion, 22: circuit board, 23: Au land or solder bump, 24: A
u wire, 25: IC chip, 26: alignment mark.
Claims (4)
被膜を形成する樹脂被膜工程と、この樹脂被膜を形成し
た半導体ウェーハを切り出して半導体素子を形成する切
断工程とを有する半導体装置の製造方法において、 前記半導体ウェーハの上下と左右の一部に樹脂被膜を行
わない露出部分を設け、この露出部分に露出しているパ
ターン描画された素子間部分であるストリートを基準に
前記切断工程での切り出しを行うことを特徴とする半導
体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: a resin film forming step of forming a resin film on a semiconductor wafer on which a circuit is formed; and a cutting step of cutting out the semiconductor wafer having the resin film formed thereon and forming a semiconductor element. An exposed portion not provided with a resin coating is provided on the upper and lower portions and the left and right portions of the semiconductor wafer, and the cutting in the cutting step is performed on the basis of the street which is the portion between the elements on which the pattern is exposed and exposed on the exposed portion. A method of manufacturing a semiconductor device.
出部分とすることを特徴とする請求項１に記載の半導体
装置の製造方法。2. The method according to claim 1, wherein a peripheral portion of the semiconductor wafer is the exposed portion.
る回路パターンを作成するパターン作成工程と、このパ
ターン作成工程で作成された回路パターンに半導体素子
を接続する半導体素子接続工程と、この回路基板に接続
された半導体素子を前記回路基板と共に樹脂封止する樹
脂封止工程と、この樹脂封止された半導体素子を含む前
記回路基板を切断して半導体装置を形成する切断工程と
を有する半導体装置の製造方法において、 前記パターン作成工程回路において前記回路基板にＸ、
Ｙ方向の方向基準線を形成し、前記樹脂封止工程におい
て前記回路基板上のこの方向基準線が形成された部分を
除いて樹脂封止を行い、前記切断工程においては前記方
向基準線を基準にして切断を行うことを特徴とする半導
体装置の製造方法。3. A pattern forming step of forming a circuit pattern for connecting a plurality of semiconductor elements on a circuit board; a semiconductor element connecting step of connecting a semiconductor element to the circuit pattern formed in the pattern forming step; A semiconductor having a resin sealing step of resin-sealing a semiconductor element connected to a substrate together with the circuit board, and a cutting step of cutting the circuit board including the resin-sealed semiconductor element to form a semiconductor device In the method for manufacturing a device, X is provided on the circuit board in the pattern forming process circuit.
A direction reference line in the Y direction is formed, and resin sealing is performed except for a portion where the direction reference line is formed on the circuit board in the resin sealing step, and the direction reference line is referenced in the cutting step. And cutting the semiconductor device.
れ、金等でメッキ処理さることを特徴とする請求項３に
記載の半導体装置の製造方法。4. The method according to claim 3, wherein the direction assisting line is formed of a copper pattern, and is plated with gold or the like.
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009099840A (en) * | 2007-10-18 | 2009-05-07 | Elpida Memory Inc | Semiconductor substrate, and method of manufacturing semiconductor device |
| JP2010214118A (en) * | 2009-03-18 | 2010-09-30 | General Electric Co <Ge> | Method and apparatus for using single-crystal piezoelectric material within ultrasonic probe |
| JP2013074021A (en) * | 2011-09-27 | 2013-04-22 | Disco Abrasive Syst Ltd | Alignment method |
| JP2013171990A (en) * | 2012-02-21 | 2013-09-02 | Disco Abrasive Syst Ltd | Cutting device |
| JP2016015438A (en) * | 2014-07-03 | 2016-01-28 | 株式会社ディスコ | Alignment method |
| JP2017028160A (en) * | 2015-07-24 | 2017-02-02 | 株式会社ディスコ | Machining method for wafer |
| JP2017028100A (en) * | 2015-07-22 | 2017-02-02 | 株式会社ディスコ | Alignment method |
| JP2018041763A (en) * | 2016-09-05 | 2018-03-15 | 株式会社ディスコ | Manufacturing method of package device chip |
| CN108147363A (en) * | 2017-12-22 | 2018-06-12 | 烟台睿创微纳技术股份有限公司 | A kind of separation method of MEMS wafer chip |
| JP2020123611A (en) * | 2019-01-29 | 2020-08-13 | 株式会社ディスコ | Alignment method of wafer |
-
1998
- 1998-07-22 JP JP10206330A patent/JP2000040676A/en active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009099840A (en) * | 2007-10-18 | 2009-05-07 | Elpida Memory Inc | Semiconductor substrate, and method of manufacturing semiconductor device |
| JP2010214118A (en) * | 2009-03-18 | 2010-09-30 | General Electric Co <Ge> | Method and apparatus for using single-crystal piezoelectric material within ultrasonic probe |
| US8978216B2 (en) | 2009-03-18 | 2015-03-17 | General Electric Company | Method for forming an acoustical stack for an ultrasound probe |
| JP2013074021A (en) * | 2011-09-27 | 2013-04-22 | Disco Abrasive Syst Ltd | Alignment method |
| JP2013171990A (en) * | 2012-02-21 | 2013-09-02 | Disco Abrasive Syst Ltd | Cutting device |
| JP2016015438A (en) * | 2014-07-03 | 2016-01-28 | 株式会社ディスコ | Alignment method |
| JP2017028100A (en) * | 2015-07-22 | 2017-02-02 | 株式会社ディスコ | Alignment method |
| JP2017028160A (en) * | 2015-07-24 | 2017-02-02 | 株式会社ディスコ | Machining method for wafer |
| JP2018041763A (en) * | 2016-09-05 | 2018-03-15 | 株式会社ディスコ | Manufacturing method of package device chip |
| CN108147363A (en) * | 2017-12-22 | 2018-06-12 | 烟台睿创微纳技术股份有限公司 | A kind of separation method of MEMS wafer chip |
| CN108147363B (en) * | 2017-12-22 | 2019-09-20 | 烟台睿创微纳技术股份有限公司 | A kind of separation method of MEMS wafer chip |
| JP2020123611A (en) * | 2019-01-29 | 2020-08-13 | 株式会社ディスコ | Alignment method of wafer |
| JP7208036B2 (en) | 2019-01-29 | 2023-01-18 | 株式会社ディスコ | Wafer alignment method |
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