KR100865780B1 - Fabrication method for flip chip assembly - Google Patents
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Abstract
본 발명은 기판의 3차원 형상에 따라 위치별로 다른 크기를 갖는 솔더 범프를 형성하는 단계; 및 상기 기판에 접속할 범프가 형성된 칩을 상기 기판 위에 플립칩 접속하는 단계를 포함하는 플립칩 어셈블리 제조방법을 제공한다.The present invention comprises the steps of forming a solder bump having a different size for each position according to the three-dimensional shape of the substrate; And flip chip connecting a chip on which the bump to be connected to the substrate is formed on the substrate.
Description
도 1은 종래의 코이닝 공정을 포함한 플립칩 어셈블리 방법을 나타내는 모식도이다.1 is a schematic diagram showing a flip chip assembly method including a conventional coining process.
도 2는 솔더 범프를 형성하기 위해 용융 상태의 솔더를 압전 소자를 이용해 전기적인 신호와 질소 압력 등을 가해 구형의 형태로 하나씩 원하는 위치에 떨어뜨리는 솔더 제팅 방법의 모식도를 나타낸다.FIG. 2 shows a schematic diagram of a solder jetting method in which molten solder is dropped to a desired position one by one by applying an electrical signal and nitrogen pressure using a piezoelectric element to form solder bumps.
도 3은 압전 소자에 가해지는 전기적인 신호 파형과 이에 따라 하나의 용융 솔더 액적이 노즐 밖으로 떨어지는 원리를 나타내는 개념도이다. 3 is a conceptual diagram illustrating an electrical signal waveform applied to a piezoelectric element, and thus a principle of one molten solder droplet falling out of a nozzle.
도 4는 같은 파형 조건에서 액적의 수에 따른 솔더 범프의 크기 변화를 보여주는 전자 현미경 사진이다.Figure 4 is an electron micrograph showing the change in the size of the solder bumps with the number of droplets under the same waveform conditions.
도 5는 전기적인 신호 가운데 강하 시간 (Fall time : V1에서 V2까지 떨어뜨리는 데 소요되는 시간)에 따른 액적의 지름 변화를 나타내는 그래프이다.FIG. 5 is a graph showing a change in diameter of droplets according to falling time (fall time: time taken to drop from V1 to V2) among electrical signals.
도 6은 본 발명의 실시예에 따른, 초기 상태에 휨이 존재하는 유기 기판의 단면과 z축 방향으로의 변형 정도의 나타내는 등고선 지도 (Contour map)의 한 예를 보여준다.FIG. 6 shows an example of a contour map showing a cross section of an organic substrate having warpage in an initial state and a degree of deformation in the z-axis direction according to an embodiment of the present invention.
도 7은 본 발명의 실시예에 따른, 초기 상태에 휨이 존재하는 유기 기판에 대해 측정된 등고선 지도에 따라 서로 다른 크기의 솔더 범프를 형성하여 코이닝 공정 없이 유기 기판의 편평도를 유지할 수 있는 플립칩 어셈블리 제조 방법을 나타내는 모식도이다.7 is a flip that can maintain the flatness of the organic substrate without forming a coin bump by forming solder bumps of different sizes according to the contour map measured for the organic substrate having the warpage in the initial state, according to an embodiment of the present invention It is a schematic diagram which shows the manufacturing method of a chip assembly.
본 발명은 플립칩 어셈블리 제조방법에 관한 것으로, 보다 상세하게는 150um 이하의 미세 피치를 갖을 수 있으며, 코이닝 공정이 필요없고 플립칩 접속 수율이 높은 플립칩 어셈블리의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a flip chip assembly, and more particularly, to a method of manufacturing a flip chip assembly, which can have a fine pitch of 150 μm or less, does not require a coining process, and has a high yield of flip chip connection.
전자 패키징 기술은 최종 전자 제품의 성능, 크기, 가격 및 신뢰성을 결정하는 매우 중요한 기술로서, 최근의 고전기적 성능 및 소형화 추세에 따라 그 중요성이 높게 인식되고 있다. Electronic packaging technology is a very important technology that determines the performance, size, price and reliability of the final electronic product, and its importance is highly recognized in accordance with the recent trend of high performance and miniaturization.
이러한 전자 패키징 기술 가운데 칩을 기판에 실장하는 방법은 와이어 본딩 (Wire bonding) 기술, TAB (Tape Automated Bonding) 등에서 점차 플립칩 (Flip chip) 형태로 바뀌고 있다. 이는 플립칩 구조가 칩을 뒤집어 기판에 접속함으로써 칩의 전면적에 I/O를 배열할 수 있어 마이크로프로세서, CPU 칩셋 등과 같이 많은 수의 I/O를 필요로 하는 전자 제품에 적용하기 용이하며, 전기적인 접속 길이가 짧아 전기적, 기계적 특성이 우수한 장점을 가지고 있기 때문이다. 솔더 범프는 이러한 플립칩 형태의 칩과 기판 접속에 대표적으로 이용되는 접속재료이며, 실리콘 칩 에 볼 어태치, 전해 도금, 스크린 프린팅 등의 방법으로 솔더 범프를 형성한 다음, 이를 뒤집어 Ni/Au, Cu OSP 등의 금속 패드가 형성된 기판 위에 실장하게 된다.Among the electronic packaging technologies, a method of mounting a chip on a substrate is gradually changing to a flip chip form from a wire bonding technology and a tape automated bonding (TAB). This flip-chip structure allows the I / O to be arranged on the entire surface of the chip by inverting the chip and connecting it to the board, making it easy to apply to electronic products requiring a large number of I / O such as microprocessors and CPU chipsets. This is because the connection length is short and the electrical and mechanical properties are excellent. Solder bumps are the interconnect materials typically used to connect these flip chip-type chips and substrates. Solder bumps are formed on silicon chips by ball attach, electroplating, screen printing, etc., and then inverted to form Ni / Au, It mounts on the board | substrate with which metal pads, such as Cu OSP, were formed.
플립칩 접속을 위한 기판 재료로서는 종래에는 세라믹 재료의 기판을 많이 사용하였으나, 세라믹의 높은 제조 비용과 약한 취성, 가공의 어려움 등으로 인해 BT 레진, PI, FR-4 등의 유기 기판을 많이 사용하고 있다. 유기 기판은 낮은 제조 단가, 단순한 공정, 가벼운 무게, 낮은 유전 상수 등의 장점으로 인해 최근 전자 제품에 널리 이용되고 있다. 그러나 이러한 유기 기판과 실리콘 칩을 서로 접속함에 있어 문제시되는 것은 연성의 유기 기판의 휘어짐(warpage)로 인한 수율의 저하이다. 실리콘 칩의 경우 열팽창 계수가 낮고 상온에서도 편평한 반면, 유기 기판의 경우 열팽창 계수가 상대적으로 높고 상온에서의 초기 상태에서도 오목하거나 볼록한 모양으로 수직 방향으로 수-수십 um가량의 높이 차이를 갖게 된다. 즉, 플립칩 접속을 위해 솔더 범프가 형성된 실리콘 칩과 유기 기판을 정렬한 후 솔더 범프를 리플로우하게 되면, 유기 기판의 휘어짐에 의한 높이차에 따라, 충분한 젖음 (wetting)이 일어나지 않는 부분이 존재하게 된다. 이를 해결하기 위해 실리콘 칩 뿐만이 아니라, 유기 기판에도 솔더 범프를 형성한 후, 연성 변형이 용이한 솔더 범프를 압력을 주어 누르게 되면 휘어진 유기 기판의 편평도를 개선함으로써, 플립칩 접속의 실리콘 칩과 유기 기판의 정렬 시에 모든 솔더 범프가 접속될 수 있도록 하여 플립칩 접속 시 수율을 개선할 수 있게 된다. 이 때, 유기 기판에 형성된 솔더 범프에 압력을 주어 눌러 유기 기판의 편평도를 개선하는 공정을 코이닝(Coining)이라고 하며, 도 1은 코이닝 공정의 개략도를 나타낸다. 즉, 칩과 유기 기판의 양쪽에 솔더 범프를 형성하는 한편, 유기 기판의 코이닝 공정을 통해 플립칩 접속 시 접속 수율을 향상시킴으로써 안정적으로 플립칩을 구현할 수 있다.Conventionally, many substrates of ceramic materials have been used as the substrate material for flip chip connection. However, organic substrates such as BT resin, PI, FR-4, etc. are frequently used due to the high manufacturing cost, weak brittleness, and difficulty of processing. have. Organic substrates have been widely used in electronic products recently because of their low manufacturing cost, simple process, light weight, and low dielectric constant. However, a problem in connecting the organic substrate and the silicon chip to each other is a decrease in yield due to warpage of the flexible organic substrate. In the case of silicon chips, the coefficient of thermal expansion is low and flat at room temperature, while the coefficient of thermal expansion of organic substrates is relatively high, and even in the initial state at room temperature, the silicon substrate has a concave or convex shape with a height difference of several tens to several um in the vertical direction. That is, when the solder bump is reflowed after aligning the silicon chip having the solder bump formed thereon for flip chip connection and the organic substrate, there is a portion where sufficient wetting does not occur according to the height difference due to the bending of the organic substrate. Done. In order to solve this problem, the solder bumps are formed not only on the silicon chip but also on the organic substrate, and then, when pressure is applied to the solder bumps, which are easily deformed, the flatness of the bent organic substrate is improved. All solder bumps can be connected at the time of alignment, improving the yield during flip chip connection. At this time, a process of improving the flatness of the organic substrate by applying pressure to the solder bumps formed on the organic substrate is called coining, and FIG. 1 shows a schematic diagram of the coining process. That is, solder bumps may be formed on both the chip and the organic substrate, and the flip chip may be stably implemented by improving the connection yield when the flip chip is connected through the coining process of the organic substrate.
솔더 플립칩을 제조하는 데 있어, 최근의 기술적인 과제는 I/O의 크기 및 피치의 감소에 따른 솔더 범프 제조의 어려움과 접속 시 리플로우 단계에서의 인접한 솔더 범프 간의 쇼트 (short) 문제를 들 수 있다. In the manufacture of solder flip chips, recent technical challenges include the difficulty of manufacturing solder bumps due to the reduction in size and pitch of I / Os and the short problems between adjacent solder bumps in the reflow phase during connection. Can be.
종래의 플립칩 솔더 범프 제조 방법은 크게 두 가지를 들 수 있는데, 스크린 프린팅 방법, 전해 도금법이 바로 그것이다. 스크린 프린팅 방법의 경우, 솔더 입자와 플럭스를 포함한 솔더 페이스트를 홀 (hole)이 형성된 스크린 사이로 통과시켜 원하는 위치에 국부적으로 솔더가 도포되도록 한 후, 리플로우하여 솔더 범프를 형성하는 방법으로 저가의 공정인 동시에 실리콘 웨이퍼 및 유기 기판 모두에 적용할 수 있어 최근 많이 이용되고 있다. 그러나 균일한 솔더 입자를 가능한 작게, 균일한 크기로 형성하는 데 한계가 있고, 그 빠짐성을 정교하게 제어하는 것이 쉽지 않기 때문에, 통상적으로 150~200um 이하의 피치를 갖는 구조에 대해서는 적용하기 쉽지 않은 단점을 갖고 있다. 반면, 전해 도금법의 경우 노광 공정을 필요로 하기 때문에 상대적으로 높은 공정 비용을 필요로 하지만, 스크린 프린팅 방법에 비해 미세 피치가 가능한 장점을 가진다. 그러나 이 방법 또한 솔더의 경우 종횡비가 높을 경우 적용이 어렵고, 유기 기판의 경우 휨이 존재하기 때문에 노광 공정 시 패드 형성의 정확한 포지셔닝이 어렵고 균일한 솔더 범프를 형성하기 어려운 단점을 가지고 있다. 통상적으로 전해 도금의 경우 실리콘 웨이퍼를 기준으로 약 90um 피치가 한계로 알려져 있다.There are two conventional methods for manufacturing flip chip solder bumps, namely, a screen printing method and an electroplating method. In the screen printing method, a low cost process is performed by passing a solder paste containing solder particles and flux between screens having holes to locally apply solder at desired positions, and then reflowing to form solder bumps. At the same time, it can be applied to both a silicon wafer and an organic substrate, and has been widely used in recent years. However, there is a limit in forming uniform solder particles as small as possible and uniform size, and it is not easy to precisely control the omission property, so it is not easy to apply to a structure having a pitch of 150 to 200 μm or less. It has a disadvantage. On the other hand, the electroplating method requires a relatively high process cost because it requires an exposure process, but has a merit that fine pitch is possible compared to the screen printing method. However, this method also has a disadvantage in that it is difficult to apply the solder in the case of a high aspect ratio, and in the case of the organic substrate, since the warpage exists, it is difficult to accurately position the pad formation during the exposure process and to form a uniform solder bump. In the case of electrolytic plating, a pitch of about 90 μm is known as a limit based on a silicon wafer.
한편, 솔더 제팅 방법은 잉크젯 프린터의 드랍온디멘드(Drop-on-demand) 방식을 이용한 새로운 솔더 범프 형성 기술로서, 솔더 리저버 (Solder reservoir) 안에 들어있는 용융 솔더에 질소 압력을 가하여 아래로 떨어지게 되면 압전 소자가 들어있는 노즐을 통과하게 되는데, 이 때 전기적인 신호를 가했다가 제거하게 되면 압전 소자가 팽창과 수축을 반복하면서 그 변형된 부피만큼의 용융 솔더가 하나의 방울 형태로 떨어지게 된다. 솔더 제팅 방법은 후막의 노광 공정을 필요로 하지 않아 공정 비용이 낮고, 빠른 범핑 속도, 미세한 피치 및 낮은 범프 크기에 대응할 수 있는 장점을 가지고 있다. 기판에 떨어지는 솔더 액적의 위치 오차를 최대한 줄임으로써 범프 크기의 1.5~2 배 정도의 피치까지 대응이 가능하며, 구현 가능한 범프 크기도 25~150um까지 가능하여 미세 피치 플립칩에 가장 적합한 솔더 범핑 기술이다. Solder jetting, on the other hand, is a new solder bump formation technology using the inkjet printer's drop-on-demand method, which applies a piezoelectric pressure when the molten solder in the solder reservoir drops to nitrogen pressure. Passing through the nozzle containing the device, when the electrical signal is applied and removed, the piezoelectric element is repeated expansion and contraction, the molten solder of the deformed volume falls into a single droplet form. The solder jetting method does not require a thick film exposure process, and thus has a low process cost, and has an advantage of coping with high bumping speed, fine pitch, and low bump size. By minimizing the positional error of solder droplets falling on the substrate, it is possible to handle up to 1.5 ~ 2 times the pitch of the bump size and the bump size that can be realized is 25 ~ 150um, which is the best solder bumping technology for the fine pitch flip chip. .
도 2는 솔더 제팅 방법을 통한 솔더 범핑 기술의 모식도를 나타내며, 도 3은 압전 소자에 가해지는 전기적인 신호 파형과 이에 따라 하나의 용융 솔더 액적이 노즐 밖으로 떨어지는 원리를 나타내는 개념도이다. 초기 전압(V0)으로부터 전압을 가했다가(V1) 다시 증가한 전압 (V1-V0) 만큼 초기 전압으로부터 같은 크기만큼 전압을 하강시키면 (V2 : V0-V2 = V1-V0) 압전 소자가 팽창했다가 원상태로 수축, 회복하게 되며, 이 때 팽창한 압전 소자 내로 아주 작은 부피만큼의 용융 솔더가 유입되었다가 회복 시에 그만큼의 양이 떨어지게 된다. 이러한 원리로 솔더 액적을 기판의 원하는 위치에 형성할 수 있으며, 이 때 노즐의 구경 크기, 하나의 위치에 떨어지는 액적의 수, 압전 소자에 가해지는 파형 등을 조절함으로써 솔더 액적의 크기를 다양하게 조절할 수 있다. 이 가운데 노즐의 구경 크기를 조절할 경우, 여러 개의 구경 크기를 가진 노즐을 동시에 써야 하므로, 단일 노즐에 비해 솔더 리저버와 헤드 부분이 노즐의 수만큼 갖춰져야 하는 단점을 가지고 있어 장비의 생산 원가가 올라가며 구동 상의 복잡함이 존재한다. 그러나 한 위치에 떨어지는 액적의 수를 조절하거나 압전 소자에 가해지는 파형을 조절할 경우, PC 상의 제어 프로그램에서 손쉽게 변수를 조절하여 해결할 수 있게 된다. 도 4는 같은 파형 조건에서 액적의 수에 따른 솔더 범프의 크기 변화를 보여주고 있으며, 도 5는 전기적인 신호 가운데 강하 시간 (Fall time : V1에서 V2까지 떨어뜨리는 데 소요되는 시간)에 따른 액적의 지름 변화를 나타내는 그래프이다. 강하 시간이 클수록 형성되는 솔더 액적의 크기는 커지게 되며, 본 발명의 실시예에 따른 테스트의 예로, 60um의 구경 크기를 갖는 제팅 노즐을 사용했을 경우, 대략 50um~100um까지 솔더 액적의 크기가 변화한다는 결과를 얻을 수 있었다. FIG. 2 is a schematic diagram of a solder bumping technique through a solder jetting method, and FIG. 3 is a conceptual diagram illustrating an electrical signal waveform applied to a piezoelectric element and thus a molten solder droplet falling out of a nozzle. Applying a voltage from the initial voltage (V0) and then decreasing the voltage by the same amount from the initial voltage by the increased voltage (V1-V0) again (V2: V0-V2 = V1-V0) The piezoelectric element expands and returns to its original state. In this case, a very small volume of molten solder is introduced into the expanded piezoelectric element, and the amount is reduced during recovery. With this principle, solder droplets can be formed at the desired location on the substrate, and the size of the solder droplets can be varied by controlling the nozzle size, the number of droplets falling in one position, and the waveform applied to the piezoelectric element. Can be. When adjusting the size of the nozzle, nozzles with multiple aperture sizes must be used at the same time. Therefore, the solder reservoir and the head portion have to be equipped with the number of nozzles as compared to a single nozzle. There is complexity. However, if you adjust the number of droplets falling in one position or the waveform applied to the piezoelectric element, you can easily solve the variable by adjusting the control program on the PC. FIG. 4 shows the change in solder bump size according to the number of droplets under the same waveform condition. FIG. 5 shows the drop of the droplet according to the fall time (the time required to drop from V1 to V2) among electrical signals. A graph showing a change in diameter. The larger the drop time, the larger the size of the formed solder droplets. As an example of the test according to the embodiment of the present invention, when the jetting nozzle having a diameter of 60 μm is used, the size of the solder droplet changes to about 50 μm to 100 μm. I was able to get the result.
한편, 플립칩 접속 시 리플로우 단계에서의 인접한 솔더 범프 간의 쇼트 (short) 문제를 해결하기 위해서 솔더 범프를 접속 재료로 사용하는 구조에서 실리콘 칩의 I/O에 구리, 니켈, 금 등의 비솔더 재료를 칼럼 행태로 전해 도금 방법으로 형성하여 비솔더 범프 위에 바로 솔더를 적층한다든가, 기판의 금속 패드에 솔더를 형성하여 플립칩 접속하는 방법이 제안되고 있다. 그러나 이 경우 또한, 유기 기판의 휨에 따른 접속 시 수율을 향상시키기 위해서는 유기 기판 위에 솔더를 형성하는 것이 좋기 때문에 상기와 같은 미세 피치에서의 유기 기판 위에 솔더 범프를 형성하는 방법이 이 기술에서의 핵심 요소 중의 하나이다.On the other hand, in order to solve the short problem between adjacent solder bumps during reflow during flip chip connection, non-solder such as copper, nickel, gold, etc. is used for I / O of silicon chip in the structure using solder bump as a connection material. Background Art A method of forming a material in a column state by electroplating and stacking solder directly on a non-solder bump, or forming a solder on a metal pad of a substrate and flip-chip connection has been proposed. However, also in this case, it is preferable to form solder on the organic substrate in order to improve the yield at the time of connection due to the bending of the organic substrate, so the method of forming solder bumps on the organic substrate at the fine pitch as described above is the key in this technique. One of the elements.
본 발명은 상기한 바와 같은 종래기술이 가지는 문제를 해결하기 위해 안출된 것으로, 그 목적은 기판의 휨 특성을 고려하여 서로 다른 크기의 솔더 범프를 기판 위에 형성하는 것에 의해 미세 피치 솔더 플립칩을 구현하는 동시에, 코이닝 공정 없이 기판의 편평도 (Planarity)를 유지할 수 있는 플립칩 어셈블리 제조방법을 제공함에 있다.The present invention has been made to solve the problems of the prior art as described above, the object is to implement a fine pitch solder flip chip by forming solder bumps of different sizes on the substrate in consideration of the bending characteristics of the substrate. At the same time, to provide a method of manufacturing a flip chip assembly that can maintain the flatness (planarity) of the substrate without a coining process.
상기한 목적을 달성하기 위하여 본 발명은 기판의 3차원 형상에 따라 위치별로 다른 크기를 갖는 솔더 범프를 형성하는 단계; 및 상기 기판에 접속할 범프가 형성된 칩을 상기 기판 위에 플립칩 접속하는 단계를 포함하는 플립칩 어셈블리 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a solder bump having a different size for each position according to the three-dimensional shape of the substrate; And flip chip connecting a chip on which the bump to be connected to the substrate is formed on the substrate.
바람직하게는 상기 본 발명은 다른 크기를 갖는 솔더 범프가 솔더제팅방법에 의해 형성되는 플립칩 어셈블리 제조방법을 제공한다.Preferably, the present invention provides a flip chip assembly manufacturing method in which solder bumps having different sizes are formed by a solder jetting method.
바람직하게는 상기 본 발명은 기판이 유기 기판인 플립칩 접속방법을 제공한다.Preferably, the present invention provides a flip chip connection method in which the substrate is an organic substrate.
바람직하게는 상기 본 발명은 기판에 접속할 칩의 비솔더 범프로가 전해 도금에 의해 형성되는 플립칩 어셈블리 제조방법을 제공한다.Preferably, the present invention provides a method of manufacturing a flip chip assembly in which a non-solder bump of a chip to be connected to a substrate is formed by electroplating.
바람직하게는 상기 본 발명은 상기 칩에 형성되는 범프가 니켈, 금, 및 구리 에서 선택되어지는 1종을 포함하는 플립칩 어셈블리 제조방법을 제공한다.Preferably, the present invention provides a method of manufacturing a flip chip assembly, wherein the bump formed on the chip includes one selected from nickel, gold, and copper.
바람직하게는 상기 본 발명은 칩에 형성되는 솔더 범프로 공정 납/주석 솔더 범프, 주석 범프, 주석에 은, 구리, 니켈, 인듐 및 비스무스에서 선택되는 적어도 1종이 첨가된 합금 솔더 범프의 군에서 선택되어지는 어느 하나를 포함하는 플립칩 어셈블리 제조방법을 제공한다.Preferably, the present invention is selected from the group of alloy solder bumps added with at least one selected from eutectic lead / tin solder bumps, tin bumps, tin, silver, copper, nickel, indium and bismuth as solder bumps formed on a chip. It provides a method for manufacturing a flip chip assembly comprising any one.
바람직하게는 상기 본 발명은 칩에 형성되는 비솔더 범프가 150um 이하의 미세 피치와 10~120um의 높이를 가지는 플립칩 어셈블리 제조방법을 제공한다.Preferably, the present invention provides a method of manufacturing a flip chip assembly in which a non-solder bump formed on a chip has a fine pitch of 150 μm or less and a height of 10 μm to 120 μm.
바람직하게는 상기 본 발명은 칩에 형성되는 솔더 범프가 250um 이하의 피치를 가지며, 동시에 접속 후 범프의 높이가 200um를 넘지 않는 플립칩 어셈블리 제조방법을 제공한다.Preferably, the present invention provides a flip chip assembly manufacturing method in which the solder bumps formed on the chip have a pitch of 250 μm or less, and at the same time, the bumps do not exceed 200 μm in height after connection.
바람직하게는 상기 본 발명은 솔더제팅 과정이 압전 소자가 포함된 노즐에 전기적인 파형을 인가하여 용융 상태의 솔더를 개별적으로 기판 위에 분사하는 과정에 의해 수행되는 플립칩 어셈블리 제조방법을 제공한다.Preferably, the present invention provides a method of manufacturing a flip chip assembly in which the solder jetting process is performed by applying an electrical waveform to a nozzle including a piezoelectric element, and separately injecting the molten solder onto the substrate.
바람직하게는 상기 본 발명은 노즐에 가해지는 전기적인 파형 신호 또는 한 위치에 떨어지는 솔더 액적의 수를 조절하는 것에 의해 솔더범프의 크기를 제어하는 플립칩 어셈블리 제조방법을 제공한다.Preferably the present invention provides a flip chip assembly manufacturing method for controlling the size of the solder bumps by adjusting the electrical waveform signal applied to the nozzle or the number of solder droplets falling in one position.
바람직하게는 상기 본 발명은 기판 위에 형성하는 솔더 범프의 크기가 10~150um이고, 동시에 칩에 10~100um 높이의 비솔더 범프 또는 10~150um 높이의 솔더 범프를 형성하는 플립칩 어셈블리 제조방법을 제공한다.Preferably the present invention provides a flip chip assembly manufacturing method for forming a solder bump formed on a substrate of 10 ~ 150um, at the same time forming a non-solder bump of 10 ~ 100um height or a solder bump of 10 ~ 150um height on the chip. do.
상기 본 발명의 플립칩 어셈블리 제조방법은 그 예로서 연성 재질의 유기 기 판을 들고 있으나, 통상적으로 FR4, BT, 폴리이미드 등의 연성 재질의 기판에도 적용되어질 수 있음은 물론이거니와, 휨 현상을 가지는 여타 다른 어떠한 재질의 기판에도 적용되어질 수 있음은 당업자에게 자명하다. 또한, 기판에 접속되어지는 칩의 경우에도 실리콘 칩 뿐만이 아니라, 유리, GaAs 등의 반도체 칩의 경우에도 적용되어질 수 있음은 물론이다.The manufacturing method of the flip chip assembly of the present invention has an organic substrate made of a flexible material as an example, but it can be generally applied to a substrate made of a flexible material such as FR4, BT, polyimide, and the like. It will be apparent to those skilled in the art that the present invention can be applied to any other substrate. In addition, the chip connected to the substrate may be applied not only to the silicon chip but also to the semiconductor chip such as glass and GaAs.
이하, 본 발명의 내용을 유기 기판과 실리콘 칩의 경우를 예시하여 보다 상세하게 설명하면 다음과 같다.Hereinafter, the content of the present invention will be described in more detail by exemplifying the case of an organic substrate and a silicon chip.
본 발명에 따른 솔더 제팅 방법을 이용한 미세 피치 솔더 플립칩 어셈블리 제조방법은 크게 2 단계의 공정으로 나눌 수 있다. 즉, 1) 유기 기판의 3차원 형상을 측정하여 각 패드 위치별 높이와 그에 따른 적절한 솔더 범프 크기를 결정하여 위치별로 다른 크기를 갖는 솔더 범프를 제팅, 형성하여 기판의 편평도를 유지하는 단계, 2) 비솔더 범프 혹은 솔더 범프가 형성된 실리콘 칩을 솔더 제팅 방법에 의해 솔더 범프를 형성한 유기 기판 위에 플립칩 접속하는 단계이다.The fine pitch solder flip chip assembly manufacturing method using the solder jetting method according to the present invention can be largely divided into two steps. That is, 1) measuring the three-dimensional shape of the organic substrate to determine the height of each pad position and the appropriate solder bump size according to jetting, forming a solder bump having a different size for each position to maintain the flatness of the substrate, 2 ) A step of flip chip connecting non-solder bumps or solder bumps on a silicon substrate on which solder bumps are formed by solder jetting.
본 발명에 따른 미세피치 플립칩 어셈블리의 제조를 위한 각 단계를 좀더 상세히 설명하면 다음과 같다. Hereinafter, each step for manufacturing the micropitch flip chip assembly according to the present invention will be described in more detail.
1. 기판의 편평도 유지과정1. Process of maintaining flatness of substrate
도 6은 약 1800개의 금속 패드를 갖는 크기 37.5mm x 37.5mm, 두께 1.0mm의 유기 기판의 3차원 형상을 측정한 등고선 지도 (Contour map)의 한 예를 보여준다. 도 6의 그림을 보면, A, B 지점의 높이가 다른 부분에 비해 상대적으로 높으며, C, D지점의 높이가 상대적으로 낮다. 이 경우, 최대 높이 차이는 약 50~60um을 보여주고 있으며, 초기 상태의 기판이 이만큼 휘어져 있기 때문에 도 1과 같이 유기 기판 위에 솔더를 형성한 후 코이닝 공정을 통해 기판의 편평도 (Co-planarity)를 일정하게 유지할 수 있다. 그러나 150um 이하의 피치에서는 종래의 스크린 프린팅 등의 일반적인 방법으로 솔더를 유기 기판 위에 형성할 수 없으며, 또한 솔더 범프를 형성하더라도 코이닝 공정을 따로 진행해야 하므로 공정 단계가 늘어나는 단점을 지니고 있다.FIG. 6 shows an example of a contour map measuring a three-dimensional shape of an organic substrate having a size of 37.5 mm x 37.5 mm and a thickness of 1.0 mm having about 1800 metal pads. 6, the heights of points A and B are relatively higher than those of other parts, and the heights of points C and D are relatively low. In this case, the maximum height difference is about 50 ~ 60um, and since the substrate in the initial state is bent as much as this, after forming solder on the organic substrate as shown in FIG. 1, the flatness of the substrate through the coining process (Co-planarity) Can be kept constant. However, at a pitch of 150 μm or less, solder cannot be formed on an organic substrate by a general method such as conventional screen printing. Furthermore, even when solder bumps are formed, a coining process must be performed separately, thus increasing the processing steps.
따라서 본 발명에서는 코이닝 공정을 따로 하지 않고, 150um 이하의 피치를 갖는 플립칩 접속을 위해 유기 기판 위에 솔더 제팅 법으로 범프를 형성하여 미세피치 솔더 범핑과 유기 기판의 편평도를 동시에 유지할 수 있는 기술적인 방법을 제시할 수 있다. 즉, 먼저 도 6과 같이 유기 기판의 3차원 형상을 측정하여 각 위치별로 적절한 솔더 범프의 크기를 결정한다. 또한 솔더 제팅 장비의 제어 프로그램에 미리 입력된 범프 크기에 따른 제팅 변수 조합을 각 패드 별로 지정할 수 있다. 예를 들어 도 6의 A, B지점과 C, D 지점의 높이 차이가 60um이라고 가정하고 A, B지점에 높이가 40um인 솔더 범프를 형성한다고 했을 때, C, D 지점은 높이가 약 100um인 솔더 범프를 형성하도록, 그에 맞는 제팅 변수를 주어 솔더 범프를 형성할 수 있다. A, B지점과 C, D 지점의 중간 정도에 해당하는 지점은 그에 맞는 솔더 범프 크기를 결정하여 적절한 제팅 변수를 대응시킬 수 있다. 유기 기판의 경우 연속적으로 휘어진 함수를 가지게 되는 데 반해, 제팅 조건에 따른 솔더 범프의 크기는 불연속적인 함수를 갖게 되므로 정밀한 솔더 범프 크기의 조절은 유기 기판에 허용되는 편평도의 오차 (Co-planarity tolerance)를 고려하여 결정할 수 있으며, 솔더 액적의 개수와 전기적인 파형 신호를 서로 조합하여, 3~5um 간격으로 제팅 변수에 따른 솔더 범프의 크기를 세분화하는 것이 기판의 편평도를 유지하는 데 효과적이다. 솔더 제팅을 이용해 위치별로 다른 크기를 갖는 솔더 액적을 유기 기판 위에 떨어뜨린 후, 리플로우를 통해 최종적으로 솔더 범프를 형성할 수 있다. Accordingly, in the present invention, a bump is formed on an organic substrate for soldering flip-chips having a pitch of 150 μm or less by a coining process, and thus, a fine pitch solder bump and a flatness of the organic substrate can be simultaneously maintained. You can give a way. That is, first, as shown in FIG. 6, the three-dimensional shape of the organic substrate is measured to determine the appropriate solder bump size for each position. In addition, a combination of jetting parameters according to the bump size pre-input in the control program of the solder jetting equipment can be specified for each pad. For example, assuming that the height difference between the points A, B, and C, D of FIG. 6 is 60 μm, and a solder bump having a height of 40 μm is formed at the points A, B, C and D have a height of about 100 μm. Solder bumps can be formed by providing the corresponding jetting parameters to form the solder bumps. The point halfway between points A, B and C, D determines the appropriate solder bump size to match the appropriate jetting parameters. In the case of the organic substrate, the solder bumps have a function of discontinuity, whereas the size of the solder bumps due to the jetting condition has a discontinuous function, so precise control of the solder bump size is an allowable co-planarity tolerance of the organic substrate. In order to determine the size of the solder bumps by combining the number of solder droplets and the electrical waveform signal with each other, and the 3 to 5um intervals, it is effective to maintain the flatness of the substrate. Solder jetting can be used to drop solder droplets of different sizes on organic substrates, and then reflow to form solder bumps.
2. 플립칩 접속과정2. Flip chip connection process
도 7은 솔더 제팅 방법을 통해 솔더 범프를 형성한 유기 기판 위에 비솔더 범프 혹은 솔더 범프가 형성된 실리콘 칩을 플립칩 접속하는 것을 나타내는 모식도이다. 이 경우, 실리콘 칩의 플립칩 접속을 위한 접속 재료로서는 비솔더 범프 혹은 솔더 범프가 사용될 수 있다. 일반적으로 납/주석 혹은 주석에 구리, 은, 니켈, 비스무스, 인듐 등이 첨가된 솔더를 사용해 왔지만, 솔더의 경우 리플로우를 통해 구형의 형태가 되어 120~150um 이하의 미세 피치에서는 인접한 범프간에 서로 연결이 되어 쇼트가 발생하는 단점을 가지게 된다. 이를 해결하기 위해 솔더 범프 대신에 비솔더 범프, 즉 상대적으로 융점이 높은 구리, 니켈, 금 등의 범프를 전해 도금 방법으로 칼럼 형태로 형성하여 해결할 수 있다. 두 경우 모두 미세 피치에 적용하기 위해서는 인접한 범프 간의 쇼트가 발생하지 않도록 실리콘 칩 혹은 유기 기판의 솔더 범프의 높이를 결정하여야 한다.FIG. 7 is a schematic diagram illustrating flip chip connection of a non-solder bump or a silicon chip in which solder bumps are formed on an organic substrate on which solder bumps are formed through a solder jetting method. In this case, non-solder bumps or solder bumps may be used as a connection material for flip chip connection of the silicon chip. In general, solders containing copper, silver, nickel, bismuth, and indium have been used in lead / tin or tin, but solders have a spherical shape through reflow, and at a fine pitch of 120 to 150 μm or less, There is a shortcoming that the connection is made short. In order to solve this problem, instead of solder bumps, nonsolder bumps, that is, bumps of relatively high melting points such as copper, nickel, and gold, may be solved by forming a column by electroplating. In both cases, in order to apply the fine pitch, the height of the solder bumps of the silicon chip or the organic substrate should be determined so that a short between adjacent bumps does not occur.
플립칩 접속을 위해 실리콘 칩과 유기 기판을 서로 정렬한 후에, 리플로우시켜 실리콘 칩의 비솔더 범프 혹은 솔더 범프와 유기 기판의 솔더 범프가 물리적, 화학적으로 연결되도록 하여 접속을 유지하며, 최종적으로 칩과 기판 사이에 언더필을 도포, 경화시켜 플립칩 어셈블리를 구현할 수 있다.After the silicon chip and the organic substrate are aligned with each other for flip chip connection, reflow is performed to maintain the connection by physically and chemically connecting non-solder bumps or solder bumps of the silicon chip with the solder bumps of the organic substrate. An underfill may be applied and cured between the substrate and the substrate to implement the flip chip assembly.
상기의 방식으로 제조되는 플립칩은 150um 이하의 미세 피치를 갖을 수 있으며, 코이닝 공정이 필요없고 플립칩 접속 수율이 높은 장점을 가진다. 또한 종래에 솔더 플립칩이 적용되는 많은 수의 I/O를 갖는 마이크로프로세서, CPU 칩, CPU 칩셋, ASIC, 메모리칩 등에 그대로 적용할 수 있으며, 최근 이들 전자 제품의 미세 피치화 추세에 대응할 수 있어 우수한 전기적인 특성을 발휘할 수 있다. 한편, 코이닝 공정이 필요없게 되므로 공정 단계를 감소시켜 최종 제품의 생산 단가를 낮출 수 있다.The flip chip manufactured in the above manner may have a fine pitch of 150 μm or less, and does not require a coining process and has a high yield of flip chip connection. Also, it can be applied to microprocessors, CPU chips, CPU chipsets, ASICs, memory chips, etc., which have a large number of I / Os to which solder flip chips are conventionally applied, and can cope with the recent trend of fine pitch of these electronic products. Excellent electrical properties can be exhibited. On the other hand, the need for a coining process can be eliminated, thereby reducing the production step of the final product by reducing the process step.
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