KR100865257B1 - Method of manufacturing Thin Film Transistor for Liquid Crystal Display Device - Google Patents

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Abstract

본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로, 투명 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 순수 비정질 실리콘(a-Si)과 쇼트키 접촉을 이루는 특성을 갖는 크롬 또는 몰리브덴의 금속막을 증착하고 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 게이트 절연막이 형성된 기판의 전면에 금속막을 형성한 후 패터닝하여 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극의 서로 마주하는 양끝단과 접촉하며 상기 소스 및 드레인 전극의 이격영역을 덮도록 상기 순수 비정질 실리콘(a-Si)으로 이루어진 액티브층을 형성하는 단계와; 상기 액티브층과 이의 외부로 노출된 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호막을 형성하는 단계를 포함한다. The present invention relates to a method of manufacturing a thin film transistor, comprising the steps of: forming a gate electrode on a transparent substrate; Forming a gate insulating film on the substrate on which the gate electrode is formed; Depositing and patterning a metal film of chromium or molybdenum having schottky contact with pure amorphous silicon (a-Si) on the gate insulating film to form a source electrode and a drain electrode; Forming a metal film on an entire surface of the substrate on which the gate insulating film is formed and patterning the source and drain electrodes spaced apart from each other; Forming an active layer made of pure amorphous silicon (a-Si) so as to be in contact with both ends of the source and drain electrodes facing each other and to cover a spaced area between the source and drain electrodes; And forming a passivation layer having a drain contact hole exposing the drain electrode over the active layer and the source and drain electrodes exposed to the outside thereof.

오믹접촉,쇼트키접촉,a-Si박막트랜지스터,저저항,고이동도,채널Ohmic contact, Schottky contact, a-Si thin film transistor, low resistance, high mobility, channel

Description

액정표시장치용 박막트랜지스터의 제조방법{Method of manufacturing Thin Film Transistor for Liquid Crystal Display Device} Method of manufacturing thin film transistor for liquid crystal display device             

도 1a 내지 도 1e는 종래의 박막 트랜지스터 제작 공정 단면도.1A to 1E are cross-sectional views of a conventional thin film transistor fabrication process.

도 2a 및 도 2b는 도 1e의 커런트 패스(a-b-c-d)로 본 게이트 전압 오프(Off), 온(On) 에 따른 에너지 밴드 다이어그램.2A and 2B are energy band diagrams according to gate voltage off and on as viewed in the current paths (a-b-c-d) of FIG. 1E.

도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 제작 공정 단면도.3A to 3E are cross-sectional views of a manufacturing process of a thin film transistor according to a first embodiment of the present invention.

도 4a 및 도 4b는 도 3e의 커런트 패스로 본 게이트 전압 오프(Off),온(On)에 따른 에너지 밴드 다이어그램.4A and 4B are energy band diagrams according to gate voltage off and on as viewed in the current path of FIG. 3e.

도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 단면도.5 is a cross-sectional view of a thin film transistor according to a second exemplary embodiment of the present invention.

도 6은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 단면도.
6 is a cross-sectional view of a thin film transistor according to a third exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

110 : 기판 120 : 게이트 전극110 substrate 120 gate electrode

130 : 게이트 절연막 140 : 액티브층 130: gate insulating film 140: active layer                 

160 : 소스 전극 165 : 드레인 전극160 source electrode 165 drain electrode

170 : 보호막 177 : 콘택홀170: shield 177: contact hole

180 : 화소전극
180: pixel electrode

본 발명은 박막 트랜지스터 및 그의 제조방법에 관한 것으로서, 특히 저 저항 고 이동도를 갖는 비정질 실리콘 박막 트랜지스터 및 이것의 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a thin film transistor and a method for manufacturing the same, and more particularly, to an amorphous silicon thin film transistor having a low resistance and high mobility and a method for manufacturing the same.

최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시 장치(flat panel display)의 필요성이 대두되었는데, 이 중 액정 표시 장치(liquid crystal display)가 해상도, 컬러표시, 화질 등에서 우수하여 노트북이나 데스크탑 모니터에 활발하게 적용되고 있다.Recently, with the rapid development of the information society, there is a need for a flat panel display having excellent characteristics such as thinning, light weight, and low power consumption, among which a liquid crystal display has a resolution, It is excellent in color display and image quality, and is actively applied to notebooks and desktop monitors.

일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. In general, the driving principle of the liquid crystal display device uses the optical anisotropy and polarization of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 빛의 편광상태를 변화시켜 화상정보를 표현할 수 있다. Accordingly, if the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and image information may be expressed by changing the polarization state of light by optical anisotropy.                         

액정표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 전계생성 전극이 형성되어 있는 면이 서로 마주 대하도록 배치하고, 두 기판 사이에 액정을 주입한 다음, 전계 형성 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.In the liquid crystal display, two substrates on which the field generating electrodes are formed are disposed so that the surfaces on which the field generating electrodes are formed face each other, liquid crystal is injected between the two substrates, and a voltage is applied to the field forming electrodes. By moving the liquid crystal molecules by the electric field is a device that represents the image by the transmittance of light that varies accordingly.

액정 표시 장치의 하부 기판에는 스위칭 소자인 박막 트랜지스터가 형성되어 있는데, 일반적으로 박막 트랜지스터에 사용되는 액티브층은 비정질 실리콘(amorphous silicon ; a-Si)이 주류를 이루고 있다. 이는 비정질 실리콘이 저온에서 저가의 유리 기판과 같은 대형 기판 상에 형성하는 것이 가능하기 때문이다.A thin film transistor as a switching element is formed on a lower substrate of the liquid crystal display. In general, amorphous silicon (a-Si) is mainly used as an active layer used in the thin film transistor. This is because amorphous silicon can be formed on a large substrate such as a low cost glass substrate at low temperature.

이하, 도면을 참조하여 종래의 박막 트랜지스터와 그 제조방법에 대해 설명한다. Hereinafter, a conventional thin film transistor and a manufacturing method thereof will be described with reference to the drawings.

도 1a 내지 도 1e는 종래기술에 따른 박막 트랜지스터의 제조 공정도이다.1A to 1E are manufacturing process diagrams of a thin film transistor according to the prior art.

도 1a를 참조하면, 기판(10)상에 스퍼터링(sputtering) 등의 방법으로 알루미늄(Al), 알루미늄 합금(AlNd)을 포함하는 도전성 금속그룹 중 선택된 하나를 증착하여 금속막을 형성한다. 금속막을 사진식각 공정으로 패터닝하여 게이트 전극(20)을 형성한다. 이때 금속막의 두께는 2000Å 내지 2500Å정도가 된다. Referring to FIG. 1A, a metal film is formed by depositing one selected from a group of conductive metals including aluminum (Al) and aluminum alloy (AlNd) by sputtering or the like on a substrate 10. The metal film is patterned by a photolithography process to form the gate electrode 20. At this time, the thickness of the metal film is about 2000 kPa to about 2500 kPa.

도 1b를 참조하면, 상기 게이트 전극(20)이 형성된 기판(10) 상에 게이트 전극(20)을 덮도록 게이트 절연막(30)을 전면에 형성한다. 이때 상기 게이트 절연막(30)은 질화 실리콘(SiNx)과 같은 절연 물질로 이루어지며 두께는 약 2000Å 이 된다. Referring to FIG. 1B, a gate insulating layer 30 is formed on the entire surface of the substrate 10 on which the gate electrode 20 is formed to cover the gate electrode 20. In this case, the gate insulating layer 30 is made of an insulating material such as silicon nitride (SiNx) and has a thickness of about 2000 μs.

다음으로, 상기 게이트 절연막(30) 상부에 비정질 실리콘(a-Si)을 화학기상증착(Chemical Vapor Deposition: 이하 CVD라 칭함)법을 이용하여 증착한다. 이때 상기 비정질 실리콘(a-Si)층의 두께는 2000Å 정도를 이루며, 상기 비정질 실리콘(a-Si)층(40) 상부로 불순물을 도핑하여 불순불이 첨가된 비정질 실리콘(n+a-Si)층(50)을 형성한다. 이때 상기 불순물이 첨가된 비정질 실리콘(n+a-Si)층(50)의 두께는 300Å 정도가 되며, 상기 불순물이 첨가된 실리콘(n+a-Si)층(50)은 금속과 접합이 이루어지면 오믹 접촉 특성을 지니게 된다. 상기 비정질 실리콘층(40)과 불순물이 첨가된 실리콘(n+a-Si)층(50)을 게이트 전극(20)과 대응하는 부분에만 남도록 이방성 식각을 이용한 사진식각 공정을 통하여 게이트 절연막(30)이 노출되도록 패터닝한다.Next, amorphous silicon (a-Si) is deposited on the gate insulating layer 30 by chemical vapor deposition (hereinafter, referred to as CVD). At this time, the thickness of the amorphous silicon (a-Si) layer is about 2000Å, the amorphous silicon (a + Si-Si) to which the impurity is added by doping the impurities to the amorphous silicon (a-Si) layer 40 Form layer 50. In this case, the thickness of the amorphous silicon (n + a-Si) layer 50 to which the impurity is added is about 300 GPa, and the silicon (n + a-Si) layer 50 to which the impurity is added is bonded to a metal. It has ground ohmic contact characteristics. The gate insulating layer 30 through a photolithography process using anisotropic etching so that the amorphous silicon layer 40 and the doped silicon (n + a-Si) layer 50 remain only in portions corresponding to the gate electrode 20. It is patterned to be exposed.

도 1c를 참조하면, 게이트 절연막(30) 상에 불순물이 첨가된 실리콘(n+a-Si)층(50)을 덮도록 스퍼터링 방법으로 기판(10)의 전면에 크롬(Cr)이나 몰리브덴(Mo) 또는 알루미늄(Al) 중 선택된 하나를 두께 1500Å으로 증착하여 금속막을 형성한다. 이때 상기 불순물이 첨가된 실리콘(n+a-Si)층(50)은 금속막과 직접 접촉하여 오믹 접촉 특성을 가지게 되므로 이를 오믹 접촉층(50) 이라 칭한다. Referring to FIG. 1C, chromium (Cr) or molybdenum (Mo) is formed on the entire surface of the substrate 10 by a sputtering method so as to cover the silicon (n + a-Si) layer 50 to which impurities are added on the gate insulating layer 30. ) Or aluminum (Al) is deposited to a thickness of 1500 Å to form a metal film. In this case, since the silicon (n + a-Si) layer 50 to which the impurities are added has ohmic contact property by being in direct contact with the metal film, this is called an ohmic contact layer 50.

그리고, 상기 금속막 상에 포토레지스트를 도포하고 노광 및 현상하여 게이트 전극의 양측과 대응하는 부분에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 물질은 노광된 부분이 현상되는 포지티브형(positive type)과, 노광된 부분이 남는 네가티브형(negative type)으로 나뉠 수 있으며, 통상적으로 어레이 공정에 서는 포지티브형 포토레지스트 물질이 이용된다. 상기 포토레지스트 패턴을 마스크로 사용하여 금속 박막을 오믹 접촉층(50)이 노출되도록 식각하고, 상기 노출된 오믹 접촉층(50)을 상기 오믹 접촉층 하부에 위치한 비정질 실리콘층(40)이 노출되로록 식각한다. 이때, 상기 비정질 실리콘층(40)은 액티브층이라 하고, 금속막이 식각되지 않고 남는 부분은 소스 전극(60) 및 드레인 전극(65)이 되며, 이 두 전극 사이로 노출된 비정질 실리콘 영역은 채널(Ch)이 된다. Then, a photoresist is applied on the metal film, and the photoresist is exposed and developed to form photoresist patterns on portions corresponding to both sides of the gate electrode. The photoresist material may be divided into a positive type in which the exposed part is developed and a negative type in which the exposed part remains. In general, a positive photoresist material is used in an array process. Using the photoresist pattern as a mask, the metal thin film is etched to expose the ohmic contact layer 50, and the exposed ohmic contact layer 50 is exposed to the amorphous silicon layer 40 under the ohmic contact layer. Etch it. In this case, the amorphous silicon layer 40 is referred to as an active layer, and portions of the amorphous silicon layer remaining without etching are the source electrode 60 and the drain electrode 65, and the amorphous silicon region exposed between the two electrodes is a channel (Ch). )

도 1d를 참조하면, 게이트 절연막(30) 상에 소스 전극(60) 및 드레인 전극(65)을 덮도록 질화실리콘(SiNx)과 같은 무기절연물질을 전면 증착하여 보호막(70)을 형성한다. 이때 상기 보호막(70)은 2000Å의 두께로 형성된다. 상기 보호막(70)을 사진식각 공정을 통하여 패터닝하여 드레인 전극(65)을 노출시키는 콘택홀(77)을 형성한다. Referring to FIG. 1D, an inorganic insulating material such as silicon nitride (SiNx) is entirely deposited on the gate insulating layer 30 to cover the source electrode 60 and the drain electrode 65 to form a passivation layer 70. At this time, the protective film 70 is formed to a thickness of 2000Å. The passivation layer 70 is patterned through a photolithography process to form a contact hole 77 exposing the drain electrode 65.

도 1e를 참조하면, 상기 보호막(70) 상부에 투명한 도전성 금속 그룹 중 예를들면 인듐주석산화물(Indium Tin Oxide:이하 ITO라 칭함)을 증착하고 패터닝하여 2000Å 두께의 화소전극(80)을 형성한다.Referring to FIG. 1E, for example, indium tin oxide (hereinafter referred to as ITO) among the transparent conductive metal groups is deposited on the passivation layer 70 to form a pixel electrode 80 having a thickness of 2000 Å. .

도 1e에 소스 전극(60)에서 드레인 전극(65)으로의 전자의 흐름 즉 커런트 패스(current path, a-b-c-d)를 화살표로써 표시하였다. 게이트 전압이 인가되면 금속인 소스 전극에서 형성된 전자들이 상기 소스 전극(60) 하부에 형성된 오믹 콘택층(50)을 통과하여 순수 비정질 실리콘으로 형성된 액티브층(40)과 상기 액티브층(40)에 형성된 채널(Ch)을 지나게 된다. 이후 채널(Ch)을 통과한 전자들은 오믹 콘택층(50)을 터널링하여 드레인 전극(65)으로 이동하게 된다. In FIG. 1E, the flow of electrons from the source electrode 60 to the drain electrode 65, that is, the current path (a-b-c-d), is indicated by an arrow. When a gate voltage is applied, electrons formed at the source electrode, which is a metal, pass through the ohmic contact layer 50 formed under the source electrode 60 to be formed in the active layer 40 and the active layer 40 formed of pure amorphous silicon. Pass the channel Ch. Then, the electrons passing through the channel Ch tunnel through the ohmic contact layer 50 to move to the drain electrode 65.                         

박막 트랜지스터로써 작용을 하기 위해서는 금속과 반도체(a-Si등)와의 접촉에 있어서 접촉부는 최소의 저항을 가지며 신호를 정류시키는 경향이 전혀 없는 오믹 특성을 반드시 이루어져야 한다. 이때 오믹 접촉을 형성하기 위한 실제적인 방법은 접촉영역에서 반도체(a-Si 등)에 고농도 도핑을 행함으로써 이루어진다. 오믹이란 선형 전류-전압 특성을 말하며, 접촉부는 최소의 저항을 가지며 신호를 정류시키는 경향이 전혀 없는 오믹이어야 한다. In order to function as a thin film transistor, in contact between a metal and a semiconductor (such as a-Si), the contact portion must have an ohmic characteristic with a minimum resistance and no tendency to rectify the signal. In this case, a practical method for forming an ohmic contact is achieved by high concentration doping of the semiconductor (a-Si, etc.) in the contact region. Ohmic refers to linear current-voltage characteristics, and contacts should be ohmic with minimal resistance and no tendency to rectify the signal.

도 2a 및 2b는 도 1e 에 표시된 커런트 패스(current path,a-b-c-d)로 본 게이트 전압(Vg) 오프(off), 온(on)시 에너지 밴드 다이어그램이다. 소스 전극(60)과 드레인 전극(65)을 이루는 금속과 불순물이 첨가된 비정질 실리콘(n+a-Si)과의 접촉은 접촉면에 쇼트키 장벽(Schottky Barrier)라 칭하는 포텐셜 장벽이 형성되나 전자(electron)는 이 포텐셜 장벽을 터널링하여 통과한다. 금속과 오믹 접촉층과의 접촉저항을 줄이기 위해서는 상기 포텐셜 장벽 폭을 좁게하여야 하고, 이를 위해서는 비정질 실리콘에 첨가되는 불순물의 도핑 농도를 높혀야 하지만, 도핑농도가 증가할수록 에너지 밴드내의 댕글링 결합 밀도(Dangling bond Density)도 동시에 증가하게 됨으로 일정 수준이상의 도핑은 접촉저항을 줄이는데 효과가 없게 된다. 2A and 2B are diagrams of energy bands when the gate voltage Vg is turned off and on in the current paths (a-b-c-d) shown in FIG. 1E. The contact between the metal constituting the source electrode 60 and the drain electrode 65 with amorphous silicon (n + a-Si) to which impurities are added forms a potential barrier called a Schottky Barrier at the contact surface, electrons tunnel through this potential barrier. In order to reduce the contact resistance between the metal and the ohmic contact layer, the potential barrier width must be narrowed, and the doping concentration of impurities added to the amorphous silicon must be increased. However, as the doping concentration increases, the dangling bond density in the energy band ( Dangling bond density also increases at the same time, so a certain level of doping is not effective in reducing contact resistance.

도 2b를 참조하면, 커런트 패스(current path)의 a-b구간과 c-d구간에 있어서 불순물이 첨가된 비정질 실리콘(n+a-Si)과 채널(Ch) 사이에 순수(intrinsic) 비정질 실리콘(a-Si)이 존재하여 게이트 전압 인가시 불순물이 섞인 비정질 실리콘(n+a-Si)층과 채널(Ch) 사이에 포텐셜 장벽(A)을 형성함으로써 전자의 흐름을 방해하여 전기 전도도를 떨어뜨린다. Referring to FIG. 2B, intrinsic amorphous silicon (a-Si) is added between the amorphous silicon (n + a-Si) and the channel (Ch) to which impurities are added in the ab and cd sections of the current path. ) And a potential barrier A is formed between the amorphous silicon (n + a-Si) layer containing the impurities and the channel Ch when the gate voltage is applied, thereby preventing the flow of electrons and lowering the electrical conductivity.

본 발명은 전술한 문제를 해결하기 위한 목적으로 안출된 것으로, 박막 트랜지스터의 적층구조에서 불순물이 섞인 비정질 실리콘(n+a-Si)층을 없애고, 적층구조를 변화시켜 커런트 패스(current path)상의 포텐셜 장벽을 제거함으로써 양호한 접촉저항을 갖고, 채널에서 전자의 고이동도를 갖는 박막 트랜지스터를 제공하는데 있다.
Disclosure of Invention The present invention has been made for the purpose of solving the above-described problem, and removes an amorphous silicon (n + a-Si) layer containing impurities from a stacked structure of a thin film transistor, and changes the stacked structure to provide a current path. The present invention provides a thin film transistor having a good contact resistance by removing the potential barrier and a high mobility of electrons in a channel.

전술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조방법은 투명 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 순수 비정질 실리콘(a-Si)과 쇼트키 접촉을 이루는 특성을 갖는 크롬 또는 몰리브덴의 금속막을 증착하고 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 게이트 절연막이 형성된 기판의 전면에 금속막을 형성한 후 패터닝하여 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극의 서로 마주하는 양끝단과 접촉하며 상기 소스 및 드레인 전극의 이격영역을 덮도록 상기 순수 비정질 실리콘(a-Si)으로 이루어진 액티브층을 형성하는 단계와; 상기 액티브층과 이의 외부로 노출된 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호막을 형성하는 단계를 포함한다. A method of manufacturing a thin film transistor according to the present invention for achieving the above object comprises the steps of forming a gate electrode on a transparent substrate; Forming a gate insulating film on the substrate on which the gate electrode is formed; Depositing and patterning a metal film of chromium or molybdenum having schottky contact with pure amorphous silicon (a-Si) on the gate insulating film to form a source electrode and a drain electrode; Forming a metal film on an entire surface of the substrate on which the gate insulating film is formed and patterning the source and drain electrodes spaced apart from each other; Forming an active layer made of pure amorphous silicon (a-Si) so as to be in contact with both ends of the source and drain electrodes facing each other and to cover a spaced area between the source and drain electrodes; And forming a passivation layer having a drain contact hole exposing the drain electrode over the active layer and the source and drain electrodes exposed to the outside thereof.

또한, 본 발명에 따른 박막 트랜지스터는, 투명 기판 상에 형성된 게이트 전극과; 상기 게이트 전극 위로 상기 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위에 순수 비정질 실리콘(a-Si)과 쇼트키 접촉을 이루는 특성을 갖는 크롬 또는 몰리브덴으로 이루어지며 상기 게이트 전극에 대응하여 그 상부에서 서로 이격하는 소스 전극 및 드레인 전극과; 상기 소스 및 드레인 전극의 서로 마주하는 양끝단과 접촉하며 상기 소스 및 드레인 전극의 이격영역에 상기 순수 비정질 실리콘(a-Si)으로 이루어진 액티브층과; 상기 액티브층과 이의 외부로 노출된 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 보호막을 포함한다. In addition, the thin film transistor according to the present invention includes a gate electrode formed on a transparent substrate; A gate insulating film formed over the gate electrode over the substrate; A source electrode and a drain electrode made of chromium or molybdenum having a characteristic of making Schottky contact with pure amorphous silicon (a-Si) on the gate insulating layer and spaced apart from each other on a top thereof corresponding to the gate electrode; An active layer made of pure amorphous silicon (a-Si) in contact with both ends of the source and drain electrodes facing each other, and being spaced apart from the source and drain electrodes; And a passivation layer having a drain contact hole exposing the drain electrode over the active layer and the source and drain electrodes exposed to the outside.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

제 1 실시예First embodiment

도 3a 내지 도 3e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 제조 공정 단면도이다. 종래기술과 동일 유사한 부품에 대하여는 기존 번호에 100을 더하여 부여하였다.3A to 3E are cross-sectional views of a manufacturing process of a thin film transistor according to a first embodiment of the present invention. Parts similar to those of the prior art are assigned by adding 100 to the existing number.

도 3a를 참조하면, 투명한 기판(110)상에 성막법중에 하나인 스퍼터링(sputtering)을 이용하여 알루미늄 합금인 AlNd와 몰리브덴(Mo)를 순차적으로 증착한다. 증착된 알루미늄 합금인 AlNd의 두께는 1500Å이며, 몰리브덴(Mo)의 두께는 500Å이다. 상기 2중 금속막은 마스크를 이용한 사진식각 공정으로 게이트 전극(120)을 형성한다. 사진식각 공정은 특정한 화학약품 예를들면, 포토 레지스트가 빛을 받으면 화학 반응을 일으켜서 성질이 변화하는 원리를 이용하여 얻고자 하는 패턴의 마스크를 사용하여 빛을 선택적으로 포토 레지스트에 조사함으로써 마스크의 패턴과 동일한 패턴을 형성시키는 것이다. 크게 기판의 표면처리, 포토 레지스트 코팅, 소프트 베이크, 얼라인(Align) 및 노광, 현상 및 하드 베이크의 5단계의 공정으로 진행된다. 상기 사진식각 공정을 마치면 드라이 에칭(Dry Etching) 또는 ?? 에칭(Wet Etching)을 진행함으로써 원하는 패턴의 박막을 형성하게 된다. Referring to FIG. 3A, aluminum alloy AlNd and molybdenum (Mo) are sequentially deposited on the transparent substrate 110 using sputtering, which is one of the deposition methods. The thickness of AlNd, which is the deposited aluminum alloy, is 1500 kPa, and the thickness of molybdenum (Mo) is 500 kPa. The double metal layer forms the gate electrode 120 by a photolithography process using a mask. The photolithography process uses a pattern of masks by selectively irradiating light to a photoresist by using a mask of a specific chemical, for example, a pattern of which a property is changed by a chemical reaction when the photoresist receives light. To form the same pattern as. The process is largely performed in five steps of surface treatment, photoresist coating, soft bake, alignment and exposure, development and hard bake. After the photolithography process, dry etching or ?? By etching (wet etching) to form a thin film of the desired pattern.                     

도 3b를 참조하면, 상기한 사진식각 공정을 진행하여 게이트 전극(120)이 형성된 기판 상에 게이트 전극(120)을 덮도록 질화 실리콘(SiNx)을 PECVD법을 이용하며 게이트 절연막(130)을 전면에 형성한다. 이때 상기 게이트 절연막(130)의 두께는 2000Å로 형성한다. Referring to FIG. 3B, the silicon nitride (SiNx) is PECVD to cover the gate electrode 120 on the substrate on which the gate electrode 120 is formed by performing the photolithography process described above. To form. At this time, the gate insulating layer 130 is formed to have a thickness of 2000Å.

CVD는 화학물질을 기화시켜 화학 반응에 의해 증착막을 형성하는 것이며, PECVD는 여러 가지 CVD 방법 중 낮은 온도에서 플라즈마를 이용하여 화학증착을 하는 것이다. 주로 질화실리콘(SiNx), 산화실리콘(SiO2)과 비정질 실리콘(a-Si)의 증착을 하는데 사용된다.CVD vaporizes chemicals to form a deposited film by chemical reaction, and PECVD is chemical vapor deposition using plasma at low temperature among various CVD methods. It is mainly used to deposit silicon nitride (SiNx), silicon oxide (SiO2) and amorphous silicon (a-Si).

다음으로 스퍼터링을 이용하여 상기 게이트 절연막(130) 위에 크롬(Cr) 또는 몰리브덴(Mo)을 전면 증착하여 두께 1500Å의 금속막을 형성한다. 상기 금속막을 패터닝하여 서로 소정 간격 이격된 소스 전극과 드레인 전극을 형성한다. 이때 상기 소스 전극(160) 및 드레인 전극(165)을 형성하는 금속은 순수 비정질 실리콘인 액티브층과 쇼트키 접촉을 이루는 크롬(Cr) 또는 몰리브덴(Mo)으로 형성되어야 한다. 그러므로 순수 비정질 실리콘(a-Si)과 접촉시 오믹(Ohmic) 접촉을 형성하는 알루미늄(Al)은 사용할 수 없다. Next, chromium (Cr) or molybdenum (Mo) is entirely deposited on the gate insulating layer 130 using sputtering to form a metal film having a thickness of 1500 Å. The metal layer is patterned to form source and drain electrodes spaced apart from each other by a predetermined interval. In this case, the metal forming the source electrode 160 and the drain electrode 165 should be formed of chromium (Cr) or molybdenum (Mo) making Schottky contact with an active layer of pure amorphous silicon. Therefore, aluminum (Al) which forms ohmic contact upon contact with pure amorphous silicon (a-Si) cannot be used.

도 3c를 참조하면, 상기 게이트 전극 상부의 이격된 소스 및 드레인 전극 상에 액티브층(140)을 형성한다. 이때 상기 액티브층(140)중에서 소스 전극(160)과 드레인 전극(165) 사이로 노출된 게이트 절연막(130)과 접촉하는 부분은 액티브 채널로 사용된다. Referring to FIG. 3C, the active layer 140 is formed on the source and drain electrodes spaced apart from the gate electrode. In this case, a portion of the active layer 140 that contacts the gate insulating layer 130 exposed between the source electrode 160 and the drain electrode 165 is used as the active channel.

도 3d를 참조하면, 상기 액티브층(140)이 형성된 기판의 전면에 질화 실리콘(SiNx)으로 보호층(170)을 형성한다. 이때 상기 보호층(170)의 두께는 3000Å 내지 4000Å이 된다. 상기 보호층(170)을 사진식각 공정을 이용하여 드레인 전극(165)이 노출되도록 콘택홀(177)을 형성한다. Referring to FIG. 3D, a protective layer 170 is formed of silicon nitride (SiNx) on the entire surface of the substrate on which the active layer 140 is formed. At this time, the thickness of the protective layer 170 is 3000 kPa to 4000 kPa. The contact hole 177 is formed to expose the drain electrode 165 using the protective layer 170 using a photolithography process.

이후 도 3e를 참조하면, 보호층(170) 상부에 투명한 도전성 금속 예를들면, 인듐주석산화물(Indium Tin Oxide:이하 ITO라 칭함)을 증착하고 패터닝하여 화소전극(180)을 형성한다. 상기 화소전극(180)은 노출된 드레인 전극(165)과 접촉한다.3E, a transparent conductive metal, for example, indium tin oxide (hereinafter referred to as ITO) is deposited and patterned on the passivation layer 170 to form the pixel electrode 180. The pixel electrode 180 contacts the exposed drain electrode 165.

금속과 불순물이 첨가된 비정질 실리콘(n+a-Si)과의 접촉은 쇼트키(Schottky) 타입의 포텐셜 장벽이 형성되나, 도핑에 의해 포텐셜 장벽 폭이 줄어 전자가 터널링에 의해 쉽게 금속과의 비정질 실리콘(a-Si) 사이를 오갈 수 있어 오믹 접촉과 같은 효과를 갖는다. 크롬(Cr), 몰리브덴(Mo), 팔라듐(Pd), 백금(Pt), Au(금) 등의 금속과 비정질 실리콘(a-Si)과의 접촉은 쇼트키 접촉을 이루나 게이트 전압 인가시 포텐셜 장벽의 폭이 좁아지게 되므로 터널링을 통하여 오믹 접촉과 동일한 효과를 얻을수 있다. 비정실 실리콘(a-Si) 알루미늄(Al)과 마그네슘(Mg)과의 접촉은 오믹접촉을 이루나, 알루미늄(Al)은 화소전극을 이루는 ITO와 접촉시 박막 트랜지스터의 특성에 악영향주는 문제가 발생하고, 마그네슘(Mg)은 수용성으로 액정표시장치에 사용이 불가하다. The contact between the metal and the amorphous silicon (n + a-Si) to which impurities are added forms a Schottky type potential barrier, but the potential barrier width is reduced by doping, and electrons are easily amorphous with the metal by tunneling. It can be moved between silicon (a-Si) has the same effect as ohmic contact. The contact between metals such as chromium (Cr), molybdenum (Mo), palladium (Pd), platinum (Pt) and Au (gold) and amorphous silicon (a-Si) forms a Schottky contact, but the potential barrier when the gate voltage is applied Since the width of N is narrowed, the same effect as the ohmic contact can be obtained through tunneling. The contact between amorphous silicon (a-Si) aluminum (Al) and magnesium (Mg) makes ohmic contact, but aluminum (Al) has a problem that adversely affects the characteristics of the thin film transistor when contacted with ITO forming a pixel electrode. Magnesium (Mg) is water soluble and cannot be used in liquid crystal displays.

도 4a 및 도 4b는 본 발명의 실시예에 의한 박막 트랜지스터에 게이트 전압(Vg)을 오프(Off), 온(On)시의 도 3e의 커런트 패스(current path,a-b-c-d)에서의 에너지 밴드를 나타낸 도면이다. 전술한 바와 같은 박막 트랜지스터 구조에서 게이트 전압(Vg)을 인가하지 않았을 경우(도 4a) 금속 즉 크롬(Cr) 또는 몰리브덴(Mo)과 비정질 실리콘(a-Si)과의 접합은 쇼트키(Schottky) 다이오드와 같은 형태로 누설 전류를 줄이는 효과가 있다. 종래의 구조에서는 도 2a에서와 같이 게이트 전압을 가하지 않았을 경우도 포텐셜 장벽의 폭이 좁으므로 터널링 현상이 일어나 누설 전류가 흐르게 된다.4A and 4B illustrate energy bands in the current path (abcd) of FIG. 3E when the gate voltage Vg is turned off and on in a thin film transistor according to an exemplary embodiment of the present invention. Drawing. In the thin film transistor structure as described above, when the gate voltage Vg is not applied (FIG. 4A), the junction between the metal, that is, chromium (Cr) or molybdenum (Mo) and amorphous silicon (a-Si) is Schottky. It has the effect of reducing leakage current in the form of a diode. In the conventional structure, even when the gate voltage is not applied as shown in FIG. 2A, the width of the potential barrier is narrow, so that a tunneling phenomenon occurs and a leakage current flows.

게이트 전압(Vg)을 인가하였을 경우(도 4b) 전자는 커런트 패스(current path,a-b-c-d)를 따라 이동하게 된다. 전자가 채널(Ch)쪽으로 축적되어 더 정확히는 채널(Ch)과 금속 접촉 주위로 집중되어 페르미(Fermi) 준위는 전도대와 가까워지고, 금속과의 접합부에 형성된 포텐셜 장벽 폭은 작아지게 된다. 이때 소스 전극에서의 전자는 터널링을 통하여 이동이 가능함으로 불순물이 섞인 비정질 실리콘(n+a-Si)과 금속과의 접촉과 동일한 특성을 갖게된다. When the gate voltage Vg is applied (FIG. 4B), the electrons move along the current path (a-b-c-d). Electrons accumulate towards the channel Ch, more precisely around the channel Ch and the metal contact, whereby the Fermi level approaches the conduction band and the potential barrier width formed at the junction with the metal becomes smaller. At this time, the electrons in the source electrode can be moved through tunneling, and thus have the same characteristics as the contact between amorphous silicon (n + a-Si) mixed with impurities and a metal.

불순물이 섞이지 않은 순수 비정질 실리콘(a-Si)의 댕글링(Dangling) 결합 밀도는 최대 1015/㎤이고, 불순물이 섞인 비정질 실리콘(n+a-Si)의 댕글링(Dangling) 결합 밀도는 최대 1017/㎤이므로 본 발명의 실시예에서 전도대와 페르미 준위간의 에너지 갭(gap)인 Ec-Ef를 작게 할 수 있어 종래의 박막 트랜지스터 구조보다 양호한 접촉 저항을 얻을 수 있다. Dangling bond density of pure amorphous silicon (a-Si) free of impurities is up to 10 15 / cm3, and dangling bond density of amorphous silicon (n + a-Si) mixed with impurities is maximum Since it is 10 17 / cm 3, in the embodiment of the present invention, Ec-Ef, which is an energy gap between the conduction band and the Fermi level, can be made small, thereby obtaining a better contact resistance than the conventional thin film transistor structure.

또한, 비정질 실리콘(a-Si) 박막 트랜지스터에 있어서 불순물이 섞인 비정질 실리콘(n+a-Si)과 금속 사이의 접촉 저항과 불순물이 섞인 비정질 실리콘(n+a-Si)과 채널 사이의 순수 비정질 실리콘(a-Si)의 저항과의 합으로 이루어지는 직렬저항(Rs)은 본 발명의 실시예에 의해 불순물이 섞인 비정질 실리콘(n+a-Si)과 채널 사이에 순수 비정질 실리콘(a-Si)이 존재하지 않으므로 줄어들게 되어 채널에서의 전자 수송이 포텐셜 장벽의 방해없이 이루어져 종래의 구조보다 고이동도를 가지는 박막 트랜지스터를 형성할 수 있다.
In addition, in the amorphous silicon (a-Si) thin film transistor, the contact resistance between the impurity mixed amorphous silicon (n + a-Si) and the metal and the pure silicon between the impurity mixed amorphous silicon (n + a-Si) and the channel The series resistance (Rs), which is the sum of the resistance of silicon (a-Si), is pure amorphous silicon (a-Si) between the channel and amorphous silicon (n + a-Si) mixed with impurities according to an embodiment of the present invention. Since it does not exist, it is reduced, and thus electron transport in the channel can be performed without disturbing the potential barrier, thereby forming a thin film transistor having higher mobility than the conventional structure.

제 2 실시예Second embodiment

도 5는 본 발명의 제 2 실시예에 의한 박막 트랜지스터 적층 단면도이다. 5 is a cross-sectional view of a thin film transistor stack according to a second exemplary embodiment of the present invention.

투명한 기판(210)상에 스퍼터링(sputtering)을 이용하여 알루미늄 합금(AlNd)과 몰리브덴(Mo)을 순차적으로 증착하여 2중 금속막을 형성한다. 알루미늄 합금(AlNd)의 두께는 1500Å이며, 몰리브덴(Mo)의 두께는 500Å이다. 상기 2중 금속막을 마스크를 이용하여 패턴을 노광하여 현상하는 사진식각공정 진행 후 원하는 패턴의 게이트 전극(220)을 형성한다. Aluminum alloy (AlNd) and molybdenum (Mo) are sequentially deposited on the transparent substrate 210 by sputtering to form a double metal film. The thickness of aluminum alloy (AlNd) is 1500 kPa, and the thickness of molybdenum (Mo) is 500 kPa. After the photolithography process of exposing and developing the pattern using the mask using the double metal film, a gate electrode 220 having a desired pattern is formed.

상기 게이트 전극(220)이 형성된 기판 상에 게이트 전극(220)을 덮도록 질화 실리콘(SiNx)을 PECVD법을 이용하며 게이트 절연막(230)을 전면에 형성한다. 이때 상기 게이트 절연막(230)의 두께는 2000Å로 형성한다. Silicon nitride (SiNx) is formed on the substrate on which the gate electrode 220 is formed by using PECVD, and the gate insulating layer 230 is formed on the entire surface. In this case, the gate insulating layer 230 is formed to have a thickness of 2000 kPa.

다음으로 상기 게이트 절연막(230) 위에 비정질 실리콘(a-Si)으로 PECVD법을 이용하여 증착한다. 게이트 전극(220) 위의 게이트 절연막(230)과 대응되는 부분의 비정질 실리콘(a-Si)층만 남기고 나머지 부분은 식각하여 액티브층(240)을 형성한다.Next, amorphous silicon (a-Si) is deposited on the gate insulating layer 230 using PECVD. Only the amorphous silicon (a-Si) layer of the portion corresponding to the gate insulating layer 230 on the gate electrode 220 is left, and the remaining portion is etched to form the active layer 240.

상기 액티브층(240)이 형성된 기판의 전면에 스퍼터링을 이용하여 크롬(Cr) 또는 몰리브덴(Mo)을 전면 증착하여 두께 1500Å의 금속막을 형성한다. 상기 금속 막을 패터닝하여 상기 액티브층(240) 상에서 소정간격 이격되어, 액티브층에 각각 걸쳐 구성되는 소스 전극(260)과 드레인 전극(265)을 형성한다. A metal film having a thickness of 1500 기판 is formed by depositing chromium (Cr) or molybdenum (Mo) on the entire surface of the substrate on which the active layer 240 is formed by sputtering. The metal layer is patterned to be spaced apart from each other on the active layer 240 to form a source electrode 260 and a drain electrode 265 formed over the active layer, respectively.

다음으로, 상기 소스 전극(260) 및 드레인 전극(265)과 노출된 액티브층(240)과 게이트 절연막(230)을 완전히 덮도록 전면에 두께 3000Å 내지 4000Å이 되도록 질화 실리콘(SiNx)으로 보호막을 PECVD법을 이용하여 형성한다.  Next, PECVD the protective film with silicon nitride (SiNx) so as to have a thickness of 3000 kPa to 4000 kPa on the entire surface so as to completely cover the source electrode 260, the drain electrode 265, the exposed active layer 240, and the gate insulating film 230. Form using the law.

상기 보호막(270)에 사진식각 공정을 이용하여 드레인 전극(265)이 노출되도록 콘택홀(277)을 형성한다. 이후 보호막(270) 상부에 인듐주석산화물(Indium Tin Oxide:이하 ITO라 칭함) 등의 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 패터닝하여 화소전극(280)을 형성한다. 상기 화소전극(280)은 노출된 드레인 전극(265)과 접촉한다.The contact hole 277 is formed in the passivation layer 270 to expose the drain electrode 265 using a photolithography process. Subsequently, a pixel electrode 280 is formed by depositing and patterning one selected from a group of transparent conductive metals, such as indium tin oxide (ITO), on the passivation layer 270. The pixel electrode 280 is in contact with the exposed drain electrode 265.

전술한 바와 같은 박막 트랜지스터 구조에 있어서 불순물이 섞인 비정질 실리콘(n+a-Si)층이 없이 금속과 비정질 실리콘(a-Si)층이 직접 접촉하여 쇼트키(Schottky) 접촉을 이루지만, 게이트 전압(Vg) 인가시 채널(Ch) 및 금속 접촉부 주위로 전자가 집중되어 불순물이 섞인 비정질 실리콘(n+a-Si)과 금속과의 접촉과 동일한 오믹(Ohmic) 특성을 얻게 된다. In the above-described thin film transistor structure, the metal and the amorphous silicon (a-Si) layer are in direct contact with each other without the amorphous silicon (n + a-Si) layer containing impurities, but the Schottky contact is achieved. When (Vg) is applied, electrons are concentrated around the channel Ch and the metal contact portion, thereby obtaining the same ohmic characteristics as the contact between the amorphous silicon (n + a-Si) mixed with impurities and the metal.

박막 트랜지스터의 적층구조가 비정질 실리콘의 액티브층(240) 형성 후 상기 액티브층(240) 위로 소스 전극(260) 및 드레인 전극(265)이 형성된다. 이는 종래와 동일한 적층순서이나, 액티브층 상에 불순물이 첨가된 비정질(n+a-Si)층이 없는 구조를 이루고 있으므로 종래 적층구조와는 차별이 된다.After the stacked structure of the thin film transistor is formed, the source electrode 260 and the drain electrode 265 are formed on the active layer 240 after forming the active layer 240 of amorphous silicon. This is different from the conventional lamination structure because it has the same lamination order as in the prior art but has a structure in which an amorphous (n + a-Si) layer in which impurities are added on the active layer is absent.

상기와 같은 구조로 박막 트랜지스터를 제작한다면 제작 진행에 있어 채널 형성부의 소스 및 드레인 전극 형성을 위한 금속 스퍼터링에 의하여 발생되는 결함 형성을 방지하는 장점을 지닌다.
If the thin film transistor is manufactured in the above structure, the thin film transistor has an advantage of preventing defect formation caused by metal sputtering for forming source and drain electrodes of the channel forming part in the manufacturing process.

실시예 3Example 3

도 5는 본 발명의 제 3 실시예에 의한 박막 트랜지스터 적층 단면도이다. 5 is a cross-sectional view of a thin film transistor stack according to a third exemplary embodiment of the present invention.

기판(310)상에 게이트 전극(320)과 게이트 절연막(330)의 형성은 전술한 실시예 1 및 실시예 2와 동일한 방법과 순서로 형성된다. The gate electrode 320 and the gate insulating film 330 are formed on the substrate 310 in the same manner and in the same manner as in the first and second embodiments.

상기 형성된 게이트 절연막(330) 위로 PECVD를 이용하여 순차적으로 비정질 실리콘(a-Si)은 두께가 2000Å로 질화 실리콘(SiNx)은 두께가 1500Å 내지 2000Å이 되도록 전면에 증착한다. 상기 두 재료가 실리콘 계열이므로 사진식각 공정에 의해 게이트 전극(320) 위의 게이트 절연막(330) 부분만 남도록 패터닝 한 후 동시 식각을 진행하여 액티브층(340)과 제1 보호막(375)을 형성한다. Amorphous silicon (a-Si) is sequentially deposited on the formed gate insulating layer 330 by using PECVD, and silicon nitride (SiNx) is deposited on the entire surface such that the thickness is 1500 kPa to 2000 kPa. Since the two materials are silicon-based, the active layer 340 and the first passivation layer 375 are formed by patterning the portions of the gate insulating layer 330 on the gate electrode 320 by the photolithography process and simultaneously etching them. .

제 1 보호막(375)을 액티브층(340) 위에 형성함으로써 백(Back) 채널의 오염을 방지하고, 소스 전극(360) 및 드레인 전극(365)을 형성하는 금속막의 증착시 플라즈마 충격을 방지한다.By forming the first passivation layer 375 on the active layer 340, contamination of the back channel is prevented, and plasma impact is prevented during deposition of the metal layer forming the source electrode 360 and the drain electrode 365.

크롬(Cr) 또는 몰리브덴(Mo)의 금속을 스퍼터링에 의해 상기 제 1 보호막(375)과 게이트 절연막(330) 위로 전면 증착한 후 액티브층(340) 위의 제 1 보호막(375)의 중간부가 노출되도록 패터닝하여 상기 제 1 보호막(375)을 위로 소스 전극(360) 및 드레인 전극(365)을 형성한다. After depositing a metal of chromium (Cr) or molybdenum (Mo) on the first passivation layer 375 and the gate insulating layer 330 by sputtering, an intermediate portion of the first passivation layer 375 on the active layer 340 is exposed. The first passivation layer 375 is formed upward to form the source electrode 360 and the drain electrode 365 by patterning the patterned layer.

이후 공정은 제 1 실시예와 제 2 실시예의 공정과 동일하게 진행한다. 상기 소스 전극(360) 및 드레인 전극(365)과 제 1 보호막(375)과 노출된 게이트 절연막(330)을 위로 제 2 보호막(370)을 질화 실리콘(SiNx)으로써 두께 3000Å로 형성한다. 이후 드레인 전극(365)이 노출되도록 상기 제 2 보호막(370)을 패터닝하여 식각하여 콘택홀(377)을 형성한 후 ITO로써 상기 콘택홀(377)을 통하여 드레인 전극(365)과 접촉하는 화소전극(380)을 형성한다.Thereafter, the process proceeds in the same manner as in the first and second embodiments. The source electrode 360, the drain electrode 365, the first passivation layer 375, and the exposed gate insulating layer 330 are formed on the second passivation layer 370 to have a thickness of 3000 μm using silicon nitride (SiNx). Thereafter, the second passivation layer 370 is patterned and etched to expose the drain electrode 365 to form a contact hole 377, and then the pixel electrode contacting the drain electrode 365 through the contact hole 377 using ITO. 380 is formed.

전술한 제 3실시예에 따른 박막 트랜지스터는 게이트 전압(Vg) 인가시 제 1 실시예의 도 3b의 에너지 밴드를 가지며, 동일한 이유로 저저항 및 고이동도 특성을 지니게 된다. The thin film transistor according to the third embodiment described above has the energy band of FIG. 3B of the first embodiment when the gate voltage Vg is applied, and has a low resistance and high mobility characteristics for the same reason.

또한 액티브층(340) 위로 제 1 보호막(375)을 형성하여 백(Back) 채널 오염 및 플라스마 충격을 방지하는 장점을 갖는다.
In addition, the first passivation layer 375 may be formed on the active layer 340 to prevent back channel contamination and plasma impact.

본 발명에 따른 박막 트랜지스터에 있어서 소스 전극 및 드레인 전극과 비정질 실리콘층과의 직렬저항을 최소화되고, 채널에서의 전자의 이동도를 증가시키는 구조를 형성함으로써 차징(charging)특성이 향상된 고품질의 박막 트랜지스터를 제작할 수 있게 되었으며, 이로 인하여 고해상도 박막 트랜지스터 액정소자를 제조하는데 이용될 수 있다.In the thin film transistor according to the present invention, a high quality thin film transistor having a charging characteristic is improved by minimizing the series resistance between the source electrode, the drain electrode, and the amorphous silicon layer and increasing the mobility of electrons in the channel. It is possible to manufacture a, it can be used to manufacture a high resolution thin film transistor liquid crystal device.

또한, 불순물이 섞인 비정질 실리콘의 오믹 접촉층을 없앰으로써 공정수가 줄어 PECVD 및 식각 장비의 시간당 처리능력을 높일 수 있게 되었으며, 종래 박막 트랜지스터 대비 순수 비정질 실리콘(a-Si)층의 두께를 낮춤으로 CVD 장비의 시간 당 처리능력을 증대시킨다. In addition, by eliminating the ohmic contact layer of amorphous silicon mixed with impurities, the number of processes can be reduced, thereby improving the hourly processing capacity of PECVD and etching equipment, and by reducing the thickness of pure amorphous silicon (a-Si) layer compared to the conventional thin film transistor, Increase the throughput per hour of equipment.

CVD 장비와 식각 장비의 시간당 처리능력을 증대시킴으로써 조기 투자시 상기 CVD장비 및 식각 장비 투자비를 절감할 수 있다.  By increasing the hourly processing capacity of the CVD equipment and etching equipment, it is possible to reduce the investment cost of the CVD equipment and the etching equipment at an early investment.

Claims (6)

투명 기판 상에 게이트 전극을 형성하는 단계와;Forming a gate electrode on the transparent substrate; 상기 게이트 전극이 형성된 기판에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film on the substrate on which the gate electrode is formed; 상기 게이트 절연막 위에 순수 비정질 실리콘(a-Si)과 쇼트키 접촉을 이루는 특성을 갖는 크롬 또는 몰리브덴의 금속막을 증착하고 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계와;Depositing and patterning a metal film of chromium or molybdenum having schottky contact with pure amorphous silicon (a-Si) on the gate insulating film to form a source electrode and a drain electrode; 상기 게이트 절연막이 형성된 기판의 전면에 금속막을 형성한 후 패터닝하여 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와;Forming a metal film on an entire surface of the substrate on which the gate insulating film is formed and patterning the source and drain electrodes spaced apart from each other; 상기 소스 및 드레인 전극의 서로 마주하는 양끝단과 접촉하며 상기 소스 및 드레인 전극의 이격영역을 덮도록 상기 순수 비정질 실리콘(a-Si)으로 이루어진 액티브층을 형성하는 단계와;Forming an active layer made of pure amorphous silicon (a-Si) so as to be in contact with both ends of the source and drain electrodes facing each other and to cover a spaced area between the source and drain electrodes; 상기 액티브층과 이의 외부로 노출된 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호막을 형성하는 단계Forming a protective layer having a drain contact hole exposing the drain electrode over the active layer and the source and drain electrodes exposed to the outside; 를 포함하는 박막 트랜지스터의 제조 방법.Method of manufacturing a thin film transistor comprising a. 투명 기판 상에 형성된 게이트 전극과;A gate electrode formed on the transparent substrate; 상기 게이트 전극 위로 상기 기판 전면에 형성된 게이트 절연막과; A gate insulating film formed over the gate electrode over the substrate; 상기 게이트 절연막 위에 순수 비정질 실리콘(a-Si)과 쇼트키 접촉을 이루는 특성을 갖는 크롬 또는 몰리브덴으로 이루어지며 상기 게이트 전극에 대응하여 그 상부에서 서로 이격하는 소스 전극 및 드레인 전극과;A source electrode and a drain electrode made of chromium or molybdenum having a characteristic of making Schottky contact with pure amorphous silicon (a-Si) on the gate insulating layer and spaced apart from each other on a top thereof corresponding to the gate electrode; 상기 소스 및 드레인 전극의 서로 마주하는 양끝단과 접촉하며 상기 소스 및 드레인 전극의 이격영역에 상기 순수 비정질 실리콘(a-Si)으로 이루어진 액티브층과;An active layer made of pure amorphous silicon (a-Si) in contact with both ends of the source and drain electrodes facing each other, and being spaced apart from the source and drain electrodes; 상기 액티브층과 이의 외부로 노출된 상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 보호막A protective film having a drain contact hole exposing the drain electrode over the active layer and the source and drain electrodes exposed to the outside thereof. 을 포함하는 박막트랜지스터.Thin film transistor comprising a. 삭제delete 삭제delete 삭제delete 삭제delete
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