KR100865155B1 - Semiconductor Device Handler System - Google Patents
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Abstract
본 발명은 다수의 테스트 단자편이 나란히 배열된 커넥터편을 갖는 테스트 보드를 채택함으로써 수평 방향에서 테스트 보드와 접촉하여 테스트할 수 있도록 하되, 속챔버와 디속챔버를 테스트 챔버와는 별도로 마련하여 테스트 챔버에서 테스트가 수행되는 동안에 속과 디속 작업이 함께 이루어지도록 함으로써 테스트 헤드의 이용 효율을 극대화시킨 반도체 디바이스 핸들러 시스템에 관한 것이다.The present invention allows the test board contact with the test board in the horizontal direction by adopting a test board having a plurality of test terminal pieces are arranged side by side, the inner chamber and the de-speed chamber is provided separately from the test chamber in the test chamber The present invention relates to a semiconductor device handler system that maximizes the utilization efficiency of a test head by allowing both soak and desock operations to be performed while a test is performed.
본 발명의 반도체 디바이스 핸들러 시스템은 로딩측 테스트 보드 정렬스테이션에 정렬되어 있되, 행렬 형태로 배치된 다수의 소켓이 마련된 인쇄회로기판으로 이루어지고, 상기 각 소켓에 구비된 각 단자에 연결되어 있는 프린트 배선은 인쇄회로기판의 적소에 형성되어 있는 커넥팅 부재에 집중되어 있는 테스트 보드에 테스트할 반도체 디바이스를 이송시키는 디바이스 이송 수단; 상기 로딩측 테스트 보드 정렬스테이션의 하방에 마련되되, 내부에는 상하로 다단의 적재랙이 내장되어 있고, 상기 적재랙에 적재된 다수의 테스트 보드를 테스트 온도로 유지시키는 속챔버; 상기 로딩측 테스트 보드 정렬스테이션의 측방에 위치한 언로딩측 테스트 보드 정렬스테이션의 하방에 마련되되, 내부에는 상하로 다단의 적재랙이 내장되어 있고, 상기 적재랙에 적재된 다수의 테스트 보드를 상온으로 유지시키는 디속챔버; 상기 속챔버의 전방 상부에 마련되되, 다수의 상기 테스트 보드가 수평으로 수용된 상태에서 상기 테스트 보드와 테스트 헤드 사이의 전기적인 접촉이 이루어져서 테스트가 수행되는 테스트 챔버 및 다수의 상기 테스트 보드를 함께 상기 속챔버, 상 기 테스트 챔버 및 상기 디속챔버로 이송시키는 테스트 보드 이송 수단을 포함하여 이루어진다.The semiconductor device handler system of the present invention includes a printed circuit board arranged in a loading side test board alignment station, the printed circuit board having a plurality of sockets arranged in a matrix form, and connected to each terminal provided in each socket. Device transfer means for transferring a semiconductor device to be tested to a test board concentrated on a connecting member formed in place on a printed circuit board; A lower chamber provided below the loading side test board aligning station, and having a plurality of stacked racks arranged up and down inside, maintaining a plurality of test boards loaded in the stacked racks at a test temperature; It is provided below the unloading side test board alignment station which is located on the side of the loading side test board alignment station, and has a multi-stage loading rack built up and down inside, and the plurality of test boards loaded in the loading rack at room temperature A sustained chamber for holding; The test chamber and a plurality of the test boards provided in the front upper portion of the inner chamber, the electrical test between the test board and the test head is made in a state in which the plurality of test boards are horizontally received. And a test board transfer means for transferring the chamber, the test chamber, and the de-chamber chamber.
반도체, 소자, 디바이스, 테스트, 핸들러, 보드, 속챔버, 디속챔버 Semiconductor, Device, Device, Test, Handler, Board, Inside Chamber
Description
도 1은 종래 반도체 디바이스 테스트 시스템의 전체적인 구성을 보인 사시도,1 is a perspective view showing the overall configuration of a conventional semiconductor device test system,
도 2는 종래 반도체 디바이스 테스트 시스템에서 핸들러의 구조를 보인 사시도,Figure 2 is a perspective view showing the structure of a handler in a conventional semiconductor device test system,
도 3은 본 발명의 반도체 디바이스 핸들러 시스템의 구조를 개략적으로 보인 사시도,3 is a perspective view schematically showing the structure of a semiconductor device handler system of the present invention;
도 4는 본 발명의 반도체 디바이스 핸들러 시스템에서 테스트 트레이의 이송 경로를 설명하기 위한 도,4 is a view for explaining a transfer path of a test tray in the semiconductor device handler system of the present invention;
도 5는 본 발명의 반도체 디바이스 핸들러 시스템에서 테스트 챔버 내에서 테스트 보드와 테스트 헤드의 접촉 구조를 설명하기 위한 도이다.5 is a view for explaining the contact structure of the test board and the test head in the test chamber in the semiconductor device handler system of the present invention.
*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***
10: 하이픽스 보드, 20: 테스트 헤드,10: high fix board, 20: test head,
110: 핸들러 본체, 120: 스택커,110: handler body, 120: stacker,
120a: 유저트레이, 121: 유저트레이 공급부,120a: user tray, 121: user tray supply unit,
121a: 보조 공급부, 122: 유저트레이 출하부,121a: auxiliary supply unit, 122: user tray shipping unit,
123: 멀티 적재부, 128: 보조 출하부,123: multi stacker, 128: secondary shipping unit,
131: 로딩측 셋 플레이트, 132: 언로딩측 셋 플레이트,131: loading side set plate, 132: unloading side set plate,
134: DC 테스터, 135: 반도체 디바이스,134: DC tester, 135: semiconductor device,
140: 트렌스퍼암, 141: 제 1센서,140: transfer arm, 141: first sensor,
142: 제 2센서, 150: 테스트 트레이,142: second sensor, 150: test tray,
160: 로딩측 트레이 정렬스테이션, 161: 제1 트레이 반전부,160: loading side tray alignment station, 161: first tray inverting portion,
162: 속챔버, 163: 테스트 챔버,162: inner chamber, 163: test chamber,
164: 디속챔버, 165: 제2 트레이 반전부,164: desequence chamber, 165: second tray inverting portion,
166: 언로딩측 트레이 정렬스테이션, 167: 소터테이블,166: unloading side tray alignment station, 167: sorter table,
110': 핸들러 본체, 150': 테스트 보드,110 ': handler body, 150': test board,
162': 속챔버, 163': 테스트 챔버,162 ': inner chamber, 163': test chamber,
164': 디속챔버,164 ': Desok Chamber,
200: 테스트 헤드, 210: 인쇄회로기판,200: test head, 210: printed circuit board,
220: 포고핀 블록220: pogo pin block
본 발명은 반도체 디바이스 핸들러 시스템에 관한 것으로, 특히 다수의 테스트 단자편이 나란히 배열된 커넥터편을 갖는 테스트 보드를 채택함으로써 수평 방향에서 테스트 보드와 접촉하여 테스트를 할 수 있도록 하되, 상대적으로 짧은 테스트 타임을 갖는 반도체 디바이스의 테스트에 적합한 반도체 디바이스 핸들러 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device handler system, and in particular, by adopting a test board having a connector piece in which a plurality of test terminal pieces are arranged side by side, allowing a test to be made in contact with the test board in a horizontal direction, but with relatively short test A semiconductor device handler system suitable for testing semiconductor devices having.
잘 알려진 바와 같이 각종 반도체 디바이스의 제조 과정에서 소정의 조립 공정을 거쳐서 제조된 반도체 디바이스(이하 간단히 '디바이스'라고도 한다)는 최종적으로 특정 기능을 발휘하는지 여부를 체크하는 테스트 공정을 거치게 된다.As is well known, a semiconductor device (hereinafter, simply referred to as a device) manufactured through a predetermined assembly process in the manufacturing process of various semiconductor devices is finally subjected to a test process for checking whether a specific function is performed.
도 1은 종래 반도체 디바이스 테스트 시스템의 전체적인 구성을 보인 사시도이다. 도 1에 도시한 바와 같이, 종래 반도체 디바이스 테스트 시스템의 전체적인 구성은 크게 반도체 디바이스를 테스트하는 테스트 헤드(20), 일정 수량의 반도체 디바이스를 반송하여 테스트가 이루어지도록 하고 이 테스트 결과에 따라 반도체 디바이스들을 등급별로 분류하여 적재하는 핸들러(110) 및 테스트 헤드(20)와 핸들러(110) 사이에 개재되어 반도체 디바이스와 테스트 헤드(20) 사이의 전기적인 연결을 확립하는 하이픽스(HIFIX) 보드(10)를 포함하여 이루어질 수 있다. 즉, (m * n)행렬의 소켓이 배열된 하이픽스 보드(10)와 핸들러(110)의 테스트부(test site)가 정합한 상태에서 테스트 트레이 상의 인서트 내에 안착된 반도체 디바이스와 하 이픽스 보드(10) 상의 소켓이 서로 접촉함으로써 (m x n)개의 반도체 소자가 동시에 테스트되는 것이다.1 is a perspective view showing the overall configuration of a conventional semiconductor device test system. As shown in FIG. 1, the overall configuration of a conventional semiconductor device test system is largely performed by carrying a
도 2는 종래 반도체 디바이스 테스트 시스템에서 핸들러의 구조를 보인 사시도이다. 도 2에 도시한 바와 같이, 종래의 테스트 핸들러는 핸들러 본체(110)와 이 핸들러 본체(110)의 전방부에 설치되는 스택커(120)를 포함하여 이루어질 수 있다. 이러한 구성에서, 스택커(120)는 테스트할 디바이스가 담긴 복수의 유저트레이(120a)가 적재되는 유저트레이 공급부(121), 테스트되어 등급별로 소팅된 반도체 디바이스들이 담기는 복수의 유저트레이(120a)가 적재되는 유저트레이 출하부(122) 및 여러 종류의 유저트레이(120a)를 구분하여 보관할 수 있는 멀티 적재부(123)로 나누어진다.2 is a perspective view illustrating a structure of a handler in a conventional semiconductor device test system. As shown in FIG. 2, the conventional test handler may include a
유저트레이 공급부(121)의 하부에는 보조 공급부(121a)가 배치되어 유저트레이 공급부(121)에 적재된 유저트레이(120a)를 다 소비하면 보조 공급부(121a)에서 항시 새로운 유저트레이(120a)를 공급해주기 때문에 핸들러 본체(110)의 작동을 멈추지 않고 계속해서 유저트레이를 공급할 수 있도록 한다. 또한 유저트레이 출하부(122)에도 보조 출하부(128)가 보조 공급부(121a)와 동일한 구조로 하부에 배치되어 유저트레이 출하부(122)에 적재 종료된 유저트레이(120a)를 보조 출하부(128)로 하강시킨다. 스택커(120)의 측방에는 멀티 적재부(123)가 마련되는데, 이 멀티 적재부(123)에는 한 종류의 유저트레이(120a)를 적재할 수 있는 공간에 7종류의 유저트레이(120a)를 보관할 수 있도록 복수의 적재부가 설치된다.The
한편, 핸들러 본체(110)의 스택커(120) 상부 측에는 테스트할 디바이스가 담 긴 유저트레이(120a)의 대기 장소인 수개의 로딩측 셋 플레이트(131)와 테스트되어 등급별로 소팅된 디바이스를 담기 위한 공 트레이의 대기 장소인 수 개의 언로딩측 셋 플레이트(132)가 배치된다. 따라서 유저트레이 공급부(121)에 있는 테스트할 디바이스가 담긴 유저트레이(120a)는 트렌스퍼암(140)에 의해 순차적으로 로딩측 셋 플레이트(131)에 이동된다. 즉 트렌스퍼암(140)은 유저트레이 공급부(121)로 하강하면서 유저트레이(120a)가 어느 정도의 높이까지 적재되어 있는지 감지하는데, 측면에 장착된 제 1센서(141)로 대략 위치를 감지할 때까지 빠르게 하강한다. 그리고 제 1센서(141)가 감지하면 천천히 하강하면서 상면에 설치된 제 2센서(142)가 유저트레이(120a)를 정확히 감지하여 픽킹하고, 로딩측 셋 플레이트(131)로 이동시킨다. 또한 트렌스퍼암(140)은 로딩측 셋 플레이트(131)에 위치된 공 트레이에 디바이스가 가득 차게 되면, 이를 유저트레이 출하부(122)의 적재부로 이동시키는 역할을 한다.Meanwhile, the upper side of the
테스트 핸들러에는 또한 핸들러 본체(110)의 테스트 작동방향을 따라 이동하도록 배치된 복수의 테스트 트레이(150)가 구비된다. 이 테스트 트레이(150)는 초기에 로딩측 트레이 정렬 스테이션(160)에 위치되며, 이곳에서 복수의 테스트할 디바이스를 이송 적재받는다. 하나의 테스트 트레이(150)에는 다수개, 예를 들어 64개의 디바이스가 수용된다. 한편, 로더용 직교좌표 로봇(미도시)은 로딩측 셋 플레이트(131)와 로딩측 트레이 정렬 스테이션(160)과의 사이를 연속적이면서도 반복적으로 이동하면서 로딩측 셋 플레이트(131)에 위치된 유저트레이(120a)로부터 디바이스를 픽킹하여 테스트 트레이(150)로 이송 적재시킨다. 이 로더용 직교좌표 로봇 은 1회의 동작에 복수개, 예를 들어 16개의 디바이스를 픽킹하는 핸드(미도시)를 구비한다. 핸들러 본체(110)의 테스트 작동방향 상에는 제 1트레이 반전부(161)와 속챔버(Soak Chamber)(162), 그리고 테스트 챔버(163)와 디속챔버(De-soak Chamber)(164) 및 제 2트레이 반전부(165)와 언로딩측 트레이 정렬스테이션(166) 및 소터테이블(167)이 구비되어 있다. 제 1트레이 반전부(161)는 로딩측 트레이 정렬스테이션(160)에서 복수의 디바이스(156)를 이송 적재받은 테스트 트레이(150)를 수직하게 세워 속챔버(162)로 공급한다.The test handler is also provided with a plurality of
한편, 속챔버(162)는 제 1트레이 반전부(161)에 의해 수직하게 세워진 테스트 트레이(150)를 수용하여 앞쪽으로부터 뒤쪽으로 소정의 단계로 이동시키면서 디바이스(156)를 테스트 온도 조건으로 가열하거나 냉각시킨다. 다음으로, 속챔버(162)로부터 배출되는 테스트 트레이(150)는 최종적으로 상하의 2열 수직 배치된 가이드바(미도시)에 탑재되어 이동축(미도시)과 이동수단(미도시)에 결합된 푸셔(미도시)로 상하의 테스트 트레이(150)를 밀면서 테스트 헤드(20)로 이동시키며, 동시에 테스트 종료된 테스트 트레이(150)를 배출시키는 인덱싱 메카니즘을 갖는다. 테스트 챔버(163)는 상기와 같은 상하의 2열 수직 배치로 공급되는 테스트 트레이(150)를 테스트 조건의 온도로 가열 또는 냉각된 상태로 유지하고, 이러한 상태로 테스트 트레이(150)를 수용하여 이 테스트 트레이(150)에 있는 복수개, 예를 들어 128개의 디바이스(156)와 테스트 헤드를 전기적으로 접속시켜 테스트가 이루어지도록 한다. 즉, 테스트 헤드(20)와 테스트 트레이(150)가 수직으로 도킹하여 1회의 테스트 동작에 예를 들어, 128개의 디바이스(156)에 대한 테스트가 동시에 이 루어지는 것이다.Meanwhile, the
계속해서 디속챔버(154)는 상기 테스트 장비로부터 공급되는 테스트 트레이(150)를 다시 1열로 정렬하여 수용하는데, 테스트 트레이(150)를 뒤쪽에서부터 앞쪽에서 소정의 단계로 이송시키면서 디바이스의 온도를 상온으로 환원시킨다. 한편 제 2트레이 반전부(165)는 제 1트레이 반전부(161)와 동일한 구성으로 된 것으로 제 1트레이 반전부(161)와 반대방향으로 테스트 트레이(150)를 이송시킨다. 따라서 디속챔버(164)로부터 배출되는 테스트 트레이(150)를 다시 수평하게 뉘이게 된다. 그러므로 제 2트레이 반전부(165)에 의하여 수평으로 뉘어진 테스트 트레이(150)는 언로딩측 트레이 정렬스테이션(166)으로 이송되어 위치하게 된다. 그리고 소터테이블(167)은 언로딩측 트레이 정렬 스테이션(166)에 위치된 테스트 트레이(150) 상의 디바이스들을 그 등급별로 분류하여 일시 보관하는 역할을 한다. 상기의 과정에 의해 언로딩측 셋 플레이트(132)에 위치된 빈 트레이에 디바이스가 가득 차게 되면, 해당하는 빈 트레이는 트렌스퍼암(140)에 의해 유저트레이 출하부(122)에 해당하는 트레이 적재부로 이동된다. 이하 도 2에 도시한 구성은 국내 특허등록 제 553992호에 상세하게 설명되어 있으므로 더 이상의 설명은 생략한다.Subsequently, the de-chamber chamber 154 receives the
그러나 전술한 바와 같은 종래의 반도체 디바이스 테스트 시스템에 따르면, 테스트 트레이가 수직으로 놓인 상태에서 테스트 헤드에 접촉하는바, 이를 위해 수평 상태의 테스트 트레이를 수직 상태로 반전시키기 위한 복잡한 구조의 테스트 트레이 반전 메카니즘이 필요할 뿐만 아니라 큰 공간이 필요하다는 문제점이 있었다. 나아가, 1회에 테스트할 수 있는 테스트 트레이의 수가 2개에 불과하기 때문에 공 간 이용 효율이 현저하게 낮을 뿐만 아니라 동일한 개수의 디바이스를 테스트하는데 소요되는 시간이 상대적으로 길어진다고 하는 문제점이 있었다. 무엇보다도, 종래의 반도체 디바이스 테스트 시스템에 따르면, 한 번에 테스트되는 반도체 디바이스의 수가 증가함에 따라 하이픽스 보드의 동시 접촉수가 많아져서 하이픽스 보드가 고가로 됨은 물론 제조상의 불량이 날로 증가하는 추세에 있다.However, according to the conventional semiconductor device test system as described above, the test tray is in contact with the test head in a vertically placed state. For this purpose, a complicated test tray reversal mechanism for inverting the horizontal test tray to the vertical state is used. Not only was this necessary, but there was a problem that a large space was needed. Furthermore, since only two test trays can be tested at a time, there is a problem that the space utilization efficiency is notably low and the time required for testing the same number of devices is relatively long. Above all, according to the conventional semiconductor device test system, as the number of semiconductor devices tested at one time increases, the number of simultaneous contacts of the high-fix board increases, resulting in high-fix boards being expensive and manufacturing defects increasing day by day. have.
전술한 문제점을 감안하여 본 출원인은 다수의 테스트 단자편이 나란히 배열된 커넥터편을 갖는 테스트 보드를 채택함으로써 하이픽스 보드의 개재 없이 수평 방향에서 직접 테스트 보드와 접촉하여 테스트를 할 수 있도록 하고, 이에 따라 적은 공간을 차지하면서도 많은 수의 반도체 디바이스를 동시에 테스트할 수 있도록 한 반도체 디바이스 테스트 시스템을 2006년 특허출원 제112753호(이하 '선행발명1'이라 한다)로 출원한 바 있다. 본 출원인은 또한 선행발명1로 제안한 반도체 디바이스 테스트 시스템에서 테스트 보드와 테스트 헤드의 커넥팅 방식을 상하로 탄력적으로 신축되는 포고 핀에 의해 구현함으로써 그 구조가 간단할 뿐만 아니라 수많은 반복 테스트에도 불구하고 그 접촉 불량이 발생하지 않도록 한 커넥팅 장치도 2006년 특허출원 제134953호(이하 '선행발명2'라 한다)로 출원한 바 있다.In view of the above-described problems, the present applicant adopts a test board having a connector piece in which a plurality of test terminal pieces are arranged side by side, so that the test can be made by directly contacting the test board in the horizontal direction without intervening the high-fix board. Patent application No. 112753 (hereinafter referred to as 'prior invention 1') was filed in 2006 for a semiconductor device test system that allows a large number of semiconductor devices to be tested simultaneously while taking up a small amount of space. The Applicant has also implemented the connection method of the test board and the test head by the pogo pins which are elastically stretched up and down in the semiconductor device test system proposed in the prior invention 1, not only the structure is simple but also the contact in spite of numerous repeated tests. The connecting device which prevented the defect from being filed was also filed in 2006 Patent Application No. 13403 (hereinafter referred to as 'prior invention 2').
그러나 전술한 선행발명1에 따르면, 다수의 테스트 보드에 대한 테스트 온도의 유지와 상온으로의 환원이 모두 테스트 챔버에서 직접 이루어지기 때문에 속챔버와 디속챔버가 없어도 되는 반면에 다수의 테스트 보드를 테스트 챔버에 적재한 후에 테스트 온도까지 상승시키는데 상대적으로 많은 시간이 소요되고, 이에 따라 테스트 보드를 적재하는 동안에는 상대적으로 고가의 장비인 테스트 헤드가 가동되 지 않는 문제점이 있었다. 이런 점을 감안할 때, 본 출원인의 선행발명1은 실제 테스트에 소요되는 시간이 다수의 테스트 보드를 테스트 챔버에 모두 적재한 후에 테스트 온도까지 상승시키는 시간보다 상대적으로 많이 긴 반도체 디바이스, 예를 들어 플래시 메모리를 테스트하는 데는 효율적이지만 그렇지 않은 반도체 디바이스, 즉 램(RAM)을 테스트하는 데는 상대적으로 효율이 좋지 못한 문제점이 있었다.However, according to the above-described Invention 1, since the maintenance of the test temperature for the plurality of test boards and the reduction to the room temperature are all performed directly in the test chamber, there is no need for an inner chamber and a desorption chamber, whereas a plurality of test boards are used in the test chamber. It takes a relatively long time to rise to the test temperature after loading on the test board, and thus the test head, which is a relatively expensive device, does not operate while loading the test board. In light of this, Applicant's Prior Invention 1 shows that a semiconductor device, for example, a flash, is relatively longer than the time required for the actual test to rise to the test temperature after all the test boards have been loaded in the test chamber. There has been a problem in that it is efficient to test memory but relatively inefficient in testing semiconductor devices, that is, RAM.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 다수의 테스트 단자편이 나란히 배열된 커넥터편을 갖는 테스트 보드를 채택함으로써 수평 방향에서 테스트 보드와 접촉하여 테스트할 수 있도록 하되, 속챔버와 디속챔버를 테스트 챔버와는 별도로 마련하여 테스트 챔버에서 테스트가 수행되는 동안에 속과 디속 작업이 함께 이루어지도록 함으로써 테스트 헤드의 이용 효율을 극대화시킨 반도체 디바이스 핸들러 시스템을 제공함을 목적으로 한다.The present invention has been made to solve the above-described problems, by adopting a test board having a plurality of test terminal pieces are arranged side by side to the test board in contact with the test board in the horizontal direction, but the inner chamber and the de-chamber chamber The purpose of the present invention is to provide a semiconductor device handler system that maximizes the use efficiency of the test head by providing a separate from the test chamber so that the work can be performed together with the inside and the second during the test in the test chamber.
전술한 목적을 달성하기 위한 본 발명의 반도체 디바이스 핸들러 시스템은 로딩측 테스트 보드 정렬스테이션에 정렬되어 있되, 행렬 형태로 배치된 다수의 소켓이 마련된 인쇄회로기판으로 이루어지고, 상기 각 소켓에 구비된 각 단자에 연결되어 있는 프린트 배선은 인쇄회로기판의 적소에 형성되어 있는 커넥팅 부재에 집중되어 있는 테스트 보드에 테스트할 반도체 디바이스를 이송시키는 디바이스 이송 수단; 상기 로딩측 테스트 보드 정렬스테이션의 하방에 마련되되, 내부에는 상하로 다단의 적재랙이 내장되어 있고, 상기 적재랙에 적재된 다수의 테스트 보드를 테스 트 온도로 유지시키는 속챔버; 상기 로딩측 테스트 보드 정렬스테이션의 측방에 위치한 언로딩측 테스트 보드 정렬스테이션의 하방에 마련되되, 내부에는 상하로 다단의 적재랙이 내장되어 있고, 상기 적재랙에 적재된 다수의 테스트 보드를 상온으로 유지시키는 디속챔버; 상기 속챔버의 전방 상부에 마련되되, 다수의 상기 테스트 보드가 수평으로 수용된 상태에서 상기 테스트 보드와 테스트 헤드 사이의 전기적인 접촉이 이루어져서 테스트가 수행되는 테스트 챔버 및 다수의 상기 테스트 보드를 함께 상기 속챔버, 상기 테스트 챔버 및 상기 디속챔버로 이송시키는 테스트 보드 이송 수단을 포함하여 이루어진다.The semiconductor device handler system of the present invention for achieving the above object is composed of a printed circuit board arranged in a loading side test board alignment station, provided with a plurality of sockets arranged in a matrix form, each of the sockets The printed wiring connected to the terminal includes: device transfer means for transferring a semiconductor device to be tested to a test board concentrated on a connecting member formed in place on a printed circuit board; A lower chamber provided below the loading side test board alignment station, and having a multi-stage stacking rack built up and down, and maintaining a plurality of test boards loaded in the stacking rack at a test temperature; It is provided below the unloading side test board alignment station which is located on the side of the loading side test board alignment station, and has a multi-stage loading rack built up and down inside, and the plurality of test boards loaded in the loading rack at room temperature A sustained chamber for holding; The test chamber and a plurality of the test boards provided in the front upper portion of the inner chamber, the electrical test between the test board and the test head is made in a state in which the plurality of test boards are horizontally received. And a test board transfer means for transferring the chamber, the test chamber, and the de-chamber chamber.
전술한 구성에서, 상기 테스트 보드와 상기 테스트 헤드는 포고핀 블록에 의해 전기적으로 접촉되는 것이 바람직하다. 한편, 상기 테스트 보드는 상기 속챔버 -> 상기 테스트 챔버 -> 상기 디속챔버의 경로를 따라 이송된다. 또한 상기 로딩측 정렬 스테이션의 전방에는 상기 테스트 보드에 적재될 반도체 디바이스에 대한 DC 테스트를 수행하는 DC 테스터가 구비되는 것이 바람직하다.In the above configuration, the test board and the test head are preferably in electrical contact by a pogo pin block. On the other hand, the test board is transferred along the path of the inner chamber-> the test chamber-> the de-chamber chamber. In addition, the front side of the loading side alignment station is preferably provided with a DC tester for performing a DC test on the semiconductor device to be loaded on the test board.
이하에는 첨부한 도면을 참조하여 본 발명의 반도체 디바이스 핸들러 시스템의 바람직한 실시예에 대해 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the semiconductor device handler system of the present invention.
도 3은 본 발명의 반도체 디바이스 핸들러 시스템의 구조를 개략적으로 보인 사시도이고, 도 4는 본 발명의 반도체 디바이스 핸들러 시스템에서 테스트 트레이의 이송 경로를 설명하기 위한 도이며, 도 5는 본 발명의 반도체 디바이스 핸들러 시스템에서 테스트 챔버 내에서 테스트 보드와 테스트 헤드의 접촉 구조를 설명하기 위한 도인바, 본 발명에서는 도 2에 도시한 테스트 트레이 대신에 행렬 형태로 배치된 다수의 소켓이 마련된 인쇄회로기판으로 이루어지고 상기 각 소켓에 구비된 각 단자에 연결되어 있는 프린트 배선은 인쇄회로기판의 적소에 형성되어 있는 커넥터편에 나란히 노출된 형태로 집중되어 있는 테스트 보드(150')를 채택하고 있다. 이러한 테스트 보드(150')에 대한 구체적인 구조는 상기한 본 출원인의 선행발명2에 상세히 설명되어 있기에 더 이상의 설명은 생략한다.3 is a perspective view schematically illustrating a structure of a semiconductor device handler system of the present invention, FIG. 4 is a view for explaining a transfer path of a test tray in the semiconductor device handler system of the present invention, and FIG. 5 is a semiconductor device of the present invention. In the handler system for explaining the contact structure of the test board and the test head in the test chamber, the present invention consists of a printed circuit board provided with a plurality of sockets arranged in a matrix instead of the test tray shown in FIG. The printed wiring connected to each terminal provided in each of the sockets adopts a test board 150 'which is concentrated in a form exposed side by side to a connector piece formed at a place of a printed circuit board. Since the detailed structure of the test board 150 'is described in detail in the above-described
도 3 내지 도 5에 도시한 바와 같이, 본 발명의 반도체 디바이스 핸들러 시스템은 핸들러 본체(110')와 이 핸들러 본체(110')의 전방부에 설치되는 스택커(120)를 포함하여 이루어질 수 있다. 이러한 구성에서, 스택커(120)는 테스트할 디바이스가 담긴 복수의 유저트레이(120a)가 적재되는 유저트레이 공급부(121), 테스트되어 등급별로 소팅된 반도체 디바이스들이 담기는 복수의 유저트레이(120a)가 적재되는 유저트레이 출하부(122) 및 여러 종류의 유저트레이(120a)를 구분하여 보관할 수 있는 멀티 적재부(123)로 나누어진다.As shown in FIGS. 3 to 5, the semiconductor device handler system of the present invention may include a
유저트레이 공급부(121)의 하부에는 보조 공급부(121a)가 배치되어 유저트레이 공급부(121)에 적재된 유저트레이(120a)를 다 소비하면 보조 공급부(121a)에서 항시 새로운 유저트레이(120a)를 공급해주기 때문에 핸들러 본체(110')의 작동을 멈추지 않고 계속해서 유저트레이를 공급할 수 있도록 한다. 또한 유저트레이 출하부(122)에도 보조 출하부(128)가 보조 공급부(121a)와 동일한 구조로 하부에 배치되어 유저트레이 출하부(122)에 적재 종료된 유저트레이(120a)를 보조 출하부(128)로 하강시킨다. 스택커(120)의 측방에는 멀티 적재부(123)가 마련되는데, 이 멀티 적재부(123)에는 한 종류의 유저트레이(120a)를 적재할 수 있는 공간에 7종류의 유 저트레이(120a)를 보관할 수 있도록 복수의 적재부가 설치된다.The
한편, 핸들러 본체(110')의 스택커(120) 상부 측에는 테스트할 디바이스가 담긴 유저트레이(120a)의 대기 장소인 수개의 로딩측 셋 플레이트(131)와 테스트되어 등급별로 소팅된 디바이스를 담기 위한 공 트레이의 대기 장소인 수 개의 언로딩측 셋 플레이트(132)가 배치된다. 따라서 유저트레이 공급부(121)에 있는 테스트할 디바이스가 담긴 유저트레이(120a)는 트렌스퍼암(미도시, 도 2 참조)에 의해 순차적으로 로딩측 셋 플레이트(131)에 이동된다. 즉 트렌스퍼암은 유저트레이 공급부(121)로 하강하면서 유저트레이(120a)가 어느 정도의 높이까지 적재되어 있는지 감지하는데, 측면에 장착된 제 1센서(미도시, 도 2 참조)로 대략 위치를 감지할 때까지 빠르게 하강한다. 그리고 제 1센서가 감지하면 천천히 하강하면서 상면에 설치된 제 2센서(미도시, 도 2 참조)가 유저트레이(120a)를 정확히 감지하여 픽킹하고, 로딩측 셋 플레이트(131)로 이동시킨다. 또한 트렌스퍼암은 로딩측 셋 플레이트(131)에 위치된 공 트레이에 디바이스가 가득 차게 되면, 이를 유저트레이 출하부(122)의 적재부로 이동시키는 역할을 한다.Meanwhile, the upper side of the
본 발명의 테스트 핸들러 시스템에는 또한 핸들러 본체(110')의 테스트 작동방향을 따라 이동하도록 배치된 복수의 테스트 보드(150')가 구비된다. 이 테스트 보드(150')는 초기에 로딩측 보드 정렬스테이션(미도시, 도 2 참조)에 위치되며, 이곳에서 복수의 테스트할 디바이스를 이송 적재 받는다. 하나의 테스트 보드(150')에는 다수개, 예를 들어 64개의 디바이스가 수용될 수 있다. 한편, 로더용 직교좌표 로봇(미도시)은 로딩측 셋 플레이트(131)와 로딩측 트레이 정렬 스테이션 과의 사이를 연속적이면서도 반복적으로 이동하면서 로딩측 셋 플레이트(131)에 위치된 유저트레이(120a)로부터 디바이스를 픽킹하여 테스트 보드(150')로 이송 적재시킨다. 이 로더용 직교좌표 로봇은 1회의 동작에 복수개, 예를 들어 16개의 디바이스를 픽킹하는 핸드(미도시)를 구비한다. 미설명 부호 134는 반도체 디바이스에 대한 DC 테스트를 수행하는 DC 테스터를 나타낸다.The test handler system of the present invention is also provided with a plurality of test boards 150 'arranged to move along the test operation direction of the handler body 110'. The test board 150 'is initially located in the loading side board alignment station (not shown, see FIG. 2), where the plurality of devices to be tested are loaded and loaded. One
한편, 핸들러 본체(110')의 로딩측 보드 정렬스테이션의 하방에는 다수의 테스트 보드(150')를 상하로 간격을 두고 나란히 수용하여 디바이스를 테스트 온도 조건으로 가열시키거나 냉각(이하 이를 '속 작업'이라 한다)시키는 속챔버(162')가 배치되는데, 이를 위해 속챔버(162')에는 테스트 보드(150')가 상하로 일정 간격을 두고 적재되도록 테스트 보드(150')의 양단을 지지하는 적재랙(미도시)이 속챔버에서 내장되어 있다. 그리고 도시하지 않은 이송 기구에 의해 테스트 보드(150')가 속챔버(162')의 상기 적재랙에 아래로부터 위로 순차적으로 적재되게 된다.Meanwhile, a plurality of test boards 150 'are arranged side by side at intervals below the loading side board alignment station of the handler main body 110' to heat or cool the device to a test temperature condition (hereinafter referred to as 'follow-up work'). An inner chamber 162 'is disposed, and for this purpose, the inner chamber 162' supports both ends of the test board 150 'such that the test board 150' is loaded at a predetermined interval up and down. A loading rack (not shown) is built in the inner chamber. The test board 150 'is sequentially loaded from the bottom to the loading rack of the inner chamber 162' by a transfer mechanism (not shown).
이와 같이 하여 상기 적재랙에 테스트 보드(150')가 모두 채워지게 되면, 도시하지 않은 히터나 냉각기를 가동시켜 속 작업을 수행한다. 다음으로, 속 작업이 완료된 다수의 테스트 보드(150')는 도시하지 않은 이송 기구에 의해 도 4의 단계 S1 및 S2에 도시한 바와 같은 경로를 거쳐 한꺼번에 테스트 챔버(163')로 이송되어 테스트 챔버(163')에 내장된 적재랙(미도시)에 적재된다. 이 상태에서 각각의 테스트 보드(150')는 테스트 헤드(200)의 인쇄회로기판(210)의 단부에 설치된 포고핀 블록(220)에 전기적으로 접촉되고, 이 상태에서 디바이스에 대한 각종 성능 테스트가 수행된다. 그리고 이러한 성능 테스트 동안에 속챔버(162')의 상기 적재랙에는 다시 테스트 보드(150')가 순차적으로 적재되어 테스트 보드(150')에 탑재된 디바이스에 대한 속 작업이 진행되게 된다.When the
한편, 테스트 챔버(163')에서 각종 성능 테스트를 마친 테스트 보드(150')는 도시하지 않은 이송 기구에 의해 도 4의 단계 S3, S4 및 S5의 경로를 거쳐 디속챔버(164')로 이송되어 디속챔버(164')에 내장된 적재랙(미도시)에 적재되고, 이후 디속챔버(164')에 설치된 히터 또는 냉각기(도시되지 않음)에 의해 상온으로 환원(이하 이를 '디속 작업'이라 한다)된다. 이렇게 하여 디속 작업을 마친 테스트 보드(150')는 이후 도시되지 않은 이송 기구에 의해 도 4의 단계 S6의 경로를 따라 위에서부터 순차적으로 언로딩측 보드 정렬스테이션(미도시, 도 2 참조)으로 이송되어 위치하게 된다. 그리고 소터테이블(미도시, 도 2 참조)은 언로딩측 트레이 정렬 스테이션에 위치된 테스트 보드(150') 상의 디바이스들을 그 등급별로 분류하여 일시 보관하는 역할을 한다. 상기의 과정에 의해 언로딩측 셋 플레이트(132)에 위치된 빈 트레이에 디바이스가 가득 차게 되면, 해당하는 빈 트레이는 트렌스퍼암에 의해 유저트레이 출하부(122)에 해당하는 트레이 적재부로 이동된다.On the other hand, the test board 150 'having been subjected to various performance tests in the test chamber 163' is transferred to the speed chamber 164 'via the path of steps S3, S4 and S5 of FIG. It is loaded in a loading rack (not shown) built in the dichroic chamber 164 ', and then reduced to room temperature by a heater or a cooler (not shown) installed in the dichroic chamber 164' (hereinafter referred to as 'dixon'). )do. In this way, the
전술한 구성에서, 테스트 보드를 속챔버로 이송시켜서 속 작업을 수행하는데 소요되는 시간과 성능 테스트가 종료된 테스트 보드를 디속챔버로 이송시켜서 디속 작업을 수행하는데 소요되는 시간이 성능 테스트를 수행하는데 소요되는 시간보다 짧은 경우에는 이론적으로 테스트 헤드를 잠시도 놀리지 않게 됨으로써 테스트 헤드의 운용 효율이 극대화될 수 있다.In the above-described configuration, the time required to transfer the test board to the inner chamber to perform the inner working and the time required to perform the speeding operation by transferring the test board after the performance test to the desorption chamber are performed to perform the performance test. If the time is shorter, the test head can theoretically not be idled for a while, so the operational efficiency of the test head can be maximized.
본 발명의 반도체 디바이스 핸들러 시스템은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다. 예를 들어, 테스트 보드는 테스트 헤드와 나란히 놓인 상태에서의 접촉을 보장하는 한 다양한 구조로 이루어질 수 있고, 테스트 헤드의 포고핀 블록 역시 테스트 보드와 나란히 놓인 상태에서의 접촉을 보장하는 한 다양한 구조로 대체 및 변형이 가능할 것이다The semiconductor device handler system of the present invention is not limited to the above-described embodiments, but can be modified in various ways within the scope of the technical idea of the present invention. For example, the test board may have various structures as long as it ensures contact with the test head, and the pogo pin block of the test head may also have various structures as long as it ensures contact with the test board. Substitutions and variations will be possible
이상에서 설명한 바와 같은 본 발명의 반도체 디바이스 핸들러 시스템에 따르면, 다수의 테스트 단자편이 나란히 배열된 커넥터편을 갖는 테스트 보드를 채택함으로써 수평 방향에서 테스트 보드와 접촉하여 테스트할 수 있도록 함으로써 간단한 구조에 의해 동시에 많은 수의 반도체 디바이스를 테스트할 수 있도록 하되, 속챔버와 디속챔버를 테스트 챔버와는 별도로 마련하여 테스트 챔버에서 테스트가 수행되는 동안에 속과 디속 작업이 함께 이루어지도록 함으로써 테스트 헤드의 이용 효율을 극대화시킬 수가 있다.According to the semiconductor device handler system of the present invention as described above, by adopting a test board having a connector piece in which a plurality of test terminal pieces are arranged side by side, it is possible to test by contacting the test board in the horizontal direction at the same time by a simple structure Allows testing of a large number of semiconductor devices, but separates the chamber and de-chamber chambers from the test chamber so that the core and de-score work together during the test chamber to maximize the efficiency of the test head. There is a number.
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