KR100864971B1 - Method and apparatus for driving liquid crystal display device - Google Patents

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Abstract

본 발명은 도트 인버젼 구동시 화질을 높이도록 한 액정표시소자의 구동방법 및 장치에 관한 것이다.

본 발명에 따른 액정표시소자의 구동방법 및 장치는 비트 반전신호를 발생하고, 그 비트 반전신호에 응답하여 디지털 데이터에서 적어도 한 비트를 반전시킨 다음에 적어도 한 비트가 반전된 디지털 데이터를 아날로그 전압으로 변환하게 된다.

Figure R1020020031713

The present invention relates to a method and apparatus for driving a liquid crystal display device to improve image quality when driving dot inversion.

The method and apparatus for driving a liquid crystal display according to the present invention generate a bit inversion signal, invert at least one bit in the digital data in response to the bit inversion signal, and then convert the at least one bit inverted digital data into an analog voltage. Will be converted.

Figure R1020020031713

Description

액정표시소자의 구동방법 및 장치{METHOD AND APPARATUS FOR DRIVING LIQUID CRYSTAL DISPLAY DEVICE} TECHNICAL AND APPARATUS FOR DRIVING LIQUID CRYSTAL DISPLAY DEVICE}             

도 1은 1 도트 인버젼 방식에서 구동되는 액정패널의 데이터 극성을 개략적으로 나타내는 도면이다. FIG. 1 is a diagram schematically illustrating data polarity of a liquid crystal panel driven in a one dot inversion scheme.

도 2는 2 도트 인버젼 방식에서 구동되는 액정패널의 데이터 극성을 개략적으로 나타내는 도면이다. FIG. 2 is a diagram schematically illustrating data polarity of a liquid crystal panel driven in a two dot inversion scheme.

도 3은 종래의 액정표시소자 구동장치를 개략적으로 나타내는 회로도이다. 3 is a circuit diagram schematically showing a conventional liquid crystal display element driving apparatus.

도 4는 도 3에 도시된 데이터 구동부를 상세히 나타내는 회로도이다. FIG. 4 is a circuit diagram illustrating in detail the data driver illustrated in FIG. 3.

도 5는 도 4에 도시된 감마전압 공급부와 디지털/아날로그 변환기를 상세히 나타내는 회로도이다. FIG. 5 is a circuit diagram illustrating in detail a gamma voltage supply unit and a digital-analog converter shown in FIG. 4.

도 6은 디지털 데이터가 '111111'일 때 도 5에 도시된 디코더에서 선택되는 감마전압을 나타내는 회로도이다. FIG. 6 is a circuit diagram illustrating a gamma voltage selected by the decoder illustrated in FIG. 5 when the digital data is '111111'.

도 7은 종래의 2 도트 인버젼 방식에서 동일한 극성이 인가되는 두 수평라인들간의 휘도차가 발생되는 원인을 나타내는 파형도이다. 7 is a waveform diagram illustrating a cause of a luminance difference between two horizontal lines to which the same polarity is applied in the conventional two dot inversion scheme.

도 8은 본 발명의 실시예에 따른 액정표시소자 구동장치를 개략적으로 나타내는 회로도이다. 8 is a circuit diagram schematically showing a liquid crystal display device driving apparatus according to an embodiment of the present invention.                 

도 9는 도 8에 도시된 비트 제어기를 상세히 나타내는 회로도이다. FIG. 9 is a circuit diagram illustrating the bit controller shown in FIG. 8 in detail.

도 10은 도 8에 도시된 비트 제어기의 입/출력 파형을 나타내는 파형도이다. FIG. 10 is a waveform diagram illustrating input / output waveforms of the bit controller illustrated in FIG. 8.

도 11은 도 8에 도시된 데이터 구동부를 상세히 나타내는 회로도이다. FIG. 11 is a circuit diagram illustrating in detail the data driver illustrated in FIG. 8.

도 12는 도 11에 도시된 감마전압 공급부와 디지털/아날로그 변환기를 상세히 나타내는 회로도이다. FIG. 12 is a circuit diagram illustrating the gamma voltage supply unit and the digital-to-analog converter shown in FIG. 11 in detail.

도 13은 본 발명의 실시예에 따른 액정표시소자 구동방법 및 장치에 있어서 디지털 데이터가 '111111'일 때 도 12에 도시된 디코더에서 선택되는 감마전압을 나타내는 회로도이다. FIG. 13 is a circuit diagram illustrating a gamma voltage selected by the decoder illustrated in FIG. 12 when the digital data is '111111' in the method and apparatus for driving an LCD according to an exemplary embodiment of the present invention.

도 14는 본 발명의 실시예에 따른 액정표시소자 구동방법 및 장치에 있어서 1 도트 인버젼 방식의 구동 파형을 나타내는 파형도이다. FIG. 14 is a waveform diagram illustrating a driving waveform of a one dot inversion method in a method and apparatus for driving an LCD according to an exemplary embodiment of the present invention.

도 15는 본 발명의 실시예에 따른 액정표시소자 구동방법 및 장치에 있어서 2 도트 인버젼 방식의 구동 파형을 나타내는 파형도이다.
15 is a waveform diagram illustrating a driving waveform of a two dot inversion method in a method and apparatus for driving an LCD according to an exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1,81 : 타이밍 콘트롤러 2,82 : 데이터 구동부1,81: Timing controller 2,82: Data driver

3,83 : 게이트 구동부 4,84 : 감마기준전압 발생부3,83: gate driver 4,84: gamma reference voltage generator

5,85 : 액정패널 21,111 : 데이터 레지스터5,85: liquid crystal panel 21,111: data register

22,112 : 쉬프트 레지스터 23,24,113,114 : 래치22,112: Shift register 23,24,113,114: Latch

25,115 : DAC 26,116 : 출력회로25,115: DAC 26,116: output circuit

26a,116a : 버퍼 27,117 : 감마전압 공급부 26a, 116a: buffer 27,117: gamma voltage supply unit                 

51,95,121 : 인버터 52,122 : 디코더51,95,121: Inverter 52,122: Decoder

53,123 : 스위치소자 91,92 : 비교기53,123: switch element 91,92: comparator

93 : RS 플립플롭 94 : AND 게이트93: RS flip-flop 94: AND gate

124 : 배타적 OR 게이트
124: exclusive OR gate

본 발명은 액정표시소자에 관한 것으로, 특히 도트 인버젼 구동시 화질을 높이도록 한 액정표시소자의 구동방법 및 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a method and apparatus for driving a liquid crystal display device to improve image quality when driving dot inversion.

액정표시소자는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시하게 된다. 액정셀마다 스위칭소자가 형성된 액티브 매트릭스(Active Matrix) 타입의 액정표시소자는 동영상을 표시하기에 적합하다. 액티브 매트릭스 타입의 액정표시소자에 사용되는 스위칭소자로는 주로 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)가 이용되고 있다. The liquid crystal display device displays an image by adjusting light transmittance of liquid crystal cells according to a video signal. An active matrix liquid crystal display device in which switching elements are formed for each liquid crystal cell is suitable for displaying moving images. As a switching device used in an active matrix type liquid crystal display device, a thin film transistor (hereinafter, referred to as TFT) is mainly used.

액정표시소자는 액정셀에 충전되는 데이터의 극성을 주기적으로 반전시킴으로써 플리커와 잔상을 줄이기 위한 인버젼 방식으로 구동되고 있다. 인버젼 방식으로는 수직라인 방향에서 인접한 액정셀들간 데이터의 극성을 반전시키는 라인 인버젼 방식, 수평라인 방향에서 인접한 액정셀들간 데이터의 극성을 반전시키는 컬럼 인버젼 방식, 수직라인 방향과 수평라인 방향에서 인접한 액정셀들간 데이터의 극성을 반전시키는 도트 인버젼 방식이 있다. The liquid crystal display is driven in an inversion manner to reduce flicker and afterimage by periodically inverting the polarity of data charged in the liquid crystal cell. The inversion method includes a line inversion method for inverting polarities of data between adjacent liquid crystal cells in a vertical line direction, a column inversion method for inverting polarities of data between adjacent liquid crystal cells in a horizontal line direction, a vertical line direction and a horizontal line direction. There is a dot inversion method of inverting the polarity of data between adjacent liquid crystal cells.

인버젼 방식들 중에, 1 도트 인버젼 방식은 도 1과 같이 수직방향에서 인접한 데이터의 극성이 1 도트 주기로 반전시킴과 동시에 수평방향에서 인접한 데이터의 극성이 1 도트 주기로 반전시키게 된다. 1 도트 인버젼 방식에 비하여 2 도트 인버젼 방식은 도 2와 같이 수직방향에서 인접한 데이터의 극성이 2 도트 주기로 반전시킴과 동시에 수평방향에서 인접한 데이터의 극성이 1 도트 주기로 반전시키게 된다. Among the inversion schemes, the one-dot inversion scheme inverts the polarity of adjacent data in the vertical direction in one dot period as shown in FIG. 1 and inverts the polarity of the adjacent data in the horizontal direction in one dot period. In contrast to the one-dot inversion method, the two-dot inversion method inverts the polarity of adjacent data in the vertical direction in two dot periods as shown in FIG. 2 and inverts the polarity of the adjacent data in the horizontal direction in one dot period.

도트 인버젼 방식을 구현하기 위하여, 데이터 구동부(2)는 수평방향에서 인접한 데이터의 극성을 반전시키게 된다. 이와 동시에 데이터 구동부(2)는 1 도트 인버젼 방식에서 매 수평주기(H)마다 데이터의 극성을 반전시키거나 2 도트 인버젼 방식에서 2 수평주기(H)마다 데이터의 극성을 반전시키게 된다. In order to implement the dot inversion method, the data driver 2 inverts polarities of adjacent data in the horizontal direction. At the same time, the data driver 2 inverts the polarity of data every horizontal period H in the one dot inversion method or inverts the polarity of the data every two horizontal periods H in the two dot inversion method.

2 도트 인버젼 방식은 동일한 극성의 데이터가 인가되는 인접한 두 개의 액정셀들에 충전되는 데이터양의 차이 때문에 인접한 수평라인들 사이에 휘도차가 나타나는 문제점이 있다. 이를 도 3 내지 도 7을 결부하여 상세히 설명하기로 한다.
도 3을 참조하면, 액정표시소자의 구동장치는 데이터라인(DL1 내지 DLm)과 게이트라인(GL1 내지 GLn)이 교차되며 그 교차부에 액정셀(Clc)을 구동하기 위한 TFT가 형성된 액정패널(5)과, 액정패널(5)의 데이터라인들(DL1 내지 DLm)에 데이터를 공급하기 위한 데이터 구동부(2)와, 액정패널(5)의 게이트라인(GL1 내지 GLn)에 스캐닝펄스를 공급하기 위한 게이트 구동부(3)와, 게이트 구동부(3)에 감마전압을 공급하기 위한 감마기준전압 발생부(4)와, 데이터 구동부(2) 및 게이트 구동부(3)를 제어하기 위한 타이밍 콘트롤러(1)를 구비한다. In the two-dot inversion method, there is a problem in that a luminance difference occurs between adjacent horizontal lines due to a difference in the amount of data charged in two adjacent liquid crystal cells to which data of the same polarity is applied. This will be described in detail with reference to FIGS. 3 to 7.
Referring to FIG. 3, a driving apparatus of a liquid crystal display device includes a liquid crystal panel in which data lines DL1 to DLm and gate lines GL1 to GLn cross each other, and TFTs for driving the liquid crystal cell Clc are formed at an intersection thereof. 5), a data driver 2 for supplying data to the data lines DL1 to DLm of the liquid crystal panel 5, and supplying scanning pulses to the gate lines GL1 to GLn of the liquid crystal panel 5; The gate driver 3 for controlling the gamma reference voltage generator 4 for supplying the gamma voltage to the gate driver 3, and the timing controller 1 for controlling the data driver 2 and the gate driver 3. It is provided.

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액정패널(5)은 두 장의 유리기판 사이에 액정이 주입된다. 액정패널(5)의 하부 유리기판 상에는 데이터라인들(DL1 내지 DLm)과 게이트라인들(GL1 내지 GLn)이 직교된다. 데이터라인들(DL1 내지 DLm)과 게이트라인들(GL1 내지 GLn)의 교차부에는 TFT가 형성된다. TFT는 스캐닝펄스에 응답하여 데이터라인들(DL1 내지 DLm) 상의 데이터를 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(GL1 내지 GLm)에 접속되며, TFT의 소스전극은 데이터라인(DL1 내지 DLm)에 접속된다. 그리고 TFT의 드레인전극은 액정셀(Clc)의 화소전극에 접속된다. In the liquid crystal panel 5, liquid crystal is injected between two glass substrates. On the lower glass substrate of the liquid crystal panel 5, the data lines DL1 to DLm and the gate lines GL1 to GLn are orthogonal to each other. TFTs are formed at intersections of the data lines DL1 to DLm and the gate lines GL1 to GLn. The TFT supplies the data on the data lines DL1 to DLm to the liquid crystal cell Clc in response to the scanning pulse. For this purpose, the gate electrodes of the TFTs are connected to the gate lines GL1 to GLm, and the source electrodes of the TFTs are connected to the data lines DL1 to DLm. The drain electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc.

타이밍 콘트롤러(1)는 도시하지 않은 디지털 비디오 카드로부터 공급되는 디지털 비디오 데이터를 우수 화소 데이터와 기수 화소 데이터로 분리하여 데이터 구동부(2)에 공급하게 된다. 또한, 타이밍 콘트롤러(1)는 자신에게 입력되는 수평/수직 동기신호(H,V)를 이용하여 데이터 구동 제어신호(DDC)와 게이트 구동 제어신호(GDC)를 발생한다. 데이터 구동 제어신호(DDC)는 소스쉬프트클럭(SSC), 소스스타트펄스(SSP), 극성제어신호(POL) 및 소스출력인에이블신호(SOE) 등을 포함한다. 이 데이터 구동 제어신호(DDC)는 데이터 구동부(2)에 공급된다. 게이트구동 제어신호(GDC)는 게이트스타트펄스(GSP), 게이트쉬프트클럭(GSC) 및 게이트출력인에이블(GOE) 등을 포함한다. 이 게이트 구동 제어신호(GDC)는 게이트 구동부(3)에 공급된다. The timing controller 1 separates the digital video data supplied from the digital video card (not shown) into even-numbered pixel data and odd-numbered pixel data and supplies them to the data driver 2. In addition, the timing controller 1 generates a data driving control signal DDC and a gate driving control signal GDC by using the horizontal / vertical synchronization signals H and V input thereto. The data driving control signal DDC includes a source shift clock SSC, a source start pulse SSP, a polarity control signal POL, a source output enable signal SOE, and the like. This data drive control signal DDC is supplied to the data driver 2. The gate driving control signal GDC includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable GOE, and the like. The gate drive control signal GDC is supplied to the gate driver 3.

게이트 구동부(3)는 타이밍 콘트롤러(1)로부터 공급되는 게이트구동 제어신 호(GDC)에 응답하여 스캔펄스 즉, 게이트 하이펄스를 순차적으로 발생하게 된다. 이 게이트 구동부(3)는 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터와, 스캔펄스의 전압의 스윙폭을 액정셀(Clc)의 구동에 적합하게 쉬프트 시키기 위한 레벨 쉬프터를 포함한다. TFT는 게이트 구동부(3)로부터의 스캔펄스에 응답하여 턴-온된다. TFT의 턴-온시 데이터라인(DL1 내지 DLm) 상의 비디오 데이터는 액정셀(Clc)의 화소전극에 공급된다. The gate driver 3 sequentially generates scan pulses, that is, gate high pulses, in response to the gate drive control signal GDC supplied from the timing controller 1. The gate driver 3 includes a shift register for sequentially generating scan pulses, and a level shifter for shifting the swing width of the scan pulse voltage to be suitable for driving the liquid crystal cell Clc. The TFT is turned on in response to the scan pulse from the gate driver 3. When the TFT is turned on, video data on the data lines DL1 to DLm is supplied to the pixel electrode of the liquid crystal cell Clc.

감마기준전압 발생부(4)는 각각 소정 개수의 정극성 감마기준전압(GH)과 부극성 감마기준전압(GL)을 데이터 구동부(2)에 공급한다. 정극성 감마기준전압(GH)과 부극성 감마기준전압(GL)은 분압저항을 이용하여 생성된다. The gamma reference voltage generator 4 supplies a predetermined number of positive gamma reference voltages GH and negative gamma reference voltages GL to the data driver 2, respectively. The positive gamma reference voltage GH and the negative gamma reference voltage GL are generated using a voltage divider resistor.

데이터 구동부(2)는 타이밍 콘트롤러(1)로부터 공급되는 데이터구동 제어신호(DDC)에 응답하여 데이터를 데이터라인들(DL1 내지 DLm)에 공급하게 된다. 이 데이터 구동부(2)는 타이밍 콘트롤러(1)로부터의 데이터(RGB)를 샘플링한 후에, 그 데이터를 래치한 다음, 감마전압으로 변환하게 된다. 이 데이터 구동부(2)는 도 4와 같은 구성을 가지는 다수의 데이터 집적회로(Integrated Circuit : 이하, "IC"라 한다)(2a)로 구현된다. The data driver 2 supplies data to the data lines DL1 to DLm in response to the data driving control signal DDC supplied from the timing controller 1. After the data driver 2 samples the data RGB from the timing controller 1, the data driver 2 latches the data and converts the data into a gamma voltage. This data driver 2 is implemented by a plurality of integrated circuits (hereinafter referred to as " IC ") 2a having the configuration as shown in FIG.

각각의 데이터 IC(2a)는 도 4에서 알 수 있는 바 타이밍 콘트롤러(1)로부터 데이터(RGBeven,RGBodd)가 입력되는 데이터 레지스터(21)와, 샘플링 클럭을 발생하기 위한 쉬프트 레지스터(22)와, 쉬프트 레지스터(22)와 k(단, k는 m보다 작은 정수) 개의 데이터라인들(DL1 내지 DLk) 사이에 접속된 제1 래치(23), 제2 래치(24), 디지털/아날로그 컨버터(Digital to Analog Converter : 이하, "DAC"라 한다)(25) 및 출력회로(26)와, 감마기준전압 발생부(4)와 DAC(25) 사이에 접속된 감마전압 공급부(27)를 구비한다. Each data IC 2a includes a data register 21 into which data RGBeven and RGBodd are input from the timing controller 1, a shift register 22 for generating a sampling clock, as shown in FIG. A first latch 23, a second latch 24, and a digital-to-analog converter (Digital) connected between the shift register 22 and k (where k is an integer smaller than m) of the data lines DL1 to DLk. to Analog Converter (hereinafter referred to as " DAC ") 25, and an output circuit 26, and a gamma voltage supply part 27 connected between the gamma reference voltage generator 4 and the DAC 25.

데이터 레지스터(21)는 타이밍 콘트롤러(1)에 의해 분리된 기수 화소 데이터(RGBodd)와 우수 화소 데이터(RGBeven)를 일시 저장한 후에 저장된 데이터(RGBodd,RGBeven)를 제1 래치(23)에 공급한다. The data register 21 temporarily stores odd pixel data RGBodd and even pixel data RGBeven separated by the timing controller 1, and supplies the stored data RGBodd and RGBeven to the first latch 23. .

쉬프트 레지스터(22)는 타이밍 콘트롤러(1)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 쉬프트시켜 샘플링신호를 발생하게 된다. 또한, 쉬프트 레지스터(22)는 소스 스타트 펄스(SSP)를 쉬프트시켜 다음 단의 쉬프트 레지스터(22)에 캐리신호(CAR)를 전달하게 된다. The shift register 22 shifts the source start pulse SSP from the timing controller 1 in accordance with the source sampling clock signal SSC to generate a sampling signal. In addition, the shift register 22 shifts the source start pulse SSP to transfer the carry signal CAR to the next stage shift register 22.

제1 래치(23)는 쉬프트 레지스터(22)로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 레지스터(21)로부터의 화소데이터(RGBeven, RGBodd)를 샘플링하여 1 라인분씩 래치한 다음, 1 라인분의 데이터를 동시에 출력한다.In response to a sampling signal sequentially input from the shift register 22, the first latch 23 samples the pixel data RGBeven and RGBodd from the data register 21, latches the data by one line, and then latches the data by one line. Output data at the same time.

제2 래치(24)는 제1 래치(23)로부터 입력되는 데이터를 래치한 다음, 래치된 데이터를 타이밍 콘트롤러(1)로부터의 소스 출력 인에이블신호(SOE)에 응답하여 동시에 출력한다. The second latch 24 latches data input from the first latch 23, and then simultaneously outputs the latched data in response to the source output enable signal SOE from the timing controller 1.

DAC(25)는 제2 래치(24)로부터의 데이터를 감마전압 공급부(27)로부터의 감마전압(DGH,DGL)으로 변환하게 된다. 감마전압(DGH,DGL)은 디지털 입력 데이터의 계조값 각각에 대응하는 아날로그 전압이다. 예를 들어, 디지털 입력 데이터가 6 비트라할 때 64개의 감마전압들이 디지털 입력 데이터의 계조값 각각에 대응된다. The DAC 25 converts data from the second latch 24 into gamma voltages DGH and DGL from the gamma voltage supply unit 27. The gamma voltages DGH and DGL are analog voltages corresponding to the gray level values of the digital input data. For example, when the digital input data is 6 bits, 64 gamma voltages correspond to grayscale values of the digital input data.

이 DAC(25)는 극성제어신호(POL)에 응답하여 정극성 감마전압과 부극성 감마 전압 중 어느 하나를 선택하기 위한 멀티플렉서(Multiplexer)를 포함한다. The DAC 25 includes a multiplexer for selecting one of a positive gamma voltage and a negative gamma voltage in response to the polarity control signal POL.

출력회로(26)는 데이터라인들 각각에 접속된 버퍼(Buffer)를 포함한다. 출력회로(26)의 버퍼는 자신의 이득값만큼 데이터를 증폭하여 신호감쇠를 최소화한다. The output circuit 26 includes a buffer connected to each of the data lines. The buffer of the output circuit 26 amplifies the data by its gain value to minimize signal attenuation.

감마전압 공급부(27)는 감마기준전압 발생부(4)로부터 입력되는 감마 기준전압을 세분화하여 각 계조에 대응하는 감마전압을 DAC(25)에 공급하게 된다. 이 감마전압 공급부(27)는 정극성의 감마전압을 발생하기 위한 회로와 부극성의 감마전압을 발생하기 위한 회로로 구성되어 있다. The gamma voltage supply unit 27 subdivides the gamma reference voltage input from the gamma reference voltage generator 4 to supply the gamma voltage corresponding to each gray level to the DAC 25. The gamma voltage supply unit 27 is composed of a circuit for generating a gamma voltage of positive polarity and a circuit for generating a gamma voltage of negative polarity.

도 5는 감마전압 공급부(27)와 DAC(25)를 상세히 나타낸 회로도이다. 5 is a circuit diagram showing the gamma voltage supply unit 27 and the DAC 25 in detail.

도 5에 있어서, 감마전압 공급부(27)는 정극성 감마전압 회로만을 나타낸다. 부극성 감마전압 회로는 감마기준전압의 극성만 다를뿐 회로구성이 정극성 감마전압 회로와 실질적으로 동일한 구성을 갖는다. In Fig. 5, the gamma voltage supply part 27 shows only a positive gamma voltage circuit. The negative gamma voltage circuit differs only in the polarity of the gamma reference voltage, and has a circuit configuration substantially the same as that of the positive gamma voltage circuit.

도 5를 참조하면, 감마전압 공급부(27)는 6 단계의 정극성 감마기준전압(VH1 내지 VH6)을 64 단계의 감마전압으로 세분화하기 위한 64 개의 분압저항(R1 내지 R64)으로 구성된다. Referring to FIG. 5, the gamma voltage supply unit 27 includes 64 divided resistors R1 to R64 for subdividing the six positive polarity gamma reference voltages VH1 to VH6 into 64 gamma voltages.

분압저항(R1 내지 R64)은 전압레벨이 근접한 감마기준전압 사이에 예를 들면, VH1과 VH2 사이, VH2와 VH3 사이에 저항이 소정 개수씩 직렬로 인결된다. 이 분압저항(R1 내지 R64)은 각 계조에 대응하는 64 단계로 세분화된 감마전압을 저항과 저항 사이의 출력노드를 통하여 DAC(25)에 공급한다. The divided resistors R1 to R64 are connected in series by a predetermined number of resistors between the gamma reference voltages of which voltage levels are close, for example, between VH1 and VH2 and between VH2 and VH3. The divided resistors R1 to R64 supply the gamma voltage subdivided into 64 steps corresponding to each gray level to the DAC 25 through an output node between the resistor and the resistor.

DAC(25)는 데이터를 반전시키기 위한 인버터(51)와, 반전 디지털 데이터와 비반전 디지털 데이터가 입력되는 디코더(52)로 구성된다. The DAC 25 is composed of an inverter 51 for inverting data and a decoder 52 into which inverted digital data and non-inverted digital data are input.

디코더(52)는 반전 데이터 또는 비반전 데이터에 응답하여 신호패스를 절환하는 다수의 스위치소자들(53)로 조합되어 디지털 데이터의 논리값에 대응하는 감마전압을 선택한다. 도면에 도시된 스위치소자들(53)을 상세히 나타내면, 도 6과 같다. 제2 래치(24)로부터 DAC(25)에 입력되는 6 비트의 디지털 데이터의 논리값이 '111111'이라 할 때, 점선으로 나타낸 전류패스 상에 위치한 스위치소자들이 턴-온(Turn-on)되어 계조값 '64'에 대한 감마전압(V64)이 선택된다. 이렇게 선택된 계조값 '64'의 감마전압(V64)은 버퍼(26a)를 통하여 데이터라인(DL)에 공급된다. The decoder 52 is combined with a plurality of switch elements 53 for switching signal paths in response to inverted data or non-inverted data to select a gamma voltage corresponding to a logic value of digital data. 6 shows the switch elements 53 shown in the drawing in detail. When the logic value of 6-bit digital data input from the second latch 24 to the DAC 25 is '111111', the switch elements located on the current path indicated by the dotted lines are turned on. The gamma voltage V64 for the gray value '64' is selected. The gamma voltage V64 of the gray level value '64' thus selected is supplied to the data line DL through the buffer 26a.

2 도트 인버젼 방식의 경우, 극성제어신호(POL)는 도 7에서 알 수 있는 바 2 수평주기만큼 하이논리값 또는 로우논리값을 유지한 후 반전된다. 데이터전압(Vdata)은 2 수평주기 동안 동일한 극성을 유지한다. 이 데이터전압(Vdata)이 n 번째 게이트라인에 공급되는 n 번째 스캐닝펄스(VGn)에 동기되어 상승 또는 하강하고 그 전압레벨이 2 수평주기 동안 유지된다고 가정할 때, n 번째 게이트라인에 접속된 액정셀에 충전되는 전압은 데이터전압(Vdata)이 변하는 시간에 의해 원하는 전압에서 빗금친 부분만큼 작아지는 반면에 n+1 번째 게이트라인에 접속된 액정셀에는 데이터전압(Vdata)이 변하지 않아 원하는 전압이 충전된다. 따라서, 2 도트 인버젼 방식에서는 두 개의 수평라인 간에 휘도차가 발생되어 화질이 떨어진다. In the case of the 2-dot inversion method, the polarity control signal POL is inverted after maintaining the high logic value or the low logic value for 2 horizontal periods as shown in FIG. 7. The data voltage Vdata maintains the same polarity for two horizontal periods. Assuming that this data voltage Vdata rises or falls in synchronization with the nth scanning pulse VGn supplied to the nth gate line and that the voltage level is maintained for 2 horizontal periods, the liquid crystal connected to the nth gate line The voltage charged in the cell is reduced as much as the hatched portion of the desired voltage by the time when the data voltage Vdata is changed, while the data voltage Vdata is not changed in the liquid crystal cell connected to the n + 1 th gate line. Is charged. Therefore, in the two dot inversion scheme, a luminance difference occurs between two horizontal lines, thereby degrading image quality.

이러한 2 도트 인버젼 방식과 함께 1 도트 인버젼 방식에서도 데이터전압의 극성 반전시 전압레벨 차이가 크게 되면 전압레벨이 변하는 시간이 그 만큼 커지게 되므로 n 번째 수평라인의 액정셀 전압과 n+1 번째 수평라인의 액정셀 전압의 차가 더 커지게 된다. 그 결과, 1 도트 또는 2 도트 인버젼 방식으로 액정표시소자를 구동하는 경우에, 극성 반전시 원하는 전압레벨까지 액정셀에 전압을 충전하는데에 과도한 시간이 걸릴뿐 아니라 부하와 노이즈 커지게 되므로 화질이 떨어지게 된다.
In addition to the two-dot inversion method, even when the polarity of the data voltage becomes large, the time for changing the voltage level increases by that much. Therefore, the liquid crystal cell voltage of the nth horizontal line and n + 1th The difference in the voltage of the liquid crystal cell of the horizontal line becomes larger. As a result, in the case of driving the liquid crystal display device by the one dot or two dot inversion method, it takes not only excessive time to charge the liquid crystal cell to the desired voltage level when the polarity is reversed, but also increases the load and noise, thereby improving image quality. Will fall.

따라서, 본 발명의 목적은 화질을 높이도록 한 액정표시소자의 구동방법 및 장치를 제공하는데 있다.
Accordingly, an object of the present invention is to provide a method and apparatus for driving a liquid crystal display device to improve image quality.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시소자의 구동방법은 디지털 데이터를 입력하는 단계와, 비트 반전신호를 발생하는 단계와, 비트 반전신호에 응답하여 디지털 데이터에서 적어도 한 비트를 반전시키는 단계와, 적어도 한 비트가 반전된 디지털 데이터를 아날로그 전압으로 변환하는 단계와, 아날로그 전압을 액정셀에 공급하는 단계를 포함한다. In order to achieve the above object, a method of driving a liquid crystal display device according to an embodiment of the present invention comprises the steps of inputting digital data, generating a bit inversion signal, at least one bit in the digital data in response to the bit inversion signal Inverting the signal, converting at least one bit inverted digital data into an analog voltage, and supplying the analog voltage to the liquid crystal cell.

본 발명의 실시예에 따른 액정표시소자의 구동방법에 있어서, 상기 액정셀에 공급되는 전압은 매 수평주기마다 극성이 반전되는 것을 특징으로 한다. In the method of driving a liquid crystal display device according to an embodiment of the present invention, the voltage supplied to the liquid crystal cell is characterized in that the polarity is reversed every horizontal period.

본 발명의 실시예에 따른 액정표시소자의 구동방법에 있어서, 상기 액정셀에 공급되는 전압은 2 수평주기마다 극성이 반전되는 것을 특징으로 한다. In the method of driving a liquid crystal display device according to an embodiment of the present invention, the voltage supplied to the liquid crystal cell is characterized in that the polarity is reversed every two horizontal periods.                     

본 발명의 실시예에 따른 액정표시소자의 구동방법에 있어서, 상기 비트 반전신호는 매 수평주기의 초기마다 발생되는 것을 특징으로 한다. In the method of driving a liquid crystal display device according to an embodiment of the present invention, the bit inversion signal is generated at the beginning of every horizontal period.

본 발명의 실시예에 따른 액정표시소자의 구동방법에 있어서, 상기 디지털 데이터에서 반전되는 비트는 최상위 비트인 것을 특징으로 한다. In the method of driving a liquid crystal display according to an embodiment of the present invention, the inverted bits in the digital data are characterized in that the most significant bit.

본 발명의 실시예에 따른 액정표시소자의 구동장치는 비트 반전신호를 발생하는 비트 제어기와, 입력라인을 경유하여 공급되는 디지털 데이터에서 적어도 한 비트를 비트 반전신호에 응답하여 반전시킨 다음에 적어도 한 비트가 반전된 디지털 데이터를 아날로그 전압으로 변환하여 액정셀에 공급하는 데이터 구동부를 구비한다. The driving apparatus of the liquid crystal display according to the embodiment of the present invention includes a bit controller for generating a bit inversion signal and at least one bit inverted in response to the bit inversion signal in the digital data supplied through the input line. A data driver converts the digital data in which the bits are inverted into an analog voltage and supplies the converted digital data to the liquid crystal cell.

본 발명의 실시예에 따른 액정표시소자의 구동장치에 있어서, 상기 액정셀에 공급되는 전압은 매 수평주기마다 극성이 반전되는 것을 특징으로 한다. In the driving apparatus of the liquid crystal display device according to the embodiment of the present invention, the voltage supplied to the liquid crystal cell is characterized in that the polarity is reversed every horizontal period.

본 발명의 실시예에 따른 액정표시소자의 구동장치에 있어서, 상기 액정셀에 공급되는 전압은 2 수평주기마다 극성이 반전되는 것을 특징으로 한다. In the driving apparatus of the liquid crystal display device according to the embodiment of the present invention, the voltage supplied to the liquid crystal cell is characterized in that the polarity is reversed every two horizontal periods.

본 발명의 실시예에 따른 액정표시소자의 구동장치에 있어서, 상기 비트 반전신호는 매 수평주기의 초기마다 발생되는 것을 특징으로 한다. In the driving apparatus of the liquid crystal display device according to the embodiment of the present invention, the bit inversion signal is generated at the beginning of every horizontal period.

본 발명의 실시예에 따른 액정표시소자의 구동장치에 있어서, 상기 디지털 데이터에서 반전되는 비트는 최상위 비트인 것을 특징으로 한다. In the driving apparatus of the liquid crystal display device according to the embodiment of the present invention, the bit inverted in the digital data is characterized in that the most significant bit.

본 발명의 실시예에 따른 액정표시소자의 구동장치는 다수의 데이터라인과 다수의 게이트라인이 교차되며 그 교차부에 스위치소자들이 형성되고 데이터라인과 게이트라인 사이의 화소영역에 액정셀이 형성되는 액정패널과, 게이트라인들에 스 캔펄스를 공급하기 위한 게이트 구동부와, 데이터 구동부에 디지털 데이터를 공급함과 아울러 데이터 구동부와 게이트 구동부에 필요한 타이밍 제어신호를 발생하는 타이밍 콘트롤러를 더 구비한다. In the driving apparatus of the liquid crystal display device according to an exemplary embodiment of the present invention, a plurality of data lines and a plurality of gate lines cross each other, switch elements are formed at an intersection thereof, and a liquid crystal cell is formed in a pixel region between the data line and the gate line. The LCD device further includes a liquid crystal panel, a gate driver for supplying scan pulses to the gate lines, and a timing controller for supplying digital data to the data driver and generating timing control signals required for the data driver and the gate driver.

본 발명의 실시예에 따른 액정표시소자의 구동장치에 있어서, 상기 비트 제어기는 타이밍 콘트롤러로부터 입력되는 소스출력인에이블신호(SOE)를 지연시켜 비트 반전신호를 발생하는 것을 특징으로 한다. In the driving apparatus of the liquid crystal display device according to the embodiment of the present invention, the bit controller is characterized by delaying the source output enable signal SOE input from the timing controller to generate a bit inversion signal.

본 발명의 실시예에 따른 액정표시소자의 구동장치에 있어서, 상기 비트 제어기는 단안정 멀티바이브레이터인 것을 특징으로 한다. In the driving apparatus of the liquid crystal display device according to the embodiment of the present invention, the bit controller is characterized in that the monostable multivibrator.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 도 8 내지 도 15를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 8 to 15.

도 8을 참조하면, 본 발명의 실시예에 따른 액정표시소자의 구동장치는 비트 반전신호(BINV)를 발생하기 위한 비트 제어기(86)와, 비트 제어기(86)와 타이밍 콘트롤러(81)의 제어에 의해 액정패널(85)의 데이터라인들(DL1 내지 DLm)에 데이터를 공급하기 위한 데이터 구동부(82)와, 액정패널(85)의 게이트라인(GL1 내지 GLn)에 스캐닝펄스를 공급하기 위한 게이트 구동부(83)와, 게이트 구동부(83)에 감마전압을 공급하기 위한 감마기준전압 발생부(84)를 구비한다. Referring to FIG. 8, a driving apparatus of a liquid crystal display according to an exemplary embodiment of the present invention controls the bit controller 86, the bit controller 86, and the timing controller 81 to generate a bit inversion signal BINV. The data driver 82 for supplying data to the data lines DL1 to DLm of the liquid crystal panel 85 and the gate for supplying scanning pulses to the gate lines GL1 to GLn of the liquid crystal panel 85 by A driver 83 and a gamma reference voltage generator 84 for supplying a gamma voltage to the gate driver 83 are provided.

타이밍 콘트롤러(81)는 도시하지 않은 디지털 비디오 카드로부터 공급되는 디지털 비디오 데이터를 우수 화소 데이터와 기수 화소 데이터로 분리하여 데이터 구동부(82)에 공급하게 된다. 또한, 타이밍 콘트롤러(81)는 자신에게 입력되는 수평/수직 동기신호(H,V)를 이용하여 데이터 구동 제어신호(DDC)와 게이트 구동 제어신호(GDC)를 발생한다. 데이터 구동 제어신호(DDC)는 소스쉬프트클럭(SSC), 소스스타트펄스(SSP), 극성제어신호(POL) 및 소스출력인에이블신호(SOE) 등을 포함한다. 이 데이터 구동 제어신호(DDC)는 데이터 구동부(82)에 입력되며, 소스출력인에이블신호(SOE)는 데이터 구동부(82)와 비트 제어기(86)에 공통으로 공급된다. 게이트구동 제어신호(GDC)는 게이트스타트펄스(GSP), 게이트쉬프트클럭(GSC) 및 게이트출력인에이블(GOE) 등을 포함한다. 이 게이트구동 제어신호(GDC)는 게이트 구동부(83)에 공급된다. The timing controller 81 separates the digital video data supplied from the digital video card (not shown) into even-numbered pixel data and odd-numbered pixel data to supply the data driver 82 to the data driver 82. In addition, the timing controller 81 generates a data driving control signal DDC and a gate driving control signal GDC using the horizontal / vertical synchronization signals H and V input thereto. The data driving control signal DDC includes a source shift clock SSC, a source start pulse SSP, a polarity control signal POL, a source output enable signal SOE, and the like. The data drive control signal DDC is input to the data driver 82, and the source output enable signal SOE is commonly supplied to the data driver 82 and the bit controller 86. The gate driving control signal GDC includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable GOE, and the like. The gate drive control signal GDC is supplied to the gate driver 83.

비트 제어기(86)는 R, G, B 각각의 6 비트 데이터 중 적어도 한 비트, 바람직하게는 최상위 비트(MSB)의 논리값을 반전시키기 위한 비트 반전신호(BINV)를 발생하고, 그 비트 반전신호(BINV)를 데이터 구동부(82)에 공급한다. 비트 반전신호(BINV)는 매 수평주기의 초기에 데이터전압레벨이 변할 수 있도록 매 수평주기의 초기에 특정 논리값으로 예를 들면 하이논리로 발생된다. 이를 위하여, 비트 제어기(86)는 소스출력인에이블신호(SOE)를 지연시켜 비트 반전신호(BINV)를 발생하게 된다. 비트 제어기(86)는 타이밍 콘트롤러(81) 또는 데이터 구동부(82)의 IC 내에 집적될 수 있다. 이 비트 제어기(86)에 대한 상세한 설명은 도 9 및 도 10을 결부하여 후술된다. The bit controller 86 generates a bit inversion signal BINV for inverting the logic value of at least one bit, preferably the most significant bit MSB, of the six bit data of each of R, G, and B, and the bit inversion signal. (BINV) is supplied to the data driver 82. The bit inversion signal BINV is generated, for example, in high logic with a specific logic value at the beginning of every horizontal period so that the data voltage level can change at the beginning of every horizontal period. To this end, the bit controller 86 delays the source output enable signal SOE to generate the bit inversion signal BINV. The bit controller 86 may be integrated into the IC of the timing controller 81 or the data driver 82. A detailed description of this bit controller 86 will be given later with reference to FIGS. 9 and 10.

게이트 구동부(83)는 타이밍 콘트롤러(81)로부터 공급되는 게이트구동 제어신호(GDC)에 응답하여 스캔펄스 즉, 게이트 하이펄스를 순차적으로 발생하게 된다. 이 게이트 구동부(83)는 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터와, 스캔펄스 전압의 스윙폭을 액정셀(Clc)의 구동에 적합하게 쉬프트 시키기 위한 레벨 쉬프터를 포함한다. TFT는 게이트 구동부(83)로부터의 스캔펄스에 응답하여 턴-온된다. TFT의 턴-온시 데이터라인(DL1 내지 DLm) 상의 비디오 데이터는 액정셀(Clc)의 화소전극에 공급된다. The gate driver 83 sequentially generates scan pulses, that is, gate high pulses, in response to the gate driving control signal GDC supplied from the timing controller 81. The gate driver 83 includes a shift register for sequentially generating scan pulses, and a level shifter for shifting the swing width of the scan pulse voltage to be suitable for driving the liquid crystal cell Clc. The TFT is turned on in response to the scan pulse from the gate driver 83. When the TFT is turned on, video data on the data lines DL1 to DLm is supplied to the pixel electrode of the liquid crystal cell Clc.

감마기준전압 발생부(84)는 각각 소정 개수의 정극성 감마기준전압(GH)과 부극성 감마기준전압(GL)을 데이터 구동부(82)에 공급한다. 정극성 감마기준전압(GH)과 부극성 감마기준전압(GL)은 분압저항을 이용하여 생성된다. The gamma reference voltage generator 84 supplies a predetermined number of positive gamma reference voltages GH and negative gamma reference voltages GL to the data driver 82, respectively. The positive gamma reference voltage GH and the negative gamma reference voltage GL are generated using a voltage divider resistor.

데이터 구동부(82)는 타이밍 콘트롤러(81)로부터 공급되는 데이터구동 제어신호(DDC)에 응답하여 데이터를 데이터라인들(DL1 내지 DLm)에 공급하게 된다. 이 데이터 구동부(82)는 타이밍 콘트롤러(81)로부터의 데이터(RGB)를 샘플링한 후에, 그 데이터를 래치한 다음, 감마전압으로 변환하게 된다. 여기서, 데이터 구동부(82)는 비트 제어기(86)로부터의 비트 반전신호(BINV)가 지시하는 디지털 데이터의 비트의 논리값을 반전시켜 해당 디지털 데이터를 감마전압으로 변환시킨다. 이 데이터 구동부(82)는 도 11과 같은 구성을 가지는 다수의 데이터 IC로 구현된다. 데이터 구동부(82)의 데이터 IC에 대한 상세한 설명은 도 11 및 도 12를 결부하여 후술된다. The data driver 82 supplies data to the data lines DL1 to DLm in response to the data driving control signal DDC supplied from the timing controller 81. After the data driver 82 samples the data RGB from the timing controller 81, the data driver 82 latches the data and converts the data into a gamma voltage. Here, the data driver 82 inverts the logic value of the bit of the digital data indicated by the bit inversion signal BINV from the bit controller 86 to convert the digital data into a gamma voltage. This data driver 82 is implemented with a plurality of data ICs having the configuration as shown in FIG. A detailed description of the data IC of the data driver 82 will be described later with reference to FIGS. 11 and 12.

도 9는 비트 제어기(86)의 실시예를 나타낸다. 9 illustrates an embodiment of the bit controller 86.

도 9를 참조하면, 비트 제어기(86)는 두 개의 비교기(91,92)와 RS 플립플롭(93) 및 NPN형 트랜지스터(Q1)을 포함하는 단안정 멀티바이브레이터(Monostable Multivibrator)로 구현된다. 제1 비교기(91)의 비반전단자는 제1 노드(n1)를 경유하여 캐패시터(C1)와 제2 저항(R2)에 접속되고, 제1 비교기(91)의 반전단자는 제2 노드(n2)를 경유하여 동일한 저항값을 가지는 두 개의 제1 저항(R1)에 접속된다. 제1 저항(R1)은 동일한 저항값을 가지는 세 개의 저항으로서 공통전압원(VCC)과 기저전압원(GND) 사이에 직렬로 접속된다. 기저전압(GND)은 0V로 설정된다. 제2 비교기(92)의 반전단자는 제3 노드(n3)를 경유하여 동일한 저항값을 가지는 두 개의 제1 저항(R1)에 접속되고, 제2 비교기(92)의 비반전단자는 제4 노드(n4)를 경유하여 인버터(95)의 출력단자에 접속된다. 인버터(95)는 소스출력인에이블신호(SOE)가 입력된다. 제1 비교기(91)의 출력단자는 RS 플립플롭(93)의 리셋단자(R)에 접속되고, 제2 비교기(92)의 출력단자는 RS 플립플롭(93)의 셋트단자(S)에 접속된다. RS 플립플롭(93)의 비반전 출력단자(Q)는 AND 게이트(94)의 일측 입력단자에 접속된다. AND 게이트(94)의 타측 입력단자는 제4 노드(n4)를 경유하여 인버터(95)의 출력단자에 접속된다. RS 플립플롭(93)의 반전 출력단자(

Figure 112008025293014-pat00001
)는 제3 저항(R3)을 경유하여 트랜지스터(Q1)의 베이스단자에 접속된다. 트랜지스터(Q1)의 컬럭터단자는 제1 노드(n1)에 접속되고, 트랜지스터(Q1)의 이미터단자는 기저전압원(GND)에 접속된다. Referring to FIG. 9, the bit controller 86 is implemented as a monostable multivibrator including two comparators 91 and 92, an RS flip-flop 93, and an NPN transistor Q1. The non-inverting terminal of the first comparator 91 is connected to the capacitor C1 and the second resistor R2 via the first node n1, and the inverting terminal of the first comparator 91 is connected to the second node n2. Is connected to two first resistors R1 having the same resistance value. The first resistor R1 is three resistors having the same resistance value and is connected in series between the common voltage source VCC and the ground voltage source GND. The ground voltage GND is set to 0V. The inverting terminal of the second comparator 92 is connected to two first resistors R1 having the same resistance value via the third node n3, and the non-inverting terminal of the second comparator 92 is connected to the fourth node. It is connected to the output terminal of the inverter 95 via (n4). The inverter 95 receives a source output enable signal SOE. The output terminal of the first comparator 91 is connected to the reset terminal R of the RS flip-flop 93, and the output terminal of the second comparator 92 is connected to the set terminal S of the RS flip-flop 93. The non-inverting output terminal Q of the RS flip-flop 93 is connected to one input terminal of the AND gate 94. The other input terminal of the AND gate 94 is connected to the output terminal of the inverter 95 via the fourth node n4. Inverting output terminal of RS flip-flop 93
Figure 112008025293014-pat00001
Is connected to the base terminal of the transistor Q1 via the third resistor R3. The collector terminal of the transistor Q1 is connected to the first node n1, and the emitter terminal of the transistor Q1 is connected to the ground voltage source GND.

제1 저항(R1)은 동일한 저항값을 가지는 세 개의 저항으로서 공통전압원(VCC)과 기저전압원(GND) 사이에 직렬로 접속된다. 이 제1 저항(R1)은 제2 노드(n2) 상의 전압(VTH)이

Figure 112002017745471-pat00002
가 되고 제3 노드(n3) 상의 전압(VTL)이
Figure 112002017745471-pat00003
가 되도록 그 저항값이 결정된다. The first resistor R1 is three resistors having the same resistance value and is connected in series between the common voltage source VCC and the ground voltage source GND. The first resistor R1 has a voltage VTH on the second node n2.
Figure 112002017745471-pat00002
And the voltage VTL on the third node n3
Figure 112002017745471-pat00003
The resistance value is determined so that.

제1 비교기(91)는 제1 노드(n1) 상의 전압(VC1)과 제2 노드(n2) 상의 전압(VTH)를 비교하여 제1 노드(n1) 상의 전압(VC1)이 제2 노드(n2) 상의 전압(VTH)보다 클 때 하이논리의 출력신호를 발생하는 반면, 그 반대의 경우에 로우논리의 출력신호를 발생한다. The first comparator 91 compares the voltage VC1 on the first node n1 with the voltage VTH on the second node n2 so that the voltage VC1 on the first node n1 is equal to the second node n2. When the voltage VTH is greater than), a high logic output signal is generated, while vice versa.

제2 비교기(92)는 제3 노드(n3) 상의 전압(VTL)과 제4 노드(n4) 상의 전압 즉, 반전된 소스출력인에이블신호(

Figure 112002017745471-pat00004
)를 비교하여 제3 노드(n3) 상의 전압(VTL)이 반전된 소스출력인에이블신호(
Figure 112002017745471-pat00005
)보다 클 때 하이논리의 출력신호를 발생하는 반면, 그 반대의 경우에 로우논리의 출력신호를 발생한다. The second comparator 92 has a voltage VTL on the third node n3 and a voltage on the fourth node n4, that is, an inverted source output enable signal (
Figure 112002017745471-pat00004
) Is compared with the source output enable signal in which the voltage VTL on the third node n3 is inverted.
Figure 112002017745471-pat00005
It generates a high logic output signal when is greater than), while a low logic output signal is generated in the reverse case.

RS 플립플롭(93)은 리셋단자(R)와 셋트단자(S) 모두에 로우논리의 신호가 입력되면 비반전 출력단자(Q)를 통하여 로우논리의 출력신호를 발생한다. 또한, RS 플립플롭(93)은 리셋단자(R)에 로우논리의 신호가 입력되고 셋트단자(S)에 하이논리의 신호가 입력되면 비반전 출력단자(Q)를 통하여 하이논리의 출력신호를 발생하는 반면, 그 반대의 경우에 비반전 출력단자(Q)를 통하여 로우논리의 출력신호를 발생한다. When a low logic signal is input to both the reset terminal R and the set terminal S, the RS flip-flop 93 generates a low logic output signal through the non-inverting output terminal Q. In addition, if the low logic signal is input to the reset terminal R and the high logic signal is input to the set terminal S, the RS flip-flop 93 receives the high logic output signal through the non-inverting output terminal Q. On the contrary, a low logic output signal is generated through the non-inverting output terminal Q.

제1 노드(n1)를 사이에 두고 접속된 제2 저항(R2)과 캐패시터(C1)는 저항값(R) 또는 캐패시턴스값(C)의 조절에 의해 조절되는 RC 시정수값으로 RS 플립플롭(93)의 비반전출력(Q)과 비트 반전신호(BINV)의 펄스폭을 결정하게 된다. The second resistor R2 and the capacitor C1 connected with the first node n1 interposed therebetween are RS flip-flops 93 with RC time constants adjusted by the adjustment of the resistance value R or the capacitance value C. FIG. The pulse width of the non-inverting output Q and the bit inverting signal BINV of the &quot;

AND 게이트(94)는 반전된 소스출력인에이블신호(

Figure 112002017745471-pat00006
)와 RS 플립플롭(93)의 비반전 출력신호(Q)를 논리곱 연산하여 비트 반전신호(BINV)를 발생하게 된다. The AND gate 94 is an inverted source output enable signal (
Figure 112002017745471-pat00006
) And the non-inverted output signal Q of the RS flip-flop 93 to generate a bit inversion signal BINV.

비트 제어기(86)의 동작을 도 10의 파형도를 결부하여 설명하면, 소스출력인에이블신호(SOE)가 로우논리를 유지하고 캐패시터(C1)가 전압을 충전하기 시작하는 초기시점에 제1 노드(n1) 상의 전압(VC1)이 제2 노드(n2) 상의 전압보다 낮고 제3 노드(n3) 상의 전압(VTL)이 반전된 소스출력인에이블신호(

Figure 112002017745471-pat00007
)보다 낮기 때문에 RS 플립플롭(93)의 리셋단자(R)와 셋트단자(S)에는 로우논리의 입력신호가 인가된다. 이 때, RS 플립플롭(93)의 반전 출력(
Figure 112002017745471-pat00008
)이 하이논리이므로 트랜지스터(Q1)는 턴온(Turn-on)되어 제1 노드(n1) 상의 전압(VC1)을 OV까지 방전시키게 된다. 이어서, 소스출력인에이블신호(SOE)가 하이논리로 변하면, 제2 비교기(92)의 출력이 하이논리로 변하게 되므로 RS 플립플롭(93)의 비반전 출력(Q)은 하이논리가 되고 반전 출력(
Figure 112002017745471-pat00009
)은 로우논리로 변하게 되어 트랜지스터(Q1)를 턴-오프(Turn-off)시키게 된다. 트랜지스터(Q1)가 오프상태를 유지하는 동안, 캐패시터(C1)는 대략 공통전압원의 전위(VCC)까지 전압을 충전하게 되며, 그 전압레벨이 제2 노드(n2) 상의 전압(VTH) 즉,
Figure 112002017745471-pat00010
이상일 때 제1 비교기(91)의 출력이 하이논리로 변한다. 이렇게 제1 비교기(91)의 출력이 하이논리로 변할 때, RS 플립플롭(93)의 비반전 출력(Q)은 로우논리로 변하게 되고 반전 출력(Q)은 하이논리로 변하게 된다. Referring to the operation of the bit controller 86 in conjunction with the waveform diagram of FIG. 10, the first node at an initial time when the source output enable signal SOE remains low and the capacitor C1 starts to charge the voltage. The source output enable signal (V1) in which the voltage VC1 on the nn is lower than the voltage on the second node n2 and the voltage VTL on the third node n3 is reversed.
Figure 112002017745471-pat00007
Since it is lower than), a low logic input signal is applied to the reset terminal R and the set terminal S of the RS flip-flop 93. At this time, the inverted output of the RS flip-flop 93 (
Figure 112002017745471-pat00008
Since the transistor Q1 is turned on, the transistor Q1 is turned on to discharge the voltage VC1 on the first node n1 to OV. Subsequently, when the source output enable signal SOE changes to high logic, the output of the second comparator 92 changes to high logic so that the non-inverting output Q of the RS flip-flop 93 becomes high logic and inverted output. (
Figure 112002017745471-pat00009
) Becomes low logic to turn off the transistor Q1. While transistor Q1 remains off, capacitor C1 charges the voltage to approximately the potential VCC of the common voltage source, whose voltage level is the voltage VTH on the second node n2, i.e.
Figure 112002017745471-pat00010
When abnormal, the output of the first comparator 91 changes to high logic. When the output of the first comparator 91 is changed to high logic, the non-inverted output Q of the RS flip-flop 93 is changed to low logic and the inverted output Q is changed to high logic.

AND 게이트(94)는 반전된 소스출력인에이블신호(

Figure 112002017745471-pat00011
)와 RS 플립플롭(93)의 비반전 출력신호(Q)가 모두 하이논리를 유지하는 기간에만 하이논리의 비트 반전신호(BINV)를 출력한다. The AND gate 94 is an inverted source output enable signal (
Figure 112002017745471-pat00011
) And a high logic bit inversion signal BINV only during a period where both the non-inverted output signal Q of the RS flip-flop 93 maintains high logic.

한편, 비트 반전신호(BINV)의 펄스폭은 전술한 바와 같이 저항(R)과 캐패시터(C1)의 RC 시정수에 따라 제1 노드(n1) 상의 전압(VC1)의 라이징 타임을 조정함으로써 조정될 수 있다. On the other hand, the pulse width of the bit inversion signal BINV can be adjusted by adjusting the rising time of the voltage VC1 on the first node n1 according to the RC time constant of the resistor R and the capacitor C1 as described above. have.

결과적으로, 비트 반전신호(BINV)는 소스출력인에이블신호(SOE)의 펄스폭만큼 소스출력인에이블신호(SOE)를 지연시킨 것과 동일하게 나타난다. 그리고 비트 반전신호(BINV)의 펄스폭은 단안정 멀티바이브레이터의 RC 시정수를 조절하여 원하는 폭으로 조절될 수 있다. As a result, the bit inversion signal BINV appears to be the same as delaying the source output enable signal SOE by the pulse width of the source output enable signal SOE. The pulse width of the bit inversion signal BINV may be adjusted to a desired width by adjusting the RC time constant of the monostable multivibrator.

도 11 내지 도 13은 데이터 구동부(82)를 상세히 나타낸다. 11 to 13 show the data driver 82 in detail.

도 11을 참조하면, 데이터 구동부(82)의 각 데이터 IC(82a)는 타이밍 콘트롤러(81)로부터 데이터(RGBeven,RGBodd)가 입력되는 데이터 레지스터(111)와, 샘플링 클럭을 발생하기 위한 쉬프트 레지스터(112)와, 쉬프트 레지스터(112)와 k(단, k는 m보다 작은 정수) 개의 데이터라인들(DL1 내지 DLk) 사이에 접속된 제1 래치(113), 제2 래치(114), DAC(115) 및 출력회로(116)와, 감마기준전압 발생부(84)와 DAC(115) 사이에 접속된 감마전압 공급부(117)를 구비한다. Referring to FIG. 11, each data IC 82a of the data driver 82 includes a data register 111 to which data RGBeven and RGBodd are input from the timing controller 81, and a shift register for generating a sampling clock. 112, the first latch 113, the second latch 114, and the DAC (connected between the shift register 112 and k (where k is an integer smaller than m) are connected between the data lines DL1 to DLk. 115 and an output circuit 116 and a gamma voltage supply unit 117 connected between the gamma reference voltage generator 84 and the DAC 115.

데이터 레지스터(111)는 타이밍 콘트롤러(81)에 의해 분리된 기수 화소 데이터(RGBodd)와 우수 화소 데이터(RGBeven)를 일시 저장한 후에 저장된 데이터(RGBodd,RGBeven)를 제1 래치(113)에 공급한다. The data register 111 temporarily stores the odd pixel data RGBodd and the even pixel data RGBeven separated by the timing controller 81 and supplies the stored data RGBodd and RGBeven to the first latch 113. .

쉬프트 레지스터(112)는 타이밍 콘트롤러(81)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 쉬프트시켜 샘플링신호를 발생하게 된다. 또한, 쉬프트 레지스터(112)는 소스 스타트 펄스(SSP)를 쉬프트시켜 다음 단의 쉬프트 레지스터(112)에 캐리신호(CAR)를 전달하게 된다. The shift register 112 shifts the source start pulse SSP from the timing controller 81 according to the source sampling clock signal SSC to generate a sampling signal. In addition, the shift register 112 shifts the source start pulse SSP to transfer the carry signal CAR to the next stage shift register 112.

제1 래치(113)는 쉬프트 레지스터(112)로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 레지스터(111)로부터의 화소데이터(RGBeven, RGBodd)를 샘플링하여 1 라인분씩 래치한 다음, 1 라인분의 데이터를 동시에 출력한다.The first latch 113 samples the pixel data RGBeven and RGBodd from the data register 111 in response to the sampling signals sequentially input from the shift register 112, latches the data by one line, and then latches the data for one line. Output data at the same time.

제2 래치(114)는 제1 래치(113)로부터 입력되는 데이터를 래치한 다음, 래치된 데이터를 타이밍 콘트롤러(81)로부터의 소스 출력 인에이블신호(SOE)에 응답하여 동시에 출력한다. The second latch 114 latches data input from the first latch 113, and then simultaneously outputs the latched data in response to the source output enable signal SOE from the timing controller 81.

DAC(115)는 비트 반전신호(BINV)에 응답하여 제2 래치(114)로부터 입력되는 디지털 데이터에 포함된 적어도 한 비트 바람직하게는 최상위 비트(MSB)의 논리값을 반전시킨 다음, 해당 디지털 데이터를 감마전압 공급부(117)로부터의 감마전압(DGH,DGL)으로 변환하게 된다. 이 DAC(115)는 극성제어신호(POL)에 응답하여 정극성 감마전압과 부극성 감마전압 중 어느 하나를 선택하기 위한 멀티플렉서를 포함한다. The DAC 115 inverts the logic value of at least one bit, preferably the most significant bit, MSB, included in the digital data input from the second latch 114 in response to the bit inversion signal BINV, and then inverts the corresponding digital data. Is converted into gamma voltages DGH and DGL from the gamma voltage supply unit 117. The DAC 115 includes a multiplexer for selecting any one of a positive gamma voltage and a negative gamma voltage in response to the polarity control signal POL.

출력회로(116)는 데이터라인들 각각에 접속된 버퍼를 포함한다. 출력회로(116)의 버퍼는 자신의 이득값만큼 데이터를 증폭하여 신호감쇠를 최소화한다. The output circuit 116 includes a buffer connected to each of the data lines. The buffer of the output circuit 116 amplifies the data by its gain value to minimize signal attenuation.

감마전압 공급부(117)는 감마기준전압 발생부(84)로부터 입력되는 감마 기준전압을 세분화하여 각 계조에 대응하는 감마전압을 DAC(115)에 공급하게 된다. 이 감마전압 공급부(117)는 정극성의 감마전압을 발생하기 위한 회로와 부극성의 감마전압을 발생하기 위한 회로로 구성되어 있다. The gamma voltage supplier 117 subdivides the gamma reference voltage input from the gamma reference voltage generator 84 to supply the gamma voltage corresponding to each gray level to the DAC 115. The gamma voltage supply unit 117 is composed of a circuit for generating a gamma voltage of positive polarity and a circuit for generating a gamma voltage of negative polarity.                     

도 12는 감마전압 공급부(117)의 정극성 감마전압 회로와 DAC를 상세히 나타낸다. 감마전압 공급부(117)의 부극성 감마전압 회로는 감마기준전압의 극성만 다를뿐 회로구성이 정극성 감마전압 회로와 실질적으로 동일하다. 12 shows the positive gamma voltage circuit and the DAC of the gamma voltage supply unit 117 in detail. The negative gamma voltage circuit of the gamma voltage supply unit 117 differs only in the polarity of the gamma reference voltage, and the circuit configuration is substantially the same as that of the positive gamma voltage circuit.

도 12를 참조하면, 감마전압 공급부(117)는 6 단계의 정극성 감마기준전압(VH1 내지 VH6)을 64 단계의 감마전압으로 세분화하기 위한 64 개의 분압저항(R1 내지 R64)으로 구성된다. Referring to FIG. 12, the gamma voltage supply unit 117 includes 64 divided resistors R1 to R64 for subdividing the six positive polarity gamma reference voltages VH1 to VH6 into 64 gamma voltages.

분압저항(R1 내지 R64)은 전압레벨이 근접한 감마기준전압 사이에 예를 들면, VH1과 VH2 사이, VH2와 VH3 사이에 저항이 소정 개수씩 직렬로 인결된다. 이 분압저항(R1 내지 R64)은 각 계조에 대응하는 64 단계로 세분화된 감마전압을 저항과 저항 사이의 출력노드를 통하여 DAC(115)에 공급한다. The divided resistors R1 to R64 are connected in series by a predetermined number of resistors between the gamma reference voltages of which voltage levels are close, for example, between VH1 and VH2 and between VH2 and VH3. The divided resistors R1 to R64 supply the gamma voltage subdivided into 64 steps corresponding to each gray level to the DAC 115 through an output node between the resistor and the resistor.

DAC(115)는 데이터를 반전시키기 위한 인버터(121)와, 비트 반전신호(BINV)와 최상위비트 b5(MSB)가 입력되는 배타적 OR 게이트(124)와, 반전 디지털 데이터와 비반전 디지털 데이터가 입력되는 디코더(122)로 구성된다. The DAC 115 inputs an inverter 121 for inverting data, an exclusive OR gate 124 to which a bit inversion signal BINV and a most significant bit b5 (MSB) are input, and inverted digital data and non-inverted digital data are input. Consisting of a decoder 122.

배타적 OR 게이트(124)는 비트 반전신호(BINV)와 디지털 데이터의 최상위 비트 b5(MSB)를 배타적 논리합 연산하여 비트 반전신호(BINV)가 하이논리로 발생할 때 최상위 비트 b5(MSB)의 논리값을 반전시키게 된다. 또한, 배타적 OR 게이트(124)는 비트 반전신호(BINV)가 로우논리일 때 최상위 비트 b5(MSB)의 값을 원래의 값으로 유지하게 된다. The exclusive OR gate 124 performs an exclusive OR operation on the bit inversion signal BINV and the most significant bit b5 (MSB) of the digital data so as to generate a logic value of the most significant bit b5 (MSB) when the bit inversion signal BINV occurs in high logic. Reversed. In addition, the exclusive OR gate 124 maintains the value of the most significant bit b5 (MSB) as the original value when the bit inversion signal BINV is low logic.

디코더(122)는 반전 데이터 또는 비반전 데이터에 응답하여 신호패스를 절환하는 다수의 스위치소자들(123)로 조합되어 디지털 데이터의 논리값에 대응하는 감 마전압을 선택한다. 도면에 도시된 스위치소자들(123)을 상세히 나타내면, 도 13과 같다. The decoder 122 is combined with a plurality of switch elements 123 for switching signal paths in response to inverted data or non-inverted data to select a gamma voltage corresponding to a logic value of digital data. 13 shows the switch elements 123 shown in detail.

도 13에서 알 수 있는 바, 배타적 OR 게이트(124)의 출력단자는 최상위 비트용 반전 스위치와 최상위 비트용 비반전 스위치에 공통으로 접속된다. 제2 래치(114)로부터 DAC(115)에 입력되는 6 비트의 디지털 데이터의 논리값이 '111111'이라 할 때, 비트 반전신호(BINV)가 발생되는 매 수평주기의 초기시점마다 최상위 비트용 반전 스위치와 최상위 비트용 비반전 스위치가 동시에 턴-온되므로 점선으로 나타낸 두 개의 전류패스를 따라 계조값 '32'에 대응하는 감마전압(V32)이 선택된다. 다시 말하여, 비트 반전신호(BINV)가 발생되는 매 수평주기의 초기시점에는 계조값 '64'에 대응하는 디지털 데이터 '111111'의 최상위 비트 b5의 논리값이 반전되어 계조값 '32'에 대응하는 감마전압(V32)가 선택된다. 이렇게 선택된 감마전압(V32)는 버퍼(116a)를 통하여 데이터라인(DL)에 공급된다. As can be seen from Fig. 13, the output terminal of the exclusive OR gate 124 is commonly connected to the most significant bit inverting switch and the most significant bit non-inverting switch. When the logical value of the 6-bit digital data input from the second latch 114 to the DAC 115 is '111111', the most significant bit is inverted at the initial time of every horizontal period in which the bit inversion signal BINV is generated. Since the switch and the non-inverting switch for the most significant bit are turned on at the same time, a gamma voltage V32 corresponding to the gray value '32' is selected along two current paths indicated by dotted lines. In other words, at the initial time of every horizontal period in which the bit inversion signal BINV is generated, the logic value of the most significant bit b5 of the digital data '111111' corresponding to the gray scale value '64' is inverted to correspond to the gray scale value '32'. The gamma voltage V32 is selected. The selected gamma voltage V32 is supplied to the data line DL through the buffer 116a.

도 14는 본 발명의 실시예에 따른 액정표시소자의 구동방법 및 장치의 1 도트 인버젼 방식을 나타내는 파형도이다. 14 is a waveform diagram illustrating a one dot inversion method of a method and apparatus for driving an LCD according to an exemplary embodiment of the present invention.

도 14를 참조하면, 본 발명의 실시예에 따른 액정표시소자의 구동방법 및 장치는 1 도트 인버젼 방식에서 극성 반전신호(BINV)에 응답하여 매 수평주기마다 디지털 데이터의 최상위 비트(MSB)만을 반전시킨 다음, 최상위 비트(MSB)가 반전된 디지털 데이터를 감마전압으로 변환하게 된다. 액정셀에 공급되는 데이터전압(Data-post)은 1 수평주기마다 극성이 반전된다. 이 액정셀에 공급되는 데이터전압(Data-post)은 부극성에서 정극성으로 변하는 기간 즉, 비트 반전신호(BINV)가 발생되는 동안 중간 전압레벨로 변한 다음에 원하는 전압레벨로 변하게 된다. 또한, 액정셀에 공급되는 데이터전압(Data-post)은 정극성에서 부극성으로 변하는 기간 즉, 비트 반전신호(BINV)가 발생되는 동안 중간 전압레벨로 변한 다음에 원하는 전압레벨로 변하게 된다. 다시 말하여, 극성 반전시 액정셀에 공급되는 데이터전압(Data-post)의 전압레벨은 2 스텝으로 점진적으로 변하게 된다. 그 결과, 1 도트 인버젼 방식에서 데이터전압레벨이 급격히 변하에 발생될 수 있는 서지전압(Surge Voltage)이나 서지전류 등에 의한 노이즈가 방지될 수 있으며, 급격한 전압레벨의 변화에 따른 액정셀의 부하를 줄일 수 있다. Referring to FIG. 14, the method and apparatus for driving the liquid crystal display according to the exemplary embodiment of the present invention only the most significant bit MSB of the digital data every horizontal period in response to the polarity inversion signal BINV in the one dot inversion scheme. After the inversion, the most significant bit MSB converts the inverted digital data into a gamma voltage. The polarity of the data voltage supplied to the liquid crystal cell is reversed every one horizontal period. The data voltage supplied to the liquid crystal cell is changed to an intermediate voltage level during the period of change from negative polarity to positive polarity, that is, during bit inversion signal BINV, and then to a desired voltage level. In addition, the data voltage supplied to the liquid crystal cell is changed to an intermediate voltage level during a period of change from positive polarity to negative polarity, that is, during bit inversion signal BINV, and then to a desired voltage level. In other words, the voltage level of the data voltage supplied to the liquid crystal cell during polarity inversion is gradually changed in two steps. As a result, noise due to surge voltage or surge current, which may occur when the data voltage level changes rapidly in the one-dot inversion method, may be prevented, and the load of the liquid crystal cell due to the sudden change in the voltage level may be prevented. Can be reduced.

도 15는 본 발명의 실시예에 따른 액정표시소자의 구동방법 및 장치의 2 도트 인버젼 방식을 나타내는 파형도이다. 15 is a waveform diagram illustrating a two-dot inversion method of a method and apparatus for driving a liquid crystal display according to an exemplary embodiment of the present invention.

도 15를 참조하면, 본 발명의 실시예에 따른 액정표시소자의 구동방법 및 장치는 2 도트 인버젼 방식에서 1 도트 인버젼 방식과 마찬가지로 극성 반전신호(BINV)에 응답하여 매 수평주기마다 디지털 데이터의 최상위 비트(MSB)만을 반전시킨 다음, 최상위 비트(MSB)가 반전된 디지털 데이터를 감마전압으로 변환하게 된다. 액정셀에 공급되는 데이터전압(Data-post)은 2 수평주기마다 극성이 반전된다. 이 액정셀에 공급되는 데이터전압(Data-post)은 부극성에서 정극성으로 변하는 기간과 그 다음 수평라인에서 정극성 전압을 유지하는 초기 기간 동안, 비트 반전신호(BINV)에 응답하여 중간 전압레벨로 변한 다음에 원하는 전압레벨로 변하게 된다. 또한, 액정셀에 공급되는 데이터전압(Data-post)은 정극성에서 부극성으로 변하는 기간과 부극성 전압을 유지하는 초기 기간 동안, 비트 반전신호(BINV)에 응답하여 중간 전압레벨로 변한 다음에 원하는 전압레벨로 변하게 된다. 다시 말하여, 액정셀에 공급되는 데이터전압(Data-post)의 전압레벨은 극성 반전시 2 스텝으로 점진적으로 변함과 아울러 극성을 유지하는 다음 수평라인에서 중간레벨로 하강 또는 상승한 다음 원하는 레벨로 변하게 된다. 그 결과, 2 도트 인버젼 방식에서 서지전압이나 서지전류 등에 의한 노이즈가 방지될 수 있으며, 급격한 전압레벨의 변화에 따른 액정셀의 부하를 줄일 수 있음은 물론, 동일한 극성의 데이터가 연속적으로 공급되는 두 수평라인들 간의 휘도차를 줄일 수 있게 된다. Referring to FIG. 15, the method and apparatus for driving the liquid crystal display according to the exemplary embodiment of the present invention are digital data every horizontal period in response to the polarity inversion signal BINV, similarly to the one dot inversion method in the two dot inversion method. After inverting only the most significant bit MSB, the most significant bit MSB converts the inverted digital data into a gamma voltage. The polarity of the data voltage supplied to the liquid crystal cell is reversed every two horizontal periods. The data voltage supplied to the liquid crystal cell is at an intermediate voltage level in response to the bit inversion signal BINV during the period of changing from negative to positive and the initial period of maintaining the positive voltage on the next horizontal line. After changing to, it changes to the desired voltage level. In addition, the data voltage supplied to the liquid crystal cell is changed to the intermediate voltage level in response to the bit inversion signal BINV during the period of changing from the positive polarity to the negative polarity and the initial period of maintaining the negative voltage. The desired voltage level is changed. In other words, the voltage level of the data voltage supplied to the liquid crystal cell gradually changes in two steps when the polarity is inverted, and then falls or rises to the desired level in the next horizontal line which maintains the polarity and then changes to the desired level. do. As a result, the noise due to the surge voltage or the surge current can be prevented in the 2-dot inversion method, and the load of the liquid crystal cell due to the sudden change in the voltage level can be reduced, and the data of the same polarity can be continuously supplied. It is possible to reduce the luminance difference between the two horizontal lines.

도 14 및 도 15에 있어서, VGn과 VGn+1은 각각 n 번째 게이트라인에 공급되는 스캔펄스와 n+1 번째 게이트라인에 공급되는 스캔펄스를 나타내며, POL은 극성 제어신호를 나타낸다. 14 and 15, VGn and VGn + 1 represent scan pulses supplied to the n-th gate line and scan pulses supplied to the n + 1th gate line, respectively, and POL represents a polarity control signal.

한편, 도 14 및 도 15에 있어서, 비트 반전신호(BINV)의 펄스폭 기간(T)과 액정셀에 공급되는 데이터전압(Data-post)의 중간전압레벨 기간은 전술한 바와 같이 비트 제어기(86)의 RC 시정수에 따라 최적으로 조절될 수 있다.
14 and 15, the pulse width period T of the bit inversion signal BINV and the intermediate voltage level period of the data voltage Data-post supplied to the liquid crystal cell are the bit controllers 86 as described above. Can be optimally adjusted according to the RC time constant of

상술한 바와 같이, 본 발명에 따른 액정표시소자의 구동방법 및 장치는 디지털 데이터에 포함된 적어도 한 비트를 반전시킨 다음에, 그 디지털 데이터를 아날로그 감마전압으로 변환하게 된다. 그 결과, 본 발명에 따른 액정표시소자의 구동방법 및 장치는 1 도트 또는 2 도트 인버젼 방식에서 데이터전압의 극성이 반전될 때마다 데이터전압레벨을 2 스텝으로 변화시켜 데이터전압의 급격한 변화와 액정셀 의 급격한 부하변동을 방지하여 노이즈를 최소화하고 물론 2 도트 인버젼 방식에서 동일한 극성의 데이터전압이 인가되는 두 수평라인간의 휘도차를 줄임으로써 화질을 높이게 된다. 본 발명에 따른 액정표시소자의 구동방법 및 장치는 액정표시소자뿐만 아니라 디지털 데이터를 아날로그 전압으로 변환하여 화상을 표시하는 어떠한 표시소자에도 적용될 수 있다. As described above, the method and apparatus for driving a liquid crystal display according to the present invention inverts at least one bit included in the digital data, and then converts the digital data into an analog gamma voltage. As a result, the method and apparatus for driving a liquid crystal display according to the present invention changes the data voltage level by two steps whenever the polarity of the data voltage is reversed in the one-dot or two-dot inversion scheme, thereby causing a sudden change in the data voltage and the liquid crystal. By preventing the sudden load change of the cell, the noise is minimized and the image quality is improved by reducing the luminance difference between two horizontal lines to which the data voltage of the same polarity is applied in the 2-dot inversion method. The method and apparatus for driving a liquid crystal display device according to the present invention can be applied not only to a liquid crystal display device but also to any display device that displays an image by converting digital data into an analog voltage.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에서는 최상위 비트 한 비트만을 반전시키는 것을 예시하였지만, 두 비트 이상 혹은 최상위 비트 이외의 다른 비트를 반전시켜 액정셀에 공급되는 데이터전압을 멀티 스텝으로 변화시킬 수도 있다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. For example, in the exemplary embodiment of the present invention, the inversion of only one bit of the most significant bit is illustrated. However, the data voltage supplied to the liquid crystal cell may be changed in multiple steps by inverting two or more bits or other bits other than the most significant bit. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (13)

디지털 데이터를 입력하는 단계와, Inputting digital data, 비트 반전신호를 발생하는 단계와, Generating a bit inversion signal; 상기 비트 반전신호에 응답하여 상기 디지털 데이터에서 적어도 한 비트를 반전시키는 단계와,Inverting at least one bit in the digital data in response to the bit inversion signal; 상기 적어도 한 비트가 반전된 디지털 데이터를 아날로그 전압으로 변환하는 단계와, Converting the at least one bit inverted digital data into an analog voltage; 상기 아날로그 전압을 액정셀에 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 구동방법. And supplying the analog voltage to the liquid crystal cell. 제 1 항에 있어서, The method of claim 1, 상기 액정셀에 공급되는 전압은 매 수평주기마다 극성이 반전되는 것을 특징으로 하는 액정표시소자의 구동방법. The voltage supplied to the liquid crystal cell is a driving method of the liquid crystal display device, characterized in that the polarity is reversed every horizontal period. 제 1 항에 있어서, The method of claim 1, 상기 액정셀에 공급되는 전압은 2 수평주기마다 극성이 반전되는 것을 특징으로 하는 액정표시소자의 구동방법. The voltage supplied to the liquid crystal cell is a driving method of the liquid crystal display device, characterized in that the polarity is reversed every two horizontal periods. 제 1 항에 있어서, The method of claim 1, 상기 비트 반전신호는 매 수평주기의 초기마다 발생되는 것을 특징으로 하는 액정표시소자의 구동방법. And the bit inversion signal is generated at the beginning of every horizontal period. 제 1 항에 있어서, The method of claim 1, 상기 디지털 데이터에서 반전되는 비트는 최상위 비트인 것을 특징으로 하는 액정표시소자의 구동방법. And the bit inverted in the digital data is the most significant bit. 비트 반전신호를 발생하는 비트 제어기와, A bit controller for generating a bit inversion signal, 입력라인을 경유하여 공급되는 디지털 데이터에서 적어도 한 비트를 상기 비트 반전신호에 응답하여 반전시킨 다음에 상기 적어도 한 비트가 반전된 디지털 데이터를 아날로그 전압으로 변환하여 액정셀에 공급하는 데이터 구동부를 구비하는 것을 특징으로 하는 액정표시소자의 구동장치. And a data driver for inverting at least one bit from the digital data supplied through an input line in response to the bit inversion signal, and then converting the at least one bit inverted digital data into an analog voltage to supply the liquid crystal cell. A drive device for a liquid crystal display device, characterized in that. 제 6 항에 있어서, The method of claim 6, 상기 액정셀에 공급되는 전압은 매 수평주기마다 극성이 반전되는 것을 특징으로 하는 액정표시소자의 구동장치. The voltage supplied to the liquid crystal cell is a driving device of the liquid crystal display device, characterized in that the polarity is reversed every horizontal period. 제 6 항에 있어서, The method of claim 6, 상기 액정셀에 공급되는 전압은 2 수평주기마다 극성이 반전되는 것을 특징으로 하는 액정표시소자의 구동장치. The voltage supplied to the liquid crystal cell is a driving device of the liquid crystal display device, characterized in that the polarity is reversed every two horizontal periods. 제 6 항에 있어서, The method of claim 6, 상기 비트 반전신호는 매 수평주기의 초기마다 발생되는 것을 특징으로 하는 액정표시소자의 구동장치. And the bit inversion signal is generated at the beginning of every horizontal period. 제 6 항에 있어서, The method of claim 6, 상기 디지털 데이터에서 반전되는 비트는 최상위 비트인 것을 특징으로 하는 액정표시소자의 구동장치. And the bit inverted in the digital data is the most significant bit. 제 6 항에 있어서, The method of claim 6, 다수의 데이터라인과 다수의 게이트라인이 교차되며 그 교차부에 스위치소자들이 형성되고 상기 데이터라인과 게이트라인 사이의 화소영역에 상기 액정셀이 형성되는 액정패널과,A liquid crystal panel in which a plurality of data lines and a plurality of gate lines cross each other, switch elements are formed at intersections thereof, and the liquid crystal cell is formed in a pixel region between the data line and the gate line; 상기 게이트라인들에 스캔펄스를 공급하기 위한 게이트 구동부와,A gate driver for supplying scan pulses to the gate lines; 상기 데이터 구동부에 상기 디지털 데이터를 공급함과 아울러 상기 데이터 구동부와 상기 게이트 구동부에 필요한 타이밍 제어신호를 발생하는 타이밍 콘트롤러를 더 구비하는 것을 특징으로 하는 액정표시소자의 구동장치. And a timing controller for supplying the digital data to the data driver and generating timing control signals required for the data driver and the gate driver. 제 11 항에 있어서, The method of claim 11, 상기 비트 제어기는 상기 타이밍 콘트롤러로부터 입력되는 소스출력인에이블 신호(SOE)를 지연시켜 상기 비트 반전신호를 발생하는 것을 특징으로 하는 액정표시소자의 구동장치. And the bit controller generates the bit inversion signal by delaying a source output enable signal (SOE) input from the timing controller. 제 6 항에 있어서, The method of claim 6, 상기 비트 제어기는 단안정 멀티바이브레이터인 것을 특징으로 하는 액정표시소자의 구동장치. And the bit controller is a monostable multivibrator.
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