KR100857431B1 - 반도체 메모리 장치 - Google Patents

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KR100857431B1
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Abstract

본 발명의 반도체 메모리 장치는 제2,제1 비트 라인 분리 신호에 따라 제1,제2 비트 라인쌍의 전압 레벨을 동일하게 하는 제1,제2 이퀄라이징부; 제1,제2 비트 라인 분리 신호에 따라 제1,제2 비트 라인쌍을 센스 앰프의 제1 전극과 제2 전극에 연결 또는 분리하는 제1,제2 연결부; 비트 라인 이퀄라이제이션 신호에 따라 제1 비트 라인쌍과 제2 비트 라인쌍을 프리차징하는 프리차징부; 및 센스 앰프 제어 신호에 따라 제1 비트 라인쌍 또는 제2 비트 라인쌍 중 하나의 비트 라인쌍을 센싱하여 증폭하는 센스 앰프를 포함한다.
비트 라인, 센스 앰프, 이퀄라이징

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
도 1은 종래 기술에 따른 반도체 메모리 장치의 회로도,
도 2는 도 1에 따른 반도체 메모리 장치의 동작 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도,
도 4는 도 3에 따른 반도체 메모리 장치의 일 실시예를 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 제1 이퀄라이징부 120 : 제2 이퀄라이징부
210 : 제1 연결부 220 : 제2 연결부
300 : 센스 앰프 400 : 프리차징부
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 반도체 메모리 장치에 관한 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 회로도이다.
도시한 것과 같이, 종래의 반도체 메모리 장치는 센스 앰프 제어 신호(rto,sb)에 의해 제1 비트 라인쌍(BL1,BBL1) 또는 제2 비트 라인쌍(BL2,BBL2)에 실린 데이터를 센싱하는 크로스되어 연결한 제1,제2 엔모스 트랜지스터(NM1,NM2)및 제1,제2 피모스 트랜지스터(PM1,PM2)로 구성된 센스 앰프, 제1 비트 라인 분리 신호(bish)에 의해 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 센스 앰프를 분리 또는 연결하는 제3,제4 엔모스 트랜지스터(NM3,NM4), 제2 비트 라인 분리 신호(bisl)에 의해 제2 비트 라인쌍(BL2,BBL2)과 상기 센스 앰프를 분리 또는 연결하는 제5,제6 엔모스 트랜지스터(NM5,NM6), 비트 라인 이퀄라이제이션 신호(bleq)에 의해 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 각각 이퀄라이징하는 제7 엔모스 트랜지스터(NM7)와 제8 엔모스 트랜지스터(NM8), 상기 비트 라인 이퀄라이제이션 신호(bleq)에 의해 프리차지 전압(Vblp)으로 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 프리차징하는 제9 엔모스 트랜지스터(NM9)와 제10 엔모스 트랜지스터(NM10)로 구성된다.
이와 같이 구성된 반도체 메모리 장치의 동작을 도 2를 참조하여 설명하면 다음과 같다.
대기 모드(standby mode)시 상기 제1, 제2 비트 라인 분리 신호(bish,bisl) 및 비트 라인 이퀄라이제이션 신호(bleq)가 모두 하이 레벨이다. 따라서, 상기 제3, 제4, 제5 및 제6 엔모스 트랜지스터(NM3,NM4,NM5,NM6)가 모두 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)이 연결된다.
또한, 상기 제7, 제8, 제9 및 제10 엔모스 트랜지스터(NM7,NM8,NM9,NM10)가 모두 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 이퀄라이징하고 상기 프리차징 전압(Vblp)으로 프리차징한다. 이때 상기 센스 앰프는 상기 센스 앰프 제어 신호(rto,sb)가 상기 프리차징 전압(Vblp) 레벨이므로 센싱 동작을 수행하지 않는다.
그 이후 상기 제1 비트 라인쌍(BL1,BBL1)이 리드(read) 또는 라이트(write) 동작을 위해 활성화(active)되는 모드에서, 상기 제1 비트 라인 분리 신호(bish)는 하이를 유지하고, 상기 제2 비트 라인 분리 신호(bisl)는 로우로 천이하고, 상기 비트 라인 이퀄라이제이션 신호(bleq)는 로우로 천이된다.
따라서 상기 제7 엔모스 트랜지스터(NM7) 및 상기 제8 엔모스 트랜지스터(NM8)는 턴오프되어 이퀄라이징 동작을 수행하지 않는다.또한, 상기 제9,제10 엔모스 트랜지스터(NM9,NM10)는 턴오프되어 프리차징 동작을 수행하지 않는다.
또한 상기 제3, 제4 엔모스 트랜지스터(NM3,NM4)는 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)을 상기 센스 앰프의 제1 전극(sa)과 제2 전극(sab)과 연결하고, 활성화 모드에서 상기 센스 앰프 제어 신호(rto,sb)가 코아 전압(Vcore) 및 접지 전압(0V)이 되므로 상기 센스 앰프는 상기 제1 비트 라인쌍(BL1,BBL1)을 센싱하여 증폭시킨다. 또한, 상기 제5,제6 엔모스 트랜지스터(NM5,NM6)가 턴오프되므로 상기 제2 비트 라인쌍(BL2,BBL2)은 상기 센스 앰프와 분리되어 플로팅 상태에 있게 된다.
그 이후 활성화(active) 모드가 끝나면 다시 프리차지 모드(precharge mode)가 되고, 상기 제1, 제2 비트 라인 분리 신호(bish,bisl) 및 상기 비트 라인 이퀄라이제이션 신호(bleq)가 모두 하이가 되므로 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)은 연결되며 이퀄라이징과 프리차징을 수행하는 과 정을 반복한다.
그런데 긴 시간동안 활성화(active) 모드시 상기 제1 비트 라인쌍(BL1,BBL1) 또는 상기 제2 비트 라인쌍(BL2,BBL2) 중 활성화되는 비트 라인쌍은 상기 센스 앰프에 의해 센싱 및 증폭되지만, 비활성화된 상태에 있는 비트 라인쌍은 상기 센스 앰프로부터 분리되어 플로팅 상태로 있게 된다.
예를 들면, 상기 제1 비트 라인쌍(BL1,BBL1)은 센싱 및 증폭이 되어 상기 코아 전압(Vcore) 레벨과 접지 전압(0V)을 갖게 되지만, 비활성화된 상태에 있는 제2 비트 라인쌍(BL2,BBL2)은 프리차징 전압(Vblp) 레벨에 고정되지 않고 플로팅되어 전압의 변동이 생긴다. 더욱이 상기 센스 앰프와 상기 제2 비트 라인쌍(BL2,BBL2)을 분리 또는 연결하는 상기 제5,제6 엔모스 트랜지스터(NM5,NM6)에 의한 누설 전류가 상기 제2 비트 라인쌍(BL2,BBL2)에 흘러 들어 상기 제2 비트 라인쌍(BL2,BBL2)의 전압의 변동이 더욱 심해진다.
이 결과 그 이후에 진행되는 프리차징 모드에서 상기 제2 비트 라인쌍(BL2,BBL2)이 충분히 프리차징과 이퀄라이징이 수행되지 않는다면 프리차징 모드 후 리드나 라이트 동작이 진행되는 상기 제2 비트 라인쌍(BL2,BBL2)이 활성화(active) 모드에 진입해도 상기 제2 비트 라인쌍(BL2,BBL2)간의 전압차가 존재하고 이로 인해 센스 앰프가 센싱 마진을 확보하지 못하게 되어 오동작을 일으킬 우려가 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 하나의 센스 앰프 가 두 비트 라인쌍을 센싱하여 증폭하는 반도체 장치에서 활성화된 제1 비트 라인쌍의 센싱 증폭시 비활성화된 제2 비트 라인쌍이 플로팅되지 않고 제2 비트 라인쌍을 이퀄라이징함으로써 그 이후 제2 비트 라인쌍의 센싱 동작시 오동작을 일으키지 않는 반도체 메모리 장치를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치는 제2 비트 라인 분리 신호에 따라 제1 비트 라인쌍의 전압 레벨을 동일하게 하는 제1 이퀄라이징부; 제1 비트 라인 분리 신호에 따라 상기 제1 비트 라인쌍을 센스 앰프의 제1 전극과 제2 전극에 연결 또는 분리하는 제1 연결부; 비트 라인 이퀄라이제이션 신호에 따라 상기 제1 비트 라인쌍과 제2 비트 라인쌍을 프리차징하는 프리차징부; 센스 앰프 제어 신호에 따라 상기 제1 비트 라인쌍 또는 상기 제2 비트 라인쌍 중 하나의 비트 라인쌍을 센싱하여 증폭하는 센스 앰프; 상기 제2 비트 라인 분리 신호에 따라 상기 제2 비트 라인쌍을 상기 센스 앰프의 제1 전극과 제2 전극에 연결 또는 분리하는 제2 연결부; 및 상기 제1 비트 라인 분리 신호에 따라 제2 비트 라인쌍의 전압 레벨을 동일하게 하는 제2 이퀄라이징부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도이다.
도시한 것과 같이, 본 발명에 따른 반도체 메모리 장치는 제1,제2 이퀄라이징부(110,120), 제1,제2 연결부(210,220), 센스 앰프(300) 및 프리차징부(400)로 구성된다.
상기 제1 이퀄라이징부(110)는 제2 비트 라인 분리 신호(bisl)가 인에이블 됨에 따라 제1 비트 라인쌍(BL1,BBL1)을 이퀄라이징하고, 상기 제2 이퀄라이징부(120)는 제1 비트 라인 분리 신호(bish)가 인에이블 됨에 따라 제2 비트 라인쌍(BL2,BBL2)을 이퀄라이징한다.
상기 제1 및 제2 이퀄라이징부(110,120)는 본 발명의 특징적인 구성 요소로서 상기 제1 비트 라인쌍(BL1,BBL1)이 활성화 되는 경우에 상기 제2 비트 라인쌍(BL2,BBL2)은 상기 센스 앰프(300)로부터 분리 되어 플로팅되는 점을 해결하기 위한 방안으로 상기 제2 비트 라인쌍(BL2,BBL2)이 비활성화하는 모드에서 상기 제2 비트 라인쌍(BL2,BBL2)의 이퀄라이징을 수행하는 것이다.
즉, 활성화 되는 비트 라인의 상기 센스 앰프와 연결시키는 인에이블 신호(제1 또는 제2 비트 라인 분리 신호)로 비활성화 되는 비트 라인의 이퀄라이징 동작을 제어 함으로써 비활성화하는 비트 라인쌍에서 발생하는 플로팅을 막고 비트 라인쌍의 전압 레벨을 동일하게 하는 것이다. 이로 인해 비록 프리차지 전압 레벨(Vblp)과 비트 라인쌍의 전압차가 있더라도 비트 라인쌍간의 전압 레벨이 동일하므로 상기 센스 앰프(300)는 셀로부터 데이터가 실린 비트 라인쌍의 전압차를 감지할수 있으므로 정상적인 동작을 수행할 수 있게 된다.
상기 제1,제2 이퀄라이징부(110,120)는 상기 제1,제2 비트 라인 분리 신호(bish,bisl)에 의해 상기 이퀄라이징부(110,120)를 제어 한다는 것 외의 구성은 일반적인 이퀄라이징 회로를 사용하여 구현할 수 있다. 다만, 본 발명에서는 이퀄 라이징 회로의 제어 신호로서 상기 비트 라인 이퀄라이제이션 신호(bleq)가 아닌 상기 제1,제2 비트 라인 분리 신호(bish,bisl)를 사용한다.
상기 제1 및 제2 연결부(210,220)는 각각의 비트 라인쌍을 센스 앰프(300)의 제1 전극(sa) 및 제2 전극(sab)과 연결 또는 분리한다. 상기 제1 연결부(210)는 상기 제1 비트 라인 분리 신호(bish)에 따라 상기 제1 비트 라인쌍(BL1,BBL1))과 상기 센스 앰프(300)의 제1 전극(sa) 및 제2 전극(sab)을 연결 또는 분리한다. 상기 제1,제2 연결부(210,220)는 비트 라인과 센스 앰프를 연결 또는 분리하는 스위칭 소자등을 사용하여 구현할 수 있다.
상기 제2 연결부(220)는 상기 제2 비트 라인 분리 신호(bisl)에 따라 상기 제2 비트 라인쌍(BL2,BBL2)과 상기 센스 앰프(400)의 제1 전극(sa) 및 제2 전극(sab)을 연결 또는 분리한다.
상기 프리차징부(400)는 비트 라인 이퀄라이제이션 신호(bleq)에 따라 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 상기 프리차징 전압(Vblp)으로 프리차징한다. 상기 프리차징부(400)는 일반적인 프리차징 회로를 사용하여 구현할 수 있다.
상기 센스 앰프(300)는 센스 앰프 제어 신호(rto,sb)가 인에이블 됨에 따라 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)중 하나의 비트 라인쌍을 센싱하여 증폭시킨다. 즉, 액티브 동작 모드에서 상기 제1 비트 라인쌍(또는 제2 비트 라인쌍)과 상기 센스 앰프(300)의 제1 전극(sa)과 제2 전극(sab)이 연결되어 상기 제1 비트 라인쌍(또는 제2 비트 라인쌍)을 센싱하여 증폭시킨다. 상 기 센스 앰프(300)는 일반적인 센스 앰프 회로를 사용하여 구현할 수 있다.
도 4는 도 3에 따른 비트 라인 센스 앰프의 일 실시예를 나타낸 회로도이다.
상기 제1 이퀄라이징부(110)는 상기 제2 비트 라인 분리 신호(bisl)를 게이트에 인가받고 상기 제1 비트 라인쌍(BL1,BBL1)에 소스-드레인이 연결된 제7 엔모스 트랜지스터(NM7)로 구성한다.
상기 제2 이퀄라이징부(120)는 상기 제1 비트 라인 분리 신호(bish)를 게이트에 인가받고 상기 제2 비트 라인쌍(BL2,BBL2)에 소스-드레인이 연결된 제8 엔모스 트랜지스터(NM8)로 구성한다.
상기 제1 연결부(210)는 상기 제1 비트 라인 분리 신호(bish)를 각각의 게이트에 인가받고 상기 제1 비트 라인(BL1)과 상기 센스 앰프(300)의 제1 전극(sa)에 소스-드레인이 연결된 제3 엔모스 트랜지스터(NM3)와 상기 제1 비트 라인의 상보 라인(BBL1)과 상기 센스 앰프(300)의 제2 전극(sab)에 소스-드레인이 연결된 제4 엔모스 트랜지스터(NM4)로 구성한다.
상기 제2 연결부(220)는 상기 제2 비트 라인 분리 신호(bisl)를 각각의 게이트에 인가받고 상기 제2 비트 라인(BL2)과 상기 센스 앰프(300)의 제1 전극(sa)에 소스-드레인이 연결된 제5 엔모스 트랜지스터(NM5)와 상기 제2 비트 라인의 상보 라인(BBL2)과 상기 센스 앰프(300)의 제2 전극(sab)에 소스-드레인이 연결된 제6 엔모스 트랜지스터(NM6)로 구성한다.
상기 센스 앰프(300)는 센스 앰프 제어 신호(rto,sb)에 의해 제1 비트 라인쌍(BL1,BBL1)과 제2 비트 라인쌍(BL2,BBL2)중 하나의 비트 라인쌍에 실린 데이터를 센싱하는 크로스되어 연결한 제1,제2 엔모스 트랜지스터(NM1,NM2) 및 제1,제2 피모스 트랜지스터(PM1,PM2)로 구성한다.
상기 프리차징부(400)는 비트 라인 이퀄라이제이션 신호(bleq)를 각각의 게이트에 인가받고, 상기 프리차징 전압(Vblp)을 각각의 드레인에 인가받고 소스단이 상기 센스 앰프(300)의 제1 전극(sa) 및 제2 전극(sab)에 연결된 제9 엔모스 트랜지스터(NM9) 및 제10 엔모스 트랜지스터(NM10)로 구성한다.
그 동작 원리는 다음과 같다.
대기 모드(standby mode) 또는 프리차징 모드에서는 상기 제1, 제2 비트 라인 분리 신호(bish,bisl) 및 상기 비트 라인 이퀄라이제이션 신호(bleq)가 모두 하이 레벨이므로 종래 기술과 같은 동작을 수행한다. 상기 제1 이퀄라이징부(110) 및 상기 제2 이퀄라이징부(120)가 턴온되고, 상기 제1,제2 연결부(210,220)가 턴온된다. 또한, 상기 프리차징부(400)가 턴온된다.
즉, 상기 제3, 제4, 제5 및 제6 엔모스 트랜지스터(NM3,NM4,NM5,NM6)가 모두 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)이 연결된다.
또한, 상기 제7, 제8, 제9 및 제10 엔모스 트랜지스터(NM7,NM8,NM9,NM10)가 모두 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 이퀄라이징하고 상기 프리차징 전압(Vblp)으로 프리차징한다. 이때 상기 센스 앰프(300)는 상기 센스 앰프 제어 신호(rto,sb)가 상기 프리차징 전압(Vblp)이므로 센싱 동작을 수행하지 않는다.
그 이후 도 4의 상기 제1 비트 라인쌍(BL1,BBL1)이 활성화 되는 경우, 상기 제1 비트 라인 분리 신호(bish)는 하이를 유지하고, 상기 제2 비트 라인 분리 신호(bisl)는 로우로 천이하고, 상기 비트 라인 이퀄라이제이션 신호(bleq)는 로우로 천이된다. 따라서, 상기 제7 엔모스 트랜지스터(NM7)는 턴오프되고 상기 제1 비트 라인쌍(BL1,BBL1)은 분리되고 상기 제8 엔모스 트랜지스터(NM8)는 턴온되어 상기 제2 비트 라인쌍(BL2,BBL2)은 이퀄라이징한다.
또한, 상기 제9,제10 엔모스 트랜지스터(NM9,NM10)는 턴오프되어 프리차징하지 않는다. 또한 상기 제3, 제4 엔모스 트랜지스터(NM3,NM4)는 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)을 상기 센스 앰프(300)의 제1 전극(sa) 및 제2 전극(sab)과 연결하고 상기 센스 앰프 제어 신호(rto,sb)가 상기 코아 전압(Vcore) 및 접지 전압(0V)이 되므로 상기 제1 비트 라인쌍(BL1,BBL1)을 센싱하여 증폭시킨다.
또한, 상기 제2 비트 라인쌍(BL2,BBL2)은 상기 센스 앰프(300)와 분리되고 상기 제1 비트 라인 분리 신호(bish)가 하이임에 따라 이퀄라이징을 수행하여 종전의 문제점인 플로팅되어 있지 않고 상기 제2 비트 라인쌍(BL2,BBL2)간의 전압 레벨이 동일하게 유지된다.
이로 인해 상기 제2 연결부(220)의 제5,제6 엔모스 트랜지스터(NM5,NM6)가 턴오프됨으로 인한 누설 전류가 상기 제2 비트 라인쌍(BL2,BBL2)에 흘러 들어와도 상기 제2 이퀄라이징부(120)가 동작함으로 인해 상기 제2 비트 라인쌍간(BL2,BBL2)의 전압 레벨은 동일하게 되어 그 다음 상기 제2 비트 라인쌍(BL2,BBL2)이 상기 센스 앰프(300)에 의해 센싱 및 증폭시에도 오동작을 일으키지 않게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 하나의 센스 앰프가 두 비트 라인쌍을 제어하는 반도체 장치에서 비활성화 상태인 비트 라인쌍의 전압이 플로팅되지 않고 이퀄라이징을 시켜줌으로써 비트 라인상의 오동작을 감소시키는 효과가 있다.

Claims (7)

  1. 제2 비트 라인 분리 신호가 활성화되면 제1 비트 라인쌍의 전압 레벨을 동일하게 하는 제1 이퀄라이징부;
    제1 비트 라인 분리 신호가 활성화되면 상기 제1 비트 라인쌍을 센스 앰프의 제1 전극과 제2 전극에 연결하는 제1 연결부;
    비트 라인 이퀄라이제이션 신호에 따라 상기 제1 비트 라인쌍과 제2 비트 라인쌍을 프리차징하는 프리차징부;
    센스 앰프 제어 신호에 따라 상기 제1 비트 라인쌍 또는 상기 제2 비트 라인쌍 중 하나의 비트 라인쌍을 센싱하여 증폭하는 센스 앰프;
    상기 제2 비트 라인 분리 신호가 활성화되면 상기 제2 비트 라인쌍을 상기 센스 앰프의 제1 전극과 제2 전극에 연결하는 제2 연결부; 및
    상기 제1 비트 라인 분리 신호가 활성화되면 제2 비트 라인쌍의 전압 레벨을 동일하게 하는 제2 이퀄라이징부를 포함하여 상기 제1 이퀄라이징부와 상기 제2 연결부는 동일 타이밍에서 활성화되고, 상기 제2 이퀄라이징부와 상기 제1 연결부는 동일 타이밍에서 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 센스 앰프가 상기 제1 비트 라인쌍을 센싱 증폭시, 상기 제1 비트 라인 분리 신호가 인에이블 되며 상기 제2 비트 라인 분리 신호는 디스에이블 되고,
    상기 센스 앰프가 상기 제2 비트 라인쌍을 센싱 증폭시, 상기 제1 비트 라인 분리 신호가 디스에이블 되고 상기 제2 비트 라인 분리 신호는 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    프리차지 모드시,
    상기 제1 비트 라인 분리 신호와 상기 제2 비트 라인 분리 신호가 인에이블 되고, 상기 비트 라인 이퀄라이제이션 신호가 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 이퀄라이징부는,
    상기 제2 비트 라인 분리 신호를 게이트에 인가받고, 상기 제1 비트 라인쌍을 각각 소스와 드레인에 연결하는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제2 이퀄라이징부는,
    상기 제1 비트 라인 분리 신호를 게이트에 인가받고, 상기 제2 비트 라인쌍을 각각 소스와 드레인에 연결하는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 연결부는,
    상기 제1 비트 라인 분리 신호를 게이트에 인가받고, 상기 제1 비트라인과 상기 센스 앰프의 제1 전극을 각각 소스-드레인으로 하는 제1 엔모스 트랜지스터; 및
    상기 제1 비트 라인 분리 신호를 게이트에 인가받고 상기 제1 비트 라인의 상보 라인과 상기 센스 앰프의 제2 전극을 각각 소스-드레인으로 하는 제2 엔모스 트랜지스터로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 연결부는,
    상기 제2 비트 라인 분리 신호를 게이트에 인가받고, 상기 제2 비트라인과 상기 센스 앰프의 제1 전극을 각각 소스-드레인으로 하는 제1 엔모스 트랜지스터; 및
    상기 제2 비트 라인 분리 신호를 게이트에 인가받고 상기 제2 비트 라인의 상보 라인과 상기 센스 앰프의 제2 전극을 각각 소스-드레인으로 하는 제2 엔모스 트랜지스터로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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