KR100752655B1 - 이미지센서 및 그 제조 방법 - Google Patents
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Abstract
픽셀 어레이 영역의 노이즈 및 암 결함을 낮추면서, 로직 영역의 커패시터의 공핍 현상 및/또는 로직 영역의 트랜지스터의 속도를 개선할 수 있는 이미지센서 및 그 제조 방법이 제공된다. 본 발명에 따른 이미지센서는, 픽셀 어레이 영역 및 로직 영역이 정의된 반도체 기판을 포함한다. 제 1 게이트 전극은 반도체 기판의 픽셀 어레이 영역 상에 형성된다. 하부 전극은 반도체 기판의 로직 영역의 일부분 상에 형성된다. 제 1 캡핑막은 하부 전극의 적어도 일부분 상에 형성되고, 금속막 또는 금속 실리사이드막을 포함한다. 유전막은 제 1 캡핑막 상에 제공된다. 상부 전극은 유전막 상에 제공된다. 그리고, 제 1 게이트 전극 및 하부 전극은 폴리실리콘막을 포함한다.
Description
도 1은 종래 이미지센서의 개략적인 구성을 보여주는 블록도이고;
도 2는 본 발명의 일 실시예에 따른 이미지센서를 보여주는 단면도이고;
도 3은 본 발명의 다른 실시예에 따른 이미지 센서를 보여주는 단면도이고; 그리고
도 4 내지 도 8은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 보여주는 단면도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 이미지센서(image sensor) 및 그 제조 방법에 관한 것이다.
이미지센서는 광학 영상(optical image)을 전기 신호로 변환시키는 반도체 소자를 말한다. 도 1을 참조하면, 씨모스(CMOS) 이미지센서는 광 신호를 수신하여 전송하기 픽셀 어레이(pixel array) 영역 및 광 신호를 제어 또는 처리하여 이미지를 구현하기 위한 로직(logic) 영역을 포함한다.
픽셀 어레이 영역은 어레이로 배치된 단위 픽셀들을 포함하고, 단위 픽셀들 각각은 광 신호를 수신할 수 있는 포토다이오드(photo-diode) 및 전송 소자들을 포함할 수 있다. 로직 영역은 아날로그 신호 저장을 위한 커패시터 블록, 아날로그 신호를 디지털 신호로 변화하기 위한 ADC(analog digital converter) 블록, 단위 화소를 선택하기 위한 디코더/드라이버 블록 및 제어 레지스터 블록을 포함할 수 있다.
하지만, 이러한 종래 씨모스 이미지센서의 소자들은 픽셀 어레이 영역에서 발생할 수 있는 노이즈(noise) 또는 암 결함(dark defect)을 감소시키기 위해 트랜지스터 또는 커패시터에 폴리실리콘막을 이용한다. 예를 들어, 대한민국 공개특허번호 2001-0061351호에는 폴리실리콘막으로 형성된 커패시터의 전극들 및 게이트 전극을 갖는 씨모스 이미지센서가 개시되어 있다.
하지만, 이와 같은 폴리실리콘막은 고농도로 도핑됨에도 불구하고, 일반 금속과는 달리 공핍(depletion) 현상을 나타낼 수 있다. 공핍 현상이란 커패시터의 전극들과 유전막의 계면에 공핍층이 형성되어 커패시터의 커패시턴스가 변화되는 현상을 일컫는다. 즉, 공핍 현상이 생기면, 커패시터의 전압 계수(voltage coefficient)가 변경된다. 이와 같이 커패시터의 전압 계수가 변경되면 아날로그 신호가 변경되고, 그 결과, ADC 출력부에서의 디지털 신호의 분해능이 떨어지는 문제가 발생한다.
또한, 로직 영역의 트랜지스터들은 픽셀 어레이 영역과는 달리, 노이즈 또는 암 결함을 줄이는 것보다는 빠른 속도로 동작될 것이 요구된다. 하지만, 폴리실리 콘막으로 형성된 게이트 전극은 높은 동작 속도에 적합하지 않다는 단점을 갖는다. 하지만, 로직 영역 및 픽셀 어레이 영역을 따로 형성하는 것은 공정을 복잡하게 하고, 많은 비용 증가를 초래할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 픽셀 어레이 영역의 노이즈 및 암 결함을 낮추면서, 로직 영역의 커패시터의 공핍 현상 및/또는 로직 영역의 트랜지스터의 속도를 개선할 수 있는 이미지센서를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 픽셀 어레이 영역의 게이트 전극 및 로직 영역의 하부 전극 및/또는 게이트 전극을 동시에 형성할 수 있는 상기 이미지 센서의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 이미지센서는, 픽셀 어레이 영역 및 로직 영역이 정의된 반도체 기판을 포함한다. 제 1 게이트 전극은 상기 반도체 기판의 픽셀 어레이 영역 상에 형성된다. 하부 전극은 상기 반도체 기판의 로직 영역의 일부분 상에 형성된다. 제 1 캡핑막은 상기 하부 전극의 적어도 일부분 상에 형성되고, 금속막 또는 금속 실리사이드막(metal silicide film)을 포함한다. 유전막(dielectric film)은 상기 제 1 캡핑막 상에 제공된다. 상부 전극은 상기 유전막 상에 제공된다. 그리고, 상기 제 1 게이트 전극 및 상기 하부 전극은 폴리실리콘막을 포함한다.
상기 본 발명의 일 측면에 따르면, 상기 이미지센서는 상기 반도체 기판의 로직 영역의 다른 부분 상에 형성된 제 2 게이트 전극을 더 포함할 수 있고, 상기 제 2 게이트 전극은 폴리실리콘막을 포함할 수 있다. 나아가, 상기 이미지센서는 상기 제 2 게이트 전극 상의 제 2 캡핑막을 더 포함할 수 있고, 상기 제 2 캡핑막은 금속 실리사이드막을 포함할 수 있다.
더 나아가, 상기 본 발명의 다른 측면에 따르면, 상기 이미지 센서는 상기 제 2 게이트 전극 양편의 반도체 기판에 형성된 소오스 영역 및 드레인 영역, 및 상기 소오스 영역 및 드레인 영역 상의 제 3 캡핑막을 더 포함할 수 있다. 상기 제 3 캡핑막은 금속 실리사이드막을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 이미지 센서의 제조 방법에 따르면, 픽셀 어레이 영역 및 로직 영역이 정의된 반도체 기판 상에 폴리실리콘층을 형성한다. 상기 폴리실리콘층 상에 금속층 또는 금속 실리사이드층을 포함하는 제 1 캡핑층을 형성한다. 상기 제 1 캡핑층 상에 유전막층을 형성하다. 상기 유전막층 상에 상부 전극층을 형성한다. 상기 상부 전극층, 유전막층, 및 제 1 캡핑층을 패터닝하여, 상기 반도체 기판의 로직 영역의 일부분 상에 적층된 상부 전극, 유전막 및 제 1 캡핑막을 각각 형성한다. 그리고, 상기 폴리실리콘층을 패터닝하여, 상기 반도체 기판의 픽셀 어레이 영역 상의 제 1 게이트 전극, 및 상기 반도체 기판의 로직 영역의 일부분과 상기 제 1 캡핑막의 사이에 개재된 하부 전극을 동시에 형성한다.
상기 본 발명의 일 측면에 따르면, 상기 이미지센서의 제조 방법은 상기 폴리실리콘층을 패터닝하여, 상기 반도체 기판의 로직 영역의 다른 부분 상에 제 2 게이트 전극을 형성하는 단계를 더 포함할 수 있다. 나아가, 상기 이미지센서의 제조 방법은 상기 제 2 게이트 전극 상에 제 2 캡핑막을 형성하는 단계를 더 포함할 수 있다. 상기 제 2 캡핑막은 금속 실리사이드를 포함할 수 있다.
더 나아가, 상기 본 발명의 다른 측면에 따르면, 상기 이미지센서의 제조 방법은 상기 제 2 게이트 전극 양편의 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계 및 상기 소오스 영역 및 드레인 영역 상에 제 3 캡핑막을 형성하는 단계를 더 포함할 수 있다. 상기 제 3 캡핑막은 금속 실리사이드막을 포함 있다.
더 나아가, 본 발명의 또 다른 측면에 따르면, 상기 제 2 캡핑막 및 제 3 캡핑막의 금속 실리사이드막은 열처리를 이용하여 자기-정렬 방식으로 동시에 형성할 수 있다. 즉, 상기 제 2 캡핑막 및 제 3 캡핑막의 금속 실리사이드막은 금속 샐리사이드(metal Salicide) 구조로 형성될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 2는 본 발명의 일 실시예에 따른 이미지센서를 보여주는 단면도이다.
도 2를 참조하면, 반도체 기판(105)에는 픽셀 어레이 영역 및 로직 영역이 정의되어 있다. 픽셀 어레이 영역은 어레이로 배치된 단위 픽셀들(미도시)을 포함 한다. 단위 픽셀들은 광 신호를 수신하기 위한 포토다이오드(미도시) 및 전송 소자(미도시)를 포함할 수 있다. 단위 화소들은 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 구조를 포함할 수 있고, 그 상세한 설명은 생략한다.
로직 영역은 광 신호를 제어 또는 처리하여 이미지를 구현하기 위한 로직 소자들(미도시)을 포함한다. 예를 들어, 픽셀 어레이 영역 및 로직 영역의 평면 배치는 도 1을 참조할 수 있다. 예를 들어, 로직 영역은 커패시터 블록, ADC(analog digital converter) 블록, 디코더/드라이버 블록 및 제어 레지스터 블록을 포함할 수 있다. 하지만, 이러한 블록들은 예시적인 것이고, 로직 영역은 다른 블록들을 더 포함할 수 있음은 자명하다.
예를 들어, 블록 A (제 1 부분)는 커패시터 블록을 나타내고, 블록 B (제 2 부분)는 ADC 블록을 나타낼 수 있다. 하지만, 다른 예로, 블록 B는 디코더/드라이버 블록 또는 제어 레지스터 블록을 나타낼 수도 있다. 나아가, 블록 A 및 블록 B는 명확하게 구분되지 않을 수도 있다. 즉, ADC 블록이 커패시터 블록을 포함할 수도 있다.
이하에서는 보다 구체적으로 픽셀 어레이 영역 및 로직 영역에 형성된 소자들을 설명한다. 제 1 게이트 전극(115c)은 전송 소자를 구성하는 트랜지스터의 일부분을 예시적으로 나타낸다. 제 1 게이트 전극(115)은 픽셀 어레이 영역 상에 형성되고, 나아가 반도체 기판(105) 상의 제 1 게이트 절연막(110c)에 의해 반도체 기판(105)과 절연될 수 있다. 제 1 게이트 전극(115c)은 예컨대, 폴리실리콘막(제 1 폴리실리콘막)을 포함할 수 있다. 폴리실리콘막은 n형 또는 p형의 불순물로 도핑될 수 있다.
이러한 픽셀 어레이 영역 상의 제 1 게이트 전극(115c)은 금속 실리사이드 막 또는 금속막을 포함하지 않는다. 따라서, 제 1 게이트 전극(115c)의 구조는 노이즈 또는 암 결함 억제에 적합할 수 있다.
로직 영역의 블록 A 상에는 커패시터가 형성된다. 커패시터는 하부 전극(115a), 캡핑막(120a), 유전막(125a) 및 상부 전극(130a)을 포함할 수 있다. 하부 전극(115a) 및 블록 A 사이에는 층간 절연막(110a)이 개재될 수 있다. 캡핑막(120a)은 하부 전극(115a)의 일부분 상에 형성된다. 하지만, 도 2에도 불구하고, 캡핑막(120a)은 하부 전극(115a)의 상면을 덮도록 형성될 수도 있다. 유전막(125a)은 캡핑막(120a) 상에 형성되고, 상부 전극(130a)은 유전막(125a) 상에 형성된다.
예를 들어, 하부 전극(115a)은 폴리실리콘막(제 1 폴리실리콘막)을 포함할 수 있다. 폴리실리콘막은 예컨대, n형 또는 p형의 불순물로 도핑될 수 있다. 즉, 하부 전극(115a)은 픽셀 어레이 영역의 제 1 게이트 전극(115c)과 동일한 물질로 형성될 수 있다.
캡핑막(120a)은 금속막(제 1 금속막) 또는 금속 실리사이드막(제 1 금속 실리사이드막)을 포함할 수 있다. 즉, 캡핑막(120a)은 하부 전극(115a)보다 낮은 전기적인 비저항을 가질 수 있다. 하지만, 하부 전극(115a) 및 캡핑막(120a)은 모두 전기 전도성을 갖는다는 점에서 그 용어에 의해서 구분되지 않고, 그 구성 막들에 의해 구분될 수 있다. 나아가, 캡핑막(120a)을 하부 전극(115a)의 일부로 부를 수도 있음은 자명하다.
보다 구체적으로 보면, 캡핑막(120a)의 금속막은 예컨대, 텅스텐막, 티타늄막 또는 티타늄 질화막을 포함할 수 있다. 캡핑막(120a)의 금속 실리사이드막은 예컨대, 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막을 포함할 수 있다. 유전막(125a)은 예컨대, 실리콘 산화막, 실리콘 질화막 또는 고유전율 절연막을 포함할 수 있다. 상부 전극(130a)은 금속막(제 2 금속막) 또는 폴리실리콘막(제 2 폴리실리콘막)을 포함할 수 있다.
이러한 블록 A 상의 커패시터 구조에 따르면, 하부 전극(115a)이 폴리실리콘막을 포함하고 있음에도 불구하고, 종래에 문제가 된 공핍 현상이 하부 전극(115a)에 발생하지 않는다. 즉, 커패시터의 전압 계수가 종래보다 개선될 수 있다. 왜냐하면, 캡핑막(120a)이 유전막(125a)과 접하고 있고, 금속막 또는 금속 실리사이드막을 포함하는 캡핑막(120a)에는 공핍 현상이 발생하지 않기 때문이다.
나아가, 상부 전극(130a)이 금속막을 포함하는 경우에는 상부 전극(130a)에도 공핍 현상이 발생하지 않는다. 하지만, 상부 전극(130a)이 폴리실리콘막을 포함하는 경우에도, 종래보다는 공핍 현상이 미치는 영향이 절반 정도로 감소할 수 있을 것이다. 공핍 현상의 감소, 즉 전압 계수의 개선은 커패시터의 아날로그 신호의 변화를 감소시키고, 그 결과 ADC에서 출력된 디지털 신호의 분해능이 향상될 수 있다.
한편, 로직 영역의 블록 B 상에는 제 2 게이트 전극(115b)이 형성된다. 제 2 게이트 전극(115b)은 로직 소자를 구성하는 트랜지스터의 일부분을 예시적으로 나타낸다. 제 2 게이트 전극(115b) 및 반도체 기판(105) 사이에는 제 2 게이트 절연막(110b)이 개재될 수 있다. 제 2 게이트 전극(115b)은 예컨대, 폴리실리콘막(제 1 폴리실리콘막)을 포함할 수 있다. 폴리실리콘막은 n형 또는 p형의 불순물로 도핑될 수 있다.
전술한 본 발명의 일 실시예에 따르면, 픽셀 어레이 영역에서 노이즈 또는 암 결함 발생을 억제하면서 동시에 로직 영역의 커패시터 구조에서 전압 계수를 개 선할 수 있다. 전압 계수가 개선되면, 출력된 디지털 신호의 분해능이 개선되고 결국 이미지의 분해능이 개선될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 이미지 센서를 보여주는 단면도이다. 다른 실시예에 따른 이미지센서는 전술한 일 실시예에 따른 이미지센서를 변형한 것이다. 일 실시예와 다른 실시예는 로직 영역의 블록 B 부분에서만 서로 차이를 보인다. 따라서, 이하에서는 일 실시예와 다른 실시예의 차이점에 대해서만 설명하고, 중복되는 부분에 대한 설명은 생략한다. 아래에서 특별하게 언급되지 않은 다른 실시예의 부분은 일 실시예의 설명을 참조한다.
도 3을 참조하면, 로직 영역의 블록 B 상에는 제 2 게이트 전극(115b)이 형성된다. 제 2 게이트 전극(115b)은 로직 소자를 구성하는 트랜지스터의 일부분을 예시적으로 나타낸다. 제 2 게이트 전극(115b) 및 반도체 기판(105) 사이에는 제 2 게이트 절연막(110b)이 개재될 수 있다. 제 2 게이트 전극(115b) 상에는 제 2 캡핑막(160a)이 구비된다. 제 2 게이트 전극(115b)의 양편의 반도체 기판(105)에는 소오스 영역(145) 및 드레인 영역(150)이 각각 구비될 수 있다. 제 2 게이트 전극(115b) 상에는 제 2 캡핑막(160a)이 형성되고, 소오스 영역(145) 및 드레인 영역(150) 상에는 제 3 캡핑막(160b)이 형성된다.
보다 구체적으로 보면, 제 2 캡핑막(160a) 및 제 3 캡핑막(160b)은 금속 실리사이드막(제 2 금속 실리사이드막 및 제 3 금속 실리사이드막)을 포함할 수 있다. 제 2 캡핑막(160a) 및 제 3 캡핑막(160b)의 금속 실리사이드막은 예컨대, 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막을 포함할 수 있다. 예를 들어, 제 2 캡핑막(160a) 및 제 3 캡핑막(160b)은 자기-정렬 구조의 동일한 물질의 금속 실리사이드, 즉 금속 샐리사이드 구조로 형성될 수 있다. 제 2 캡핑막(160a) 및 제 3 캡핑막(160b)은 로직 소자의 기생 저항을 낮출 수 있고, 이에 따라 로직 소자의 속도가 향상될 수 있다.
전술한 본 발명의 다른 실시예에 따르면, 픽셀 어레이 영역에서 노이즈 또는 암 결함 발생을 억제하고, 로직 영역의 커패시터 구조에서 전압 계수를 개선하고 동시에 로직 영역의 로직 소자들의 속도를 증가시킬 수 수 있다.
하지만, 본 발명의 다른 실시예의 변형예에서, 제 2 게이트 전극(115b) 상의 제 2 캡핑막(160A) 및 소오스 영역(145)과 드레인 영역(150) 상의 제 3 캡핑막(160b)은 선택적으로 생략될 수도 있다.
도 4 내지 도 8은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 보여주는 단면도들이다.
도 4를 참조하면, 픽셀 어레이 영역 및 로직 영역이 정의된 반도체 기판(105) 상에 절연막층(insulating layer, 110) 및 폴리실리콘층(poly-silicon layer, 115)을 형성한다. 예를 들어, 절연막층(110)은 화학기상증착(CVD)법 또는 열 산화법을 이용하여 형성할 수 있다. 폴리실리콘층은 예컨대, 화학기상증착(CVD)법을 이용하여 형성할 수 있다.
이어서, 폴리실리콘층(115) 상에 제 1 캡핑층(120)을 형성한다. 제 1 캡핑층(120)은 금속층 또는 금속실리사이드층을 포함할 수 있다. 예를 들어, 제 1 캡핑층은 화학기상증착법 또는 물리기상증착(PVD)법을 이용하여 형성할 수 있다.
이어서, 제 1 캡핑층(120) 상에 유전막층(dielectric layer, 125)을 형성하고, 유전막층(125) 상에 상부 전극층(130)을 형성한다. 유전막층(125)은 실리콘 산화막, 실리콘 질화막 또는 고유전율 절연막을 포함하고, 화학기상증착법 또는 물리기상증착법을 이용하여 형성할 수 있다. 상부 전극층(130)은 금속층 또는 금속 실리사이드층을 포함할 수 있다.
제 1 캡핑층(120) 및 상부 전극(130)의 금속층은 텅스텐층, 티타늄층 또는 티타늄 질화층을 포함할 수 있고, 금속 실리사이드층은 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막을 포함할 수 있다.
도 5를 참조하면, 로직 영역의 블록 A 상의 상부 전극층(130)의 소정 부분을 덮는 식각 보호막(135)을 형성한다. 예를 들어, 식각 보호막(135)은 포토레지스트막을 포함할 수 있다. 포토레지스트막은 예컨대, 포토리소그래피법을 이용하여 형성할 수 있다.
도 6을 참조하면, 식각 보호막(도 5의 135)으로부터 노출된 상부 전극층(도 5의 130), 유전막층(도 5의 125) 및 제 1 캡핑막층(도 5의 120)을 순차로 식각하고, 식각 보호막(도 5의 135)을 제거한다. 이에 따라, 로직 영역의 블록 A 상에 폴리실리콘층(115) 상에 적층된 제 1 캡핑막(120a), 유전막(125a) 및 상부 전극(130a)이 형성된다.
도 7을 참조하면, 폴리실리콘층(도 6의 115)을 패터닝하여, 픽셀 어레이 영역 상의 제 1 게이트 전극(115c), 로직 영역의 블록 A와 제 1 캡핑막(120a)의 사이에 개재된 하부 전극(115a) 및/또는 로직 영역의 블록 B 상의 제 2 게이트 전극 (115b)을 동시에 형성한다. 예를 들어, 폴리실리콘층(도 6의 115)의 패터닝은 포토리소그래피 및 식각 기술을 이용할 수 있다.
선택적으로, 폴리실리콘층(도 6의 115)의 패터닝에 이어서 또는 동시에, 절연층(도 6의 110)이 패터닝될 수 있다. 이에 따라, 제 1 게이트 전극(115c) 및 픽셀 어레이 영역 사이의 제 1 게이트 절연막(110c), 하부 전극(115a) 및 블록 A 사이의 층간 절연막(110a), 및 제 2 게이트 전극(115b) 및 블록 B 사이의 제 2 게이트 절연막(110b)이 동시에 형성될 수 있다.
도 8을 참조하면, 제 2 게이트 전극(115b)의 양편의 반도체 기판(105)에 소오스 영역(145) 및 드레인 영역(150)을 형성한다. 예를 들어, 소오스 영역(145) 및 드레인 영역(150)은 불순물을 선택적으로 주입하고, 열처리하여 형성할 수 있다.
선택적으로, 소오스 영역(145) 및 드레인 영역(150) 형성 전에, 제 2 게이트 전극(115b)의 측벽에 스페이서 절연막(140)을 형성한다. 도 8에도 불구하고, 제 1 게이트 전극(115c), 상부 전극(130a)및 하부 전극(115a)의 측벽에도 스페이서 절연막(140)이 더 형성될 수도 있다.
이어서, 로직 영역의 블록 B 상의 제 2 게이트 전극(115b) 상에 제 2 캡핑막(160a)을 형성하고, 소오스 영역(145) 및 드레인 영역(150) 상에 제 3 캡핑막(160b)을 형성한다. 제 2 캡핑막(160a) 및 제 3 캡핑막(160b)은 금속실리사이드를 포함할 수 있다. 예를 들어, 제 2 캡핑막(160a) 및 제 3 캡핑막(160b)은 열처리를 이용하여 자기 정렬 구조로 동시에 형성될 수 있다. 즉, 제 2 캡핑막(160a) 및 제 3 캡핑막(160b)은 금속 샐리사이드 구조로 형성될 수 있다.
예를 들어, 금속 샐리사이드 구조는 금속막을 증착하고, 제 1 열처리를 하고, 습식 식각을 진행하고, 이어서 제 2 열처리를 진행하여 형성할 수 있다. 이 경우, 픽셀 어레이 영역 및 로직 영역의 블록 A에는 금속 실리사이드가 형성되지 않도록, 금속막 증착 전에 픽셀 어레이 영역 및 로직 영역 상에 블로킹 절연막(미도시)을 형성할 수도 있다.
본 발명의 다른 실시예에 따른 이미지센서의 제조 방법에 따르면, 도 8의 제 2 캡핑막(160a) 및 제 3 캡핑막(160b)의 형성 단계가 생략될 수도 있다. 본 발명의 또 다른 실시예에 따른 이미지센서의 제조 방법에 따르면, 제 2 캡핑막(160a)은 형성되고, 제 3 캡핑막(160b)은 생략될 수 있다. 이 경우, 제 2 캡핑막(160a)은 자기 정렬 구조로 형성되지 않을 수도 있다.
전술한 본 발명의 실시예들에 따른 이미지센서의 제조 방법에 따르면, 픽셀 어레이 영역의 트랜지스터의 제 1 게이트 전극(115c), 로직 영역의 커패시터의 하부 전극(115a) 및 로직 영역의 제 2 게이트 전극(115b)이 동시에 형성될 수 있다. 따라서, 공정이 단순화되고 제조 비용이 절약될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명의 일 실시예에 따른 이미지센서에 따르면, 픽셀 어레이 영역에서 노 이즈 또는 암 결함 발생을 억제하면서 동시에 로직 영역의 커패시터 구조에서 전압 계수를 개선할 수 있다. 전압 계수가 개선되면, 출력된 디지털 신호의 분해능이 개선되고 결국 이미지의 분해능이 개선될 수 있다.
본 발명의 다른 실시예에 따른 이미지센서에 따르면, 픽셀 어레이 영역에서 노이즈 또는 암 결함 발생을 억제하고, 로직 영역의 커패시터 구조에서 전압 계수를 개선하고 동시에 로직 영역의 로직 소자들의 속도를 증가시킬 수 수 있다.
본 발명의 실시예들에 따른 이미지센서의 제조 방법에 따르면, 픽셀 어레이 영역의 트랜지스터의 제 1 게이트 전극, 로직 영역의 커패시터의 하부 전극 및 로직 영역의 제 2 게이트 전극이 동시에 형성될 수 있다. 따라서, 공정이 단순화되고 제조 비용이 절약될 수 있다.
Claims (18)
- 픽셀 어레이 영역 및 로직 영역이 정의된 반도체 기판;상기 반도체 기판의 픽셀 어레이 영역 상에 형성된 제 1 게이트 전극;상기 반도체 기판의 로직 영역의 제 1 부분 상에 형성된 하부 전극;상기 하부 전극의 적어도 일부분 상에 형성되고, 제 1 금속막 또는 제 1 금속 실리사이드막을 포함하는 제 1 캡핑막;상기 제 1 캡핑막 상의 유전막; 및상기 유전막 상의 상부 전극을 포함하는 것을 특징으로 하는 이미지센서.
- 제 1 항에 있어서, 상기 반도체 기판의 로직 영역의 상기 제 1 부분과는 다른 제 2 부분 상에 형성된 제 2 게이트 전극을 더 포함하고, 상기 하부 전극, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 제 1 폴리실리콘막을 포함하는 것을 특징으로 하는 이미지센서.
- 제 2 항에 있어서, 상기 제 2 게이트 전극 상의 제 2 캡핑막을 더 포함하고, 상기 제 2 캡핑막은 제 2 금속 실리사이드막을 포함하는 것을 특징으로 하는 이미지센서.
- 제 3 항에 있어서, 상기 제 2 게이트 전극 양편의 반도체 기판에 형성된 소오스 영역 및 드레인 영역; 및상기 소오스 영역 및 드레인 영역 상의 제 3 캡핑막을 더 포함하고, 상기 제 3 캡핑막은 제 3 금속 실리사이드막을 포함하는 것을 특징으로 하는 이미지센서.
- 제 4 항에 있어서, 상기 제 2 및 제 3 금속 실리사이드막은 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막을 포함하는 것을 특징으로 하는 이미지센서.
- 제 1 항에 있어서, 상기 제 1 금속 실리사이드막은 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막을 포함하는 것을 특징으로 하는 이미지센서.
- 제 1 항에 있어서, 상기 상부 전극은 제 2 폴리실리콘막 또는 제 2 금속막을 포함하는 것을 특징으로 하는 이미지센서.
- 픽셀 어레이 영역 및 로직 영역이 정의된 반도체 기판 상에 제 1 폴리실리콘층을 형성하는 단계;상기 제 1 폴리실리콘층 상에 제 1 금속층 또는 제 1 금속 실리사이드층을 포함하는 제 1 캡핑층을 형성하는 단계;상기 제 1 캡핑층 상에 유전막층을 형성하는 단계;상기 유전막층 상에 상부 전극층을 형성하는 단계;상기 상부 전극층, 유전막층, 및 제 1 캡핑층을 패터닝하여, 상기 반도체 기판의 로직 영역의 제 1 부분 상에 적층된 상부 전극, 유전막 및 제 1 캡핑막을 각각 형성하는 단계; 및상기 제 1 폴리실리콘층을 패터닝하여, 상기 반도체 기판의 픽셀 어레이 영역 상의 제 1 게이트 전극, 및 상기 반도체 기판의 로직 영역의 상기 제 1 부분과 상기 제 1 캡핑막의 사이에 개재된 하부 전극을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 8 항에 있어서, 상기 제 1 폴리실리콘층을 패터닝하여, 상기 반도체 기판의 로직 영역의 상기 제 1 부분과 다른 제 2 부분 상에 제 2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 9 항에 있어서, 상기 제 1 게이트 전극, 상기 하부 전극 및 상기 제 2 게이트 전극은 동시에 형성하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 9 항에 있어서, 상기 제 2 게이트 전극 상에 제 2 캡핑막을 형성하는 단계를 더 포함하고, 상기 제 2 캡핑막은 제 2 금속 실리사이드를 포함하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 11 항에 있어서, 상기 제 2 게이트 전극 양편의 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계; 및상기 소오스 영역 및 드레인 영역 상에 제 3 캡핑막을 형성하는 단계를 더 포함하고, 상기 제 3 캡핑막은 제 3 금속 실리사이드막을 포함하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 12 항에 있어서, 상기 제 2 및 제 3 금속 실리사이드막은 열처리를 이용하여 자기-정렬 방식으로 동시에 형성하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 12 항에 있어서, 상기 제 2 및 제 3 금속 실리사이드막은 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막을 포함하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 8 항에 있어서, 상기 제 1 금속 실리사이드막은 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막을 포함하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 8 항에 있어서, 상기 상부 전극은 제 2 폴리실리콘막 또는 제 2 금속막을 포함하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 8 항에 있어서, 상기 제 1 폴리실리콘층을 형성하기 전에, 상기 반도체 기판 상에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조 방법.
- 제 8 항에 있어서, 상기 적층된 상부 전극, 유전막 및 제 1 캡핑막을 형성하는 단계는,상기 상부 전극의 소정 부분을 덮는 식각 보호막을 형성하는 단계;상기 식각 보호막으로부터 노출된 상기 상부 전극, 유전막 및 제 1 캡핑층을 순차로 식각하는 단계; 및상기 식각 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 이미지센서의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101800441B1 (ko) * | 2010-10-22 | 2017-11-22 | 삼성전자주식회사 | 반도체 소자의 형성 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531374B2 (en) * | 2006-09-07 | 2009-05-12 | United Microelectronics Corp. | CMOS image sensor process and structure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021184A (ja) * | 1988-02-08 | 1990-01-05 | Ricoh Co Ltd | イメージセンサー |
| JP2004063627A (ja) | 2002-07-26 | 2004-02-26 | Sony Corp | Ｃｍｏｓ型固体撮像素子及びその製造方法 |
| KR20040058746A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 시모스 이미지센서의 실리사이드 형성방법 |
| US7038259B2 (en) | 2003-10-22 | 2006-05-02 | Micron Technology, Inc. | Dual capacitor structure for imagers and method of formation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990005824A (ko) | 1997-06-30 | 1999-01-25 | 김영환 | 폴리사이드게이트구조를 갖는 더블 폴리 커페시터 형성방법 |
| KR19990070753A (ko) | 1998-02-24 | 1999-09-15 | 윤종용 | 트렌치형 얼라인 키를 갖는 반도체 장치 및 그 제조 방법 |
| KR100318468B1 (ko) | 1998-10-01 | 2002-04-22 | 박종섭 | 티타늄폴리사이드형성방법 |
| JP2002353331A (ja) | 2001-05-28 | 2002-12-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100614650B1 (ko) * | 2004-09-16 | 2006-08-22 | 삼성전자주식회사 | 이미지 센서 및 그 형성 방법 |
-
2006
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-
2007
- 2007-02-15 US US11/706,370 patent/US7601580B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021184A (ja) * | 1988-02-08 | 1990-01-05 | Ricoh Co Ltd | イメージセンサー |
| JP2004063627A (ja) | 2002-07-26 | 2004-02-26 | Sony Corp | Ｃｍｏｓ型固体撮像素子及びその製造方法 |
| KR20040058746A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 시모스 이미지센서의 실리사이드 형성방법 |
| US7038259B2 (en) | 2003-10-22 | 2006-05-02 | Micron Technology, Inc. | Dual capacitor structure for imagers and method of formation |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101800441B1 (ko) * | 2010-10-22 | 2017-11-22 | 삼성전자주식회사 | 반도체 소자의 형성 방법 |
Also Published As
| Publication number | Publication date |
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