KR100850092B1 - Ｃｍｏｓ 소자의 ｓｐｉｃｅ 모델링 방법 - Google Patents

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Abstract

본 발명은 130nm 및 그 이하 크기의 공정에서도 적용할 수 있는 측정 패턴 설계 방법과, 나노미터 척도의 CMOS 소자에서 중요시 여겨지는 전기적 특성을 회로 시뮬레이션이 가능하도록 하는 SPICE 모델링 방법에 관한 것이다. 즉, 본 발명은 130nm 이하 선폭을 가지는 CMOS 소자의 경우 이전에 고려되지 않아도 되었던 누설 전류, STI 스트레스 효과(stress effect)에 대한 요소들로 인한 소자 특성 변화의 정확히 해석과, 이에 따른 SPICE 모델링 기법의 요구에 따라, 이러한 현상들을 모델링 하기 위해서 측정소자 구조설계 방법을 제시함으로써, 제시한 구조로부터 확보된 소자의 측정값에 BSIM4 모델을 적용하여 게이트 터널링 전류(Gate tunneling current), GIDL(Gate Induced drain leakage) 전류, STI 스트레스(stress effect) 등에 대한 특성을 정확히 모델링할 수 있도록 한다.
모델링, BSIM, CMOS, SPICE

Description

ＣＭＯＳ 소자의 ＳＰＩＣＥ 모델링 방법{SPICE MODEL EXTRACTION FOR CMOS DEVICES}
도 1은 본 발명의 실시 예에 따른 좁은 폭 소자의 측정 패턴 레이아웃도,
도 2는 본 발명의 실시 예에 따른 게이트 폴리의 테스트 패턴 레이아웃도,
도 3은 BSIM4 모델의 일반적인 파라미터 추출 순서 예시도,
도 4는 본 발명의 실시 예에 따른 BSIM4 모델의 비닝 매트릭스(binning matrix) 예시도,
도 5는 본 발명의 실시 예에 따라 10um/0.13um와 0.15um/0.13um 소자의 Id-Vds 와 Id-Vgs 특성 측정 및 시뮬레이션 값 비교 예시도,
도 6은 일반적인 NMOS소자의 게이트 터널링 누설전류 성분 예시도,
도 7은 본 발명의 실시 예에 따른 BSIM4 모델의 게이트 터널링 누설전류 파라미터를 이용한 모델링 결과와 10um/0.13um NMOS 와 PMOS 소자 측정값의 비교 예시도,
도 8은 본 발명의 실시 예에 따른 GIDL 파라미터로 10um/0.13um NMOS 와 PMOS를 모델링한 결과 예시도,
도 9는 본 발명의 10um/0.13um NMOS 와 PMOS 소자의 폴리와 액티브간 길이(SA)에 따른 Id-Vgs, 와 Id-Vds 그래프 예시도,
도 10은 본 발명의 10um/0.13um NMOS 와 PMOS 트랜지스터의 폴리와 액티브간 길이에 따른 Vth, Idsat 추이 그래프 예시도.
본 발명은 집적회로 시뮬레이터에 관한 것으로, 특히 130nm 및 그 이하 크기의 공정에서도 적용할 수 있는 측정 패턴 설계 방법과, 나노미터 척도의 CMOS(Complementary Metal-Oxide-Semiconductor) 소자에서 중요시 여겨지는 전기적 특성을 회로 시뮬레이션이 가능하도록 하는 SPICE(Simulation Program with Integrated Circuit Emphasis) 모델링 방법에 관한 것이다.
통상적으로 전자회로를 제작함에 있어서 실제의 전자회로를 제작하기 전에 시뮬레이션이 수행된다. 이러한 시뮬레이션(Simulation)을 통하여 실제의 회로 제작시에 발생할 수 있는 시행착오를 최소화하게 되는데, SPICE는 이러한 시뮬레이션 프로그램 중 대표적인 것으로, 모델 데이터, 소자 파라미터 데이터와 설계 데이터를 사용하여 반도체 집적회로를 시뮬레이션한다.
한편, 최근 들어서는 시스템 온 칩(System On Chip)으로 표현되는 여러 디지털(digital) 과 아날로그(analog) 기능이 혼재하여 단일 칩화(1 chip), 날로 증가하는 SRAM 등의 메모리(memory) 용량을 한정된 공간에서 탑재하려는 고 집적화와 GHz를 넘어서는 동작속도와 휴대폰 등 모바일(mobile) 제품의 등장으로 속도는 높이면서도 소비전력을 줄이고 발열을 억제하는 칩(chip) 개발을 위해서 CMOS 공정 기술은 미세화가 적극적으로 이루어지고 있다.
아울러 공정의 고도화와 웨이퍼(wafer)의 대규경화로 레티클(Reticle) 제작 비용 등이 상승하는 공정의 단가에 대응하여 개발비용을 절감시키고, 제품의 라이프 사이클(life cycle)이 짧아짐에 따라 조기에 신제품을 시장에 진입시키기 위해서 제품 개발 과정에서 마스크 수정(mask revision)을 최소화 시켜야 하는데, 정확도 높은 SPICE 모델은 이를 구현하는 한가지 수단이 된다.
따라서, 트랜지스터(transistor) 동작영역에서의 IV 특성과 더불어 이전에는 간과되었던 누설 전류나 STI(shallow trench isolation) 효과(effect) 등의 전기적 특성이 모델에 반영되어야 하며, 측정 패턴도 실제 사용하는 소자와 보다 근접한 형태인 것이 요구되고 있다.
따라서, 본 발명의 목적은 130nm 및 그 이하 크기의 공정에서도 적용할 수 있는 측정 패턴 설계 방법과, 나노미터 척도의 CMOS 소자에서 중요시 여겨지는 전기적 특성을 회로 시뮬레이션이 가능하도록 하는 SPICE 모델링 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 CMOS 소자의 SPICE 모델링 방법으로서, (a)상기 CMOS 소자를 제조하는 단계와, (b)상기 제조된 CMOS 소자의 여러 가지 전기적 특성에 데이터를 측정하는 단계와, (c)상기 측정된 데이터를 이용하여 SPICE 모델 파라미터의 집합을 설정하는 단계와, (d)BSIM4 모델의 게이트 터널링 누설전류와 GIDL 파라미터를 추출하는 단계와, (e)상기 SPICE 모델 파라미터값과 상기 게이트 터널링 누설전류와 GIDL 파라미터를 이용하여 상기 CMOS 소자의 특성을 측정하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
SPICE 모델을 위해서 사용하는 트랜지스터는 그 개수가 20여개 이상으로 TEG에서 차지하는 면적을 줄이기 위해서 트랜지스터 단자의 일부를 공통으로 묶어 배치하는 것이 일반적이었다. 그러나 위와 같은 종래 SPICE 모델의 경우 종래에는 트랜지스터 각 단자에서 흐르는 전류를 트랜지스터 별로 측정할 수 없는 문제점이 있었다. 이에 따라 본 발명에서 제안한 테스트 패턴(test pattern)에서는 게이트(Gate) 누설전류(leakage)와 GIDL(Gate Induced Drain Leakage)를 측정하기 위해 트랜지스터 단자를 패드(pad)에 각각 배치하였다.
또한, 게이트 산화막이 반도체 단위 공정 진행 중에 플라즈마(plasma)나 ESD에 의해서 파괴되는 것을 보호하기 위해서 보호 다이오드(diode)를 부착시키는 것이 일반적이지만, 본 발명에서는 이러한 보호 다이오드(diode)를 제거시킴으로써, 누설 전류를 측정할 때 다이오드(diode)의 순방향 동작으로 과다하게 값이 측정되지 않도록 하였다. 단 이와 같은 경우 게이트 산화막의 파괴로 인한 정상적이지 않은 누설 전류가 모델링을 위한 측정 작업 시 발생할 수 있으므로 측정 시료 수를 늘리고, 이상 데이터를 결측치 처리함으로써 파손된 트랜지스터의 특성이 모델에 반영되지 않도록 하는 것이 바람직하다.
위와 같이 소자의 배치(layout) 설계는 모델링의 목적에 부합하여 이루어져야 하며, 또한 반도체 단위 공정 중에서 발생할 수 있는 측정 패턴의 변형 가능성을 최소화시키거나, 패턴의 변형이 트랜지스터로 동작하는 영역에서 일어나지 않도록 주의하여야 한다. 그에 대한 실시 예로 본 발명에서는 다음과 같은 두 가지 경우를 제시하였다
도 1은 본 발명의 실시 예에 따른 좁은 폭(narrow width) 소자의 측정 패턴 레이 아웃도(layout)를 도시한 것으로, CMOS 트랜지스터의 SPICE 모델용 측정 패턴 설계에 있어서 좁은 폭 소자의 게이트 폭(gate width)이 전극 형성을 위한 콘택(contact)이 위치하는 소오스/드레인(source/drain) 영역의 크기가 작을 경우 위 도 1에서와 같이 "H" 혹은 "ㄷ"자 형태의 레이 아웃을 하게 된다. 이 경우 트랜지스터 영역과 전극용 콘택이 놓이는 소오스/드레인 영역이 만나는 모서리가 수직으로 레이 아웃 되었다 하더라도 반도체 공정을 거친 실리콘에서는 둥글게 "U"자형으로 패턴이 형성되어지기 때문에 실제 트랜지스터 게이트 폭은 설계한 크기보다 크거나 작을 수 있다.
이렇게 되면, 게이트 폭에 영향을 받는 트랜지스터 전기적 특성 항목의 경우에는 모델에 오류를 발생할 수 있다. 이를 개선하기 위해서 위 도 1의 (b)에서와 같이 "ㄷ"자 형식으로 한쪽에만 모서리가 놓이게 한다면, 앞에서 기술한 효과는 한쪽에만 일어나게 되어 오류의 가능성을 줄일 수 있게 된다. 게이트 폴리(Gate poly)의 패턴 형성에서도 식각공정의 이러한 효과로, 게이트 폴리의 양 끝 단에서 실리콘에서의 게이트 길이(gate length)가 레이 아웃보다 얇아지거나 두꺼워질 수 있다.
도 2는 본 발명의 실시 예에 따른 게이트 폴리의 테스트 패턴 레이아웃도를 도시한 것으로, 만약 위 도 2에서 AA로 표시한 폴리 끝단에서 액티브(active) 경계와의 거리가 충분히 길지 않다면, 두께 변화가 액티브(active) 영역 안쪽 게이트 폴리에서도 발생해서 트랜지스터의 전기적 특성이 실제와 다르게 나타날 수 있다. 이에 따라 본 발명에서는 게이트 폴리의 최소 선폭 보다 3배정도 크게 AA를 정의함으로써 이를 방지하도록 하였다.
또한, 패턴의 변형을 방지하여 레이 아웃 설계시 패턴대로 실리콘에서 재현시키는 것은 반도체 공정에서는 OPC 규칙을 최적화시킴으로써 이루어지는 것이 일반적이지만, 보통 모델링을 위한 패턴 설계가 공정개발을 TEG 설계와 동시에 이루어지기 때문에 본 발명에서 제시한 패턴 설계 방법은 OPC 규칙의 최적화와 더불어, 좀더 나은 패턴의 신뢰성을 부여할 수 있게 된다.
한편, 공정의 미세화와 STI 등 새로운 공정 수단의 도입은 이전에 볼 수 없었던 새로운 소자의 전기적 특성들이 나타나고, 회로 설계를 위한 SPICE 모델 역시 이를 반영하기 위해서 개발이 계속되고 있다. BSIM4 모델은 0.18um에서 65nm 기술의 소자 특성을 모델하기 위해서 반도체 분야에서 널리 도입이 되고 있다. 이 모델은 포켓 임플란트(pocket implant)에 의한 DITS(Drain Induced Threshold voltage Shift), 긴 채널(long channel) 소자에서의 출력 저항(output resistance)의 감소, RSCE(Reverse Short Channel Effect)의 바디 바이어스(body bias)의 의존성에 대해서 개선이 이루어져 소자의 IV 특성 모델을 개선했을 뿐 아니라, 게이트 누설전류, GIDL(Gate Induced Drain Leakage)등 소자의 누설 전류, 전류 STI 효과, Well Proximity 효과 등 소자의 레이 아웃 의존성, MOS소자의 RF 관련 특성에 대해서 새롭게 모델링을 할 수 있게 한다. 특히 누설 전류의 모델링은 저전력소비 제품 설계시 회로 시뮬레이션 정확도를 향상시키고, STI 효과 모델링을 통해 액티브 면적에 따른 IV특성 변화를 예측할 수 있게 해서 시뮬레이션 정확도를 높인다.
도 3은 BSIM4 모델을 사용했을 때 적용하는 일반적인 파라미터 절차를 도시한 것으로, 본 발명에서는 이와 같이 여러 가지 장점이 있는 BSIM4 모델을 사용하여 0.13um 공정에 적용해서 모델링을 한 방법과 결과를 제시한다.
특정한 CMOS공정에서 지원하는 트랜지스터 게이트 크기의 전 범위를 길이(length)와 폭(width)에 따라 쪼개고, 각 구간(Bin) 마다 낱개의 파라미터 셋으로 모델링한 다음 이를 한대 묶는 binning 모델은 비록 트랜지스터의 크기에 대한 의존성을 경험적인 절차(empirical method)를 따르기 때문에 파라미터(parameter) 값의 물리적 의미는 약하지만 각 구간마다의 모델링 정확도를 한 개 파라미터 셋으로 트랜지스터 가용 크기의 전 범위를 모델하는 글로벌(global) 모델보다 높일 수 있는 장점이 있다. 또한 어느 공정이 특정한 모델에서 지원할 수 없는 크기 의존성을 갖고 있어도 이의 모델링을 경험적 절차를 따르기 때문에 글로벌 모델보다 유연성있게 대처할 수 있다.
도 4는 본 발명의 결과로 얻은 BSIM4 binning 모델의 구간이 어떻게 나뉘었는가를 보여주는 도면으로, 게이트 길이(Gate length)와 폭(width)의 최소값에 가까운 부분은 세밀하게 나누어서 게이트 길이와 폭에 따른 리버스 숏 채널 효 과(Reverse short channel effect)와 좁은 폭 효과(narrow width effect)를 잘 반영토록 하였다. 도 5는 10um/0.13um와 0.15um/0.13um 소자의 Id-Vds 와 Id-Vgs 특성을 측정과 시뮬레이션 값을 비교한 도면으로, 오차 최대치가 3% 미만의 결과를 얻었음을 보여준다.
도 6은 게이트 산화막을 투과하여 소오스/드레인 영역으로 흐르는 누설전류의 경로를 도시한 것으로, 위 도 6에서 보여지는 바와 같이, 게이트 산화막을 투과하여 소오스/드레인 영역에 이르는 누설전류는 그 경로에 따라서 5가지로 나눌 수 있다. 이중 게이트에서 소오스나 드레인의 확산(diffusion) 영역으로 바로 흐르는 전류 성분인 Igs 와 Igd는 트랜지스터 채널폭에 비례하며 게이트에서 채널을 걸처 소오스나 드레인의 확산 영역으로 흐르는 전류 성분 Igcs, Igcd와 게이트에서 벌크(bulk)로 바로 흐르는 Igb는 게이트 면적에 전류 크기가 비례를 한다. 따라서 본 발명에서는 10um/10um 트랜지스터가 제일 큰 누설전류를 보이므로 모델링 역시 이 크기의 트랜지스터를 제일 먼저 사용하는 것이 유리하다.
도 7은 본 발명에 따라 BSIM4 모델의 게이트 터널링(gate tunneling) 누설전류 파라미터를 사용해서 모델링한 결과를 10um/0.13um NMOS 와 PMOS 소자의 측정값과 비교한 도면으로, 전류 수준이 게이트와 드레인 인가 전압에 변동되는 것을 성공적으로 모델링하고 있음을 알 수 있다.
이때, GIDL 전류는 드레인-게이트 간 인가전압에는 강하게, 바디 바이어스(body bias)에는 약한 의존성을 갖고 있다. 게이트 산화막을 가로지르는 높은 전기장에 의해서 게이트 폴리 아래 드레인과 겹쳐지는 영역에서 강하게 공핍영역이 발생하고, 이 때문에 발생한 전자와 홀이 band to band tunning으로 게이트와 드레인간에 전류가 흐르는 것을 그 발생기작으로 알려져 있다. 도 8에는 GIDL 파라미터로 10um/0.13um NMOS 와 PMOS를 모델링한 결과를 도시하였다.
한편, STI(Shallow Trench Isolation)에 의한 물리적 스트레스가 NMOS의 경우 이동성(mobility)를 감소시키고 문턱(threshold) 전압은 증가시켜 드레인 전류의 감소를 야기 시킨다. 이러한 전기적 특성의 감소는 트랜지스터의 전류 방향과 같은 방향의 액티브 영역의 길이의 함수이어서 숏 채널(short channel) 소자가 특히 민감하다. PMOS 소자의 경우 NMOS와 반대 경향성을 보인다.
도 9는 본 발명의 실시 예에 따라 트랜지스터의 게이트 폴리에서 한쪽 액티브까지의 거리(SA)가 0.67um부터 13.3um까지 변화될 때 Id-Vgs, 와 Id-Vds 곡선을 측정치와 시뮬레이션 치를 비교한 그래프로, SA가 달라짐에 따라 이동성과 드레인 전류가 NMOS는 감소하고 PMOS가 증가함을 볼 수 있다. 이러한 추이를 SA 변화에 따라 보인 그래프를 도 10에 도시하였다.
상기한 바와 같이, 본 발명에서는 130nm 이하 공정에 적용할 수 있는 SPICE 모델링 기법을 필요한 측정 소자를 설계하고 BSIM4 모델을 사용해서 구축하였다. 이때 사용한 공정은 fab2 의 130nm 공정으로 실리콘의 패턴 변형으로 인한 트랜지스터 전기적 특성의 크기 의존성에 오류를 최소화 할 수 있도록 하는 트랜지스터 레이 아웃을 설계하였으며, 누설전류의 측정이 용이하도록 패드 배치 방법을 개선하였다. BSIM4 모델의 게이트 터널링 누설전류, GIDL 파라미터를 추출하고 STI 효과로 액티브 영역의 크기에 따라 트랜지스터 특성이 변화하는 현상을 정확히 모델 링할 수 있도록 하였다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 130nm 이하 선폭을 가지는 CMOS 소자의 경우 이전에 고려되지 않아도 되었던 누설 전류, STI 스트레스 효과(stress effect)에 대한 요소들로 인한 소자 특성 변화의 정확히 해석과, 이에 따른 SPICE 모델링 기법의 요구에 따라, 이러한 현상들을 모델링 하기 위해서 측정소자 구조설계 방법을 제시함으로써, 제시한 구조로부터 확보된 소자의 측정값에 BSIM4 모델을 적용하여 게이트 터널링 전류(Gate tunneling current), GIDL(Gate Induced drain leakage) 전류, STI 스트레스(stress effect) 등에 대한 특성을 정확히 모델링할 수 있는 이점이 있다.

Claims (3)

  1. CMOS 소자의 SPICE 모델링 방법으로서,
    (a)상기 CMOS 소자를 제조하는 단계와,
    (b)상기 제조된 CMOS 소자의 여러 가지 전기적 특성 데이터를 측정하는 단계와,
    (c)상기 측정된 데이터를 이용하여 SPICE 모델 파라미터의 집합을 설정하는 단계와,
    (d)BSIM4 모델의 게이트 터널링 누설전류와 GIDL 파라미터를 추출하는 단계와,
    (e)상기 SPICE 모델 파라미터값과 상기 게이트 터널링 누설전류와 GIDL 파라미터를 이용하여 상기 CMOS 소자의 특성을 측정하는 단계
    를 포함하는 CMOS 소자의 SPICE 모델링 방법.
  2. 제1항에 있어서,
    상기 (c)단계에서, 상기 SPICE 모델의 파라미터는, 상기 CMOS 소자의 게이트 누설전류와 STI 스트레스 효과를 분석하도록 모델링되는 것을 특징으로 하는 CMOS 소자의 SPICE 모델링 방법.
  3. 제1항에 있어서,
    상기 CMOS소자는, 130nm 이하 CMOS 소자인 것을 특징으로 하는 CMOS 소자의 SPICE 모델링 방법.
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