KR100847090B1 - 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 - Google Patents

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 Download PDF

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Abstract

소비 전력의 상승을 억제하면서, 시프트 레지스터 회로의 오동작을 방지하여 동작 신뢰성을 향상시킨다. 단위 시프트 레지스터 회로는, 출력 단자에 저전위측 전원전위를 공급하는 제1, 제2 트랜지스터를 가지고 있다. 제1제어단자 및 제2제어단자에는 각각, 서로 상보인 제1제어신호 및 제2제어신호가 입력된다. 트랜지스터와 제1제어단자 사이에는 제3트랜지스터가 접속하고, 제2트랜지스터와 제2제어단자 사이에는 제4트랜지스터가 접속하며, 이 트랜지스터는, 그 드레인이 교차하여 서로의 게이트에 접속되고 있다.
트랜지스터, 제어신호, 제어단자, 드레인

Description

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치{SHIFT REGISTER AND IMAGE DISPLAY APPARATUS CONTAINING THE SAME}
도 1은 본 발명의 실시예에 따른 표시장치의 구성을 도시하는 개략 블럭도이다.
도 2는 단위 시프트 레지스터 회로를 사용한 게이트선 구동회로의 구성예를 도시하는 블럭도이다.
도 3은 종래의 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 4는 도 2의 게이트선 구동회로의 동작을 도시하는 타이밍도이다.
도 5는 단위 시프트 레지스터 회로를 사용한 게이트선 구동회로의 구성예를 도시하는 블럭도이다.
도 6은 도 5의 게이트선 구동회로의 동작을 도시하는 타이밍도이다.
도 7은 실시예 1에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 8은 실시예 1에 따른 단위 시프트 레지스터 회로의 동작을 도시하는 타이밍도이다.
도 9는 실시예 1에 따른 단위 시프트 레지스터 회로의 동작을 설명하기 위한 도면이다.
도 10은 실시예 2에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 11은 실시예 3에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 12는 실시예 4에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 13은 실시예 5에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 14는 실시예 5에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 15는 실시예 6에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 16은 실시예 6에 따른 단위 시프트 레지스터 회로의 동작을 설명하기 위한 도면이다.
도 17은 실시예 7에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 18은 실시예 7에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
도 19는 실시예 8에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회 로도이다.
도 20은 실시예 8에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
30 : 게이트선 구동회로 SR : 단위 시프트 레지스터 회로
Q1∼Q12, Q2A, Q5A∼Q13A, Q2B, Q5B∼Q13B : 트랜지스터
C : 용량소자 CK : 클록 단자
RST : 리셋트 단자 IN : 입력 단자
OUT : 출력 단자 s1∼s3 : 전원단자
CTA : 제1제어 단자 CTB : 제2제어 단자.
본 발명은, 시프트 레지스터 회로에 관한 것으로서, 특히, 예를 들면 화상표시장치의 주사선 구동회로 등에 사용되는, 동일 도전형의 전계효과 트랜지스터에 의해서만 구성되는 시프트 레지스터 회로에 관한 것이다.
액정표시장치 등의 화상표시장치(이하 「표시장치」)에서는, 복수의 화소가 행렬 모양으로 배열된 표시 패널의 화소행(화소 라인)마다 게이트선(주사선)이 설치되고, 표시 신호의 1수평기간의 주기로 그 게이트선을 순차 선택하여 구동함으로 써 표시 화상의 갱신이 행해진다. 그와 같이 화소 라인 즉 게이트선을 순차 선택하여 구동하기 위한 게이트선 구동회로(주사선 구동회로)로서는, 표시 신호의 1프레임 기간으로 일순하는 시프트 동작을 행하는 시프트 레지스터를 사용할 수 있다.
게이트선 구동회로에 사용되는 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 적게 하기 위해서, 동일 도전형의 전계효과 트랜지스터만으로 구성되는 것이 바람직하다. 이 때문에, N형 또는 P형의 전계효과 트랜지스터만으로 구성된 시프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지로 제안되고 있다(예를 들면 비특허문헌 1). 전계효과 트랜지스터로서는, MOS(Metal Oxide Semiconductor)트랜지스터나 박막트랜지스터(TFT:Thin Film Transistor)등을 사용할 수 있다.
또한 게이트선 구동회로로서의 시프트 레지스터는, 하나의 화소 라인 즉 하나의 게이트선 마다 설치된 복수의 시프트 레지스터 회로가 종속접속(캐스케이드 접속)하여 구성된다. 본 명세서에서는 설명의 편의상, 게이트선 구동회로를 구성하는 복수의 시프트 레지스터 회로의 각각을 「단위 시프트 레지스터 회로」라고 칭한다.
[특허문헌 1] 일본국 공개특허공보 특개2004-246358호
[특허문헌 2] 일본국 공개특허공보 특개2001-350438호
[비특허문헌 1]Soon Young Yoon 외「Highly Stable Integrated Gate Driver Circuit using a-Si TFT with Dual Pull-down Structure」SID 05 DIGEST p.348 -351
일반적인 단위 시프트 레지스터 회로는, 그 출력단에 출력 단자와 클록 단자 사이에 접속하는 출력 풀업 트랜지스터와, 출력 단자와 기준전압 단자 사이에 접속하는 출력 풀 다운 트랜지스터를 구비하고 있다. 그러한 단위 시프트 레지스터 회로에서는, 소정의 입력 신호에 따라 출력 풀업 트랜지스터가 온, 출력 풀 다운 트랜지스터가 오프로 되어, 그 상태에서 클록 단자에 입력되는 클록 신호가 출력 단자에 전달됨으로써, 출력 신호가 출력된다. 반대로, 상기의 입력 신호가 입력되지 않은 기간은, 출력 풀업 트랜지스터가 오프, 출력 풀 다운 트랜지스터가 온으로 되어, 출력 단자의 전압 레벨(이하, 간단히 「레벨」)은 L(Low)레벨로 유지된다.
게이트선 구동회로의 시프트 레지스터를 비정질 실리콘 TFT(a-Si TFT)로 구성한 표시장치는, 대면적화가 용이하고 또한 생산성이 높으며, 예를 들면 노트형 PC의 화면이나, 대화면 디스플레이장치 등에 널리 채용되고 있다.
그 반면, a-Si TFT는 게이트 전극이 계속적(직류적)으로 정 바이어스 되었을 경우에, 임계값 전압이 정방향으로 시프트하여 구동능력(전류를 흐르게 하는 능력)이 작아지는 경향이 있다. 특히 게이트선 구동회로의 단위 시프트 레지스터 회로에서는, 출력 풀 다운 트랜지스터의 게이트가 약 1프레임 기간(약 16ms)직류적으로 정 바이어스되는 동작이 연속적으로 행해지므로, 점차로 출력 풀 다운 트랜지스터의 구동능력이 저하된다. 그와 같이 되면, 노이즈 등에 기인하여 출력 단자에 불필요하게 전하가 공급되었을 때 그것을 출력 풀 다운 트랜지스터가 방전할 수 없어, 게이트선이 잘못하고 활성화되는 오동작이 생긴다.
상기의 비특허문헌 1에서는 그 대책으로서, 단위 시프트 레지스터 회로의 출력 단자에 대하여 출력 풀 다운 트랜지스터를 병렬로 2개 설치하고, 양자를 프레임 마다 번갈아 동작/중지시킴으로써 하나의 출력 풀 다운 트랜지스터의 게이트 전극이 계속적으로 바이어스되지 않도록 한 게이트선 구동회로가 제안되어 있다.
그러나, 단위 시프트 레지스터 회로가 출력 풀 다운 트랜지스터를 2개 구비할 경우에는, 단위 시프트 레지스터 회로 내에 그것을 구동하는 회로(풀 다운 구동회로)도 2개 필요하게 되므로, 거기에 따르는 소비 전력의 상승이 염려된다.
본 발명은 이상의 문제를 해결하기 위한 것으로, 소비 전력의 상승을 억제하면서, 시프트 레지스터 회로의 오동작을 방지하여 동작의 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명에 따른 시프트 레지스터 회로는, 제1클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와, 각각이 제1전원단자의 전위를 상기 출력 단자에 공급하는 제2 및 제3트랜지스터를 구비하는 시프트 레지스터 회로이며, 상기 제1, 제2 및 제3트랜지스터의 제어 전극이 접속하는 노드를 각각 제1, 제2 및 제3노드로 하여, 소정의 제1제어신호가 입력되는 제1제어 단자와 상기 제2노드와의 사이에 접속하는 제4트랜지스터와, 소정의 제2제어신호가 입력되는 제2제어 단자와 상기 제3노드 사이에 접속하는 제5트랜지스터와, 상기 제1 및 제2제어신호 에 의거하여 상기 제2 및 제3트랜지스터를 번갈아 구동하는 구동회로를 더 구비하 고, 상기 제4 및 제5트랜지스터는, 그 한쪽의 주전극이 교차하도록 서로의 제어 전극에 접속되어 있는 것이다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 설명이 중복되어 장황하게 되는 것을 피하기 위해, 각 도에 있어서 동일 또는 해당하는 기능을 가지는 요소에는 동일 부호를 붙이고 있다.
<실시예 1>
도 1은, 본 발명의 실시예 1에 따른 표시장치의 구성을 도시하는 개략 블럭도이며, 표시장치의 대표예로서 액정표시장치(10)의 전체구성을 도시하고 있다.
액정표시장치(10)는, 액정 어레이부(20)와, 게이트선 구동회로(주사선 구동회로)(30)와, 소스 드라이버(40)를 구비한다. 뒤의 설명에 의해 밝혀지지만, 본 발명의 실시예에 따른 시프트 레지스터는, 게이트선 구동회로(30)에 탑재된다.
액정 어레이부(20)는, 행렬 모양으로 배치된 복수의 화소(25)를 포함한다. 화소의 행(이하 「화소 라인」이라고도 칭한다)의 각각에는 각각 게이트선 GL1, GL2 ·‥ (총칭 「게이트선 GL」)이 배치되고, 또한 화소의 열(이하 「화소열」이라고도 칭한다)의 각각에는 각각 데이터 선 DL1, DL2‥·(총칭 「데이터 선 DL」)이 각각 설치된다. 도 1에는, 제1행의 제1열 및 제2열의 화소(25) 및 이것에 대응하는 게이트선 GL1 및 데이터 선 DL1, DL2이 대표적으로 도시되고 있다.
각 화소(25)는, 대응하는 데이터 선 DL과 화소 노드 Np 사이에 설치되는 화 소 스위치 소자(26)와, 화소 노드 Np 및 공통 전극 노드 NC 사이에 병렬로 접속되는 커패시터(27) 및 액정표시 소자(28)를 가지고 있다. 화소 노드 Np와 공통 전극 노드 NC 사이의 전압차에 따라, 액정표시 소자(28)안의 액정의 배향성이 변화되고, 이것에 응답하여 액정표시 소자(28)의 표시 휘도가 변화된다. 이에 따라 데이터 선 DL 및 화소 스위치 소자(26)를 통해 화소 노드 Np에 전달되는 표시 전압에 의해, 각 화소의 휘도를 컨트롤하는 것이 가능하게 된다. 다시 말해, 최대휘도에 대응하는 전압차와 최소휘도에 대응하는 전압차 사이의 중간적인 전압차를, 화소 노드 Np와 공통 전극 노드 NC 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 따라서, 상기 표시 전압을 단계적으로 설정함으로써, 계조적인 휘도를 얻는 것이 가능하게 된다.
게이트선 구동회로(30)는, 소정의 주사 주기에 근거하여, 게이트선 GL을 순차로 선택하여 구동한다. 화소 스위치 소자(26)의 게이트 전극은, 각각 대응하는 게이트선 GL과 접속된다. 특정한 게이트선 GL이 선택되고 있는 동안은, 그것에 접속하는 각 화소에 있어서, 화소 스위치 소자(26)가 전도상태가 되어 화소 노드 Np가 대응하는 데이터 선 DL과 접속된다. 그리고, 화소 노드 Np에 전달된 표시 전압이 커패시터(27)에 의해 유지된다. 일반적으로, 화소 스위치 소자(26)는, 액정표시 소자(28)와 동일한 절연체 기판(유리 기판, 수지기판 등)위에 형성되는 TFT로 구성된다.
소스 드라이버(40)는, N비트의 디지털 신호인 표시 신호 SIG에 의해 단계적으로 설정되는 표시 전압을, 데이터 선 DL에 출력하기 위한 것이다. 여기에서는 일례로서, 표시 신호 SIG는 6비트의 신호이며, 표시 신호 비트 DBO∼DB5로 구성되는 것으로 한다. 6비트의 표시 신호 SIG에 근거하면, 각 화소에 있어서, 26=64단계의 계조표시가 가능하게 된다. 또한, R(Red), G(Green) 및 B(Blue)의 3개의 화소에 의해 하나의 컬러 표시 단위를 형성하면, 약 26만색의 컬러 표시가 가능하게 된다.
또한 도 1에 나타나 있는 바와 같이 소스 드라이버(40)는, 시프트 레지스터(50)와, 데이터 래치회로(52, 54)와, 계조전압 생성회로(60)와, 디코드 회로(70)와, 아날로그 앰프(80)로 구성되어 있다.
표시 신호 SIG에 있어서는, 각각의 화소(25)의 표시 휘도에 대응하는 표시 신호 비트 DBO∼DB5가 직렬로 생성된다. 즉, 각 타이밍에 있어서의 표시 신호 비트 DBO∼DB5는, 액정 어레이부(20)중 어느 하나의 화소(25)에 있어서의 표시 휘도를 도시하고 있다.
시프트 레지스터(50)는, 표시 신호 SIG의 설정이 전환되는 주기에 동기한 타이밍으로, 데이터 래치회로(52)에 대하여, 표시 신호 비트 DB0∼DB5의 캡쳐를 지시한다. 데이터 래치회로(52)는, 직렬로 생성되는 표시 신호 SIG를 순차로 캡쳐하여, 하나의 화소 라인 분의 표시 신호 SIG를 유지한다.
데이터 래치회로(54)에 입력되는 래치 신호 LT는, 데이터 래치회로(52)에 하나의 화소 라인 분의 표시 신호 SIG가 캡쳐되는 타이밍에서 활성화한다. 데이터 래치회로(54)는 거기에 응답하여, 그 때 데이터 래치회로(52)에 유지되어 있는 하나의 화소 라인 분의 표시 신호 SIG를 입력한다.
계조전압 생성회로(60)는, 고전압 VDH 및 저전압 VDL 사이에 직렬로 접속된 63개의 분압 저항으로 구성되어, 64단계의 계조전압 V1∼V64를 각각 생성한다.
디코드 회로(70)는, 데이터 래치회로(54)에 유지되어 있는 표시 신호 SIG를 디코드 하고, 이 디코드 결과에 의거하여 각 디코드 출력 노드 Nd1, Nd2 ·‥ (총칭 「디코드 출력 노드 Nd」)에 출력하는 전압을 계조전압 V1∼V64 중에서 선택하여 출력한다.
그 결과, 디코드 출력 노드 Nd에는, 데이터 래치회로(54)에 유지된 하나의 화소 라인 분의 표시 신호 SIG에 대응한 표시 전압(계조전압 V1∼V64중 하나)이 동시에(병렬로) 출력된다. 또한, 도 1에 있어서는, 제1열째 및 제2열째의 데이터 선 DL1, DL2에 대응하는 디코드 출력 노드 Nd1, Nd2가 대표적으로 도시되고 있다.
아날로그 앰프(80)는, 디코드 회로(70)로부터 디코드 출력 노드 Nd1, Nd2···에 출력된 각 표시 전압에 대응한 아날로그 전압을, 각각 데이터 선 DL1, DL2 ···에 출력한다.
소스 드라이버(40)는, 소정의 주사 주기에 의거하여 일련의 표시 신호 SIG에 대응하는 표시 전압을 1화소 라인 분씩 데이터 선 DL에 반복하여 출력하고, 게이트선 구동회로(30)가 그 주사 주기에 동기하여 게이트선 GL1, GL2‥·을 순차로 구동함으로써, 액정 어레이부(20)에 표시 신호 SIG에 근거한 화상의 표시가 행해진다.
또한, 도 1에는, 게이트선 구동회로(30) 및 소스 드라이버(40)가 액정 어레이부(20)와 일체로 형성된 액정표시장치(10)의 구성을 예시했지만, 게이트선 구동 회로(30) 및 소스 드라이버(40)에 대해서는, 액정 어레이부(20)의 외부회로로서 설치하는 것도 가능하다.
도 2는, 게이트선 구동회로(30)의 구성을 도시한 도면이다. 이 게이트선 구동회로(30)는, 종속접속(캐스케이드 접속)한 복수의 단위 시프트 레지스터 회로 SR1, SR2, SR3, SR4‥·로 구성되는 시프트 레지스터로 이루어지고 있다.(이하, 단위 시프트 레지스터 회로 SR1, SR2‥·를 「단위 시프트 레지스터 회로 SR」라고 총칭한다). 단위 시프트 레지스터 회로 SR은, 하나의 화소 라인 즉 하나의 게이트선 GL 마다 하나씩 설치된다.
또 도 2에 도시하는 클록 발생기(31)는, 각각 위상이 다른 3상의 클록 신호 CLK1, CLK2, CLK3을 게이트선 구동회로(30)의 단위 시프트 레지스터 회로 SR에 입력하는 것이다. 이들 클록 신호 CLK1, CLK2, CLK3은, 표시장치의 주사 주기에 동기한 타이밍으로 순서대로 활성화하도록 제어되어 있다.
각각의 단위 시프트 레지스터 회로 SR은, 입력 단자 IN, 출력 단자 OUT, 클록 단자 CK 및 리셋트 단자 RST를 가지고 있다. 도 2와 같이, 각 단위 시프트 레지스터 회로 SR의 클록 단자 CK 및 리셋트 단자 RST에는, 클록 발생기(31)가 출력하는 클록 신호 CLK1, CLK2, CLK3중 어느 하나가 공급된다. 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에는 각각 게이트선 GL이 접속한다. 즉, 출력 단자 OUT에 출력되는 신호(출력 신호)는, 게이트선 GL을 활성화하기 위한 수평(또는 수직)주사 펄스가 된다.
제1단째(제1스테이지)의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에는, 화상신호의 각 프레임 기간의 선두에 대응하는 스타트 펄스가 입력된다. 제2단 이후의 단위 시프트 레지스터 회로 SR의 입력 단자 IN에는 그 전단의 출력 신호가 입력된다. 다시 말해, 제2단 이후의 단위 시프트 레지스터 회로 SR의 입력 단자 IN은, 자신의 전단의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 접속되어 있다.
이 구성의 게이트선 구동회로(30)에 있어서는, 각 단위 시프트 레지스터 회로 SR은, 클록 신호 CLK1, CLK2, CLK3에 동기하여, 전단으로부터 입력되는 입력 신호(전단의 출력 신호)를 시프트시키면서, 대응하는 게이트선 GL 및 자신의 다음 단의 단위 시프트 레지스터 회로 SR에 전달한다(단위 시프트 레지스터 회로 SR의 동작의 상세는 후술한다). 그 결과, 일련의 단위 시프트 레지스터 회로 SR은, 소정의 주사 주기에 근거한 타이밍으로 게이트선 GL을 순차로 활성화시키는, 소위 게이트선 구동유닛으로서 기능한다.
여기에서, 본 발명의 설명을 쉽게 하기 위해, 종래의 단위 시프트 레지스터에 관하여 설명한다. 도 3은, 종래의 단위 시프트 레지스터 회로 SR의 구성을 도시하는 회로도이다. 또한 게이트선 구동회로(30)에 있어서는, 종속접속된 각 단위 시프트 레지스터 회로 SR의 구성은 실질적으로 모두 동일하므로, 이하에서는 하나의 단위 시프트 레지스터 회로 SR의 구성에 대해서만 대표적으로 설명한다. 또한 이 단위 시프트 레지스터 회로 SR을 구성하는 트랜지스터는, 모두 동일 도전형의 전계 효과 트랜지스터이지만, 본 실시예에 있어서는 모두 N형 TFT인 것으로 한다.
도 3과 같이, 종래의 단위 시프트 레지스터 회로 SR은, 이미 도 2에서 나타낸 입력 단자 IN, 출력 단자 OUT, 클록 단자 CK 및 리셋트 단자 RST 외에, 저전위측 전원전위 VSS가 공급되는 제1전원단자 S1, 모두 고전위측 전원전위 VDD가 공급되는 제2전원단자 S2 및 제3전원단자 S3을 가지고 있다. 여기에서는 제2전원단자 S2 및 제3전원단자 S3에, 모두 같은 전위(VDD)가 공급되는 예를 도시하지만, 각각 트랜지스터 Q1 및 트랜지스터 Q2를 구동하기 위해서 충분한 전위가 공급되고 있으면 되고, 서로 다른 전위가 공급되고 있어도 된다. 이하의 설명에서는, 저전위측 전원전위 VSS가 회로의 기준전위(=0V)가 되지만, 실사용에서는 화소에 기록되는 데이터의 전압을 기준으로 하여 기준전위가 설정되며, 예를 들면 고전위측 전원전위 VDD는 17V, 저전위측 전원전위 VSS는 -12V등으로 설정된다.
단위 시프트 레지스터 회로 SR의 출력단은, 출력 단자 OUT와 클록 단자 CK 사이에 접속하는 트랜지스터 Q1과, 출력 단자 OUT와 제1전원단자 S1 사이에 접속하는 트랜지스터 Q2로 구성되어 있다. 다시 말해, 트랜지스터 Q1은, 클록 단자 CK에 입력되는 클록 신호를 출력 단자 OUT에 공급하는 출력 풀업 트랜지스터이며, 트랜지스터 Q2는, 제1전원단자 S1의 전위를 출력 단자 OUT에 공급하는 출력 풀 다운 트랜지스터이다. 이하, 단위 시프트 레지스터 회로 SR의 출력단를 구성하는 트랜지스터 Q1의 게이트(제어 전극)가 접속하는 노드를 노드 N1(제1노드), 트랜지스터 Q2의 게이트(제어전극)가 접속하는 노드를 노드 N2(제2노드)라고 정의한다.
트랜지스터 Q1의 게이트·소스간(즉 출력단자 OUT와 노드 N1사이)에는 용량 소자 C가 설치된다. 또 노드 N1과 제2전원단자 S2 사이에는 트랜지스터 Q3이 접속하고 있고, 그 게이트는 입력 단자 IN에 접속하고 있다. 노드 N1과 제1전원단자 S1사이에는, 트랜지스터 Q4 및 트랜지스터 Q5가 접속한다. 트랜지스터 Q4의 게이트는 리셋트 단자 RST에 접속하고, 트랜지스터 Q5의 게이트는 노드 N2에 접속한다.
노드 N2와 제3전원단자 S3 사이에는, 다이오드 접속된 트랜지스터 Q6이 접속하고, 노드 N2와 제1전원단자 S1 사이에는 트랜지스터 Q7이 접속한다. 트랜지스터 Q7의 게이트는 노드 N1에 접속한다. 트랜지스터 Q7은, 트랜지스터 Q6보다도 구동능력(전류를 흐르게 하는 능력)이 충분히 크게 설정되어 있다. 다시 말해, 트랜지스터 Q7의 온 저항은 트랜지스터 Q6의 온 저항보다도 작다. 따라서 트랜지스터 Q7의 게이트 전위가 상승하면 노드 N2의 전위는 하강하고, 반대로 트랜지스터 Q7의 게이트 전위가 하강하면 노드 N2의 전위는 상승한다. 즉 트랜지스터 Q6 및 트랜지스터 Q7은, 노드 N1을 입력단으로 하고 노드 N2를 출력단으로 하는 인버터를 구성하고 있다. 이 인버터는, 트랜지스터 Q6 및 트랜지스터 Q7의 온 저항값의 비에 의해 그 동작이 규정되는 것이며, 「레시오형 인버터」라고 불린다. 또 이 인버터는, 출력 단자 OUT를 풀 다운시키기 위해 트랜지스터 Q2를 구동하는 「풀 다운 구동회로」로 서 기능하고 있다.
도 3의 단위 시프트 레지스터 회로 SR의 구체적인 동작을 설명한다. 게이트선 구동회로(30)를 구성하는 각 단위 시프트 레지스터 회로 SR의 동작은 실질적으로 모두 동일하므로, 여기에서는 제n단째의 단위 시프트 레지스터 회로 SRn의 동작 을 대표적으로 설명한다.
간단히 하기 위해, 이 단위 시프트 레지스터 회로 SRn의 클록 단자 CK에 클록 신호 CLK1이 입력되고, 리셋트 단자 RST에 클록 신호 CLK3이 입력되는 것으로서 설명을 행한다(예를 들면 도 2에 있어서의, 단위 시프트 레지스터 회로 SR1, SR4등이 이에 해당한다). 또한 이 단위 시프트 레지스터 회로 SRn의 출력 신호를 Gn, 그 전단(제n-1단)의 단위 시프트 레지스터 회로 SR의 출력 신호를 Gn-1로 정의한다. 또 단위 시프트 레지스터 회로 SR를 구성하는 각 트랜지스터의 임계값 전압은 모두 같은 것으로 가정하고, 그 값을 Vth로 한다.
우선 초기 상태로서, 노드 N1이 L(Low)레벨(VSS), 노드 N2가 H(High)레벨(VDD-Vth)이라고 하자(이하, 이 상태를 「리셋트 상태」라고 칭한다). 또한 클록 단자 CK(클록 신호 CLK1), 리셋트 단자 RST(클록 신호 CLK3), 입력 단자 IN(전단의 출력 신호 Gn -1)은 모두 L레벨라고 하자. 이 리셋트 상태에서는, 트랜지스터 Q1이 오프(차단 상태), 트랜지스터 Q2가 온(전도상태)이므로, 출력 단자 OUT(출력 신호 Gn)는, 클록 단자 CK(클록 신호 CLK1)의 레벨에 관계없이 L레벨로 유지된다. 다시 말해, 이 단위 시프트 레지스터 회로 SRn이 접속하는 게이트선 GLn은 비선택 상태에 있다.
그 상태로부터, 전단의 단위 시프트 레지스터 회로 SRn -1의 출력 신호 Gn -1이 H레벨이 되면, 그것이 이 단위 시프트 레지스터 회로 SRn의 입력 단자 IN에 입력되어 트랜지스터 Q3이 온이 된다. 이 때 노드 N2는 L레벨이므로 트랜지스터 Q5도 온 하고 있지만, 트랜지스터 Q3은 트랜지스터 Q5보다도 구동능력이 충분히 크게 설정되고 있고, 트랜지스터 Q3의 온 저항은 트랜지스터 Q5의 온 저항에 비해 충분히 낮기 때문에, 노드 N1의 레벨은 상승한다.
그것에 의해 트랜지스터 Q7이 전도하기 시작하여 노드 N2의 레벨은 하강한다. 그와 같이 되면 트랜지스터 Q5의 저항이 높아지고, 노드 N1의 레벨이 급속히 상승하여 트랜지스터 Q7을 충분히 온으로 한다. 그 결과 노드 N2는 L레벨(VSS)이 되고, 트랜지스터 Q5가 오프가 되어서 노드 N1이 H레벨(VDD-Vth)이 된다. 이렇게 노드 N1이 H레벨, 노드 N2이 L레벨의 상태(이하, 이 상태를 「세트 상태」칭한다)에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 된다. 그 후에 전단의 출력 신호 Gn -1은 L레벨로 되돌아오고, 트랜지스터 Q3은 오프하지만, 노드 N1은 플로팅 상태가 되므로 이 세트 상태는 유지된다.
세트 상태에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이기 때문에, 이어서 클록 단자 CK의 클록 신호 CLK1이 H레벨이 되면, 출력 단자 OUT의 레벨이 상승한다. 이 때 용량소자 C 및 트랜지스터 Q1의 게이트·채널간 용량을 통한 결합에 의해, 노드 N1의 레벨은 특정한 전압만큼 승압된다(이 때문에 노드 N1은 「승압 노드」라고 칭하는 경우도 있다). 따라서 출력 단자 OUT의 레벨이 상승해도 트랜지스터 Q1의 게이트·소스간 전압은 임계값 전압(Vth)보다도 크게 유지되고, 이 트랜 지스터 Q1은 저임피던스로 유지되므로, 출력 신호 Gn의 레벨은 클록 단자 CK의 레벨에 따라 빠르게 변화된다. 특히, 트랜지스터 Q1의 게이트·소스간 전압이 충분히 클 경우에는 트랜지스터 Q1은 비포화 영역에서의 동작(비포화 동작)을 행하므로, 임계값 전압분의 손실은 없고 출력 단자 OUT는 클록 신호 CLK1과 동 레벨까지 상승한다. 따라서, 클록 신호 CLK1이 H레벨의 기간만, 출력 신호 Gn이 H레벨이 되고, 게이트선 GLn을 활성화하여 선택 상태로 한다. 그리고, 클록 신호 CLK1이 L레벨로 되돌아 오면, 그에 따라 출력 신호 Gn도 신속하게 L레벨이 되고, 게이트선 GLn은 방전되어 비선택 상태로 되돌아간다.
그 후에 리셋트 단자 RST의 클록 신호 CLK3이 H레벨이 되면, 트랜지스터 Q4가 온이 되므로 노드 N1이 L레벨이 되고, 그것에 따라 트랜지스터 Q7이 오프가 되므로 노드 N2는 H레벨이 된다. 다시 말해, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온의 리셋트 상태로 되돌아간다(이 때문에 노드 N2는 「리셋트 노드」라고 칭해지는 경우도 있다).
이상의 동작을 정리하면, 단위 시프트 레지스터 회로 SR은, 입력 단자 IN에 신호(스타트 펄스 또는 전단의 출력 신호 Gn -1)가 입력되지 않는 동안은 리셋트 상태에 있고, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온으로 유지되므로, 출력 단자 OUT(게이트선 GLn)는 저임피던스의 L레벨(VSS)로 유지된다. 그리고 입력 단자 IN에 신호가 입력되면, 단위 시프트 레지스터 회로 SR은 세트 상태로 전환된다. 세트 상 태에서는 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이기 때문에, 클록 단자 CK의 신호(클록 신호 CLK1)가 H레벨이 되는 기간, 출력 단자 OUT(출력 신호 Gn)가 H레벨이 된다. 그리고 그 후에 리셋트 단자 RST에 신호(클록 신호 CLK3)가 입력되면, 원래의 리셋트 상태로 되돌아간다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 회로 SR을 도 2와 같이 종속접속하고, 게이트선 구동회로(30)를 구성하면, 제1단째의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에 입력된 입력 신호(스타트 펄스)는, 도 4에 도시하는 타이밍 도와 같이, 클록 신호 CLK1, CLK2, CLK3에 동기한 타이밍으로 시프트되면서, 단위 시프트 레지스터 회로 SR2, SR3‥·으로 순차로 전달된다. 그것에 의하여, 게이트선 구동회로(30)는, 소정의 주사 주기로 게이트선 GL1, GL2, GL3‥·을 순차로 구동할 수 있다.
위의 예에서는, 복수의 단위 시프트 레지스터 회로 SR가 3상 클록에 의거하여 동작하는 예를 도시했지만, 2상 클록 신호를 사용하여 동작시키는 것도 가능하다. 도 5는 그 경우에 있어서의 게이트선 구동회로(30)의 구성을 도시한 도면이다.
이 경우도, 게이트선 구동회로(30)는, 종속접속한 복수의 단위 시프트 레지스터 회로 SR에 의해 구성된다. 다시 말해, 각 단위 시프트 레지스터 회로 SR의 입력 단자 IN에는, 그 전단의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT가 접속한다. 단, 제1단째의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에는, 스타트 펄스가 입력 신호로서 입력된다.
이 경우에 있어서의 클록 발생기(31)는, 서로 역상의 2상 클록인 클록 신호 CLK, /CLK를 출력하는 것이다. 각각의 단위 시프트 레지스터 회로 SR의 클록 단자 CK에는, 전후로 인접하는 단위 시프트 레지스터 회로 SR에 서로 역상의 클록 신호가 입력되도록, 그 클록 신호 CLK, /CLK의 한쪽이 입력된다. 또 도 5에 나타나 있는 바와 같이 각 단위 시프트 레지스터 회로 SR의 리셋트 단자 RST에는, 그 후단 (이 예에서는 다음단)의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT가 접속된다.
도 5와 같이 구성된 게이트선 구동회로(30)에 있어서의 단위 시프트 레지스터 회로 SR의 동작을 설명한다. 여기에서도, 제n단째의 단위 시프트 레지스터 회로 SRn의 동작을 대표적으로 설명한다. 간단히 하기 위해, 이 단위 시프트 레지스터 회로 SRn의 클록 단자 CK에 클록 신호 CLK가 입력되는 것으로서 설명을 행한다(예를 들면 도 5에 있어서의 단위 시프트 레지스터 회로 SR1, SR3등이 이것에 해당한다). 또한 이 단위 시프트 레지스터 회로 SRn의 출력 신호를 Gn, 그 전단(제n-1단째)의 단위 시프트 레지스터 회로 SRn -1 및 다음단(제n+1단째)의 단위 시프트 레지스터 회로 SRn +1의 출력 신호를 각각 Gn -1 및 Gn +1로 정의한다.
우선 초기 상태로서, 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD-Vth)의 리셋트 상태를 가정한다. 또한 클록 단자 CK(클록 신호 CLK), 리셋트 단자 RST(다음단의 출력 신호 Gn +1), 입력 단자 IN(전단의 출력 신호 Gn -1)은 모두 L레벨이라고 한 다.
그 상태로부터, 전단의 출력 신호 Gn -1이 H레벨이 되면, 그것이 이 단위 시프트 레지스터 회로 SRn의 입력 단자 IN에 입력되어 트랜지스터 Q3이 온이 되고, 노드 N1의 레벨은 상승한다. 그것에 의해 트랜지스터 Q7이 전도하기 시작하여, 노드 N2의 레벨은 하강한다. 그와 같이 되면 트랜지스터 Q5의 저항이 높아지고, 노드 N1의 레벨이 급속하게 상승하여 트랜지스터 Q7을 충분히 온으로 한다. 그 결과 노드 N2는 L레벨(VSS)이 되고, 트랜지스터 Q5가 오프가 되어서 노드 N1이 H레벨(VDD-Vth)이 된다. 그 결과, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 되는 세트 상태가 된다.
그리고, 클록 신호 CLK가 H레벨이 되어 출력 단자 OUT의 레벨이 상승하면, 용량소자 C 및 트랜지스터 Q1의 게이트·채널간 용량에 의한 결합에 의해 노드 N1의 레벨은 특정한 전압만큼 승압된다. 따라서, 출력 신호 Gn의 레벨은 클록 단자 CK의 레벨에 따라 변화되고, 클록 신호 CLK가 H레벨인 동안은 출력 신호 Gn도 H레벨이 되어 게이트선 GLn이 활성화된다(선택 상태가 된다). 그 후에 클록 신호 CLK가 L레벨로 되돌아오면 출력 신호 Gn도 L레벨로 되돌아오고, 게이트선 GLn은 비선택 상태로 되돌아간다.
출력 신호 Gn이 다음단의 시프트 레지스터 회로 SRn +1에 전달된 후, 그것으로부터 출력 신호 Gn +1이 H레벨이 되면, 그것이 리셋트 단자 RST에 입력되어 트랜지스 터 Q4가 온이 되어 노드 N1이 L레벨이 된다. 그것에 따라 트랜지스터 Q7이 오프가 되므로 노드 N2는 H레벨이 된다. 다시 말해, 이 단위 시프트 레지스터 회로 SRn은 리셋트 상태로 되돌아가고, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온이 된다.
이와 같이, 게이트선 구동회로(30)가 도 5와 같이 구성되어 있는 경우에 있어서도, 각각의 단위 시프트 레지스터 회로 SR의 동작은, 리셋트 단자 RST에 입력되는 신호가 후단의 출력 신호 Gn +1인 것을 제외하면 도 2와 같이 구성했을 경우와 거의 동일하다.
이상의 동작을, 도 5와 같이 종속접속된 단위 시프트 레지스터 회로 SR1, SR2,···이 순차로 행한다. 그것에 의하여, 제1단째의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에 입력된 입력 신호(스타트 펄스)가, 클록 신호 CLK, /CLK에 동기하여 시프트되면서, 단위 시프트 레지스터 회로 SR2, SR3, ‥·으로 순차로 전달된다. 그 결과, 게이트선 구동회로(30)는 도 6에 도시하는 타이밍 도와 같이, 클록 신호 CLK, /CLK에 동기하여, 게이트선 GL1, GL2, GL3, ‥·을 순차로 구동할 수 있다.
단, 도 5의 구성에서는, 각 단위 시프트 레지스터 회로 SR은, 리셋트 단자 RST에 다음단의 단위 시프트 레지스터 회로 SR의 출력 신호 Gn +1이 입력되므로, 다음단의 단위 시프트 레지스터 회로 SR가 적어도 한번 동작한 후가 아니면 리셋트 상태(즉 상기의 초기 상태)가 되지 않는다. 각 단위 시프트 레지스터 회로 SR은, 리셋트 상태를 경과하지 않으면 도 6에 나타나 있는 바와 같은 통상 동작을 행할 수 없다. 따라서 도 5의 구성의 경우에는, 통상 동작에 앞서, 더미의 입력 신호를 단위 시프트 레지스터 회로 SR의 제1단째부터 최종단까지 전달시키는 더미 동작을 행하게 할 필요가 있다. 또는, 각 단위 시프트 레지스터 회로 SR의 노드 N2와 제3전원단자 S3(고전위측 전원) 사이에 리셋트용의 트랜지스터를 별도로 배치하여, 통상 동작 전에 강제적으로 노드 N2를 충전하는 리셋트 동작을 행해도 좋다. 단, 그 경우는 리셋트용의 신호 라인이 별도 필요하게 된다.
여기에서, 먼저 서술한 종래의 단위 시프트 레지스터 회로 SR에 있어서의 오동작의 문제를 상세하게 설명한다. 이하에서는, 단위 시프트 레지스터 회로 SR을 구성하는 각 트랜지스터는 a-Si TFT라고 한다.
도 6의 최하단에, 도 5의 게이트선 구동회로(30)에 있어서의 단위 시프트 레지스터 회로 SR1의 노드 N2의 전압파형을 나타낸다. 상기한 바와 같이, 입력 단자 IN의 신호(스타트 펄스 혹은 전단의 출력 신호 Gn-1)가 H레벨이 되면, 노드 N2는 L레벨로 천이하지만, 바로 리셋트 단자 RST의 신호(다음단의 출력 신호 Gn+1)에 의해 H레벨로 되돌아 오고, 그 후 약 1프레임 기간(약 16ms) H레벨로 유지된다(도시는 생략 하지만, 이 동작은 도 2의 경우에서도 동일하다). 즉 트랜지스터 Q2 및 트랜지스터 Q5의 게이트는 약 1프레임 기간 계속적(직류적)으로 정 바이어스되고, 그것이 각 프레임에서 반복하여 행해진다. 따라서 단위 시프트 레지스터 회로 SR이 a-Si TFT에 의해 구성되어 있을 경우에는, 트랜지스터 Q2, Q5는 임계값 전압이 정방향으로 시프트하여 구동능력이 저하하는 문제가 생긴다.
리셋트 상태에 있어서의 트랜지스터 Q5의 구동능력이 저하하면, 예를 들면 트랜지스터 Q1의 게이트와 소스/드레인간의 오버랩 용량에 기인하여 노드 N1에 생긴 노이즈 등에 의한 전하를 재빠르게 방전할 수 없고, 노드 N1의 레벨이 상승할 우려가 있다. 그와 같이 되면 오프 상태에 있는 트랜지스터 Q1의 저항값이 내려가고, 클록 신호 CLK가 H레벨이 되었을 때에 불필요하게 출력 단자 OUT에 전하가 공급되게 된다. 또한 이 때 트랜지스터 Q2의 구동능력이 저하하고 있으면, 노이즈에 의해 생긴 출력 단자 OUT의 전하를 재빠르게 방전할 수 없고, 출력 단자 OUT의 레벨이 상승하게 된다. 즉, 비선택 상태에 있어야 할 게이트선이 선택 상태가 되어버리는 오동작이 발생하여, 액정표시장치(10)의 표시 불량이 발생한다.
먼저 말한 것처럼, 비특허문헌 1에서는 단위 시프트 레지스터 회로에 출력 풀 다운 트랜지스터를 2개 마련하여, 그 양자를 프레임마다 번갈아 동작/중지시킴으로써 하나의 출력 풀 다운 트랜지스터의 게이트 전극이 계속적으로 바이어스되지 않도록 되어 있으며, 그것에 의해 이 문제를 피할 수 있게 된다. 그러나, 단위 시프트 레지스터 회로 내에 그것을 구동하는 회로(풀 다운 구동회로)도 2개 필요하게 되므로, 그에 따르는 소비 전력의 상승이 염려된다. 이하, 소비 전력의 상승을 억제하면서, 상기의 문제를 해결 가능한 것을 특징으로 하는 본 발명에 따른 시프트 레지스터 회로에 관하여 설명한다.
도 7은, 실시예 1에 따른 단위 시프트 레지스터 회로 SR의 구성을 도시하는 회로도이다. 동 도면과 같이, 이 단위 시프트 레지스터 회로 SR의 출력단은, 출력 단자 OUT와 클록 단자 CK 사이에 접속하는 트랜지스터 Q1과, 모두 출력 단자 OUT와 제1전원단자 S1사이에 접속하는 트랜지스터 Q2A, Q2B로 구성되어 있다. 다시 말해, 트랜지스터 Q1은, 클록 단자 CK에 입력되는 클록 신호를 출력 단자 OUT에 공급하는 제1트랜지스터이며, 트랜지스터 Q2A, Q2B는, 각각이 제1전원단자 S1의 전위를 출력 단자 OUT에 공급하는 제2 및 제3트랜지스터이다. 여기에서 도 7에 나타나 있는 바와 같이 트랜지스터 Q1의 게이트(제어 전극)가 접속하는 노드를 노드 N1, 트랜지스터 Q2A의 게이트가 접속하는 노드를 노드 N2A, 트랜지스터 Q2B의 게이트가 접속하는 노드를 노드 N2B로 정의한다.
트랜지스터 Q1의 게이트와 소스와의 사이 즉 노드 N1과 출력 단자 OUT 사이에는 용량소자 C가 설치된다. 노드 N1과 제2전원단자 S2 사이에는, 게이트가 입력 단자 IN에 접속하는 트랜지스터 Q3이 접속하고 있으며, 노드 N1과 제1전원단자 S1 사이에는, 게이트가 리셋트 단자 RST에 접속한 트랜지스터 Q4, 게이트가 노드 N2A에 접속한 트랜지스터 Q5A 및 게이트가 노드 N2B에 접속한 트랜지스터 Q5B가 접속하고 있다.
본 실시예에 따른 단위 시프트 레지스터 회로 SR은, 소정의 제1제어신호 VFR이 입력되는 제1제어 단자 CTA 및 제2제어신호 /VFR가 입력되는 제2제어 단자 CTB를 가지고 있다. 제1제어신호 VFR과 제2제어신호 /VFR은 서로 상보의 신호이며, 게이트선 구동회로(30)를 구동하기 위한 구동제어장치(도시하지 않음)에 의해 생성된다. 이 제1제어신호 VFR 및 제2제어신호 /VFR은, 표시 화상의 프레임 간의 블랭킹 기간에 레벨이 전환되도록(번갈아 행하도록) 제어되는 것이 바람직하고, 예를 들면 표시 화상의 1프레임 마다 레벨이 전환되도록 제어된다.
제1제어 단자 CTA와 노드 N2A 사이에는 트랜지스터 Q8A가 접속하고, 제2제어 단자 CTB와 노드 N2B 사이에는 트랜지스터 Q8B가 접속한다. 트랜지스터 Q8A의 게이트는 트랜지스터 Q8B의 드레인(노드 N2B)에 접속하고, 트랜지스터 Q8B의 게이트는 트랜지스터 Q8A의 드레인(노드 N2A)에 접속한다. 다시 말해, 트랜지스터 Q8A 및 트랜지스터 Q8B는, 그 한 쪽의 주전극(여기에서는 드레인)이 교차하여 서로의 제어 전극(게이트)에 접속되고 있고, 소위 플립플롭회로를 구성하고 있다.
트랜지스터 Q6A는 다이오드 접속하고 있고, 노드 N2A와 제1제어 단자 CTA 사이에 접속하고 있다. 트랜지스터 Q7A는, 노드 N2A와 제1전원단자 S1 사이에 접속하고, 게이트가 노드 N1에 접속하고 있다. 이들 트랜지스터 Q6A, Q7A는, 노드 N1을 입력단, 노드 N2A를 출력단으로 하는 레시오형 인버터를 구성하고 있지만, 일반적인 인버터와 달리, 그 전원으로서는 제1제어신호 VFR이 공급되고 있다.
또 트랜지스터 Q6B는 다이오드 접속하고 있고, 노드 N2B와 제2제어 단자 CTB사이에 접속하고 있다. 트랜지스터 Q7B는, 노드 N2B와 제1전원단자 S1 사이에 접속하고, 게이트가 노드 N1에 접속하고 있다. 이들 트랜지스터 Q6B, Q7B는, 노드 N1을 입력단, 노드 N2B를 출력단으로 하는 레시오형 인버터를 구성하고 있지만, 일반적인 인버터와 달리, 그 전원으로서 제2제어신호/VFR이 공급되어 있다. 이하, 트랜지스터 Q6A, Q7A로 이루어지는 인버터를 「제1인버터」라고 칭하고, 트랜지스터 Q6B, Q7B로 이루어지는 인버터를 「제2인버터」라고 칭한다.
도 8은 실시예 1에 따른 단위 시프트 레지스터 회로 SR의 동작을 도시하는 타이밍 도이다. 이하, 도 8을 참조하여, 도 7에 나타낸 본 실시예에 따른 단위 시프트 레지스터 회로 SR의 동작의 설명을 행한다. 도 7의 단위 시프트 레지스터 회로 SR도, 위에 도시한 도 2 및 도 5 중 어느 구성의 게이트선 구동회로(30)에도 적용가능하지만, 여기에서는 도 5와 같이 종속접속하여 게이트선 구동회로(30)를 구성하고 있는 경우의 동작을 나타낸다. 또한, 제1제어신호 VFR 및 제2제어신호 /VFR은, 종속접속한 모든 단위 시프트 레지스터 회로 SR에 입력된다.
여기에서도 제n단째의 단위 시프트 레지스터 회로 SRn의 동작을 대표적으로 설명하고, 이 단위 시프트 레지스터 회로 SRn의 클록 단자 CK에 클록 신호 CLK가 입력되는 것으로서 설명을 행한다. 또 이 단위 시프트 레지스터 회로 SRn의 출력 신호를 Gn, 그 전단(제n-1단째)의 단위 시프트 레지스터 회로 SRn -1 및 다음단(제n+1단째)의 단위 시프트 레지스터 회로 SRn+1의 출력 신호를 각각 Gn -1 및 Gn +1로 한다.
또 설명을 간단히 하기 위해, 클록 신호 CLK, /CLK의 H레벨 및 제1제어신호 VFR 및 제2제어신호/VFR의 H레벨은, 모두 고전위측 전원전위 VDD에 같은 것으로 한다. 또한 제1제어신호 VFR 및 제2제어신호/VFR는, 표시 화상의 1프레임 마다 레벨이 전환되도록 제어되고 있는 것으로 한다. 또한, 단위 시프트 레지스터 회로 SR을 구성하는 각 트랜지스터의 임계값 전압은 모두 같은 것으로 가정하고, 그 값을 Vth로 한다.
도 8과 같이, 프레임 기간과 프레임 기간 사이의 블랭킹 기간(도시는 생략)의 시각 t1에서, 제1제어신호 VFR이 H레벨, 제2제어신호/VFR이 L레벨이 된다. 제1 제어신호 VFR은 단위 시프트 레지스터 회로 SRn의 제1제어 단자 CTA에 입력되고 있기 때문에, 트랜지스터 Q6A의 드레인 및 게이트의 전위가 VSS에서 VDD로 변화되고, 이 트랜지스터 Q6A가 온이 된다. 다시 말해, 트랜지스터 Q6A, Q7A로 이루어지는 제1인버터에 전원이 공급되어, 이 제1인버터가 활성화된다. 이 시점에서는 트랜지스터 Q5B가 온 하고 있고, 노드 N1이 L레벨의 상태(즉 게이트선 GLn의 비선택 상태)이므로, 트랜지스터 Q7A는 오프하고 있고 노드 N2A의 레벨이 상승한다.
한편 제2제어신호 /VFR는 제2제어 단자 CTB에 입력되고 있기 때문에, 트랜지스터 Q6B의 드레인 및 게이트의 전위는 VDD에서 VSS로 변화된다. 다시 말해, 트랜지스터 Q6B, Q7B로 이루어지는 제2인버터에는 전원이 공급되지 않는다. 트랜지스터 Q6B는 제2제어 단자 CTB에서 노드 N2B로의 방향을 순방향으로 하는 다이오드로서 기능하므로, 노드 N2B의 전하는 트랜지스터 Q6을 통해서는 방전되지 않는다. 그러나 상기한 바와 같이 노드 N2A의 레벨이 상승하고 있고, 또한 트랜지스터 Q8B의 소스(제2제어 단자 CTB)가 VSS로 되어있으므로, 트랜지스터 Q8B가 온하여 노드 N2B를 L레벨(VSS)로 한다. 따라서 트랜지스터 Q8A가 오프가 되고, 노드 N2A는 H레벨(VDD-Vth)이 된다. 다시 말해, 시각 t1의 뒤는, 트랜지스터 Q8A, Q8B로 이루어지는 플립플롭회로에 있어서의 전위분포는 도 9a와 같이 된다.
이와 같이 제1제어신호 VFR이 H레벨, 제2제어신호/VFR가 L레벨인 기간은, 제2인버터가 활성화되지 않기 때문에, 노드 N2B가 L레벨로 고정된다. 따라서 그 동안의 트랜지스터 Q2B 및 트랜지스터 Q5B는, 게이트가 바이어스되지 않고 중지 상태가 된다. 즉 그 기간, 이 단위 시프트 레지스터 회로 SR에 있어서, 트랜지스터 Q1, Q2A, Q3, Q4, Q5A, Q6A, Q7A의 조합에 의해, 도 3에 나타낸 단위 시프트 레지스터 회로 SR과 등가인 회로가 구성되어, 그것과 동일한 동작이 가능하다.
즉, 시간 t2에서 전단의 출력 신호 Gn -1이 H레벨이 되면, 그것이 입력 단자 IN에 입력되어 트랜지스터 Q3이 온 한다. 이 때 트랜지스터 Q5A도 온 하고 있지만, 트랜지스터 Q3의 온 저항은 트랜지스터 Q5A의 온 저항에 비해 충분히 낮게 설정되고 있으며, 노드 N1은 H레벨(VDD-Vth)이 되고, 트랜지스터 Q1이 온이 된다.
트랜지스터 Q6A, Q7A로 이루어지는 제1인버터는 노드 N1을 입력단, 노드 N2A를 출력단으로 하고 있기 때문에, 노드 N1이 H레벨이 되면 노드 N2A는 L레벨이 된다. 따라서, 트랜지스터 Q2A, Q5A가 오프가 된다. 여기에서, 이 제1인버터는 레시오형 인버터이므로, L레벨 출력의 전위는 트랜지스터 Q6A, Q7A의 온 저항의 비로 정해지는 값이 된다. 다시 말해, 노드 N2A를 L레벨로 하는 동안은, 트랜지스터 Q6A, Q7A의 양쪽이 온 하므로, 트랜지스터 Q6A, Q7A를 통해 제1제어 단자 CTA로부터 제1전원단자 S1로 관통 전류가 흘러, 일정한 전력이 소비되게 된다.
그 후에 전단의 출력 신호 Gn -1이 L레벨로 되돌아오면 트랜지스터 Q3은 오프하지만, 노드 N1은 플로팅 상태가 되므로 노드 N1의 H레벨은 유지된다. 그리고 시간 t3에서 클록 신호 CLK가 H레벨이 되면, 트랜지스터 Q1이 온 하고 있기 때문에 이 클록 신호 CLK의 H레벨이 출력 단자 OUT에 공급되어, 출력 신호 Gn이 H레벨이 된다. 이때, 용량소자 C 및 트랜지스터 Q1의 게이트·채널간 용량을 통한 결합에 의 해, 출력 신호 Gn의 레벨 상승에 따라 노드 N1의 레벨이 특정한 전압만큼 승압된다. 따라서 트랜지스터 Q1의 소스·게이트간 전압은 높게 유지되어, 이 트랜지스터 Q1이 저임피던스로 유지되므로, 출력 신호 Gn의 레벨은 클록 신호 CLK의 레벨에 신속하게 따른다. 따라서, 그 후 클록 신호 CLK가 L레벨로 되돌아오면, 출력 신호 Gn도 재빠르게 L레벨로 되돌아온다.
그리고 시각 t4에서 다음단의 시프트 레지스터의 출력 신호 Gn+1이 H레벨이 되면, 그것이 리셋트 단자 RST에 입력되어, 트랜지스터 Q4가 온이 된다. 이 결과 노드 N1이 L레벨이 되어, 트랜지스터 Q7A가 오프하고, 노드 N2A가 H(VDD-Vth)의 상태로 되돌아간다. 그 후에 다음 블랭킹 기간의 시각 t5에서 제1제어신호 VFR 및 제2제어신호 /VFR의 레벨이 반전할 때까지는, 이 상태가 유지된다.
그리고, 시간 t5에서 제1제어신호 VFR가 L레벨, 제2제어신호 /VFR이 H레벨이 되면, 지금까지와는 반대로, 트랜지스터 Q6B, Q7B로 이루어지는 제2인버터가 활성화되고, 노드 N2B가 H레벨이 된다. 따라서 트랜지스터 Q8A가 온이 되고, 또한 트랜지스터 Q6A의 드레인(제1제어 단자 CTA)의 전위가 VSS이며 제1인버터가 활성화하지 않으므로, 노드 N2A는 L레벨(VSS)이 된다.
즉, 시각 t5의 후의 제1제어신호 VFR이 L레벨, 제2제어신호 /VFR가 H레벨인 기간에서는, 트랜지스터 Q8A, Q8B로 이루어지는 플립플롭회로에 있어서의 전위분포는 도 9b와 같이 된다. 따라서 그 기간동안, 트랜지스터 Q2A, Q5A의 게이트는 바이어스되지 않고, 이 트랜지스터 Q2A, Q5A가 중지 상태가 된다. 또한 제1인버터도 전원이 공급되지 않기 때문에 동작하지 않고, 이 단위 시프트 레지스터 회로 SR에 있어서, 트랜지스터 Q1, Q2B, Q3, Q4, Q5B, Q6B, Q7B의 조합에 의해, 도 3에 나타낸 단위 시프트 레지스터 회로 SR과 등가인 회로가 구성되어, 그것에 의해서 상기의 시각 t1∼t5와 동일한 동작이 행해진다.
이와 같이, 도 7의 단위 시프트 레지스터 회로 SR은, 도 3에 나타낸 종래의 것과 동일한 동작을 행할 수 있다. 또한, 제1제어신호 VFR 및 제2제어신호/VFR이 반전할 때마다, 트랜지스터 Q2A, Q5A의 페어와 트랜지스터 Q2B, Q5B의 페어가 교대로 중지 상태가 되므로, 그것들의 게이트가 직류적으로 바이어스되는 것을 방지할 수 있다. 따라서, a-Si TFT의 임계값 시프트에 의한 오동작을 방지할 수 있고, 동작의 신뢰성이 향상된다.
또 본 실시예에 따른 단위 시프트 레지스터 회로 SR은, 트랜지스터 Q6A, Q7A로 이루어지는 제1인버터와, 트랜지스터 Q6B, Q7B로 이루어지는 제2인버터의 2개의 인버터를 가지고 있지만, 이 제1 및 제2인버터는, 서로 상보의 신호인 제1제어신호 VFR 및 제2제어신호/VFR가 반전할 때마다, 교대로 활성화된다. 즉, 제1 및 제2인버터는, 제1제어신호 VFR 및 제2제어신호 /VFR에 의거하여 트랜지스터 Q2A, Q2B를 번갈아 구동하는 구동회로로서 기능한다. 제1 및 제2인버터의 양쪽이 동시에 활성화되는 경우는 없기 때문에, 소비되는 전력은 인버터가 하나인 경우와 동등하며, 소비 전력의 상승이 억제되고 있다.
또 본 실시예에 따른 단위 시프트 레지스터 회로 SR에 있어서는, 트랜지스터 Q8A, Q8B는 플립플롭회로를 구성하고 있지만, 일반적인 플립플롭회로와는 달리, 트 랜지스터 Q8A, Q8B의 소스에는 각각 제1제어신호 VFR 및 제2제어신호/VFR가 입력된다. 예를 들면 상기의 시각 t2에 있어서는, 트랜지스터 Q7A, Q8A로 이루어지는 인버터의 출력에 의해 트랜지스터 Q8B를 온으로 할 필요가 있지만, 그 때 트랜지스터 Q8A의 소스 전위(제1제어신호 VFR)가 VDD로 되어있다. 그 때문에 트랜지스터 Q6A, Q7A로 이루어지는 인버터로부터 흐르는 전류가 작아도 노드 N2A의 전위는 충분히 상승하여 트랜지스터 Q8B를 온 시킬 수 있으므로 소비 전력의 증가는 억제된다.
가령, 일반적인 플립플롭회로와 같이 트랜지스터 Q8A, Q8B의 소스 전위가 VSS로 고정되어 있다고 하면, 노드 N2A의 레벨을 충분히 상승시키기 위해서는, 트랜지스터 Q6A의 구동능력을 트랜지스터 Q8A의 그것보다도 충분히 크게 하지 않으면 안되므로 소비 전력이 커진다. 또한 레시오형 인버터의 동작은 2개의 트랜지스터의 온 저항의 비에 의해 규정되므로, 트랜지스터 Q6A의 구동능력을 크게 하면 트랜지스터 Q7A의 구동능력도 크게 할 필요가 있으며, 이 인버터의 소비 전력도 커진다. 도 7의 단위 시프트 레지스터 회로 SR에서는, 이 문제도 해결되고 있는 것이다.
트랜지스터 Q8A, Q8B의 소스에는 각각 제1제어신호 VFR 및 제2제어신호/VFR이 입력되는 것에 의한 이점은 그 밖에도 있다. 다시 말해, 제1제어신호 VFR이 H레벨, 제2제어신호/VFR이 L레벨인 기간에서는, 게이트선 GL의 선택 기간을 제외하고, 트랜지스터 Q8A, Q8B의 전위분포는 도 9a와 같이 되며, 트랜지스터 Q8A의 게이트가 소스에 대하여 음으로 바이어스된다. 반대로, 제1제어신호 VFR이 L레벨, 제2제어신호/VFR가 H레벨인 기간에서는, 게이트선 GL의 선택기간을 제외하고, 트랜지스터 Q8A, Q8B의 전위분포는 도 9b와 같이 되며, 트랜지스터 Q8B의 게이트가 소스에 대 하여 음으로 바이어스된다.
이와 같이 트랜지스터 Q8A, Q8B의 게이트가 소스에 대하여 정기적으로 음으로 바이어스되므로, 이 트랜지스터 Q8A, Q8B의 임계값 전압의 정방향으로의 시프트를 효과적으로 억제할 수 있다. 따라서, 트랜지스터 Q8A, Q8B의 구동능력의 저하를 억제할 수 있고, 노드 N2A 및 노드 N2B를 저임피던스로 L레벨의 전위(VSS)를 공급할 수 있다. 그 결과, 트랜지스터 Q2A, Q2B, Q5A, Q5B의 임계값 전압의 시프트의 억제에 높은 효과를 얻을 수 있다.
또한, 이상의 설명에 있어서는, 제1제어신호 VFR 및 제2제어신호/VFR은, 1프레임 마다의 블랭킹 기간 내에 레벨이 전환되는 것으로 했지만(번갈아 되는 것으로 했지만), 그 주기는 임의이며, 예를 들면 2프레임 이상의 주기로 전환되어도 된다. 단, 그 주기가 지나치게 길면, 그 동안에 트랜지스터 Q2A, Q2A, Q5A, Q5B의 임계값 전압이 크게 시프트하게 되어, 본 발명의 효과를 충분히 얻을 수 없게 될 가능성이 있어서, 본 실시예와 같이 1프레임 정도의 주기인 것이 바람직하다. 또 전환 타이밍도 반드시 블랭킹 기간 내일 필요는 없지만, 단위 시프트 레지스터 회로 SR의 동작중의 전환은, 회로내에 전압변화를 일으켜, 기생 용량에 기인하는 동작 속도의 지연 등의 문제를 야기할 가능성이 있다. 따라서, 상기의 예와 같이 블랭킹 기간에 행해지는 것이 바람직하다.
<실시예 2>
실시예 1의 단위 시프트 레지스터 회로 SR에서는, 제1인버터를 구성하는 트랜지스터 Q6A 및 제2인버터를 구성하는 트랜지스터 Q6B는, 각각 다이오드 접속하고 있었다. 다시 말해, 트랜지스터 Q6A의 게이트와 드레인의 양쪽이 제1제어신호 VFR이 입력되는 제1제어 단자 CTA에 접속하고, 트랜지스터 Q6B의 게이트와 드레인의 양쪽이, 제2제어신호 /VFR가 입력되는 제2제어 단자 CTB에 접속하는 구성이었다.
도 10은, 실시예 2에 따른 단위 시프트 레지스터 회로 SR의 회로도이다. 동 도면과 같이, 트랜지스터 Q6A의 게이트는 제1제어 단자 CTA에 접속하지만, 그 드레인은 고전위측 전원전위 VDD가 공급되는 제3전원단자 S3에 접속된다. 마찬가지로, 트랜지스터 Q6B의 게이트는 제2제어단자 CTB에 접속하지만, 그 드레인은 제3전원단자 S3에 접속된다.
즉 본 실시예에서는, 제1인버터는, 노드 N2A와 제3전원단자 S3 사이에 접속하고 제1제어신호 VFR이 입력되는 게이트를 가지는 트랜지스터 Q6A와, 노드 N2A와 제1전원단자 사이에 접속하고 노드 N1에 접속한 게이트를 가지는 트랜지스터 Q7A에 의해 구성된다. 또 제2인버터는, 노드 N2B와 제3전원단자 S3 사이에 접속하고 제2제어신호가 입력되는 게이트를 가지는 트랜지스터 Q6B와, 노드 N2B와 제1전원단자 S1사이에 접속하고 노드 N1에 접속한 게이트를 가지는 트랜지스터 Q7B에 의해 구성된다.
실시예 1의 단위 시프트 레지스터 회로 SR(도 7)은, 트랜지스터 Q6A, Q6B의 드레인에 고전위측 전원전위 VDD가 공급되는 점에서 다르지만, 그 동작은 거의 동일하다. 따라서, 본 실시예에 의해서도 실시예 1과 동일한 효과를 얻을 수 있다.
또 도 10의 구성에 의하면, 도 3과 비교하여, 제1제어신호 VFR 및 제2제어신호/VFR의 부하용량이 감소하므로, 소비 전력이 더 감소한다는 이점이 있다.
<실시예 3>
도 11은, 본 발명의 실시예 3에 따른 단위 시프트 레지스터 회로 SR의 구성을 도시하는 회로도이다. 본 실시예에서는, 트랜지스터 Q3의 드레인을 전원이 아닌 입력 단자 IN에 접속시킨다. 그것에 의해 전원공급을 위한 배선의 점유 면적을 삭감할 수 있다. 단, 입력 단자 IN에는 그 전단의 출력 단자 OUT가 접속하므로, 각 단위 시프트 레지스터 회로 SR의 출력단으로의 부하가 커져, 회로 동작의 속도가 열화하는 경우도 있는 것에 유의해야 한다.
또한, 도 11에 있어서는, 본 실시예를 실시예 1(도 7)의 회로에 적용한 예를 도시했지만, 실시예 2(도 10)의 회로에 대해서도 적용가능하다.
<실시예 4＞
TFT를 포함하는 전계효과 트랜지스터는, 게이트 전극에 임계값 전압이상의 전압이 인가되었을 때, 반도체 기판 내에 있어서의 게이트 절연막을 통한 게이트 전극의 바로 아래에 형성되는 도전성 채널에 의해 드레인·소스간이 전기적으로 접속됨으로써 전도하는 소자이다. 따라서, 전도상태의 전계효과 트랜지스터는, 게이트-채널 간에 일정한 정전용량(게이트 용량)을 가지게 된다. 다시 말해, 반도체 기판 내의 채널 및 게이트 전극을 양쪽 전극으로 하고 게이트 절연막을 유전체층으로 하는 용량소자로서도 기능할 수 있다. 이러한 용량소자는 「MOS(Metal-0xide Semiconductor)용량소자」라고 불린다.
도 12는 실시예 4에 따른 단위 시프트 레지스터 회로 SR의 구성을 도시하는 회로도이다. 이상의 실시예에서는, 노드 N1의 승압을 효율적으로 행하기 위해 트랜 지스터 Q1의 드레인·소스 간에 용량소자 C를 설치하였지만, 본 실시예에서는 그것을 트랜지스터 Q1의 게이트 용량으로 치환하고 있다. 그 경우, 도 12의 회로도와 같이 용량소자 C는 불필요하게 된다.
통상, 반도체 집적회로 내에 형성되는 용량소자의 유전체층이 되는 절연막의 두께는, 트랜지스터의 게이트 절연막의 두께와 같아지므로, 용량소자를 트랜지스터의 게이트 용량으로 치환할 경우에는, 그 용량소자와 동일면적의 트랜지스터로 대체 할 수 있다. 다시 말해, 도 12에 있어서 트랜지스터 Q1의 게이트 폭을 상당분 넓게 하는 것으로, 이상의 실시예와 같은 동작을 실현할 수 있다. 또 트랜지스터 Q1의 게이트 폭을 넓게 함으로써 그 구동능력이 높아지므로, 결과적으로 출력 신호의 상승 및 하강 속도가 빨라져, 동작의 고속화를 도모할 수 있다는 이점도 있다.
또한, 도 12에 있어서는, 본 실시예를 실시예 1(도 7)의 회로에 적용한 예를 도시했지만, 실시예 2, 3(도 10, 도 11)등의 회로에 대해서도 적용가능하다.
<실시예 5>
본 실시예에서는, 상기의 실시예의 단위 시프트 레지스터 회로 SR의 동작을 고속화하기 위한 구성을 나타낸다. 도 13은 실시예 5에 따른 단위 시프트 레지스터 회로 SR의 구성을 도시하는 회로도이다. 동 도면과 같이, 노드 N2A와 제1제어 단자 CTA 사이에(트랜지스터 Q6A에 병렬로) 리셋트 단자 RST에 접속한 게이트를 가지는 트랜지스터 Q11A가 설치되고, 노드 N2A와 제1전원단자 S1 사이에(트랜지스터 Q7A에 병렬로) 입력 단자 IN에 접속한 게이트를 가지는 트랜지스터 Q12A가 설치된다. 또한 노드 N2B와 제2제어 단자 CTB 사이에(트랜지스터 Q6B에 병렬로) 리셋트 단자 RST에 접속한 게이트를 가지는 트랜지스터 Q11B가 설치되고, 노드 N2B와 제1전원단자 S1 사이에(트랜지스터 Q7B에 병렬로) 입력 단자 IN에 접속한 게이트를 가지는 트랜지스터 Q12B가 설치된다. 그것을 제외하고는, 실시예 1(도 7)과 같다.
예를 들면 제1제어신호 VFR이 H레벨, 제2제어신호/VFR가 L레벨인 경우를 생각한다. 이 경우, 전단의 출력 신호 Gn -1이 H레벨이 되면, 트랜지스터 Q12A가 온 하므로, 제1인버터의 출력단인 노드 N2A는 고속으로 L레벨로 천이한다. 그것에 의해 트랜지스터 Q5A가 오프하므로 노드 N1이 고속으로 H레벨로 천이한다. 또한 다음단의 출력 신호 Gn +1이 H레벨이 되면, 트랜지스터 Q11A가 온하므로, (제1인버터의 출력단인) 노드 N2A는 고속으로 H레벨로 천이한다. 그에 따라 트랜지스터 Q5A가 온하므로 노드 N1이 고속으로 L레벨로 천이한다.
이와 같이, 트랜지스터 Q11A, Q12A의 작용에 의해, 노드 N1 및 노드 N2A의 레벨의 천이가 고속으로 행해지게 된다. 마찬가지로, 트랜지스터 Q11B, Q12B는, 노드 N1 및 노드 N2B의 레벨의 천이를 고속으로 한다. 따라서, 본 실시예에 의하면, 실시예 1보다도 고속인 동작이 가능하게 된다.
또한 위의 기술은 실시예 2(도 10)의 단위 시프트 레지스터 회로 SR에 대해서도 적용가능하다. 그 경우 도 14와 같이, 노드 N1과 제3전원단자 S3 사이에(트랜지스터 Q6A에 병렬로), 직렬접속한 트랜지스터 Q11A, Q13A를 설치한다. 트랜지스터 Q11A의 게이트는 리셋트 단자 RST에 접속시키고, 트랜지스터 Q13A의 게이트는 제1제어 단자 CTA에 접속시킨다. 마찬가지로, 노드 N1과 제3전원단자 S3 사이에(트랜 지스터 Q6B에 병렬로) 직렬접속한 트랜지스터 Q11B, Q13B를 설치한다. 트랜지스터 Q11B의 게이트는 리셋트 단자 RST에 접속시키고, 트랜지스터 Q13B의 게이트는 제2제어 단자 CTB에 접속시킨다.
도 13의 경우와 마찬가지로, 트랜지스터 Q11A, Q12A, Q13A의 작용에 의해, 노드 N1 및 노드 N2A의 레벨의 천이가 고속으로 행해지게 된다. 마찬가지로, 트랜지스터 Q11B, Q12B, Q13B는, 노드 N1 및 노드 N2B의 레벨의 천이를 고속으로 한다. 따라서, 본 실시예에 의하면, 실시예 1보다도 고속인 동작이 가능하게 된다. 또한, 트랜지스터 Q13A는, 제1제어신호 VFR가 L레벨인 동안, L레벨로 유지되어야 할 노드 N2A가 트랜지스터 Q11A에 의해 충전되는 것을 방지하고 있다. 마찬가지로, Q13B는 제2제어신호/VFR가 L레벨인 동안, L레벨로 유지되어야 할 노드 N2B가 트랜지스터 Q118에 의해 충전되는 것을 방지하는 역할을 하고 있다.
또한, 본 실시예에 있어서는, 트랜지스터 Q11A, Q12A, Q13A, Q11B, Q12B, Q13B의 구동능력이 큰 만큼, 동작의 고속화의 효과는 커진다. 트랜지스터 Q11A, Q12A, Q11B, Q12B에는 관통 전류는 흐르지 않기 때문에, 게이트 폭을 넓게 해도 소비 전력의 증가는 미미하다. 따라서, 소비 전력의 증가를 억제하면서, 동작의 고속화를 도모할 수 있다.
또한, 상기의 실시예 3, 4는, 본 실시예에 대해서도 적용가능하다.
<실시예 6>
도 15는, 실시예 6에 따른 단위 시프트 레지스터 회로 SR의 회로도이다. 본 실시예에서는, 실시예 1(도 7)에 대하여, 트랜지스터 Q8A, Q8B의 서로의 게이트에 접속하는 주전극을 소스로 변경한 것이다. 즉, 도 7의 회로에서는 트랜지스터 Q8A, Q8B의 온/오프의 전환이, 각각 제1 및 제2인버터의 출력에 의해 행해지고 있었지만, 본 실시예에서는 제1제어신호 VFR 및 제2제어신호/VFR에 의해 행해진다. 그것을 제외하고, 회로의 동작은 도 7의 것과 같다. 따라서, 본 실시예에 의해서도, 실시예 1과 동일한 효과를 얻을 수 있다.
도 15의 단위 시프트 레지스터 회로 SR에 있어서, 제1제어신호 VFR가 H레벨, 제2제어신호/VFR가 L레벨의 기간에서는, 게이트선 GL의 선택 기간을 제외하고, 트랜지스터 Q8A, Q8B의 전위분포는 도 16a와 같게 되며, 트랜지스터 QBA의 게이트가 소스에 대하여 음으로 바이어스된다. 반대로, 제1제어신호 VFR가 L레벨, 제2제어신호/VFR가 H레벨의 기간에서는, 게이트선 GL의 선택 기간을 제외하고, 트랜지스터 Q8A, Q8B의 전위분포는 도 16b와 같아지며, 트랜지스터 Q8B의 게이트가 소스에 대하여 음으로 바이어스된다.
이와 같이 본 실시예에 있어서도, 트랜지스터 Q8A, Q8B 게이트가 소스에 대하여 정기적으로 음으로 바이어스되므로, 이 트랜지스터 Q8A, Q8B의 임계값 전압의 정방향으로의 시프트를 효과적으로 억제할 수 있다. 따라서, 트랜지스터 Q8A, Q8B의 구동능력의 저하를 억제할 수 있고, 노드 N2A 및 노드 N2B를 저임피던스로 L레벨의 전위(VSS)을 공급할 수 있다. 그 결과, 트랜지스터 Q2A, Q2B, Q5A, Q5B의 임계값 전압의 시프트의 억제에 높은 효과를 얻을 수 있다.
또한, 본 실시예에 대해서도, 상기의 실시예 3∼5를 적용해도 좋다.
<실시예 7>
이상의 실시예에서는, 트랜지스터 Q2A, Q2B의 교대 구동을, 2개 인버터를 사용하여 행했지만, 본 실시예에서는 같은 동작을 하나의 인버터를 사용해서 행한다.
도 17은 실시예 7에 따른 단위 시프트 레지스터 회로 SR의 구성을 도시하는 회로도이다. 이 단위 시프트 레지스터 회로 SR에 있어서, 트랜지스터 Q2A, Q2B를 구동하는 구동 회로는, 트랜지스터 Q6, Q7로 이루어지는 인버터와, 이 인버터의 출력단(「노드 N3」으로 정의한다)과 노드 N2A 사이에 접속하는 트랜지스터 Q9A와 노드 N3과 노드 N2B 사이에 접속하는 트랜지스터 Q9B에 의해 구성된다. 트랜지스터 Q9A의 게이트는, 제1제어신호 VFR이 입력되는 제1제어 단자 CTA에 접속하고, 트랜지스터 Q9B의 게이트는 제2제어신호/VFR가 입력되는 제2제어 단자 CTB에 접속한다. 또 상기 인버터에 있어서는, 트랜지스터 Q6은 다이오드 접속되고, 노드 N3과 제3전원단자 S3 사이에 접속하고 있으며, 트랜지스터 Q7은 노드 N3과 제1전원단자 S1 사이에 설치되고, 그 게이트는 노드 N1에 접속하고 있다.
본 실시예에 있어서, 제1제어신호 VFR가 H레벨, 제2제어신호/VFR이 L레벨인 기간은, 트랜지스터 Q9A가 온, 트랜지스터 Q9B가 오프가 되므로, 인버터의 출력단 즉 노드 N3은 노드 N2A에 전기적으로 접속된다. 즉 그 동안은, 트랜지스터 Q2A가 구동되고, 트랜지스터 Q2B는 중지 상태가 된다. 반대로, 제1제어신호 VFR이 L레벨, 제2제어신호/VFR이 H레벨인 기간은, 트랜지스터 Q9A가 오프, 트랜지스터 Q9B가 온이 되므로, 노드 N3은 노드 N2B에 전기적으로 접속된다. 즉 그 동안은, 트랜지스터 Q2B가 구동되고, 트랜지스터 Q2A는 중지 상태가 된다. 이와 같이, 트랜지스터 Q9A, Q9B는, 제1제어신호 VFR 및 제2제어신호/VFR에 의거하여 트랜지스터 Q6, Q7로 이루 어지는 인버터의 출력단(노드 N3)을, 노드 N2A 및 노드 N2B에 교대로 접속시키는 전환회로로서 기능한다.
본 실시예에 있어서도, 제1제어신호 VFR 및 제2제어신호/VFR이 반전할 때마다, 트랜지스터 Q2A, Q5A의 페어와 트랜지스터 Q2B, Q5B의 페어가 교대로 중지 상태가 되므로, 그것들의 게이트가 직류적으로 바이어스되는 것이 방지된다. 따라서, a-Si TFT의 임계값 시프트에 의한 오동작을 방지할 수 있고, 동작의 신뢰성이 향상한다. 또 본 실시예에서는, 트랜지스터 Q2A, Q2B를 하나의 인버터를 사용하여 구동하고 있기 때문에, 소비 전력의 상승이 억제되고 있다.
또한 예를 들면 실시예 1과 비교하여, 게이트가 노드 N1에 접속한 트랜지스터가 적고, 노드 N1에 접속되는 트랜지스터의 게이트 용량이 작아진다. 따라서, 노드 N1의 기생 용량이 저감되어, 클록 단자 CK에 의한 노드 N1의 승압량을 높게 할 수 있다. 이 결과, 출력 신호 Gn출력시의 트랜지스터 Q1의 구동능력이 향상하고, 동작의 고속화가 가능하게 된다는 이점이 있다.
또한, 트랜지스터 Q6, Q7로 이루어지는 인버터에 대하여, 실시예 5를 적용해도 된다. 그 경우의 회로도를 도 18에 나타낸다. 동 도면과 같이, 노드 N3과 제3전원단자 S3 사이에(트랜지스터 Q6에 병렬로) 리셋트 단자 RST에 접속한 게이트를 가지는 트랜지스터 Q11이 설치되고, 노드 N3과 제1전원단자 S1 사이에(트랜지스터 Q7에 병렬로) 입력 단자 IN에 접속한 게이트를 가지는 트랜지스터 Q12가 설치된다. 그에 따라 더욱 동작의 고속화가 가능하게 된다.
또한, 실시예 5에 한정되지 않고, 상기의 실시예3, 4, 6도 본 실시예에 적용가능하다.
<실시예 8>
실시예 1(도 7)의 회로에 있어서는, 출력 단자 OUT(출력 신호 Gn)가 H레벨이 될 때, 노드 N1이 H레벨이 되고 있으므로, 트랜지스터 Q7A, Q7B는 모두 온이 되고 있다. 따라서 그 때의 노드 N2A, N2B는 모두 저임피던스로 L레벨이 된다. 그런데, 실시예 7의 회로(도 17)에서는, 예를 들면 제1제어신호 VFR이 H레벨, 제2제어신호/VFR이 L레벨일 때, 노드 N2B는 고임피던스로 L레벨의 상태가 되고 있다. 그 상태에서 출력 신호 Gn이 L레벨에서 H레벨로 천이하면 트랜지스터 Q2B의 드레인·게이트 간의 오버랩 용량을 통한 결합에 의해 노드 N2B의 레벨이 상승하게 된다. 그와 같이 되면 트랜지스터 Q2B가 전도하고, 출력 신호 Gn의 H레벨의 전위가 저하될 가능성이 있어 문제가 된다.
도 19는, 실시예 8에 따른 단위 시프트 레지스터 회로의 구성을 도시하는 회로도이다. 이 도면과 같이, 이 단위 시프트 레지스터 회로 SR은, 실시예 7의 회로(도 17)에 대하여, 노드 N2A와 제1전원단자 S1 사이에 접속한 트랜지스터 Q1OA 및 노드 N2B와 제2전원단자 S2 사이에 접속한 트랜지스터 Q1OB를 더 설치한 구성이 되고 있다. 트랜지스터 Q1OA, Q1OB의 게이트는, 모두 출력 단자 OUT에 접속하고 있다.
본 실시예에 따른 단위 시프트 레지스터 회로 SR에 의하면, 출력 신호 Gn이 H레벨이 되고 있는 동안, 트랜지스터 Q1OA, 트랜지스터 Q1OB가 모두 온이 되므로, 노드 N2A, N2B는 저임피던스로 L레벨이 된다. 따라서 그 동안은 트랜지스터 Q2A, Q2B가 확실하게 오프를 유지할 수 있고, 상기의 문제를 해결할 수 있다.
또 도 19에 있어서는 도 17의 회로에 대하여 트랜지스터 Q1OA, Q1OB를 설치한 구성을 나타냈지만, 도 20과 같이 도 18의 회로에 대하여 설치해도 된다. 그것에 의해 도 18의 회로와 마찬가지로, 단위 시프트 레지스터 회로 SR의 동작의 고속화가 가능하게 된다는 효과를 얻을 수 있다.
또 본 실시예에 있어서도, 상기의 실시예 3, 4, 6을 적용해도 좋다.
본 발명에 따른 시프트 레지스터 회로에 의하면, 구동회로가 제1제어신호 및 제2제어신호에 의거하여 제2 및 제3트랜지스터를 교대로 구동할 때, 제5 및 제6트랜지스터도 교대로 온/오프가 전환되고, 그것에 의해 중지 상태가 되는 만큼의 제어 전극이 소정의 레벨로 고정된다. 따라서, 제2 및 제3트랜지스터의 임계값 전압의 시프트를 억제할 수 있고, 동작의 신뢰성이 향상된다. 또한 제5 및 제6트랜지스터는 각각 제1 및 제2제어 단자에 접속하고 있기 때문에, 온/오프의 전환이 소전력으로 행해지므로, 소비 전력의 증대가 억제된다.

Claims (16)

  1. 삭제
  2. 클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    각각이 상기 출력 단자를 방전하는 제2 및 제3트랜지스터를 구비하는 시프트 레지스터 회로로서,
    상기 제1, 제2 및 제3트랜지스터의 제어 전극이 접속하는 노드를 각각 제1, 제2 및 제3노드로 하고,
    소정의 제1제어신호가 입력되는 제1제어 단자와 상기 제2노드 사이에 접속하는 제4트랜지스터와,
    소정의 제2제어신호가 입력되는 제2제어 단자와 상기 제3노드 사이에 접속하는 제5트랜지스터와,
    상기 제1 및 제2제어신호에 의거하여 상기 제2 및 제3트랜지스터를 번갈아 구동하는 구동회로를 더 구비하고,
    상기 제4 및 제5트랜지스터는,
    그 한쪽의 주전극이 교차하여 서로의 제어 전극에 접속되어 있고,
    상기 구동회로는,
    상기 제1노드를 입력단으로 하고, 상기 제2노드를 출력단으로 하는 제1인버터와,
    상기 제1노드를 입력단으로 하고, 상기 제3노드를 출력단으로 하는 제2인버터를 포함하고,
    상기 제1 및 제2인버터는,
    상기 제1 및 제2제어신호에 의거하여 교대로 활성화하는 것을 특징으로 하는 시프트 레지스터 회로.
  3. 제 2항에 있어서,
    상기 제1인버터는,
    상기 제2노드와 상기 제1제어 단자 사이에 접속하고, 다이오드 접속한 제6트랜지스터와,
    상기 제2노드와 제1전원단자 사이에 접속하고, 상기 제1노드에 접속한 제어 전극을 가지는 제7트랜지스터를 포함하고,
    상기 제2인버터는,
    상기 제3노드와 상기 제2제어 단자 사이에 접속하고, 다이오드 접속한 제8트랜지스터와,
    상기 제3노드와 상기 제1전원단자 사이에 접속하고, 상기 제1노드에 접속한 제어 전극을 가지는 제9트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  4. 제 2항에 있어서,
    상기 제1인버터는,
    상기 제2노드와 제2전원단자 사이에 접속하고, 상기 제1제어신호가 입력되는 제어 전극을 가지는 제6트랜지스터와,
    상기 제2노드와 제1전원단자 사이에 접속하고, 상기 제1노드에 접속한 제어 전극을 가지는 제7트랜지스터를 포함하고,
    상기 제2인버터는,
    상기 제3노드와 상기 제2전원단자 사이에 접속하고, 상기 제2제어신호가 입력되는 제어 전극을 가지는 제8트랜지스터와,
    상기 제3노드와 상기 제1전원단자 사이에 접속하고, 상기 제1노드에 접속한 제어 전극을 가지는 제9트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  5. 클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    각각이 상기 출력 단자를 방전하는 제2 및 제3트랜지스터를 구비하는 시프트 레지스터 회로로서,
    상기 제1, 제2 및 제3트랜지스터의 제어 전극이 접속하는 노드를 각각 제1, 제2 및 제3노드로 하고,
    소정의 제1제어신호가 입력되는 제1제어 단자와 상기 제2노드 사이에 접속하는 제4트랜지스터와,
    소정의 제2제어신호가 입력되는 제2제어 단자와 상기 제3노드 사이에 접속하는 제5트랜지스터와,
    상기 제1 및 제2제어신호에 의거하여 상기 제2 및 제3트랜지스터를 번갈아 구동하는 구동회로를 더 구비하고,
    상기 제4 및 제5트랜지스터는,
    그 한쪽의 주전극이 교차하여 서로의 제어 전극에 접속되어 있고,
    상기 구동회로는,
    상기 제1노드를 입력단으로 하는 인버터와,
    상기 제1 및 제2제어신호에 의거하여 상기 인버터의 출력단을 상기 제2 및 제3노드에 번갈아 전기적으로 접속시키는 전환회로를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  6. 제 5항에 있어서,
    상기 전환회로는,
    상기 인버터의 출력단과 상기 제2노드 사이에 접속하고, 상기 제1제어신호가 입력되는 제어 전극을 가지는 제6트랜지스터와,
    상기 인버터의 출력단과 상기 제3노드 사이에 접속하고, 상기 제2제어신호가 입력되는 제어 전극을 가지는 제7트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  7. 제 2항 내지 제 6항 중 어느 한 항에 있어서,
    상기 제1노드와 상기 출력 단자 사이에 접속하는 용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  8. 제 2항 내지 제 6항 중 어느 한 항에 있어서,
    상기 제1 및 제2제어신호는, 서로 상보의 신호인 것을 특징으로 하는 시프트 레지스터 회로.
  9. 청구항 2항 내지 6항 중 어느 한 항에 기재한 시프트 레지스터 회로가 복수개 종속접속하여 이루어지는 것을 특징으로 하는 시프트 레지스터 회로.
  10. 클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    각각이 상기 출력 단자를 방전하는 제2 및 제3트랜지스터를 구비하는 시프트 레지스터 회로로서,
    상기 제1, 제2 및 제3트랜지스터의 제어 전극이 접속하는 노드를 각각 제1, 제2 및 제3노드로 하고,
    소정의 제1 및 제2제어신호에 의거하여 상기 제2 및 제3트랜지스터를 번갈아 구동하는 구동회로와,
    상기 구동회로가 상기 제2트랜지스터를 구동하는 동안, 상기 제3트랜지스터를 오프로 유지하기 위해 상기 제3노드를 방전하는 제4트랜지스터와,
    상기 구동회로가 상기 제3트랜지스터를 구동하는 동안, 상기 제2트랜지스터를 오프로 유지하기 위해 상기 제2노드를 방전하는 제5트랜지스터를 구비하고,
    상기 구동회로는,
    상기 제1노드를 입력단으로 하는 인버터와,
    상기 제1 및 제2제어신호에 의거하여 상기 인버터의 출력단을 상기 제2 및 제3노드에 번갈아 전기적으로 접속시키는 전환회로를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  11. 제 10항에 있어서,
    상기 제4트랜지스터는, 상기 제1제어신호가 입력되는 제1제어단자와 상기 제2노드의 사이에 접속하고,
    상기 제5트랜지스터는, 상기 제2제어신호가 입력되는 제2제어단자와 상기 제3노드의 사이에 접속하며,
    상기 제4 및 제5트랜지스터는, 그 한쪽의 주전극이 교차하여 서로의 제어 전극에 접속하는 것을 특징으로 하는 시프트 레지스터 회로.
  12. 복수의 시프트 레지스터 회로가 종속접속하여 이루어지는 게이트선 구동회로를 구비하는 화상표시장치로서,
    상기 복수의 시프트 레지스터 회로의 각각은,
    클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    각각이 제1전원단자를 방전하는 제2 및 제3트랜지스터를 구비하고,
    상기 제1, 제2 및 제3트랜지스터의 제어 전극이 접속하는 노드를 각각 제1, 제2 및 제3노드로 하고,
    소정의 제1제어신호가 입력되는 제1제어 단자와 상기 제2노드 사이에 접속하는 제4트랜지스터와,
    소정의 제2제어신호가 입력되는 제2제어 단자와 상기 제3노드 사이에 접속하는 제5트랜지스터와,
    상기 제1 및 제2제어신호에 의거하여 상기 제2 및 제3트랜지스터를 번갈아 구동하는 구동회로를 더 구비하고,
    상기 제4 및 제5트랜지스터는,
    그 한쪽의 주전극이 교차하여 서로의 제어 전극에 접속되어 있고,
    상기 구동회로는,
    상기 제1노드를 입력단으로 하고, 상기 제2노드를 출력단으로 하는 제1인버터와,
    상기 제1노드를 입력단으로 하고, 상기 제3노드를 출력단으로 하는 제2인버터를 포함하고,
    상기 제1 및 제2인버터는,
    상기 제1 및 제2제어신호에 의거하여 교대로 활성화하는 것을 특징으로 하는 화상표시장치.
  13. 복수의 시프트 레지스터 회로가 종속접속하여 이루어지는 게이트선 구동회로를 구비하는 화상표시장치로서,
    상기 복수의 시프트 레지스터 회로의 각각은,
    클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    각각이 제1전원단자를 방전하는 제2 및 제3트랜지스터를 구비하며,
    상기 제1, 제2 및 제3트랜지스터의 제어 전극이 접속하는 노드를 각각 제1, 제2 및 제3노드로 하고,
    소정의 제1제어신호가 입력되는 제1제어 단자와 상기 제2노드 사이에 접속하는 제4트랜지스터와,
    소정의 제2제어신호가 입력되는 제2제어 단자와 상기 제3노드 사이에 접속하는 제5트랜지스터와,
    상기 제1 및 제2제어신호에 의거하여 상기 제2 및 제3트랜지스터를 번갈아 구동하는 구동회로를 더 구비하고,
    상기 제4 및 제5트랜지스터는,
    그 한쪽의 주전극이 교차하여 서로의 제어 전극에 접속되어 있고,
    상기 구동회로는,
    상기 제1노드를 입력단으로 하는 인버터와,
    상기 제1 및 제2제어신호에 의거하여 상기 인버터의 출력단을 상기 제2 및 제3노드에 번갈아 전기적으로 접속시키는 전환회로를 구비하는 것을 특징으로 하는 화상표시장치.
  14. 복수의 시프트 레지스터 회로가 종속접속하여 이루어지는 게이트선 구동회로를 구비하는 화상표시장치로서,
    상기 복수의 시프트 레지스터 회로의 각각은,
    클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    각각이 상기 출력 단자를 방전하는 제2 및 제3트랜지스터를 구비하는 시프트 레지스터 회로로서,
    상기 제1, 제2 및 제3트랜지스터의 제어 전극이 접속하는 노드를 각각 제1, 제2 및 제3노드로 하고,
    소정의 제1 및 제2제어신호에 의거하여 상기 제2 및 제3트랜지스터를 번갈아 구동하는 구동회로와,
    상기 구동회로가 상기 제2트랜지스터를 구동하는 동안, 상기 제3트랜지스터를 오프로 유지하기 위해 상기 제3노드를 방전하는 제4트랜지스터와,
    상기 구동회로가 상기 제3트랜지스터를 구동하는 동안, 상기 제2트랜지스터를 오프로 유지하기 위해 상기 제2노드를 방전하는 제5트랜지스터를 구비하고,
    상기 구동회로는,
    상기 제1노드를 입력단으로 하는 인버터와,
    상기 제1 및 제2제어신호에 의거하여 상기 인버터의 출력단을 상기 제2 및 제3노드에 번갈아 전기적으로 접속시키는 전환회로를 구비하는 것을 특징으로 하는 화상표시장치.
  15. 제 12항 내지 제 14항 중 어느 한 항에 있어서,
    상기 제1 및 제2제어신호가,
    표시 화상의 프레임간의 블랭킹 기간에 레벨이 전환되도록 제어되고 있는 것을 특징으로 하는 화상표시장치.
  16. 제 15항에 있어서,
    상기 제1 및 제2제어신호가,
    표시 화상의 1프레임 마다 레벨이 전환되도록 제어되고 있는 것을 특징으로 하는 화상표시장치.
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP4912000B2 (ja) 2006-03-15 2012-04-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4970004B2 (ja) * 2006-11-20 2012-07-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置、並びに信号生成回路
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4968681B2 (ja) * 2007-07-17 2012-07-04 Ｎｌｔテクノロジー株式会社 半導体回路とそれを用いた表示装置並びにその駆動方法
US7831010B2 (en) 2007-11-12 2010-11-09 Mitsubishi Electric Corporation Shift register circuit
KR101490476B1 (ko) * 2007-11-19 2015-02-05 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 디스플레이장치
TWI383353B (zh) * 2007-12-27 2013-01-21 Chimei Innolux Corp 平面顯示器及其驅動方法
CN103036548B (zh) * 2007-12-28 2016-01-06 夏普株式会社 半导体装置和显示装置
EP2226938A4 (en) * 2007-12-28 2011-07-20 Sharp Kk SEMICONDUCTOR DEVICE AND DISPLAY DEVICE
EP2226788A4 (en) * 2007-12-28 2012-07-25 Sharp Kk DISPLAY CONTROL, DISPLAY ARRANGEMENT AND DISPLAY CONTROL PROCEDURE
US8587572B2 (en) * 2007-12-28 2013-11-19 Sharp Kabushiki Kaisha Storage capacitor line drive circuit and display device
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP5665299B2 (ja) * 2008-10-31 2015-02-04 三菱電機株式会社 シフトレジスタ回路
US8232947B2 (en) * 2008-11-14 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101618913B1 (ko) * 2008-11-28 2016-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 포함하는 전자 장치
JP5188382B2 (ja) * 2008-12-25 2013-04-24 三菱電機株式会社 シフトレジスタ回路
US9741309B2 (en) * 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
US8319528B2 (en) * 2009-03-26 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having interconnected transistors and electronic device including semiconductor device
EP2234100B1 (en) * 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8872751B2 (en) 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
KR101752640B1 (ko) 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5210955B2 (ja) * 2009-04-21 2013-06-12 株式会社ジャパンディスプレイイースト ゲート信号線駆動回路及び表示装置
JP5473408B2 (ja) 2009-05-29 2014-04-16 株式会社ジャパンディスプレイ ゲート信号線駆動回路及び表示装置
JP5427495B2 (ja) 2009-07-07 2014-02-26 株式会社ジャパンディスプレイ ゲート信号線駆動回路及び表示装置
CN102012591B (zh) * 2009-09-04 2012-05-30 北京京东方光电科技有限公司 移位寄存器单元及液晶显示器栅极驱动装置
CN102024410B (zh) 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
JP5528084B2 (ja) * 2009-12-11 2014-06-25 三菱電機株式会社 シフトレジスタ回路
JP5356208B2 (ja) * 2009-12-25 2013-12-04 株式会社ジャパンディスプレイ ゲート信号線駆動回路及び表示装置
KR102586642B1 (ko) 2010-02-18 2023-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5419762B2 (ja) * 2010-03-18 2014-02-19 三菱電機株式会社 シフトレジスタ回路
TWI433459B (zh) * 2010-07-08 2014-04-01 Au Optronics Corp 雙向移位暫存器
KR101804315B1 (ko) * 2010-12-06 2018-01-11 삼성디스플레이 주식회사 표시 장치, 표시 장치를 위한 주사 구동 장치 및 그 구동 방법
TWI426486B (zh) * 2010-12-16 2014-02-11 Au Optronics Corp 運用於電荷分享畫素的整合面板型閘極驅動電路
JP5165777B2 (ja) * 2011-04-07 2013-03-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101768485B1 (ko) 2011-04-21 2017-08-31 엘지디스플레이 주식회사 쉬프트 레지스터
KR101848472B1 (ko) * 2011-07-25 2018-04-13 삼성디스플레이 주식회사 표시 패널 및 표시 패널에 집적된 구동 장치
TWI527007B (zh) * 2011-11-25 2016-03-21 元太科技工業股份有限公司 驅動電路
CN103295509B (zh) * 2012-02-24 2016-04-06 群康科技(深圳)有限公司 移位暂存器及显示装置
US9171842B2 (en) * 2012-07-30 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Sequential circuit and semiconductor device
CN103226980B (zh) * 2013-03-29 2015-09-09 京东方科技集团股份有限公司 一种移位寄存单元、栅极驱动装置及显示装置
CN104575411B (zh) * 2013-10-22 2017-07-14 瀚宇彩晶股份有限公司 液晶显示器及其双向移位暂存装置
TWI514365B (zh) * 2014-04-10 2015-12-21 Au Optronics Corp 閘極驅動電路及移位暫存器
CN103985341B (zh) * 2014-04-30 2016-04-20 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路和显示装置
CN104282283B (zh) * 2014-10-21 2016-09-28 重庆京东方光电科技有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN106297624B (zh) 2015-06-11 2020-03-17 南京瀚宇彩欣科技有限责任公司 移位寄存器和显示装置
CN106340273B (zh) * 2015-07-16 2019-02-15 南京瀚宇彩欣科技有限责任公司 移位寄存器和显示装置
TWI587190B (zh) * 2015-11-04 2017-06-11 友達光電股份有限公司 觸控顯示裝置及其移位暫存器
CN106683617B (zh) * 2017-03-22 2021-01-01 京东方科技集团股份有限公司 移位寄存器单元、阵列基板和显示装置
CN106683634B (zh) * 2017-03-30 2019-01-22 京东方科技集团股份有限公司 一种移位寄存器、goa电路及其驱动方法、显示装置
CN109461411B (zh) * 2017-09-06 2020-08-07 瀚宇彩晶股份有限公司 栅极驱动电路及显示面板
CN107633831B (zh) * 2017-10-18 2020-02-14 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
JP2019090927A (ja) * 2017-11-15 2019-06-13 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
KR102553677B1 (ko) * 2018-06-08 2023-07-07 엘지디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
CN111696490A (zh) * 2019-03-15 2020-09-22 合肥鑫晟光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN112309335B (zh) * 2019-07-31 2021-10-08 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001350438A (ja) 2000-06-06 2001-12-21 Casio Comput Co Ltd シフトレジスタ及び電子装置
JP2004246358A (ja) 2003-02-10 2004-09-02 Samsung Electronics Co Ltd トランジスターの駆動方法とシフトレジスタの駆動方法及びこれを実施するためのシフトレジスタ
KR20050096568A (ko) * 2004-03-31 2005-10-06 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR20050121357A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치
KR20060000993A (ko) * 2004-06-30 2006-01-06 삼성전자주식회사 시프트 레지스터와, 이를 갖는 표시 장치 및 시프트레지스터 구동방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3668438A (en) * 1970-07-09 1972-06-06 Bell Telephone Labor Inc Shift register stage using insulated-gate field-effect transistors
DE4307177C2 (de) * 1993-03-08 1996-02-08 Lueder Ernst Schaltungsanordnung als Teil eines Schieberegisters zur Ansteuerung von ketten- oder matrixförmig angeordneten Schaltelementen
FR2743662B1 (fr) * 1996-01-11 1998-02-13 Thomson Lcd Perfectionnement aux registres a decalage utilisant des transistors mis de meme polarite
US7289594B2 (en) * 2004-03-31 2007-10-30 Lg.Philips Lcd Co., Ltd. Shift registrer and driving method thereof
KR101057891B1 (ko) * 2004-05-31 2011-08-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR101110133B1 (ko) 2004-12-28 2012-02-20 엘지디스플레이 주식회사 액정표시장치 게이트 구동용 쉬프트레지스터
JP4993544B2 (ja) * 2005-03-30 2012-08-08 三菱電機株式会社 シフトレジスタ回路
JP2006344306A (ja) * 2005-06-09 2006-12-21 Mitsubishi Electric Corp シフトレジスタ
KR101183431B1 (ko) 2005-06-23 2012-09-14 엘지디스플레이 주식회사 게이트 드라이버
JP2007048382A (ja) * 2005-08-10 2007-02-22 Mitsubishi Electric Corp シフトレジスタ
TWI316219B (en) * 2005-08-11 2009-10-21 Au Optronics Corp A three-level driving shift register
TWI320564B (en) * 2005-08-25 2010-02-11 Au Optronics Corp A shift register driving method
JP2007128029A (ja) * 2005-10-04 2007-05-24 Mitsubishi Electric Corp 表示装置
JP4912000B2 (ja) 2006-03-15 2012-04-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001350438A (ja) 2000-06-06 2001-12-21 Casio Comput Co Ltd シフトレジスタ及び電子装置
JP2004246358A (ja) 2003-02-10 2004-09-02 Samsung Electronics Co Ltd トランジスターの駆動方法とシフトレジスタの駆動方法及びこれを実施するためのシフトレジスタ
KR20050096568A (ko) * 2004-03-31 2005-10-06 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR20050121357A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치
KR20060000993A (ko) * 2004-06-30 2006-01-06 삼성전자주식회사 시프트 레지스터와, 이를 갖는 표시 장치 및 시프트레지스터 구동방법

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