CN103295509B

CN103295509B - 移位暂存器及显示装置

Info

Publication number: CN103295509B
Application number: CN201210043408.8A
Authority: CN
Inventors: 曾名骏; 陈联祥; 郭拱辰
Original assignee: Innolux Shenzhen Co Ltd; Innolux Display Corp
Current assignee: Innolux Shenzhen Co Ltd; Innolux Corp
Priority date: 2012-02-24
Filing date: 2012-02-24
Publication date: 2016-04-06
Anticipated expiration: 2032-02-24
Also published as: CN103295509A

Abstract

一种移位暂存器的其中一级移位暂存模块的一拉高单元与一拉高栅极节点以及一输出节点电连接，并依据一第一时钟信号以及拉高栅极节点的电压而作动。拉高控制单元与拉高栅极节点与输出节点电连接，并依据一重置信号与一耦合信号而作动，拉高控制单元的一第一临限电压补偿单元连接重置信号与耦合信号，并与拉高栅极节点电连接。拉低控制单元与拉高控制单元电连接，并依据重置信号、耦合信号以及一第二时钟信号而作动。拉低单元与拉高单元电连接，并经由一拉低栅极节点与拉低控制单元电连接。

Description

移位暂存器及显示装置

技术领域

本发明是关于一种移位暂存器及显示装置。

背景技术

平面显示装置由于其轻薄、低耗电等优点，已广泛应用于通讯、信息及消费性电子等产品上。一般而言，平面显示装置包含一显示面板、一扫描驱动电路及一数据驱动电路。其中扫描驱动电路具有一移位暂存器，其是用以传输扫描驱动信号，以依序驱动与移位暂存模块电连接的多条扫描线。

图1A及图1B分别是现有单一型态(以N-type为例)薄膜晶体管的移位暂存器的电路及其信号的示意图。从图1A可以发现晶体管T5′的栅极(节点X′)电压于操作阶段I及II分别为VGH-Vt__T1及2*VGH-VGL-Vt__T1。其中，Vt__T1为晶体管T1′的临界电压值(thresholdvoltage)，亦即晶体管T5′的栅极电压与晶体管T1′的Vt值相关。因此，长时间操作造成晶体管临界电压值Vt升高可能造成现有电路的晶体管开关动作异常导致电路失效。

另外，现有电路的晶体管T5′的栅极(节点X′)可能的漏电流路径如图1A所示(存在于晶体管T4′及晶体管T1′)，而晶体管元件的漏电流的大小将影响节点X电压。图2是晶体管元件(以N-type为例)于不同漏极-源极偏压下(V_DS＝0.5，V_DS＝10)的漏极-源极电流(I_DS)与栅极-源极偏压(V_GS)的曲线图。可以发现，相同的V_GS情况下，V_DS愈大则晶体管元件的漏电流大小亦愈大。而由图1B的信号图可以发现于操作阶段II，晶体管T1′及T4′的V_DS均为2*(VGH-VGL)-Vt__T1。若以VGH＝15V，VGL＝-5V，Vt__T1＝5V代入计算，此V_DS相当于35V，实属相当高的值。其漏电流于此操作条件下可能导致现有电路的节点X′的电位无法保持而使晶体管T5′无法于操作阶段II正常输出一高准位。

发明内容

有鉴于上述课题，本发明的目的为提供一种能够解决现有问题而提升效能的移位暂存器及显示装置。

为达上述目的，依据本发明的一种移位暂存器具有多级移位暂存模块串联连接。至少其中一级移位暂存模块包含一拉高单元、一拉高控制单元、一拉低控制单元以及一拉低单元。拉高单元与一拉高栅极节点以及一输出节点电连接，并依据一第一时钟信号(clocksignal)以及拉高栅极节点的电压而作动。拉高控制单元与拉高栅极节点与输出节点电连接，并依据一重置信号与一耦合信号而作动，拉高控制单元的一第一临限电压补偿单元连接重置信号与耦合信号，并与拉高栅极节点电连接。拉低控制单元与拉高控制单元电连接，并依据重置信号、耦合信号以及一第二时钟信号而作动。拉低单元与拉高单元电连接，并经由一拉低栅极节点与拉低控制单元电连接。

在一实施例中，第一临限电压补偿单元包含一第一补偿晶体管、一第一晶体管以及一第一补偿电容。第一补偿晶体管的一第一端、第一补偿电容的一第一端以及第一晶体管的一第一端及一栅极端经由一第一共通节点电连接。第一补偿晶体管的一栅极端连接重置信号，第一补偿电容的一第二端连接耦合信号。第一晶体管的一第二端与拉高栅极节点电连接。

在一实施例中，第一晶体管的第二端经由拉高栅极节点与一第四晶体管电连接。第四晶体管的一栅极端与拉低栅极节点电连接。第四晶体管的一第一端与拉高栅极节点电连接。

在一实施例中，拉高控制单元更包含一偏压降低单元(biasreducingunit)，其与输出节点以及第一共通节点电连接，并经由一节点与第四晶体管的一第二端电连接。

在一实施例中，拉高单元包含一第五晶体管，第五晶体管的一栅极端与拉高栅极节点电连接，第五晶体管的一第一端连接该第一时钟信号，第五晶体管的一第二端与输出节点电连接。

在一实施例中，重置信号的高准位提前耦合信号的高准位一相位差。

在一实施例中，拉低控制单元具有一第二临限电压补偿单元，第二临限电压补偿单元连接重置信号与第二时钟信号，并经由拉低栅极节点与拉低单元电连接。

在一实施例中，第二临限电压补偿单元包含一第二补偿晶体管、一第三晶体管以及一第二补偿电容。第二补偿晶体管的一第一端、第二补偿电容的一第一端以及第三晶体管的一第一端及一栅极端经由一第二共通节点电连接。第二补偿晶体管的一栅极端连接重置信号，第二补偿电容的一第二端连接第二时钟信号。第三晶体管的一第二端与拉低栅极节点电连接。

在一实施例中，拉低单元包含一第六晶体管，第六晶体管的一栅极端与拉低栅极节点电连接，第六晶体管的一第一端与输出节点电连接。

在一实施例中，移位暂存模块的一前二级移动暂存模块输出的一拉高栅极节点的电压作为重置信号。

在一实施例中，耦合信号来自前一级移动暂存模块的一输出节点。

为达上述目的，依据本发明的一种显示装置包含一显示面板、一数据扫描驱动电路以及一扫描驱动电路。其中，扫描驱动电路具有上述的移位暂存器。

承上所述，在本发明的移位暂存器中，至少其中一级移位暂存模块的拉高控制单元包含一第一临限电压补偿单元，其能针对与拉高单元连接的晶体管做一临限电压的补偿，使其在某一特定操作期间传送一不受临限电压影响的高准位(VGH)电压至拉高单元。藉此，本发明可避免长时间操作造成晶体管临界电压值升高而导致晶体管开关动作异常以及电路失效，进而提升而整体效能。

附图说明

图1A及图1B分别是现有移位暂存器的电路及其信号的示意图；

图2是晶体管元件于不同漏极-源极偏压下的漏极-源极电流与栅极-源极偏压的曲线图；

图3A为本发明较佳实施例的一移位暂存器的其中一级移位暂存模块的方块示意图；

图3B为图3A的移位暂存模块的一实施态样的电路示意图；

图4为图3B的移位暂存模块的信号示意图；

图5显示图4中各信号的准位及关系；

图6为图3B所示的移位暂存模块在各操作期间内的各晶体管的开关表；

图7为图3B所示的移位暂存模块在各操作期间内的各节点的电位表；

图8显示图3B所示的移位暂存模块可能的漏电流路径A、B；

图9为本发明较佳实施例的一种移位暂存器的架构示意图；

图10为图9所示的移位暂存器的信号示意图；

图11为本发明另一变化态样的移位暂存器的架构示意图；

图12为图11所示的移位暂存器的信号示意图；

图13为本发明另一变化态样的移位暂存器的架构示意图；

图14为图13所示的移位暂存器的信号示意图；

图15A为本发明另一变化态样的一移位暂存器的其中一级移位暂存模块的方块示意图；

图15B为图15A所示的移位暂存模块的一实施态样的电路示意图；以及

图16A所示的移位暂存模块及图16B所示的移位暂存模块分别为图3A及图15A所示的移位暂存模块的一变化态样。

附图标号：

1、1a、1b、1c：移位暂存模块

11：拉高单元

12：拉高控制单元

121：第一临限电压补偿单元

122：偏压降低单元

13：拉低控制单元

131：第二临限电压补偿单元

14：拉低单元

a：第一共通节点

b：第二共通节点

c、X′、Y′：节点

CK2：第一时钟信号

CK3：第二时钟信号

C1、C2、Cvt1、Cvt2：电容

INI：初始信号

RST、RST-1、RST-2：重置信号

t0：相位差

T1′～T6′、T1～T8、Tc1、Tc2、Tr1～Tr3、T_ini：晶体管

S(n)：耦合信号

S(n+1)：输出节点

SR1、SR2、SR3：移位暂存器

VGH：高准位

VGL：低准位

VREF、VREF2：参考准位

VST：扫描发起信号

X：拉高栅极节点

Y：拉低栅极节点

具体实施方式

以下将参照相关图式，说明依本发明较佳实施例的一种移位暂存器及显示装置，其中相同的元件将以相同的参照符号加以说明。

图3A为本发明较佳实施例的一移位暂存器的其中一级移位暂存模块1的方块示意图，图3B为该移位暂存模块1的一实施态样的电路示意图。

移位暂存模块1包含一拉高单元11、一拉高控制单元12、一拉低控制单元13以及一拉低单元14。

拉高单元11与一拉高栅极节点X以及一输出节点S(n+1)(n为≥0的整数)电连接，并依据一第一时钟信号CK2以及拉高栅极节点X的电压而作动。

拉高控制单元12与拉高栅极节点X与输出节点S(n+1)电连接，并依据一重置信号RST以及一耦合信号S(n)而作动。于此，耦合信号S(n)是来自前一级移动暂存模块的一输出节点S(n)；在其他实施例中，耦合信号亦可来自***仿照由输出节点S(n)输出的信号。拉高控制单元12具有一第一临限电压补偿单元121，第一临限电压补偿单元121连接重置信号RST以及耦合信号，并与拉高栅极节点X电连接。

拉低控制单元13与拉高控制单元11电连接，并依据重置信号RST、耦合信号以及一第二时钟信号CK3而作动。

拉低单元14与拉高单元11电连接，并经由一拉低栅极节点Y与拉低控制单元13电连接。

以下细说拉高单元11、拉高控制单元12、拉低控制单元13以及拉低单元14。

拉高单元11包含一第五晶体管T5，第五晶体管T5的一栅极端与拉高栅极节点X电连接，第五晶体管T5的一第一端连接第一时钟信号CK2，第五晶体管T5的一第二端与输出节点S(n+1)电连接以输出一驱动信号，驱动信号可例如作为显示面板用的扫描信号。

第一临限电压补偿单元121包含一第一补偿晶体管Tc1、一第一晶体管T1以及一第一补偿电容Cvt1。第一补偿晶体管Tc1的一第一端、第一补偿电容Cvt1的一第一端以及第一晶体管T1的一第一端及其一栅极端经由一第一共通节点a电连接。第一补偿晶体管Tc1的一栅极端连接重置信号RST，第一补偿晶体管Tc1的一第二端连接一参考准位VREF。第一补偿电容Cvt1的一第二端连接耦合信号S(n)。于此，第一补偿电容Cvt1作为耦合电容之用。第一晶体管T1的一第二端与拉高栅极节点X电连接，并控制拉高单元11的栅极。

另外，第一晶体管T1的第二端经由拉高栅极节点X与一第四晶体管T4电连接。第四晶体管T4的一栅极端与拉低栅极节点Y电连接，第四晶体管的一第一端与拉高栅极节点X电连接，第四晶体管的一第二端与一节点c连接。

另外，拉高控制单元12更包含一偏压降低单元(biasreducingunit)122，其与输出节点S(n+1)以及第一共通节点a电连接，并经由节点c与第四晶体管T4的一第二端电连接。偏压降低单元122包含晶体管Tr1、Tr2、Tr3。其中，晶体管Tr1、Tr3各自的栅、漏极互接形成一diodeconnection，并连接于输出节点S(n+1)。晶体管Tr1的源极与晶体管Tr2的漏极连接于节点c。晶体管Tr2的源极连接至一低准位VGL，其栅极连接于拉低栅极节点Y。晶体管Tr3的源极连接于第一共通节点a。偏压降低单元122能在输出节点S(n+1)输出高准位信号的操作期间(operationperiod)内，降低拉高栅极节点X的漏电流路径上的节点电压差而抑制漏电流，进而提升位移暂存器的效能；此优点以下会进一步说明。

拉低控制单元13具有一第二临限电压补偿单元131。第二临限电压补偿单元131连接重置信号RST与第二时钟信号CK3，并经由拉低栅极节点Y与拉低单元14电连接。第二临限电压补偿单元131包含一第二补偿晶体管Tc2、一第三晶体管T3以及一第二补偿电容Cvt2。第二补偿晶体管Tc2的一第一端(漏极)、第二补偿电容Cvt2的一第一端以及第三晶体管T3的一第一端(漏极)及其一栅极端经由一第二共通节点b电连接。于此，第二补偿电容Cvt2是作为耦合电容之用。第二补偿晶体管Tc2的一栅极端连接重置信号RST，其一第二端(源极)连接一参考准位VREF。第二补偿电容Cvt2的一第二端连接第二时钟信号CK3。第三晶体管T3的一第二端(源极)与拉低栅极节点Y电连接，并控制拉低单元14的栅极及晶体管T4、Tr2。

拉低单元14包含一第六晶体管T6。第六晶体管T6的一栅极端与拉低栅极节点Y电连接，第六晶体管T6的一第一端(漏极)与输出节点S(n+1)电连接，其一第二端(源极)连接一低准位VGL。

另外，晶体管T2、T7的栅极分别受耦合信号S(n)及输出节点信号S(n+1)控制。晶体管T8的栅极连接于第二共通节点b，其一第一端连接拉低栅极节点Y，其一第二端连接一参考准位VREF。在其他实施例中，晶体管T8可省略，其功能可由晶体管T3代替。电容C1的一第一端连接于拉高栅极节点X，其一第二端连接于输出节点S(n+1)。电容C2的一第一端连接于拉低栅极节点Y，其一第二端连接于一低准位VGL。电容C1、C2均为储存元件，除了可抑制漏电影响，亦能降低杂讯。在其他实施例中，电容C1可省略，而电容C2的第二端可连接于其他任意一直流(DC)电压。

以上说明是以N-type晶体管为例，但只要准位作适当调整亦可适用于P-type晶体管。

图4为图3B的移位暂存模块1的信号示意图，其中，ts表示扫描线开启时间，ta≥0表示时钟信号CK2与CK3相邻的间隔，t0表示重置信号RST的高准位与耦合信号S(n)的高准位的一间隔。于此，重置信号RST的高准位提前耦合信号S(n)的高准位一相位差t0，较佳者是相位差t0≥ts。图5显示图4各信号的准位及关系。其中，为使第一临限电压补偿单元121可以重置一参考准位VREF，重置信号RST的高准位需大于VREF准位。图6为图3B所示的移位暂存模块1在各操作期间内的各晶体管的开关表。图7为图3B所示的移位暂存模块1在各操作期间内的各节点的电位表。以下请参照图3B至图7以说明移位暂存模块1在各操作期间的作动情形。

操作期间Rst

重置信号RST为一高准位且大于参考准位VREF的高准位，所以晶体管Tc1、Tc2、T1、T3、T8为开启(ON)。第一共通节点a与第二共通节点b将被重置至一高准位VREF。拉低栅极节点Y的准位被重置至一准位VREF-Vt__T8(Vt__T8为晶体管T8的临界电压值)，其值大于VGL+Vt__T6(Vt__T6为晶体管T6的临界电压值)，所以晶体管T6为ON并输出一低准位VGL至输出节点S(n+1)。晶体管Tr2、T4亦为ON。拉高栅极节点X此时的电压被重置至一准位介于VGL～VREF-Vt__T1。于设计上，通常会使拉高栅极节点X的准位于此期间尽可能为VGL，并使晶体管T5为OFF(可使晶体管Tr2、T4、T1具有一合适的晶体管寛长比来达成)。但如果节点X于此期间的准位使晶体管T5为ON，则时钟信号CK2的信号为VGL，故并不会与晶体管T6的输出造成冲突。

操作期间A

重置信号RST为低准位VGL，因此晶体管Tc1、Tc2为OFF。第二共通节点b仍为高准位VREF，所以晶体管T8为ON，并使拉低栅极节点Y的准位仍为VREF-Vt__T8，所以晶体管T6为ON，并输出一低准位VGL至输出节点S(n+1)。晶体管Tr2、T4亦为ON，拉高栅极节点X此时的电压为一低准位VGL，所以晶体管T5为OFF。而第一共通节点a的电位将透过晶体管T1放电至准位为VGL+Vth__T1(Vt__T1为晶体管T1的临界电压值)，且此时晶体管T1为OFF。

操作期间B

耦合信号S(n)为一高准位VGH，使晶体管T2为ON并传送一低准位VGL至节点Y，所以晶体管Tr2、T4、T6为OFF。节点a将藉由电容Cvt1被耦合(coupling)至VGH+Vth__T1，并透过晶体管T1传送至节点X使其准位为VGH，使得晶体管T5为ON并传送时钟信号CK2的低准位VGL至输出节点S(n+1)。而节点b的电位透过晶体管T3放电至准位为VGL+Vth__T3(Vt__T3为晶体管T3的临界电压值)，且晶体管T3此时为OFF。因此晶体管T8为OFF。

操作期间C

第一时钟信号CK2为一高准位VGH，节点X将被耦合至VGH*2-VGL，所以晶体管T5为ON并传送高准位VGH至输出节点S(n+1)。所以晶体管T7为ON并传送至准位VGL至节点Y，以致晶体管T6、Tr2、T4为OFF。而晶体管Tr3、Tr1为ON并分别传送VGH-Vt__Tr3(Vt__Tr3为晶体管Tr3的临界电压值)及VGH-Vt__Tr1(Vt__Tr1为晶体管Tr1的临界电压值)至节点a及c。节点b仍为VGL+Vth__T3，且使晶体管T8OFF。

操作期间D

第二时钟信号CK3为一高准位VGH，节点b的准位将被耦合至VGH+Vth__T3。所以晶体管T8为ON，节点Y的准位为VGH+Vth__T3-Vth__T8，假设Vth__T3＝Vth__T8，则节点Y的准位为VGH。所以晶体管T6为ON并输出一低准位VGL至输出节点S(n+1)。且晶体管Tr2、T4亦为ON，节点X此时的电压为一低准位VGL，使晶体管T5为OFF。此时节点a将放电至VGL+Vt__T1。

操作期间E

第二时钟信号CK3为一低准位VGL，节点b的准位将被耦合至VGL+Vth__T3，使得晶体管T8为OFF，但节点Y的准位仍被电容C2保持于高准位VGH，所以晶体管T6为ON并输出一低准位VGL至节点S(n+1)。由于节点Y的高准位VGH，晶体管Tr2、T4亦为ON，节点X此时的电压为一低准位VGL，使得晶体管T5为OFF。此时节点a仍为VGL+Vt__T1。

由于晶体管T1、T3于操作期间都需导通一高准位(High)，故本实施例藉由第一临限电压补偿单元121以及第二临限电压补偿单元131能够针对此晶体管T1、T3做一临限电压补偿，使其能分别在操作期间B与D传送一高准位(VGH)到拉高单元11及拉低单元14的栅极端而不受本身临限电压漂移的影响。在其他实施例中，补偿单元121、131亦可仅针对晶体管T1与T3的其中之一、或是于拉高控制单元12、拉低控制单元13内选择更多的晶体管并搭配一适当的时序对其进行补偿，此端视控制单元内晶体管临限电压漂移的情况。本实施例的电路是以对晶体管T1及T3做临限电压补偿为一较佳实施例。

另外，本实施例的偏压降低单元122设置于拉高栅极节点X可能的漏电流路径A、B上，如图8所示。利用偏压降低单元122可以于操作期间C时，降低节点X可能漏电路径A、B上的节点电压差(如节点X与节点c的电压差以及节点X与节点a的电压差)来抑制漏电流。在其他实施例中，偏压降低单元122可以仅选择路径A或B其中一个做漏电流抑制，本实施例的电路是以对路径A及B进行偏压降低。

图9为本发明较佳实施例的一种移位暂存器SR1的架构示意图，其可例如应用于一扫描驱动电路。图10为移位暂存器SR1的信号示意图。移位暂存器SR1包含多级移位暂存模块串联连接，至少其中一级移位暂存模块具有如移位暂存模块1的技术特征。另外，其中一级移位暂存模块的一前二级移动暂存模块的一拉高栅极节点X的电压作为该级移位暂存模块的重置信号RST。于此，第一级移位暂存模块的拉高栅极节点X的电压作为第三级移位暂存模块的重置信号RST、第二级移位暂存模块的拉高栅极节点X的电压作为第四级移位暂存模块的重置信号RST，其余以此类推。另外，第一级移位暂存模块连接一重置信号RST-1以作为其重置信号RST，第二级移位暂存模块连接一重置信号RST-2以作为其重置信号RST。另外，第一级移位暂存模块的输出节点的信号作为第二级移位暂存模块的耦合信号，其余以此类推。第一级移位暂存模块连接一扫描发起信号VST作为其耦合信号。

本实施例的移位暂存器可有多种变化态样，以下举例说明之。

图11为本发明另一变化态样的移位暂存器SR2的架构示意图，图12为移位暂存器SR2的信号示意图。于此，第一级与第二级移位暂存模块连接同一重置信号RST。

图13为本发明另一变化态样的移位暂存器SR3的架构示意图，图14为移位暂存器SR3的信号示意图。于此，所有的移位暂存模块连接同一重置信号RST。

图15A为本发明另一变化态样的一移位暂存器的其中一级移位暂存模块1a的方块示意图，图15B为该移位暂存模块1a的一实施态样的电路示意图。与图3A及图3B所示的移位暂存模块1主要不同在于，移位暂存模块1a的拉低控制单元13不具有第二临限电压补偿单元，而只有拉高控制单元12具有第一临限电压补偿单元121。移位暂存模块1a的信号可参照图4，于此不再赘述。

图16A所示的移位暂存模块1b及图16B所示的移位暂存模块1c分别为图3A及图15A所示的移位暂存模块的一变化态样。与图3A及图15A所示的移位暂存模块主要不同在于，移位暂存模块1b、1c连接一初始晶体管T_ini，其栅极连接一初始信号INI，其一第一端连接拉低栅极节点Y，其一第二端连接一参考准位VREF2。初始信号INI在面板启动时并在其他控制信号如VST、RST、CK1～CK4之前发起并传送一参考位准VREF2至节点Y。参考准位VREF2可以使用任一直流电压源或一交流电压源，只要确认于此期间传送的准位为一高准位VGH即可。其目的在使节点Y的电位为一高准位并输出一低准位至节点S(n+1)。

如上所述的任一态样的移位暂存器可应用于一显示装置，该显示装置包含一显示面板、一数据扫描驱动电路以及一扫描驱动电路。其中，扫描驱动电路具有上述的移位暂存器。

综上所述，在本发明的移位暂存器中，至少其中一级移位暂存模块的拉高控制单元包含一第一临限电压补偿单元，其能针对与拉高单元连接的晶体管做一临限电压的补偿，使其在某一特定操作期间传送一不受临限电压影响的高准位(VGH)电压至拉高单元。藉此，本发明可避免长时间操作造成晶体管临界电压值升高以致晶体管开关动作异常及电路失效，进而提升而整体效能。

以上所述仅为举例性，而非为限制性。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于权利要求中。

Claims

1.一种移位暂存器，具有多级移位暂存模块串联连接，其特征在于，至少其中一级所述移位暂存模块包括：

一拉高单元，与一拉高栅极节点以及一输出节点电连接，并依据一第一时钟信号以及所述拉高栅极节点的电压而作动；

一拉高控制单元，与所述拉高栅极节点与所述输出节点电连接，并依据一重置信号以及一耦合信号而作动，所述拉高控制单元具有一第一临限电压补偿单元，所述第一临限电压补偿单元连接所述重置信号以及所述耦合信号，并与所述拉高栅极节点电连接；

一拉低控制单元，与所述拉高控制单元电连接，并依据所述重置信号、所述耦合信号以及一第二时钟信号而作动；以及

一拉低单元，与所述拉高单元电连接，并经由一拉低栅极节点与所述拉低控制单元电连接；

其中，所述第一临限电压补偿单元包含一第一补偿晶体管、一第一晶体管以及一第一补偿电容，所述第一补偿晶体管的一第一端、所述第一补偿电容的一第一端以及所述第一晶体管的一第一端及一栅极端经由一第一共通节点电连接，所述第一补偿晶体管的一栅极端连接所述重置信号，所述第一补偿电容的一第二端连接所述耦合信号，所述第一晶体管的一第二端与所述拉高栅极节点电连接，所述第一补偿晶体管的一第二端连接一参考准位。

2.如权利要求1所述的移位暂存器，其特征在于，所述第一晶体管的所述第二端经由所述拉高栅极节点与一第四晶体管电连接，所述第四晶体管的一栅极端与所述拉低栅极节点电连接，所述第四晶体管的一第一端与所述拉高栅极节点电连接，

其中，所述拉高控制单元更包含一偏压降低单元，其与所述输出节点以及所述第一共通节点电连接，并经由一节点与所述第四晶体管的一第二端电连接。

3.如权利要求1所述的移位暂存器，其特征在于，所述拉高单元包含一第五晶体管，所述第五晶体管的一栅极端与所述拉高栅极节点电连接，所述第五晶体管的一第一端连接所述第一时钟信号，所述第五晶体管的一第二端与所述输出节点电连接。

4.如权利要求1所述的移位暂存器，其特征在于，所述拉低控制单元具有一第二临限电压补偿单元，所述第二临限电压补偿单元连接所述重置信号与所述第二时钟信号，并经由所述拉低栅极节点与所述拉低单元电连接。

5.如权利要求4所述的移位暂存器，其特征在于，所述第二临限电压补偿单元包含一第二补偿晶体管、一第三晶体管以及一第二补偿电容，所述第二补偿晶体管的一第一端、所述第二补偿电容的一第一端以及所述第三晶体管的一第一端及一栅极端经由一第二共通节点电连接，所述第二补偿晶体管的一栅极端连接所述重置信号，所述第二补偿电容的一第二端连接所述第二时钟信号，所述第三晶体管的一第二端与所述拉低栅极节点电连接，所述第二补偿晶体管的一第二端连接所述参考准位。

6.如权利要求1所述的移位暂存器，其特征在于，所述拉低单元包含一第六晶体管，所述第六晶体管的一栅极端与所述拉低栅极节点电连接，所述第六晶体管的一第一端与所述输出节点电连接，所述第六晶体管的一第二端连接一低准位。

7.如权利要求1所述的移位暂存器，其特征在于，所述重置信号的高准位提前所述耦合信号的高准位一相位差。

8.如权利要求1所述的移位暂存器，其特征在于，所述移位暂存模块的一前二级移位暂存模块的一拉高栅极节点的电压作为所述重置信号。

9.如权利要求1所述的移位暂存器，其特征在于，所述耦合信号来自前一级所述移位暂存模块的一输出节点。

10.一种显示装置，其特征在于，所述的显示装置包括：

一显示面板；

一数据扫描驱动电路；以及

一扫描驱动电路具有至少一移位暂存器，其中所述移位暂存器具有多级移位暂存模块串联连接，至少其中一级移位暂存模块包含：

其中，所述移位暂存器的所述第一临限电压补偿单元包含一第一补偿晶体管、一第一晶体管以及一第一补偿电容，所述第一补偿晶体管的一第一端、所述第一补偿电容的一第一端以及所述第一晶体管的一第一端及一栅极端经由一第一共通节点电连接，所述第一补偿晶体管的一栅极端连接所述重置信号，所述第一补偿电容的一第二端连接所述耦合信号，所述第一晶体管的一第二端与所述拉高栅极节点电连接，所述第一补偿晶体管的一第二端连接一参考准位。

11.如权利要求10所述的显示装置，其特征在于，所述移位暂存器的所述第一晶体管的所述第二端经由所述拉高栅极节点与一第四晶体管电连接，所述第四晶体管的一栅极端与所述拉低栅极节点电连接，所述第四晶体管的一第一端与所述拉高栅极节点电连接，

其中，所述移位暂存器的所述拉高控制单元更包含一偏压降低单元，其与所述输出节点以及所述第一共通节点电连接，并经由一节点与所述第四晶体管的一第二端电连接。

12.如权利要求10所述的显示装置，其特征在于，所述移位暂存器的所述拉高单元包含一第五晶体管，所述第五晶体管的一栅极端与所述拉高栅极节点电连接，所述第五晶体管的一第一端连接所述第一时钟信号，所述第五晶体管的一第二端与所述输出节点电连接。

13.如权利要求10所述的显示装置，其特征在于，所述移位暂存器的所述拉低控制单元具有一第二临限电压补偿单元，所述第二临限电压补偿单元连接所述重置信号与所述第二时钟信号，并经由所述拉低栅极节点与所述拉低单元电连接。

14.如权利要求13所述的显示装置，其特征在于，所述移位暂存器的所述第二临限电压补偿单元包含一第二补偿晶体管、一第三晶体管以及一第二补偿电容，所述第二补偿晶体管的一第一端、所述第二补偿电容的一第一端以及所述第三晶体管的一第一端及一栅极端经由一第二共通节点电连接，所述第二补偿晶体管的一栅极端连接所述重置信号，所述第二补偿电容的一第二端连接所述第二时钟信号，所述第三晶体管的一第二端与所述拉低栅极节点电连接，所述第二补偿晶体管的一第二端连接所述参考准位。

15.如权利要求10所述的显示装置，其特征在于，所述移位暂存器的所述拉低单元包含一第六晶体管，所述第六晶体管的一栅极端与所述拉低栅极节点电连接，所述第六晶体管的一第一端与所述输出节点电连接，所述第六晶体管的一第二端连接一低准位。

16.如权利要求10所述的显示装置，其特征在于，所述移位暂存器的所述移位暂存模块的一前二级移位暂存模块的一拉高栅极节点的电压作为所述重置信号。