KR100846485B1 - 하다마드 트랜스폼 방법 및 장치 - Google Patents

Abstract

본 발명은 하다마드 변환 방법 및 장치에 관한 것이다. 본 발명에 따른 하다마드 변환장치는 임의의 초기 값을 입력받아 저장하는 제1저장부, 상기 초기 값들의 개수에 따라서 반복연산횟수 정보를 발생시키고, 상기 초기 값을 소정 개수의 집합인 연산블록으로 나누어 연산블록정보를 발생시키는 제어부, 상기 연산블록에 속하는 초기 값에 차례로 순서를 붙이고 상기 순서에 따라서 상기 초기 값들을 전반부 및 후반부로 분류하고, 상기 전반부 초기 값들에 상기 후반부 초기 값들을 더하여 전반부의 결과 값을 발생시키고 상기 전반부의 초기 값들에 상기 후반부의 초기 값들을 감하여 후반부의 결과 값들을 발생시켜, 상기 초기 값 전체에 대응되는 결과 값을 발생시키는 연산부, 상기 연산부로부터 결과 값을 제공받아 저장하는 제2저장부 및 상기 제어부로부터 반복연산횟수 정보를 제공받아 연산부에서의 연산횟수가 상기 반복연산횟수보다 작은 경우에는 상기 제2저장부에 저장되어 있는 값을 상기 제1저장부로 이동시켜 저장하는 데이터이동부를 포함하는 것을 특징으로 한다. 본 발명에 따르면 입력 값의 크기에 영향을 받지 않는 하다마드 변환장치를 작은 크기로 구현할 수 있는 효과가 있다.

Description

하다마드 트랜스폼 방법 및 장치{Method and apparatus of hadamard transform}

도 1은 종래의 하다마드 트랜스폼 장치의 동작을 설명하는 도면이다.

도 2는 본 발명에 따른 하다마드 트랜스폼 장치의 구성도를 보이고 있다.

도 3은 위 도 2의 하다마드 트랜스폼 장치를 구현한 바람직한 실시예를 보이고 있다.

도 4는 본 발명에 따른 하다마드 변환방법의 순서도를 보이고 있다.

본 발명은 하다마드 변환 방법 및 장치에 관한 것이다.

UMTS 단말용 모뎀에서 채널의 상태를 알려 주는 TFCI(Transport Format combination Indicator)를 복호하기 위해 IFHT(Inverse Fast Hadamard Transform)가 사용된다.

종래에 이를 하드웨어로 구현하기 위해서는 도 1에서 보이는 바와 같이 state가 32인 경우 5개의 stage가 필요하며, register가 32X6=192개, 덧셈기와 뺄셈기가 각각 16X5=80개가 필요하다. 이는 하드웨어적으로 많은 면적 또는 크기를 갖는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는 소형으로 제작될 수 있도록 하드웨어 구성요소의 개수를 대폭적으로 줄인 하다마드 변환 장치를 제공하는데 있다.

또한 본 발명이 이루고자 하는 다른 기술적 과제는 상기 장치를 통하여 하다마드 변환을 수행하는 방법을 제공하는데 있다.

상기 문제점을 해결하기 위한 본 발명에 따른 하다마드 변환장치는 임의의 초기 값을 입력받아 저장하는 제1저장부, 상기 초기 값들의 개수에 따라서 반복연산횟수 정보를 발생시키고, 상기 초기 값을 소정 개수의 집합인 연산블록으로 나누어 연산블록정보를 발생시키는 제어부, 상기 연산블록에 속하는 초기 값에 차례로 순서를 붙이고 상기 순서에 따라서 상기 초기 값들을 전반부 및 후반부로 분류하고, 상기 전반부 초기 값들에 상기 후반부 초기 값들을 더하여 전반부의 결과 값을 발생시키고 상기 전반부의 초기 값들에 상기 후반부의 초기 값들을 감하여 후반부의 결과 값들을 발생시켜, 상기 초기 값 전체에 대응되는 결과 값을 발생시키는 연산부, 상기 연산부로부터 결과 값을 제공받아 저장하는 제2저장부 및 상기 제어부로부터 반복연산횟수 정보를 제공받아 연산부에서의 연산횟수가 상기 반복연산횟수보다 작은 경우에는 상기 제2저장부에 저장되어 있는 값을 상기 제1저장부로 이동시켜 저장하는 데이터이동부를 포함하는 것을 특징으로 한다.

여기서 상기 연산부는 상기 초기 값을 제공받고 상기 전반부에 속하는 초기 값 중 소정의 값인 제1먹스 값을 출력하는 제1먹스부, 상기 초기 값을 제공받고 상기 후반부에 속하는 초기 값 중 상기 제1먹스부에서 출력하는 값에 대응되는 소정의 값인 제2먹스 값을 출력하는 제2먹스부, 상기 제1먹스 값 과 상기 제2먹스 값을 더한 값과 상기 제1먹스 값에서 제2먹스 값을 뺀 값을 발생시켜 출력하는 가감산부, 상기 제1먹스 값과 상기 제2먹스 값을 더한 값을 상기 제1먹스 값에 대응되는 출력 값으로 출력하는 제1디먹스부 및 상기 제1먹스 값에서 상기 제2먹스 값을 뺀 값을 상기 제2먹스 값에 대응되는 출력 값으로 출력하는 제2디먹스부를 포함하는 것을 특징으로 할 수 있다.

또한 상기 문제점을 해결하기 위한 본 발명에 따른 하다마드 변환방법은 (a) 임의의 초기 값을 입력받아 저장하는 단계, (b) 상기 초기 값들의 개수에 따라서 반복연산횟수 정보를 발생시키고, 상기 초기 값을 소정 개수의 집합인 연산블록으로 나누어 연산블록정보를 발생시키는 단계, (c) 상기 연산블록에 속하는 초기 값에 차례로 순서를 붙이고 상기 순서에 따라서 상기 초기 값들을 전반부 및 후반부로 분류하고, 상기 전반부 초기 값들에 상기 후반부 초기 값들을 더하여 전반부의 결과 값을 발생시키고 상기 전반부의 초기 값들에 상기 후반부의 초기 값들을 감하여 후반부의 결과 값들을 발생시켜, 상기 초기 값 전체에 대응되는 결과 값을 발생시켜 저장하는 단계, (d) 상기 (c) 단계를 수행한 횟수가 상기 (b) 단계의 반복연산횟수보다 작은 경우에는 상기 (c) 단계의 결과 값을 다시 초기 값으로 하여 상기 (c) 단계 수행하는 단계를 포함하는 것을 특징으로 한다.

이하에서는 도면을 참조하여 본 발명을 상세히 설명한다.

도 2는 본 발명에 따른 하다마드 트랜스폼 장치의 구성도를 보이고 있다. 본 발명에 따른 하다마드 변환장치는 제1저장부(201), 연산부(202), 제2저장부(203), 데이터이동부(204) 및 제어부(205)로 구성되어 있으며, 상기 연산부(202)는 제1먹스(MUX)(2021), 제2먹스(2022), 가감산부(2023), 제1디먹스(2024) 및 제2디먹스(2025)로 구성되어 있다.

제1저장부(201)는 외부로부터 하다마드 변환을 시킬 값을 입력받아 하다마드 변환의 초기 값을 저장하는 기능을 수행한다.

연산부(202)는 한 스테이지(Stage)의 하다마드 연산을 수행하는 기능을 수행한다. 위 제1먹스(2021)는 위 제1저장부(201)로부터 초기 값들을 제공받아 제1선택신호에 따라서 위 초기 값의 전반부 값들 중 어느 한 값을 출력하되, 초기 값의 전반부 값들 중 인덱스가 가장 작은 초기 값부터 순차적으로 출력한다. 그리고 제2먹스(2022)는 위 제1저장부(201)로부터 초기 값들을 제공받아 제2선택신호에 따라서 위 초기 값의 후반부 값들 중 어느 한 값을 출력하되, 초기 값의 후반부 값들 중 인덱스가 가장 작은 초기 값부터 순차적으로 출력한다.

여기서 초기 값의 전반부 값들이란 초기 값들이 {B}_{n},{B}_{n-1},...{B}_{3},{B}_{2},{B}_{1}인 N개의 메모리에 저장되어 있는 값일 때

까지 의 값들을 말하며, 초기 값의 후반부 값들이란

까지 의 값들을 말한다.

또한 여기서 제1선택신호란 예를 들어 상기 초기 값이 32 개인 경우 선택신호는 총5비트로 구성되어 있으며, b3,b2,b1,b0의 값이 0,0,0,0의 값부터 1,1,1,1의 값까지 순차적으로 변환될 때 1번째 스테이지(stage)에서는 0,b3,b2,b1,b0 의 값으로 동작되고, 2번째 stage에서 b3,0,b2,b1,b0 의 값으로 동작되고, 3번째 stage에서 b3,b2,0,b1,b0 의 값으로 동작되고, 4번째 stage에서 b3,b2,b1,0,b0 의 값으로 동작되며, 마지막으로 5번째 stage에서 b3,b2,b1,b0,0 의 값으로 동작되는 신호를 말한다. 그리고 여기서 제2선택신호란 예를 들어 상기 초기 값이 32 개인 경우 선택신호는 총5비트로 구성되어 있으며, b3,b2,b1,b0의 값이 0,0,0,0의 값부터 1,1,1,1의 값까지 순차적으로 변환될 때 1번째 스테이지(stage)에서는 1,b3,b2,b1,b0 의 값으로 동작되고, 2번째 stage에서 b3,1,b2,b1,b0 의 값으로 동작되고, 3번째 stage에서 b3,b2,1,b1,b0 의 값으로 동작되고, 4번째 stage에서 b3,b2,b1,1,b0 의 값으로 동작되며, 마지막으로 5번째 stage에서 b3,b2,b1,b0,1 의 값으로 동작되는 신호를 말한다.

가감산부(2023)는 제1먹스(2021) 및 제2먹스(2022)로부터 제공받은 전반부 값과 후반부 값을 합산한 값 및 전반부 값으로부터 후반부 값을 감산한 값을 구하고 이를 출력하는 기능을 수행한다.

제1디먹스부(2024)는 위 가감산부(2023)로부터 제공받은 전반부 값과 후반부 값을 합산한 값을 제공받고, 위 제1선택신호에 따라서 하다마드 변환의 결과 값들 중 가장 작은 인덱스를 갖는 전반부 값에 대응하는 결과 값부터 출력하는 기능을 수행한다.

제2디먹스부(2024)는 위 가감산부(2023)으로 부터 제공받은 전반부 값으로부터 후반부 값을 감산한 값을 제공받고, 위 제2선택신호에 따라서 하다마드 변환의 결과 값들 중 가장 작은 인덱스를 갖는 후반부 값에 대응하는 결과 값부터 출력하는 기능을 수행한다.

제2저장부(203)는 제1디먹스부(2024) 및 제2디먹스(2025)로부터 하다마드 변환의 결과 값을 제공받아 저장하는 기능을 수행한다.

데이터이동부(204)는 제어부(205)로부터 처음에 하다마드 변환시킬 값을 입력받은 값의 개수에 따라서 계산된 필요한 스테이지 횟수정보를 제공받고, 위 필요한 스테이지 횟수만큼 연산이 이루어졌는지 여부를 판단하여, 필요한 스테이지 횟수만큼 연산이 이루어지지 않은 경우에는 제2저장부(203)의 결과 값을 독출하여 제1저장부(201)에 초기 값으로 저장하는 역할을 수행한다.

제어부(206)는 위 제1선택신호 및 제2선택신호를 생성시켜 제1먹스(2021), 제2먹스(2022), 제1디먹스(2024) 및 제2디먹스(2025)에 제공하고, 데이터이동부(204)에 처음에 하다마드 변환시킬 값을 입력받은 값의 개수에 따라서 계산된 필요한 스테이지 횟수정보를 생성시켜 제공하는 기능을 수행한다. 여기서 필요한 스테이지 회수는 N이 입력 값의 비트수일 때

의 값을 의미한다.

도 3은 위 도 2의 하다마드 트랜스폼 장치를 구현한 바람직한 실시예를 보이고 있다. 여기서 위 가감산부(2023)는 버터플라이 유닛을 사용하여 구현되었다.

도 4는 본 발명에 따른 하다마드 변환방법의 순서도를 보이고 있다. 먼저 하다마드 변환실킬 값을 입력 받아 초기 값으로 설정(401)한다. 그 후에 입력 값의 비트수 에 따라서 수행된 스테이지(Stage)수를 N이 입력 값의 비트수일 때

의 값을 계산하여 구한다(402). 그리고 하다마드 변환을 위한 한 스테이지의 연산을 수행한다(403). 여기서 하다마드 변환을 위한 한번의 스테이지 연산이란 초기 값의 비트들을 동일한 수의 전반부 비트들과 후반부 비트들로 나누어 전반부 비트에 후반부 비트들을 차례대로 일대일 대응시킨 후에 위 전반부 비트의 값에 후반부 비트의 값을 합하여 결과 값의 전반부 비트 값을 결정하고, 전반부 비트의 값에서 후반부 비트의 값을 감산하여 결과 값의 후반부 비트 값을 결정하는 연산을 말한다.

그 후에 위의 입력 값을 하다마드 변환하는데 필요한 스테이지 횟수 만큼 실제로 연산이 수행되었는지 판단(404)하여, 필요한 횟수만큼 연산이 이루어지지 않은 경우에는 스테이지 연산의 결과 값을 스테이지 연산을 위한 초기 값으로 다시 설정(405)한다. 그러나 위 판단결과 필요한 횟수만큼의 스테이지 연산이 이루어진 경우에는 위 스테이지 연산의 결과 값을 위 입력 값이 하다마드 변환된 값으로 출력(406)한다.

다음의 표 1는 하다마드 변환할 값의 개수가 32개인 경우에 본 발명에 따라서 하다마드 변환하는 과정을 슈도코드(psuedo code)로 작성한 바람직한 실시예이다.

1 N = 32; // 입력값 개수 2 { S}_{0 } = = 5; // 필요한 총 스테이지 수 3 { S}_{1 } = 0; // 현재 스테이지 수 4 5 for( { S}_{1 } { S}_{0 } ) { 6 { S}_{1 } = { S}_{1 } + 1; // 현재 스테이지 수 증가시킴 7 { B}_{0 } = { 2}^{({S}_{1}-1)} ; // 현재 스테이지의 연산 블록 수 8 { B}_{1 } = N / { B}_{0 } ;; // 현재 스테이지의 각 연산 블록의 입력 값 최대 9 번호 10 11 j = 0; // 연산을 마친 블록 번호 12 for( j { B}_{0 } ){ 13 j = j + 1; 14 { B}_{2 } = ; ; // 연산을 마친 블록의 마지막 입력 값 15 번호 16 k = { B}_{2 } ; 17 for( k ( { B}_{1 } / 2 + { B}_{2 })){ 18 k = k + 1; 19 Y(k) = X(k) + X(k + { B}_{1 } /2); 20 Y(k + { B}_{1 } /2) = X(k) - X(k + { B}_{1 } /2); 21 } 22 23 } 24 25 }

위 과정을 설명하면 1번줄은 본 실시예에서 하다마드 변환할 값의 개수가 32개임을 나타내고 있으며, 2번줄은 32개 입력 값을 하다마드 변환시키기 위해서 필요한 스테이지 수가 5개임을 나타내고 있으며, 3번줄은 현재 스테이지를 0번으로 설정한 것이다.

그리고 5번줄은 현재 스테이지 수가 마지막 스테이지인지 여부를 확인하는 것이며, 6번줄은 연산을 위해서 현재 스테이지를 새로운 스테이지로 증가시킨 것이다. 그리고 7번줄은 현재 스테이지에서 연산블록의 개수를 계산하는 것으로, 여기서 연산블록의 수는 2의 현재 스테이지수에서 1을 뺀 수의 제곱한 수이다. 즉, 첫 번째 스테이지에서는 연산블록수는 1이 되며, 2번째 스테이지에서는 2가 되고, 3번째 스테이지에서는 4가 된다.

그리고 8번째 줄에서는 현재 스테이지의 각 연산블록들에 포함되는 입력 값들의 개수를 구하고, 11번 줄에서는 연산을 마친 블록의 번호를 설정한 것이며, 12번 줄에서는 현재 연산을 마친 블록번호가 현재 스테이지의 마지막 블록번호보다 작은지 여부를 확인하는 것이며, 13번 줄은 연산을 위해서 연산중인 블록번호를 증가시킨 것이며, 14번 줄에서는 연산을 마친 블록의 마지막 입력 값의 번호를 설정한 것이며, 15번 줄은 연산이 이루어지는 입력 값 번호를 설정한 것이며, 16번 줄은 연산을 마친 입력 값의 번호가 연산중인 블록의 마지막 입력값 번호보다 작은지 여부를 확인하는 것이며, 17번 줄은 연산을 위해서 연산중인 입력 값의 번호를 증가시킨 것이고, 18번 및 19번 줄은 하다마드 변환을 위해서 입력값을 이용하여 출력 값을 구한 것이다.

한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다.

상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 씨디롬, 디브이디 등) 및 캐리어 웨이브(예를 들면, 인터넷을 통한 전송)와 같은 저장매체를 포함한다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

본 발명에 따르면 하다마드 변환장치를 작은 크기로 구현할 수 있는 효과가 있다. 즉, 아무리 큰 비트수의 입력 값을 하다마드 변환하더라도 위 하다마드 변환장치의 크기를 크게할 필요가 없게되는 효과가 있다.

Claims (4)

1. 임의의 초기 값을 입력받아 저장하는 제1저장부;

   상기 초기 값들의 개수에 따라서 반복연산횟수 정보를 발생시키고, 상기 초기 값을 소정 개수의 집합인 연산블록으로 나누어 연산블록정보를 발생시키는 제어부;

   상기 연산블록에 속하는 초기 값에 차례로 순서를 붙이고 상기 순서에 따라서 상기 초기 값들을 전반부 및 후반부로 분류하고, 상기 전반부 초기 값들에 상기 후반부 초기 값들을 더하여 전반부의 결과 값을 발생시키고 상기 전반부의 초기 값들에 상기 후반부의 초기 값들을 감하여 후반부의 결과 값들을 발생시켜, 상기 초기 값 전체에 대응되는 결과 값을 발생시키는 연산부;

   상기 연산부로부터 결과 값을 제공받아 저장하는 제2저장부; 및

   상기 제어부로부터 반복연산횟수 정보를 제공받아 연산부에서의 연산횟수가 상기 반복연산횟수보다 작은 경우에는 상기 제2저장부에 저장되어 있는 값을 상기 제1저장부로 이동시켜 저장하는 데이터이동부를 포함하고,

   상기 전반부 초기 값들 각각은 제1 선택신호에 의해 선택되고, 상기 후반부 초기 값들 각각은 제2 선택신호에 의해 선택되는 것을 특징으로 하는 하다마드 변환장치.
2. 제1항에 있어서, 상기 연산부는

   상기 초기 값을 제공받고 상기 전반부에 속하는 초기 값 중 소정의 값인 제1먹스 값을 출력하는 제1먹스부;

   상기 초기 값을 제공받고 상기 후반부에 속하는 초기 값 중 상기 제1먹스부에서 출력하는 값에 대응되는 소정의 값인 제2먹스 값을 출력하는 제2먹스부;

   상기 제1먹스 값 과 상기 제2먹스 값을 더한 값과 상기 제1먹스 값에서 제2먹스 값을 뺀 값을 발생시켜 출력하는 가감산부;

   상기 제1먹스 값과 상기 제2먹스 값을 더한 값을 상기 제1먹스 값에 대응되는 출력 값으로 출력하는 제1디먹스부; 및

   상기 제1먹스 값에서 상기 제2먹스 값을 뺀 값을 상기 제2먹스 값에 대응되는 출력 값으로 출력하는 제2디먹스부를 포함하는 것을 특징으로 하는 하다마드 변환장치.
3. (a) 임의의 초기 값을 입력받아 저장하는 단계;

   (b) 상기 초기 값들의 개수에 따라서 반복연산횟수 정보를 발생시키고, 상기 초기 값을 소정 개수의 집합인 연산블록으로 나누어 연산블록정보를 발생시키는 단계;

   (c) 상기 연산블록에 속하는 초기 값에 차례로 순서를 붙이고 상기 순서에 따라서 상기 초기 값들을 전반부 및 후반부로 분류하고, 상기 전반부 초기 값들에 상기 후반부 초기 값들을 더하여 전반부의 결과 값을 발생시키고 상기 전반부의 초기 값들에 상기 후반부의 초기 값들을 감하여 후반부의 결과 값들을 발생시켜, 상기 초기 값 전체에 대응되는 결과 값을 발생시켜 저장하는 단계;

   (d) 상기 (c) 단계를 수행한 횟수가 상기 (b) 단계의 반복연산횟수보다 작은 경우에는 상기 (c) 단계의 결과 값을 다시 초기 값으로 하여 상기 (c) 단계 수행하는 단계를 포함하고,

   상기 전반부 초기 값들 각각은 제1 선택신호에 의해 선택되고, 상기 후반부 초기 값들 각각은 제2 선택신호에 의해 선택되는 것을 특징으로 하는 하다마드 변환방법.
4. 제3항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.

Images