KR100842405B1 - 고전압 ｃｍｏｓ 레일-투-레일 입/출력 연산 증폭기 - Google Patents

고전압 ｃｍｏｓ 레일-투-레일 입/출력 연산 증폭기 Download PDF

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Abstract

고전압 CMOS 레일-투-레일 입/출력 연산증폭기가 개시된다. 본 발명의 연산증폭기는 차동 입력전압을 게이트로 받아들이는 제1 및 제2 엔모스 트랜지스터쌍으로 구성된 제1 입력단과 차동 입력전압을 게이트로 받아들이는 제1 및 제2 피모스 트랜지스터쌍으로 구성된 제2 입력단을 포함하되, 상기 제1 입력단 및 상기 제2 입력단은 공통모드(common-mode) 입력전압(Vcm)의 변화에 따라 적어도 하나가 동작하는 입력스테이지; 상기 입력 스테이지의 출력 신호들이 입력되는 제1 및 제2 전류미러와, 상기 제1 및 제2 전류미러 사이에 연결되며 캐스코드 연결된을 복수의 피모스 트랜지스터 및 상기 복수의 피모스 트랜지스터와 병렬로 연결된 복수의 엔모스 트랜지스터를 포함하는 플로팅 전류원 및 상기 플로팅 전류원과 동일한 구조의 아웃풋 클래스 AB 제어부를 포함하는 전류 가산 회로; 및 상기 전류 가산 회로의 출력단들에 연결되어 차동 증폭 신호를 출력하는 출력 스테이지를 포함한다. 상기 본 발명은 전압이득이 향상되는 효과가 있다.
연산 증폭기, CMOS 트랜지스터, 레일-투-레일, AB 클래스 증폭기

Description

고전압 ＣＭＯＳ 레일-투-레일 입/출력 연산 증폭기{High voltage CMOS rail-to-rail input/output operational amplifier}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 LCD 소스 드라이버의 출력 버퍼에 대한 예시도이다.
도 2는 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기에 대한 회로도이다.
도 3은 고전압 MOSFET의 Ids-Vds 특성회로도이다.
도 4는 본 발명의 제1 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기에 대한 회로도이다.
도 5는 본 발명의 제2 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기에 대한 회로도이다.
도 6은 Ids-Vde 곡선 및 Vds 변화에 따른 출력 저항 변화량을 도시한 그래프이다.
도 7은 본 발명의 제1 및 제2 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기의 소신호 모델에 대한 회로도이다.
도 8은 본 발명과 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기의 전압 이득을 비교한 그래프이다.
도 9는 본 발명과 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기를 LCD 구동 드라이버의 출력 버퍼로 사용할 경우 입력 옵셋 전압을 비교한 그래프이다.
도 10은 본 발명과 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기를 LCD 구동 드라이버의 출력 버퍼로 사용할 경우 LDI 출력 편차를 비교한 그래프이다.
도 11은 본 발명과 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기이 특성 비교표이다.
본 발명은 입/출력 연산 증폭기에 관한 것으로서, 특히 엘씨디 소스 드라이버의 최종 출력단에 구비된 연산 증폭기에 있어서 그 전압 이득을 향상하여 옵셋(offset) 전압을 줄이는 고전압 CMOS 레일-투-레일 연산 증폭기에 관한 것이다.
엘씨디 소스 드라이버 IC(LCD source Driver IC, 이하 ‘LDI’라 칭함)는 고용량의 저항, 커패시터 부하를 갖는 엘씨디 패널의 데이터 라인을 구동하는 역할을 한다. LDI는 크게 디지털 입력 데이터를 처리하는 저전압 회로와 디지털 데이터를 아날로그 전압으로 변화해주는 고전압 회로로 구성되어 있다. LDI 출력은 대개 384개 이상의 다채널로 구성되어 있으며, 각 채널의 출력 특성은 패널에 표시되는 색 상, 즉 R,G,B의 밝기에 영향을 미치며 채널간의 출력 편차는 이러한 밝기의 균등함에 중요한 영향을 미친다. 각 채널간 출력 편차가 ± 1/2 LSB 전압(동작전압/계조수)을 넘을 경우 디스플레이시 세로 줄무늬 출현과 같은 문제가 발생한다. 따라서 각 채널에서의 옵셋(offset) 전압을 최소화하고 채널간의 출력 편차를 줄이는 것은 LDI의 품질을 향상 시키는 방법이 된다.
출력 특성은 IC 최종 출력인 고전압 연산 증폭기(op-amp)의 AC 및 DC 특성으로 대표되며, 이러한 특성은 큰 전압 이득을 갖고 저전력을 소모하며, 부하에 따른 슬루율(slew rate), 전류 구동 능력, 입/출력 동작 영역이 큰 값을 갖고, 작은 입력 옵셋 전압을 가지며, 또한 넓은 영역의 전원 전압 변화에도 일정한 동작 특성이 요구된다.
상기 연산 증폭기를 포함하는 LCD 소스 드라이버의 출력 버퍼에 대한 예가 도 1에 예시되어 있다.
도 1을 참조하면 일반적인 LCD 소스 드라이버의 출력 버퍼는 양의 단자에 Vos가 인가되고, 음의 단자에 그 출력 신호가 인가되는 연산 증폭기(100), 저항(RL) 및 커패시터(CL)를 포함한다.
도 1의 예에서, 시스템에서 발생하는 옵셋 전압(systematic offset voltage, 이하 ‘Vos,systematic’이라 칭함)은 MOS 소자의 넌-아이디얼(non-ideal)특성, 주로 Vds에 따른 출력 저항의 변화 등의 원인으로 발생한다. 따라서 최대 ‘VDD/전압이득’ 또는 ‘VSS/전압이득’ 만큼 발생할 수 있다.
이와 같이 LDI 출력 버퍼에 사용되는 연산 증폭기에 대한 관련 기술에 따른 실시예가 도 2에 예시되어 있다.
도 2는 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기에 대한 회로도이다. 도 2를 참조하면 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기는 차동 입력전압을 게이트로 받아들이는 제1 및 제2 엔모스 트랜지스터 쌍으로 구성된 입력 스테이지(input stage)(110), 전류 가산 회로(120), 제1 및 제2 바이어스 회로(130, 140) 및 출력 스테이지(150)를 포함한다.
입력 스테이지(110)는 인가되는 차동 입력 전압을 전류로 변환하여 출력한다.
제1 및 제2 전류미러(121, 127), 플로팅 전류원(123) 및 아웃풋 클래스 AB 제어부(125)를 포함하는 전류 가산회로(120)는 입력 스테이지(110)에서 변환된 전류를 전압으로 증폭시켜 준다.
제1 및 제2 바이어스 회로(130, 140)는 플로팅 전류원(123) 및 아웃풋 클래스 AB 제어부(125)로 바이어스 전류를 공급한다. 즉 제1 바이어스 회로(130)는 플로팅 전류원(123)으로 바이어스 전류를 공급하고, 제2 바이어스 회로(140)는 아웃풋 클래스 AB 제어부(125)로 바이어스 전류를 공급한다.
출력 스테이지(150)는 전류 가산 회로(120)의 출력단 들에 연결되어 차동 증폭 신호를 출력한다. 한편 출력 스테이지(150)는 증폭된 입력 신호 전압을 LCD 패널의 데이터 라인을 구동하는 역할을 하며, 넓은 입출력 영역에서 동작하기 위해 클래스 AB로 구성된다.
도 3은 고전압 MOSFET의 Ids-Vds 특성회로도이다.
도 3을 참조하면 고전압 MOSFET의 Ids-Vds 특성은 다음과 같다. 즉 Vgs가 전원 전압에 가까운 영역에서는 Ids 포화가 확실하게 나타나지만, Vgs가 임계전압(Vth) 근처 영역이고 Vds가 동작 전압과 가까운 영역으로 갈수록 Ids가 증가하는 채널 길이 모듈레이션(channel length modulation) 그리고 drain induced barrier lowering(DIBL) 및 임팩트 이온화(impact ionization) 현상이 나타난다. 이러한 현상들은 누설(leakage) 전류가 계속 증가한다는 점에서 약한 브레이크다운(breakdown)이라 볼 수 있으며, 이 원인은 크게 punch-through와 핫 캐리어(hot carrier)가 발생하는 임팩트 이온화(impact ionization) 때문으로 해석된다.
따라서 고전압 MOSFET을 이용한 연산 증폭기 설계시 전압 이득이 작게 나오며, 옵셋 전압이 크게 나타나는 원인이 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 전압 이득을 향상하여 옵셋 전압을 줄이는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기를 제공하는 것이다.
또한 LDI의 출력 편차를 줄이고 결과적으로 LCD 화질을 개선하는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1 측면에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기는 차동 입력전압을 게이트로 받아들이는 제1 및 제2 엔모스 트랜지스터쌍으로 구성된 제1 입력단과 차동 입력전압을 게이트로 받아 들이는 제1 및 제2 피모스 트랜지스터쌍으로 구성된 제2 입력단을 포함하되, 상기 제1 입력단 및 상기 제2 입력단은 공통모드(common-mode) 입력전압(Vcm)의 변화에 따라 적어도 하나가 동작하는 입력스테이지; 상기 입력 스테이지의 출력 신호들이 입력되는 제1 및 제2 전류미러와, 상기 제1 및 제2 전류미러 사이에 연결되며 적어도 2단으로 구성되는 플로팅 전류원 및 상기 플로팅 전류원과 동일한 구조의 아웃풋 클래스 AB 제어부를 포함하는 전류 가산 회로; 및 상기 전류 가산 회로의 출력단들에 연결되어 차동 증폭 신호를 출력하는 출력 스테이지를 포함한다.
바람직하기로는, 상기 전류 가산 회로의 플로팅 전류원은 상기 제1 전류미러의 미러링 전류를 공급하는 제1 공통노드와 상기 제2 전류미러의 미러링 전류를 공급하는 제2 공통노드 사이에 순차적으로 캐스코드 연결되는 제3 및 제4 피모스 트랜지스터; 및 상기 제1 전류미러의 미러링 전류를 공급하는 제1 공통노드와 상기 제2 전류미러의 미러링 전류를 공급하는 제2 공통노드 사이에 순차적으로 캐스코드 연결되는 제4 및 제3 엔모스 트랜지스터를 포함하되, 상기 제3 및 제4 피모스 트랜지스터와 상기 제4 및 제3 엔모스 트랜지스터는 병렬 연결한다.
또한 상기 전류 가산 회로의 아웃풋 클래스 AB 제어부는 상기 제1 전류미러의 출력단과 제2 전류미러의 출력단 사이에 순차적으로 캐스코드 연결되는 제6 및 제5 엔모스 트랜지스터; 및 상기 제1 전류미러의 출력단과 제2 전류미러의 출력단 사이에 순차적으로 캐스코드 연결되는 제5 및 제6 엔모스 트랜지스터를 포함하되, 상기 제6 및 제5 엔모스 트랜지스터와 상기 제5 및 제6 엔모스 트랜지스터는 병렬 연결하는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시 예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 실시 예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제1 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기에 대한 회로도이다. 도 4를 참조하면 본 발명의 제1 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기는 입력 스테이지(input stage)(210), 전류 가산 회로(220), 제1 및 제2 바이어스 회로(230, 240) 및 출력 스테이지(250)를 포함한다.
입력 스테이지(210)는 차동 입력전압(inp, inn)을 게이트로 받아들이는 제1 및 제2 엔모스 트랜지스터쌍(MN1, MN2)으로 구성된 제1 입력단과, 차동 입력전압(inp, inn)을 게이트로 받아들이는 제1 및 제2 피모스 트랜지스터쌍(MP1, MP2)으로 구성된 제2 입력단을 포함한다. 이 때 상기 제1 입력단 및 상기 제2 입력단은 공통모드(common-mode) 입력전압(Vcm)의 변화에 따라 적어도 하나가 동작한다. 즉, 상기 공통모드 입력전압(Vcm)이 전원 전압(VDD)에 근접할 경우 상기 제1 입력단만 동작하고, 상기 공통모드 입력전압(Vcm)이 접지 전압(VSS)에 근접할 경우 상기 제2 입력단만 동작하고, 상기 공통모드 입력전압(Vcm)이 전원 전압(VDD)과 접지 전압(VSS)의 중간영역에 존재할 경우 상기 제1 입력단과 상기 제2 입력단이 동시에 동작한다.
전류 가산 회로(220)는 입력 스테이지(210)의 출력 신호들이 입력되는 제1 및 제2 전류미러(221, 227)와, 제1 및 제2 전류미러(221,227) 사이에 연결되며 적어도 2단으로 구성되는 플로팅 전류원(223) 및 플로팅 전류원(223)과 동일한 구조의 아웃풋 클래스 AB 제어부(225)를 포함하고, 제1 및 제2 증폭신호(Pu, Pd)를 출력한다.
제1 전류미러(221)는 전원 전압((VDD)과 플로팅 전류원(223) 사이에 캐스코드 연결되어 제1 엔모스 트랜지스터(MN1)의 드레인 전류에 의해 로드되는 제4 및 제3 피모스 트랜지스터(MP4, MP3)와, 전원 전압(VDD)과 아웃풋 클래스 AB 제어부(225) 사이에 캐스코드 연결되어 제2 엔모스 트랜지스터(MN2)의 드레인 전류에 의해 로드되는 제6 및 제5 피모스 트랜지스터(MP6, MP5)를 포함한다. 이 때 제3 및 제5 피모스 트랜지스터(MP3, MP5)의 게이트는 바이어스 전원(Vb2)에 공통 접속되고, 제4 및 제6 피모스 트랜지스터(MP4, MP6)는 제3 피모스 트랜지스터(MP3)의 드레인에 공통 접속된다.
제1 전류미러(221)는 제1 증폭신호(Pu)를 출력하며, 상기 제1 증폭 신호(Pu)는 제5 피모스 트랜지스터(MP5)의 드레인 전압이다.
한편 제2 전류미러(227)는 플로팅 전류원(223)과 접지 전압(VSS) 사이에 캐스코드 연결되어 제2 피모스 트랜지스터(MP2)의 드레인 전류에 의해 로드되는 제3 및 제4 엔모스 트랜지스터(MN3, MN4)와, 아웃풋 클래스 AB 제어부(225)와 접지 전 압(VSS) 사이에 캐스코드 연결되어 제1 피모스 트랜지스터(MP1)의 드레인 전류에 의해 로드되는 제5 및 제6 엔모스 트랜지스터(MN5, MN6)를 포함한다. 이 때 제3 및 제5 엔모스 트랜지스터(MN3, MN5)는 바이어스 전원(Vb5)에 공통 접속되고, 제4 및 제6 피모스 트랜지스터(MP4, MP6)는 제3 피모스 트랜지스터(MP3)의 드레인에 공통 접속된다.
제2 전류미러(227)는 제2 증폭신호(Pd)를 출력하며, 상기 제2 증폭 신호(Pd)는 제5 엔모스 트랜지스터(MN5)의 드레인 전압이다.
플로팅 전류원(223)은 제1 전류미러(221)의 제3 피모스 트랜지스터(MP3)의 드레인에 연결된 제1 공통노드(CN1)와, 제2 전류미러(227)의 제3 엔모스 트랜지스터(MN3)의 드레인에 연결된 제2 공통노드(CN2) 사이에 연결되며, 제1 공통노드(CN1)와 제2 공통노드(CN2) 사이에 순차적으로 캐스코드 연결되는 피모스 트랜지스터쌍(MPF1, MPF2)과, 제1 공통노드(CN1)와 제2 공통노드(CN2) 사이에 순차적으로 캐스코드 연결되는 엔모스 트랜지스터쌍(MNF2, MNF1)을 포함하되, 피모스 트랜지스터쌍(MPF1, MPF2)과 엔모스 트랜지스터쌍(MNF2, MNF1)은 병렬 연결한다.
이 때 엔모스 트랜지스터(MNF2) 및 피모스 트랜지스터(MPF1)는 제1 바이어스 회로(230)에서 출력된 제1 바이어스 전압으로 공통 바이어싱하고, 엔모스 트랜지스터(MNF1) 및 피모스 트랜지스터(MPF2)는 제1 바이어스 회로(230)에서 출력된 제2 바이어스 전압으로 공통 바이어싱하는 것이 바람직하다.
제1 바이어스 회로(230)는 전원 전압(VDD)을 소스로 입력받고 드레인과 게이 트가 공통 접속되는 제8 피모스 트랜지스터(MP8) 및 제8 피모스 트랜지스터(MP8)와 캐스코드 연결되며 드레인과 게이트가 공통 접속되는 제9 피모스 트랜지스터(MP9)와, 접지 전압(VSS)을 소스로 입력받고 드레인과 게이트가 공통 접속되는 제8 엔모스 트랜지스터(MN8) 및 제8 엔모스 트랜지스터(MN8)와 캐스코드 연결되며 드레인과 게이트가 공통 접속되는 제9 엔모스 트랜지스터(MN9)를 포함한다. 그리고 제9 피모스 트랜지스터(MP9)의 드레인에서 제1 바이어스 전압이, 제9 엔모스 트랜지스터(MN9)의 드레인에서 제2 바이어스 전압이 출력된다.
아웃풋 클래스 AB 제어부(225)는 제1 전류미러(221)의 제5 피모스 트랜지스터(MP5)의 드레인에 연결된 제3 공통노드(CN3)와, 제2 전류미러(227)의 제5 엔모스 트랜지스터(MN5)의 드레인에 연결된 제4 공통노드(CN4) 사이에 연결되며, 제3 공통노드(CN3)와 제4 공통노드(CN4) 사이에 순차적으로 캐스코드 연결되는 피모스 트랜지스터쌍(MPC1, MPC2)과, 제3 공통노드(CN3)와 제4 공통노드(CN4) 사이에 순차적으로 캐스코드 연결되는 엔모스 트랜지스터쌍(MNC2, MNC1)을 포함하되, 피모스 트랜지스터쌍(MPC1, MPC2)과 엔모스 트랜지스터쌍(MNC2, MNC1)은 병렬 연결한다.
이 때 엔모스 트랜지스터(MNC2) 및 피모스 트랜지스터(MPC1)는 제2 바이어스 회로(240)에서 출력된 제3 바이어스 전압에 의해 공통 바이어싱되고, 엔모스 트랜지스터(MNC1) 및 피모스 트랜지스터(MPC2)는 제2 바이어스 회로(240)에서 출력된 제4 바이어스 전압에 의해 공통 바이어싱하는 것이 바람직하다.
제2 바이어스 회로(230)는 전원 전압(VDD)을 소스로 입력받고 드레인과 게이 트가 공통 접속되는 제10 피모스 트랜지스터(MP10) 및 제10 피모스 트랜지스터(MP10)와 캐스코드 연결되며 드레인과 게이트가 공통 접속되는 제11 피모스 트랜지스터(MP11)와, 접지 전압(VSS)을 소스로 입력받고 드레인과 게이트가 공통 접속되는 제10 엔모스 트랜지스터(MN10) 및 제10 엔모스 트랜지스터(MN10)와 캐스코드 연결되며 드레인과 게이트가 공통 접속되는 제11 엔모스 트랜지스터(MN11)를 포함한다. 그리고 제11 피모스 트랜지스터(MP11)의 드레인에서 제3 바이어스 전압이, 제11 엔모스 트랜지스터(MN9)의 드레인에서 제4 바이어스 전압이 출력된다.
출력 스테이지(250)는 전류 가산 회로(120)의 출력단들에 연결되어 차동 증폭 신호(Pu, Pd)를 출력한다. 즉 제1 및 제2 전류미러(221, 227)에서 각각 출력된 제1 및 제2 증폭신호(Pu, Pd)를 입력받아 출력한다.
이를 위해 출력 스테이지(250)는 제1 전류미러(221)의 출력단에 연결되며 상기 제1 증폭신호(Pu)를 입력받아 출력하는 제1 출력 트랜지스터(제7 피모스 트랜지스터(MP7)), 및 제2 전류미러(227)의 출력단에 연결되며 상기 제2 증폭신호(Pd)를 입력받아 출력하는 제2 출력 트랜지스터(제7 엔모스 트랜지스터(MN7))를 포함한다.
즉 제1 출력 트랜지스터(MP7)는 전원 전압(VDD)에 소스가 연결되고, 제1 전류미러(221)의 출력신호(Pu)를 게이트 입력으로 받아들여 드레인 전압을 출력 스테이지(250)의 출력단자(out)로 출력한다. 한편 제2 출력 트랜지스터(MN7)는 접지 전압(VSS)에 소스가 연결되고 제2 전류미러(227)의 출력신호(Pd)를 게이트 입력으로 받아들여 드레인 전압을 출력 스테이지(250)의 출력 단자(out)로 출력한다.
출력 스테이지(250)의 출력 단자(out)와 제1 및 제2 전류미러(221, 227) 사이에 연결된 복수의 캐패시터들(C1, C2)은 출력 신호의 주파수를 보상한다.
도 5는 본 발명의 제2 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기에 대한 회로도이다. 도 5를 참조하면 본 발명의 제2 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기는 입력 스테이지(input stage)(310), 전류 가산 회로(320), 제1 및 제2 바이어스 회로(330, 340) 및 출력 스테이지(350)를 포함한다.
이러한 구성은 도 4에 예시된 본 발명의 제1 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기와 유사하다. 다만 전류 가산 회로(320)에 포함된 플로팅 전류원(323) 및 아웃풋 클래스 AB 제어부(325)의 구성이 일부 다르다.
좀더 상세히 말하면 플로팅 전류원(323) 및 아웃풋 클래스 AB 제어부(325)에 포함된 트랜지스터들의 바이어싱 방법이 다르다.
즉 플로팅 전류원(323)은 도 4에 예시된 플로팅 전류원(223)과 동일한 구조로 연결된 엔모스 트랜지스터쌍(MNF2, MNF1) 및 피모스 트랜지스터쌍(MPF1, MPF2)을 포함하지만, 엔모스 트랜지스터(MNF2)와 피모스 트랜지스터(MPF2)의 바이어싱 방법이 바이어스 전압에 의한 것이 아니라, 자신의 드레인 전압을 이용한다는 점에서 제1 실시 예와 다르다. 즉 엔모스 트랜지스터(MNF2)와 피모스 트랜지스터(PNF2) 각각의 게이트들은 자신의 드레인에 접속된다.
또한 아웃풋 클래스 AB 제어부(325)의 경우도 도 4에 예시된 아웃풋 클래스 AB 제어부(325)와 동일한 구조로 연결된 엔모스 트랜지스터쌍(MNC2, MNC1) 및 피모 스 트랜지스터쌍(MPC1, MPC2)을 포함하지만, 엔모스 트랜지스터(MNC2)와 피모스 트랜지스터(MPC2)의 바이어싱 방법이 바이어스 전압에 의한 것이 아니라, 자신의 드레인 전압을 이용한다는 점에서 제1 실시 예와 다르다. 즉 엔모스 트랜지스터(MNC2)와 피모스 트랜지스터(MPC2) 각각의 게이트들은 자신의 드레인에 접속된다.
상기 바이어싱 부분 이외의 구조는 도 4에 예시된 바와 동일하다. 즉 도 5의 입력 스테이지(310)는 도 4에 예시된 입력 스테이지(210)와, 도 5의 전류가산회로(320)는 도 4에 예시된 전류가산회로(220)와, 도 5의 제1 및 제2 바이어스 회로(330 및 340)는 도 4에 예시된 제1 및 제2 바이어스 회로(230 및 240)와, 도 5의 출력 스테이지(350)는 도 4에 예시된 출력 스테이지(250)와 그 구조 및 동작이 유사하다. 따라서 도 5를 참조한 설명에서는 그 구체적인 구조 설명을 생략한다.
도 4 및 도 5에 예시된 도면을 참고하면 본 발명의 특징은 플로팅 전류원(323)과 아웃풋 클래스 AB 제어부(325)의 구조에 있어서 피모스 트랜지스터와 엔모스 트랜지스터를 단일 소자로 사용하는 것이 아니라 적어도 2 이상의 소자를 사용함으로써 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기의 전압 이득을 높이는 것에 있다. 따라서 플로팅 전류원(323)과 아웃풋 클래스 AB 제어부(325)를 구성하는 트랜지스터들의 바이어싱 방법이 도 4 및 도 5에 예시된 내용으로 한정되지는 않는다. 예를 들어 플로팅 전류원(323)에 포함된 MNF2의 게이트를 전원 전압(VDD)에, MPF2의 게이트를 접지 전압(VSS)에, MNC2의 게이트를 전원 전압(VDD)에, MPC2의 게이트를 접지 전압(VSS)에 각각 연결하는 것도 가능한 것이다.
또한 플로팅 전류원(323)과 아웃풋 클래스 AB 제어부(325)를 구성하는 트랜지스터들의 수도 도 4 및 도 5에 예시된 내용으로 한정되지는 않는다.
한편 상기 본 발명의 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기에 있어서 플로팅 전류원과 아웃풋 클래스 AB 제어부가 이상적인 전류원이라고 가정한다면, 본 발명의 실시 예에 포함된 개방 루프(open-loop)의 전압이득(Av, open)은 도 2에 예시된 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기와 동일하다.
그러나 고전압 MOSFET에서는 hot carrier injection으로 과도한 channel length modulation 이 발생한다. 따라서 실질적으로 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기와 본 발명의 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기는 DC 전압 이득에서 차이가 발생한다. 즉 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기와 본 발명의 실시 예에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기는 AC 특성이 동일할 수 있지만 DC 전압 이득은 서로 상이한 것이다.
도 6은 Ids-Vde 곡선 및 Vds 변화에 따른 출력 저항 변화량을 도시한 그래프로서, 도 6(b)를 참조하면 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기는 입력 전압 영역에 따라 제1 전류원으로 동작하는 MPF1와 MNF1 그리고 제2 전류원으로 동작하는 MPC1, MNC1 트랜지스터들의 Vds 전압이 그림 6 (b)의 B 지점(VDD-2V ~ VDD-3V)에서 동작하므로 소신호 출력 임피던스(ro)가 거의 무한대로 동작하지 못하고 유한한 소신호 출력 임피던스(ro)를 가진다.
따라서 관련 기술의 경우(도 2 참조)에는 첫 번째 단의 MPC1, MNC1 트랜지스터들로 구성되는 제2 전류원의 소신호 출력 임피던스(ro)와 캐스 코드(cascode)단(MN5 및 MN6, 또는 MN3 및 MN4) 의 출력 임피던스(Rout)이 병렬로 보여 도 7에 예시된 바와 같이 첫 번째 단(gm1 및 R01)의 소신호 출력 임피던스(R01)가 작아져 전압 이득이 감소한다.
한편 본 발명에서는 플로팅 전류원(floating current source)와 아웃풋 클래스-AB 제어부의 소신호 출력 임피던스(ro)가 거의 무한한 값을 갖는 캐스코드 전류원(cascode current source) 구조를 제안함으로써 관련 기술에 따른 연산 증폭기의 문제점을 해결하였다.
즉 도 4 및 도 5에 예시된 바와 같은 본 발명의 구조에서는 플로팅 전류원(223, 323)으로 동작하는 트랜지스터들(MPF1, MPF2, MNF1, MNF2) 그리고 아웃풋 클래스 AB 제어부(225, 325)로 동작하는 트랜지스터들(MPC1, MPC2, MNC1, MNC2)의 Vds 전압이 도 6(b)의 A 지점(VDD/2-1V ~ VDD/2+1V)에서 동작한다. A 지점이 B 지점보다 고전압 MOSFET의 hot carrier injection에 의한 channel length modulation 영향이 적어 보다 이상적인 전류원으로 동작한다. 이와 같이 본 발명의 구조에서는 전류원들을 2단으로 구성함으로써 첫 번째 단의 출력 임피던스(Ro1)를 키워 전압 이득을 증가시킬 수 있다.
도 8 내지 도 10은 NMOS Vth=1.1V와 PMOS=-1.05V를 갖는 1 ㎛, 15 V CMOS 공정을 이용하여 구현한 본 발명의 연산 증폭기와 관련 기술에 따른 연산 증폭기를 EDS(Electrical Die Sorting) 테스트 함으로써 얻어진 비교 그래프들이다.
도 8 및 도 9는 입력 전압(VSS+0.1V ~ VDD-0.1V)에 따른 관련 기술에 따른 연산 증폭기와 본 발명의 실시 예에 따른 연산 증폭기의 전압 이득 및 옵셋 전압을 비교 도시하였다. 도 8을 참조하면 본 발명의 연산 증폭기의 전압 이득은 기존 대비 30 ㏈ 정도 향상됨을 확인 할 수 있으며, 도 9를 참조하면 옵셋 전압은 관련 기술에 따른 연산 증폭기가 6.84 ㎷인 것에 반해 본 발명의 연산 증폭기가 400 ㎶ 이하로 개선됨을 확인할 수 있다.
도 10은 본 발명과 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기를 LCD 구동 드라이버의 출력 버퍼로 사용할 경우 LDI 출력 편차를 비교한 그래프이로서, 도 10을 참조하면 실측 결과 본 발명의 연산 증폭기가 관련 기술에 따른 연산 증폭기 대비 2 ㎷ 정도 감소됨을 알 수 있다.
도 11은 본 발명과 관련 기술에 따른 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기이 특성 비교표로서, 도 11을 참조하면 본 발명의 연산 증폭기는 관련 기술에 따른 연산 증폭기와 비교할 때 다른 특성들은 거의 동일하지만 전압 이득과 옵셋 전압이 향상됨을 확인할 수 있다.
본 발명은 도면에 도시 된 일실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명은 캐스 코드 구조를 갖는 플로팅 전류원 및 아웃풋 클래스 AB 제어부를 구성함으로써 15V 이상의 고전압 MOSFET에서 채널 길이 모듈레이션(channel length modulation)에 의한 전압 이득의 감소로 옵셋 전압이 커지는 문제를 해결하였다.
이러한 본 발명의 연산 증폭기는 전압 이득이 기존 대비 30db 향상됨을 확인하였으며, 옵셋(offset) 전압은 기존 6.84 mV에서 400 μV 이하로 개선됨을 확인하였다. 또한 본 발명의 연산 증폭기가 적용된 LDI의 실측 결과 출력 편차는 기존 대비 2mV 향상됨을 확인하였다.
따라서 향후 LDI를 구현함에 있어 본 발명의 연산 증폭기는 채널별/IC 별 출력 편차를 개선할 수 있어 디스플레이의 시인성에 문제가 없는 화질 구현이 가능하게 하는 효과가 있다. 이로 인해 본 발명의 연산 증폭기를 구비한 LDI를 구현할 수 있고, 또한 그 LDI를 구비하는 디스플레이 장치를 구현할 수 있는 것이다.

Claims (10)

  1. 차동 입력전압을 게이트로 받아들이는 제1 및 제2 엔모스 트랜지스터쌍을 포함하는 제1 입력단과 차동 입력전압을 게이트로 받아들이는 제1 및 제2 피모스 트랜지스터쌍을 포함하는 제2 입력단을 포함하며, 상기 제1 입력단에 의한 제1 출력 신호와 상기 제2 입력단에 의한 제2 출력신호를 발생하는 입력스테이지;
    상기 제1 입력단에 의한 제1 출력 신호와 상기 제2 입력단에 의한 제2 출력 신호가 각각 입력되는 제1 및 제2 전류미러와, 상기 제1 및 제2 전류미러 사이에 연결되며 적어도 2단으로 구성되는 플로팅 전류원 및 상기 플로팅 전류원과 동일한 구조의 아웃풋 클래스 AB 제어부를 포함하는 전류 가산 회로; 및
    상기 전류 가산 회로의 출력단들에 연결되어 해당 연산 증폭기의 출력 신호를 출력하는 출력 스테이지를 포함하는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기.
  2. 제1항에 있어서, 상기 전류 가산 회로의 플로팅 전류원은
    상기 제1 전류미러의 미러링 전류를 공급하는 제1 공통노드와 상기 제2 전류미러의 미러링 전류를 공급하는 제2 공통노드 사이에 순차적으로 캐스코드 연결되는 제3 및 제4 피모스 트랜지스터쌍; 및
    상기 제1 전류미러의 미러링 전류를 공급하는 제1 공통노드와 상기 제2 전류미러의 미러링 전류를 공급하는 제2 공통노드 사이에 순차적으로 캐스코드 연결되 는 제4 및 제3 엔모스 트랜지스터쌍을 포함하되,
    상기 제3 및 제4 피모스 트랜지스터쌍과 상기 제4 및 제3 엔모스 트랜지스터쌍은 병렬 연결하는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기.
  3. 제2항에 있어서, 상기 전류 가산 회로의 플로팅 전류원은
    상기 제4 엔모스 트랜지스터 및 상기 제3 피모스 트랜지스터를 제1 바이어스 전압으로 공통 바이어싱하고, 상기 제3 엔모스 트랜지스터 및 상기 제4 피모스 트랜지스터를 제2 바이어스 전압으로 공통 바이어싱하는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기.
  4. 제2항에 있어서, 상기 전류 가산 회로의 플로팅 전류원은
    상기 제4 엔모스 트랜지스터의 드레인 전압으로 상기 제4 엔모스 트랜지스터를 바이어싱하고, 상기 제3 피모스 트랜지스터를 제1 바이어스 전압으로 바이어싱하고, 상기 제3 엔모스 트랜지스터를 제2 바이어스 전압으로 바이어싱하고, 상기 제4 피모스 트랜지스터를 상기 제4 피모스 트랜지스터의 드레인 전압으로 바이어싱하는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기.
  5. 제2항에 있어서, 상기 전류 가산 회로의 아웃풋 클래스 AB 제어부는
    상기 제1 전류미러의 출력단과 제2 전류미러의 출력단 사이에 순차적으로 캐스코드 연결되는 제6 및 제5 엔모스 트랜지스터; 및
    상기 제1 전류미러의 출력단과 제2 전류미러의 출력단 사이에 순차적으로 캐스코드 연결되는 제5 및 제6 엔모스 트랜지스터를 포함하되,
    상기 제6 및 제5 엔모스 트랜지스터와 상기 제5 및 제6 엔모스 트랜지스터는 병렬 연결하는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기.
  6. 제5항에 있어서, 상기 전류 가산 회로의 아웃풋 클래스 AB 제어부는
    상기 제6 엔모스 트랜지스터 및 상기 제5 피모스 트랜지스터를 제3 바이어스 전압으로 공통 바이어싱하고, 상기 제5 엔모스 트랜지스터 및 상기 제6 피모스 트랜지스터를 제4 바이어스 전압으로 공통 바이어싱하는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기.
  7. 제5항에 있어서, 상기 전류 가산 회로의 아웃풋 클래스 AB 제어부는
    상기 제6 엔모스 트랜지스터의 드레인 전압으로 상기 제6 엔모스 트랜지스터를 바이어싱하고, 상기 제5 피모스 트랜지스터를 제3 바이어스 전압으로 바이어싱하고, 상기 제5 엔모스 트랜지스터를 제4 바이어스 전압으로 바이어싱하고, 상기 제6 피모스 트랜지스터를 상기 제6 피모스 트랜지스터의 드레인 전압으로 바이어싱하는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기.
  8. 제6항 또는 제7항에 있어서,
    상기 전류 가산 회로의 플로팅 전류원에 상기 제1 및 제2 바이어스 전압을 공급하는 제1 바이어스 회로 및 상기 전류 가산 회로의 아웃풋 클래스 AB 제어부에 제3 및 제4 바이어스 전압을 공급하는 제2 바이어스 회로를 더 포함하는 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기.
  9. 제1항의 고전압 CMOS 레일-투-레일 입/출력 연산 증폭기를 구비하는 엘씨디 소스 드라이버 IC.
  10. 제9항의 엘씨디 소스 드라이버 IC를 구비하는 디스플레이 장치.
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