KR100840074B1 - 데이터 구동부 및 이를 이용한 평판 표시장치 - Google Patents

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Abstract

본 발명은 데이터를 저장함과 아울러 카운터 역할을 수행할 수 있는 홀딩 래치를 포함하는 데이터 구동부에 관한 것이다.
본 발명의 데이터 구동부는 자신에게 공급되는 데이터를 저장하며, 저장된 데이터의 비트값에 대응하여 카운팅신호를 생성하기 위한 홀딩 래치들을 구비하는 홀딩 래치부와; 외부에서 램프펄스를 공급받고, 상기 카운팅신호에 대응하여 상기 램프펄스의 공급시간을 제어하기 위한 디지털-아날로그 변환기들을 구비하는 데이터신호 생성부를 구비하며; 상기 홀딩 래치들 각각은 k(k는 자연수)비트의 데이터를 저장하기 위하여 각각의 비트 입력단자마다 설치되며 제어신호에 대응하여 디(D) 플립플롭으로 구동되거나 티(T) 플립플롭으로 구동되는 k개의 논리부를 구비한다.

Description

데이터 구동부 및 이를 이용한 평판 표시장치{Data Driver and Flat Panel Display Using the Data Driver}
도 1은 종래의 데이터 구동부를 개략적으로 나타내는 도면이다.
도 2a 및 도 2b는 도 1의 데이터 구동부의 구동과정을 나타내는 도면이다.
도 3은 본 발명의 실시예에 의한 평판 표시장치를 나타내는 도면이다.
도 4는 도 3의 평판 표시장치가 액정 표시장치로 설정되는 경우 화소를 나타내는 도면이다.
도 5는 도 3의 평판 표시장치가 유기전계발광 표시장치로 설정되는 경우 화소를 나타내는 도면이다.
도 6은 도 3에 도시된 데이터 구동부를 나타내는 도면이다.
도 7은 본 발명의 실시예에 의한 논리부를 나타내는 도면이다.
도 8은 본 발명의 실시예에 의한 홀딩 래치를 나타내는 도면이다.
도 9는 도 8의 홀딩 래치의 동작과정을 나타내는 파형도이다.
도 10은 본 발명의 실시예에 의한 디지털-아날로그 변환부를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 홀딩 래치부 20 : 데이터신호 생성부
110 : 주사 구동부 120 : 데이터 구동부
130 : 화소부 140 : 화소
150 : 타이밍 제어부 123 : 쉬프트 레지스터부
124 : 샘플링 래치부 125 : 홀딩 래치부
126 : 데이터신호 생성부 127 : 버퍼부
201,202,203,204 : 논리부 210,240,250,260,2201,2202 : 논리 게이트
212,230 : MUX 214 : D 플립플롭
본 발명은 데이터 구동부 및 이를 이용한 평판 표시장치에 관한 것으로, 특히 데이터를 저장함과 아울러 카운터 역할을 수행할 수 있는 홀딩 래치를 포함하는 데이터 구동부 및 이를 이용한 평판 표시장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기전계발광 표시장치(Organic Light Emitting Display) 등이 있다.
평판 표시장치들 중 액정 표시장치는 외부의 백라이트로부터 발생하는 빛의 투과여부를 제어하면서 화상을 표시한다. 이와 같은 액정 표시장치는 기술의 발달로 인하여 대면적의 화상을 높은 해상도로 표시할 수 있고, 이에 따라 다양한 분야에서 사용되고 있다. 또한, 유기전계발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 화상을 표시한다. 이와 같은 유기전계발광 표시장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되기 때문에 차세대 디스플레이로 각광받고 있다.
액정 표시장치 및 유기전계발광 표시장치는 주사선들 및 데이터선들의 교차부에 위치되는 화소와, 데이터선들을 구동하기 위한 데이터 구동부 및 주사선들을 구동하기 위한 주사 구동부를 구비한다.
주사 구동부는 주사선들로 주사신호를 순차적으로 공급하면서 화소들을 수평 라인 단위로 순차적으로 선택한다. 데이터 구동부는 주사선들로부터 공급되는 주사신호와 동기되도록 데이터선들로 데이터신호를 공급한다. 그러면, 주사신호에 선택된 화소들로 데이터신호가 공급되고, 공급된 데이터신호에 대응하여 소정 휘도의 화상이 표시된다.
여기서, 데이터 구동부는 외부로부터 공급되는 디지털 데이터를 소정의 전압값(즉, 데이터신호)으로 변환하기 위하여 디지털-아날로그 변환기가 사용된다. 하지만, 종래의 일반적인 디지털-아날로그 변환기는 다수의 저항 및 스위치들이 포함되기 때문에 넓은 실장 면적을 차지함과 동시에 높은 제조비용이 소모되는 단점이 있다.
이와 같은 문제점을 극복하기 위하여 램프펄스를 생성하고, 생성되는 램프펄스를 일정시점에 데이터신호로써 데이터선으로 공급하는 방법이 제안되었다.
도 1은 램프펄스를 이용하여 데이터신호를 공급하는 데이터 구동부의 구성을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 종래의 데이터 구동부는 데이터(Data)를 저장하기 위한 홀딩 래치부(10)와, 홀딩 래치부(10)에 저장된 데이터(Data)에 대응하여 데이터신호를 생성하기 위한 데이터신호 생성부(20)를 구비한다.
홀딩 래치부(10)는 외부(예를 들면, 샘플링 래치부)로부터 공급되는 데이터(Data)를 저장하기 위한 홀딩 래치들(12a,12b,12c,...)을 구비한다. 홀딩 래치들(12a,12b,12c,...)은 각각의 채널마다 위치되어 데이터(Data)를 저장하고, 저장된 데이터(Data)를 데이터신호 생성부(20)로 공급한다.
데이터신호 생성부(20)는 각각의 채널마다 위치되는 카운터(22a,22b,22c,...)와, 카운터(22a,22b,22c,...) 각각에 접속되는 제 1트랜지스터(M1a,M1b,M1c,...)를 구비한다.
카운터(22a,22b,22c,...) 각각은 카운팅신호를 생성하고, 생성된 카운팅신호를 제 1트랜지스터(M1)로 공급한다. 여기서, 카운팅신호는 데이터(Data)의 비트값과 동일한 시점까지 공급된다. 예를 들어, 데이터(Data)가 8비트라면 카운터(22a,22b,22c,...)는 8비트의 카운팅신호를 생성한다. 그리고, 생성된 카운팅신 호가 데이터(Data)와 동일한 시점에 카운팅신호의 생성을 중단한다.
제 1트랜지스터(M1a,M1b,M1c,...)는 카운팅신호가 공급될 때 턴-온되어 외부로부터 공급되는 램프펄스를 데이터신호로써 출력단자(OUT)로 공급한다. 여기서, 카운팅신호의 공급이 중단되는 시점은 데이터(Data)의 비트값에 의하여 결정되기 때문에 데이터(Data)의 비트값에 대응하는 데이터신호를 생성할 수 있다.
도 2a는 제 1카운터(22a)의 동작과정을 나타내고, 도 2b는 제 2카운터(22b)의 동작과정을 나타내는 도면이다.
도 2a 및 도 2b를 참조하면, 제 1카운터(22a)는 "00000100"의 데이터(Data)를 입력받고, 제 2카운터(22b)는 "11010000"의 데이터(Data)를 입력받는다.
"00000100"의 데이터(Data)를 입력받은 제 1카운터(22a)는 "00000000"으로부터 "00000100"까지 상승되는 카운팅신호를 생성한다. 여기서, 제 1트랜지스터(M1a)는 카운팅신호가 공급될 때 턴-온되고, 카운팅신호의 공급이 중단된 후 턴-오프된다. 즉, 제 1트랜지스터(M1a)의 턴-온시간은 데이터(Data)의 비트값에 대응하여 결정되고, 이에 따라 램프펄스 중 데이터(Data)의 비트값에 대응되는 전압이 데이터신호로써 출력단자(OUT)로 공급된다.
"11010000"의 데이터(Data)를 입력받은 제 2카운터(22b)는 "00000000"으로부터 "11010000"까지 상승되는 카운팅신호를 생성한다. 여기서, 제 1트랜지스터(M1b)는 카운팅신호가 공급될 때 턴-온되고, 카운팅신호의 공급이 중단된 후 턴-오프된다. 즉, 제 1트랜지스터(M1b)의 턴-온시간은 데이터(Data)의 비트값에 대응 하여 결정되고, 이에 따라 램프펄스 중 데이터(Data)의 비트값에 대응되는 전압이 데이터신호로써 출력단자(OUT)로 공급된다.
하지만, 이와 같은 종래의 데이터 구동부도 각각의 채널마다 카운터(22a, 22b, 22c)를 사용하기 때문에 회로의 복잡도가 증가함과 아울러 실장 면적이 넓어진다.
따라서, 본 발명의 목적은 데이터를 저장함과 아울러 카운터 역할을 수행할 수 있는 홀딩 래치를 포함하는 데이터 구동부 및 이를 이용한 평판 표시장치에 관한 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 데이터 구동부는 자신에게 공급되는 데이터를 저장하며, 저장된 데이터의 비트값에 대응하여 카운팅신호를 생성하기 위한 홀딩 래치들을 구비하는 홀딩 래치부와; 외부에서 램프펄스를 공급받고, 상기 카운팅신호에 대응하여 상기 램프펄스의 공급시간을 제어하기 위한 디지털-아날로그 변환기들을 구비하는 데이터신호 생성부를 구비하며; 상기 홀딩 래치들 각각은 k(k는 자연수)비트의 데이터를 저장하기 위하여 각각의 비트 입력단자마다 설치되며 제어신호에 대응하여 디(D) 플립플롭으로 구동되거나 티(T) 플립플롭으로 구동되는 k개의 논리부를 구비한다.
바람직하게, 상기 논리부 각각은 디 플립플롭과, 상기 디 플립플롭의 출력단자와 상기 논리부의 입력단자와 접속되는 제 1논리 게이트와, 상기 제어신호에 의하여 상기 제 1논리 게이트의 출력값과 상기 논리부 입력단자의 입력값 중 어느 하나를 상기 디 플립플롭으로 전달하기 위한 제 1디멀티플렉서를 구비한다.
본 발명의 실시에에 따른 평판 표시장치는 주사신호를 순차적으로 공급하기 위한 주사 구동부와, 데이터신호를 생성하기 위하여 상기 제 1항, 제 3항 내지 제 21항 중 어느 한 항에 기재된 데이터 구동부와, 상기 데이터신호에 대응되는 휘도의 빛을 생성하기 위한 화소를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 첨부된 도 3 내지 도 10을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 의한 평판 표시장치를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 의한 평판 표시장치는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)의 교차부에 위치되는 화소들(140)을 포함하는 화소부(130)와, 주사선들(S1 내지 Sn)을 구동하기 위한 주사 구동부(110)와, 데이터선들(D1 내지 Dm)을 구동하기 위한 데이터 구동부(120)와, 주사 구동부(110) 및 데이터 구동부(120)를 제어하기 위한 타이밍 제어부(150)를 구비한다.
주사 구동부(110)는 타이밍 제어부(150)로부터 주사 구동제어신호(SCS)를 공급받는다. 주사 구동제어신호(SCS)를 공급받은 주사 구동부(110)는 주사신호를 생성하고, 생성된 주사신호를 주사선들(S1 내지 Sn)로 순차적으로 공급한다.
데이터 구동부(120)는 타이밍 제어부(150)로부터 데이터 구동제어신호(DCS) 및 데이터(Data)를 공급받는다. 데이터 구동제어신호(DCS)를 공급받은 데이터 구동부(120)는 데이터신호를 생성하고, 생성된 데이터신호를 주사신호와 동기되도록 데이터선들(D1 내지 Dm)로 공급한다.
타이밍 제어부(150)는 외부로부터 공급되는 동기신호들에 대응하여 데이터 구동제어신호(DCS) 및 주사 구동제어신호(SCS)를 생성한다. 타이밍 제어부(150)에서 생성된 데이터 구동제어신호(DCS)는 데이터 구동부(120)로 공급되고, 주사 구동제어신호(SCS)는 주사 구동부(110)로 공급된다. 여기서, 데이터 구동제어신호(DCS)에는 소스 스타트 펄스, 소스 쉬프트 클럭 등이 포함된다.
화소부(130)는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)의 교차부에 위치되는 화소들(140)을 구비한다. 화소들(140)은 주사신호가 공급될 때 선택되어 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들(140)은 데이터신호에 대응되는 휘도의 빛을 외부로 공급하고, 이에 따라 화소부(130)에서 소정 휘도의 영상을 표시된다.
한편, 본 발명에서 평판 표시장치는 외부로부터 데이터(Data)를 공급받고, 공급받은 데이터(Data)를 이용하여 아날로그 전압(즉, 데이터신호)을 생성하기 위한 데이터 구동부(120)를 포함하는 것들 중 어느 하나로 선택될 수 있다. 예를 들 어, 평판 표시장치는 액정 표시장치 및 유기전계발광 표시장치 중 어느 하나로 선택될 수 있다.
도 4는 도 3의 평판 표시장치가 액정 표시장치로 선택되는 경우 화소의 구조를 나타내는 회로도이다. 도 4에서는 설명의 편의성을 위하여 제 n주사선(Sn) 및 제 m데이터선(Dm)과 접속된 화소를 도시하기로 한다.
도 4를 참조하면, 화소(140)는 주사선(Sn)과 데이터선(Dm) 사이에 위치되는 박막 트랜지스터(Thin Film Transistor)와, 박막 트랜지스터(TFT)와 접속되는 스토리지 커패시터(Cst) 및 액정 커패시터(Clc)를 구비한다.
박막 트랜지스터(TFT)는 주사선(Sn)으로 주사신호가 공급될 때 턴-온된다. 박막 트랜지스터(TFT)가 턴-온되면 데이터선(Dm)으로 공급되는 데이터신호가 스토리지 커패시터(Cst)로 전달된다.
스토리지 커패시터(Cst)는 데이터신호가 공급될 때 데이터신호에 대응되는 전압을 저장한다.
액정 커패시터(Clc)는 박막 트랜지스터(TFT)의 소오스전극과 접속되는 화소전극(미도시)과 공통전극(미도시) 사이의 액정을 등가적으로 표현한 것이다. 액정 커패시터(Clc)는 스토리지 커패시터(Cst)에 저장된 전압에 대응하여 액정의 광 투과율을 제어한다.
한편, 도 4에 도시된 화소(140)의 구조는 본 발명의 실시예로써 본 발명이 이에 한정되지는 않는다. 실제로, 화소(140)의 구조는 적어도 하나의 박막 트랜지 스터(TFT)가 포함되도록 다양하게 변경될 수 있다.
도 5는 도 3의 평판 표시장치가 유기전계발광 표시장치로 선택되는 경우 화소의 구조를 나타내는 회로도이다. 도 5에서는 설명의 편의성을 위하여 제 n주사선(Sn) 및 제 m데이터선(Dm)과 접속된 화소를 도시하기로 한다.
도 5를 참조하면, 화소(140)는 유기 발광 다이오드(OLED)와, 데이터선(Dm) 및 주사선(Sn)에 접속되어 유기 발광 다이오드(OLED)를 제어하기 위한 화소회로(142)를 구비한다.
유기 발광 다이오드(OLED)의 애노드전극은 화소회로(142)에 접속되고, 캐소드전극은 제 2전원(ELVSS)에 접속된다. 이와 같은 유기 발광 다이오드(OLED)는 화소회로(142)로부터 공급되는 전류에 대응되어 소정 휘도의 빛을 생성한다.
화소회로(142)는 주사선(Sn)에 주사신호가 공급될 때 데이터선(Dm)으로 공급되는 데이터신호에 대응되어 유기 발광 다이오드(OLED)로 공급되는 전류량을 제어한다. 이를 위해, 화소회로(142)는 제 1전원(ELVDD)과 유기 발광 다이오드(OLED) 사이에 접속된 제 2트랜지스터(M2)와, 데이터선(Dm) 및 주사선(Sn)의 사이에 접속된 제 1트랜지스터(M1)와, 제 2트랜지스터(M2)의 게이트전극과 제 1전극 사이에 접속된 스토리지 커패시터(Cst)를 구비한다.
제 1트랜지스터(M1)의 게이트전극은 주사선(Sn)에 접속되고, 제 1전극은 데이터선(Dm)에 접속된다. 그리고, 제 1트랜지스터(M1)의 제 2전극은 스토리지 커패시터(Cst)의 제 1단자에 접속된다. 여기서, 제 1전극은 소오스전극 및 드레인전극 중 어느 하나로 설정되고, 제 2전극은 제 1전극과 다른 전극으로 설정된다. 예를 들어, 제 1전극이 소오스전극으로 설정되면 제 2전극은 드레인전극으로 설정된다. 주사선(Sn) 및 데이터선(Dm)에 접속된 제 1트랜지스터(M1)는 주사선(Sn)으로부터 주사신호가 공급될 때 턴-온되어 데이터선(Dm)으로부터 공급되는 데이터신호를 스토리지 커패시터(Cst)로 공급한다. 이때, 스토리지 커패시터(Cst)는 데이터신호에 대응되는 전압을 충전한다.
제 2트랜지스터(M2)의 게이트전극은 스토리지 커패시터(Cst)의 제 1단자에 접속되고, 제 1전극은 스토리지 커패시터(Cst)의 제 2단자 및 제 1전원(ELVDD)에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 2전극은 유기 발광 다이오드(OLED)의 애노드전극에 접속된다. 이와 같은 제 2트랜지스터(M2)는 스토리지 커패시터(Cst)에 저장된 전압값에 대응하여 제 1전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제 2전원(ELVSS)으로 흐르는 전류량을 제어한다. 이때, 유기 발광 다이오드(OLED)는 제 2트랜지스터(M2)로부터 공급되는 전류량에 대응되는 빛을 생성한다.
한편, 도 5에 도시된 화소(140)의 구조는 본 발명의 실시예로써 본 발명이 이에 한정되지는 않는다. 실제로, 화소(140)의 구조는 다수의 트랜지스터들이 포함될 수 있도록 다양하게 변경될 수 있다.
도 6은 본 발명의 실시예에 의한 데이터 구동부를 나타내는 도면이다. 도 6에서는 설명의 편의성을 위하여 데이터 구동부가 m개의 채널을 갖는다고 가정하기 로 한다.
도 6을 참조하면, 본 발명의 실시예에 의한 데이터 구동부(120)는 샘플링 신호를 순차적으로 생성하기 위한 쉬프트 레지스터부(123)와, 샘플링 신호에 응답하여 데이터(Data)를 순차적으로 저장하기 위한 샘플링 래치부(124)와, 샘플링 래치부(124)에 저장된 데이터(Data)들을 공급받고, 공급받은 데이터(Data)의 비트값에 대응하여 카운팅신호를 생성하기 위한 홀딩 래치부(125)와, 데이터(Data)의 비트값에 대응하는 데이터신호를 생성하기 위한 데이터신호 생성부(126)와, 데이터신호를 데이터선들(D1 내지 Dm)로 공급하기 위한 버퍼부(127)를 구비한다.
쉬프트 레지스터부(123)는 타이밍 제어부(150)로부터 소스 쉬프트 클럭(SSC) 및 소스 스타트 펄스(SSP)를 공급받는다. 소스 쉬프트 클럭(SSC) 및 소스 스타트 펄스(SSP)를 공급받은 쉬프트 레지스터부(123)는 소스 쉬프트 클럭(SSC)에 대응하여 소스 스타트 펄스(SSP)를 쉬프트 시키면서 순차적으로 m개의 샘플링 신호를 생성한다. 이를 위해, 쉬프트 레지스터부(123)는 m개의 쉬프트 레지스터(1231 내지 123m)를 구비한다.
샘플링 래치부(124)는 쉬프트 레지스터부(123)로부터 순차적으로 공급되는 샘플링신호에 대응하여 데이터(Data)를 순차적으로 저장한다. 이를 위해, 샘플링 래치부(124)는 m개의 데이터(Data)를 저장하기 위한 m개의 샘플링 래치들(1241 내지 124m)을 구비한다. 여기서, 샘플링 래치들(1241 내지 124m) 각각의 크기는 k비트의 데이터(Data)를 저장할 수 있도록 설정된다.
홀딩 래치부(125)는 타이밍 제어부(150)로부터 공급되는 제 2극성의 제어신 호(CS)가 입력될 때 샘플링 래치부(125)로부터 데이터(Data)를 입력받아 저장한다. 그리고, 홀딩 래치부(125)는 제 1극성의 제어신호(CS)가 입력될 때 자신에게 입력된 데이터(Data)의 비트값에 대응하여 카운팅신호를 생성하고, 생성된 카운팅신호를 데이터신호 생성부(126)로 공급한다. 이를 위해, 홀딩 래치부(125)는 m개의 홀딩 래치들(1251 내지 125m)을 구비한다. 그리고, 홀딩 래치들(1251 내지 125m) 각각은 크기는 k비트의 데이터(Data)를 저장할 수 있도록 설정된다.
데이터신호 생성부(126)는 외부로부터 램프펄스를 입력받는다. 램프펄스를 입력받은 데이터신호 생성부(126)는 카운팅신호의 공급이 중단되는 시점의 램프펄스의 전압값을 이용하여 데이터신호로 생성하고, 생성된 데이터신호를 버퍼부(127)로 공급한다. 이와 같은 데이터신호 생성부(126)는 각각의 채널마다 위치되는 m개의 디지털-아날로그 변환기(DAC)(1261 내지 126m)를 구비한다.
버퍼부(127)는 데이터신호 생성부(126)로부터 공급되는 데이터신호를 데이터선들(D1 내지 Dm)로 공급한다. 버퍼부(127)는 설계과정에서 제거될 수 있다. 이 경우, 데이터신호 생성부(126)가 데이터선들(D1 내지 Dm)과 접속된다.
도 7은 본 발명의 홀딩 래치들 각각에 포함되는 논리부들을 나타내는 도면이다. 홀딩 래치를 설명하기 이전에 논리부의 동작과정을 상세히 설명하기로 한다.
도 7을 참조하면, 본 발명의 논리부는 제어신호(CS)의 극성에 대응하여 D플립플롭 또는 T플립플롭 중 어느 하나로 구동된다.
논리부는 제 1논리 게이트(210), 디멀티플렉서(Demultiplexer : 이하 "MUX" 라 함)(212) 및 D 플립플롭(214)을 구비한다.
제 1논리 게이트(210)는 2개의 입력단자로 동일한 값이 공급될 때 "0"을 출력하고, 2개의 입력단자로 서로 다른 값이 공급될 때 "1"을 출력한다. 예를 들어, 제 1논리 게이트(210)는 입력단자로 "00" 또는 "11"이 입력될 때 "0"을 출력하고, 입력단자로 "10" 또는 "01"이 입력될 때 "1"을 출력한다. 이를 위해, 제 1논리 게이트(210)는 배타적 논리합 게이트(Exclusive OR)로 설정된다.
MUX(212)는 제어신호(CS)의 극성에 대응하여 제 1논리 게이트(210) 또는 입력단자(T) 중 어느 하나를 D 플립플롭(214)과 접속시킨다. 예를 들어, MUX(212)는 제 1극성의 제어신호(CS)가 입력될 때 제 1논리 게이트(210)와 D 플립플롭(214)을 접속시키고, 제 2극성의 제어신호(CS)가 입력될 때 입력단자(T)와 D 플립플롭(214)을 접속시킨다.
D 플립플롭(214)은 MUX(212)로부터 공급되는 값을 그대로 출력단자(Q)로 공급한다.
이와 같은 논리부의 동작과정을 상세히 설명하면, 먼저 제 2극성의 제어신호(CS)가 입력되면 입력단자(T)와 D플립플롭(214)이 접속된다. 이 경우, 입력단자(T)로 입력되는 값이 D플립플롭(214)으로 그대로 전달되기 때문에 논리부는 D 플립플롭으로 구동된다.
제 1극성의 제어신호(CS)가 입력되면 제 1논리 게이트(210)와 D 플립플롭(214)이 접속된다. 여기서, 입력단자(T)로 "0"의 값이 입력될 때 D 플립플롭(214)의 출력단자(Q)는 이전 기간의 출력값을 유지한다.
상세히 설명하면, 입력단자(T)로 "0"의 값이 입력되고, 이전 기간 동안 D 플립플롭(214)의 출력단자(Q)가 "0"의 값을 유지하는 경우 제 1논리 게이트(210)에서는 "0"의 값이 출력되고, 이에 따라 D 플립플롭(214)의 출력단자(Q)는 "0"의 값을 유지한다. 입력단자(T)로 "0"의 값이 입력되고, 이전 기간 동안 D 플립플롭(214)의 출력단자(Q)가 "1"의 값을 유지하는 경우 제 1논리 게이트(210)에서는 "1"의 값이 출력되고, 이에 따라 D 플립플롭(214)의 출력단자(Q)는 "1"의 값을 유지한다.
한편, 입력단자(T)로 "1"의 값이 입력될 때 D 플립플롭(214)의 출력단자(Q)는 이전기간의 출력과 반전된 값을 출력한다. 상세히 설명하면, 입력단자(T)로 "1"의 값이 입력되고, 이전 기간 동안 D 플립플롭(214)의 출력단자(Q)가 "0"의 값을 유지하는 경우 제 1논리 게이트(210)에서는 "1"의 값이 출력되고, 이에 따라 D 플립플롭(214)의 출력단자(Q)는 "1"의 값으로 반전된다. 입력단자(T)로 "1"의 값이 입력되고, 이전 기간 동안 D 플립플롭(214)의 출력단자(Q)가 "1"의 값을 유지하는 경우 제 1논리 게이트(210)에서는 "0"의 값이 출력되고, 이에 따라 D 플립플롭(214)의 출력단자(Q)는 "0"의 값으로 반전된다.
즉, 본 발명의 논리부는 제 2극성의 제어신호(CS)가 입력되는 경우 D 플립플롭으로 구동되고, 제 1극성의 제어신호(CS)가 입력되는 경우 T 플립플롭으로 구동된다.
도 8은 홀딩 래치부(125)에 포함되는 홀딩 래치들 각각을 상세히 나타내는 도면이다. 여기서는 설명의 편의성을 위하여 데이터(Data)를 4비트로 가정하기로 한다.
도 8을 참조하면, 홀딩 래치들(1261 내지 126n) 각각은 데이터(Data)의 비트수에 대응하는 논리부(201, 202, 203, 204), 제 1스위치(SW1) 및 제 2스위치(SW2)를 구비한다. 4비트의 데이터(Data)를 공급받기 위하여 논리부(201, 202, 203, 204)는 각각의 비트의 입력단자 마다 설치된다.
예를 들어, 제 1논리부(201)는 D0의 비트(LSB)를 입력받기 위하여 D0 비트의 입력단자와 접속되고, 제 2논리부(202)는 D1의 비트를 입력받기 위하여 D1 비트의 입력단자와 접속된다. 그리고, 제 3논리부(203)는 D2의 비트를 입력받기 위하여 D2 비트의 입력단자와 접속되고, 제 4논리부(204)는 D3의 비트를 입력받기 위하여 D3비트의 입력단자와 접속된다.
각각의 논리부(201, 202, 203, 204)와 비트 입력단자(D0, D1, D2, D3)의 사이에는 제 2스위치(SW2)가 접속된다. 제 2스위치들(SW2)은 제 2극성의 제어신호(CS)가 입력될 때 턴-온되고, 그 외의 경우에는 턴-오프된다.
그리고, j(j는 자연수)번째 논리부와 j-1번째 논리부의 사이에는 제 1스위치(SW1)가 접속된다. 제 1스위치(SW1)는 j번째 논리부의 입력단자와 j-1번째 논리부의 반전 출력단자(/Q) 사이에 위치된다. 여기서, 첫번째 제 1논리부(201)는 전원 전압(VDD)과 입력단자 사이에 제 1스위치(SW1)를 구비한다. 이와 같은 제 1스위치(SW1)는 제 1극성의 제어신호(CS)가 입력될 때 턴-온되고, 그 외의 경우에는 턴-오프된다.
한편, 본 발명의 홀딩 래치는 적어도 하나의 제 2논리 게이트(2201, 2202), 제 3논리 게이트(250), 제 4논리 게이트(260), 제 5논리 게이트(240) 및 MUX(230)를 더 구비한다.
첫번째 제 2논리 게이트(2201)(LSB비트와 접속)의 입력단자는 제 1논리부(201)의 반전 출력단자(/Q)와 제 2논리부(202)의 반전 출력단자(/Q)와 접속된다. 그리고, 첫번째 제 2논리 게이트(2201)의 출력단자는 제 3논리부(203)와 접속되는 제 1스위치(SW1)와 접속된다. 두번째 제 2논리 게이트(2202)의 입력단자는 제 3논리부(203)의 입력단자와 제 3논리부(203)의 반전 출력단자(/Q)와 접속된다. 그리고, 두번째 제 2논리 게이트(2202)의 출력단자는 제 4논리부(204)와 접속되는 제 1스위치(SW1)와 접속된다.
실제로, 첫번째 제 2논리 게이트(2201)를 제외한 나머지 제 2논리 게이트들의 입력단자는 p(p는 1 및 2를 제외한 자연수)번째 논리부의 입력단자와 반전 출력단자(/Q)와 접속되고, 출력단자는 p+1번째 논리부와 접속되는 제 1스위치(SW1)에 접속된다. 이와 같은 제 2논리 게이트들(2201, 2202)은 AND 게이트로 설정된다. 한편, 도 8에서는 데이터(Data)를 4비트로 가정하였기 때문에 두번째 제 2논리 게이트(2202)까지 도시되었지만 본 발명이 이에 한정되지는 않는다.
제 3논리 게이트(250)의 입력단자는 2개의 논리부의 출력단자(Q)와 접속되고, 출력단자는 제 4논리 게이트(260)의 입력단자와 접속된다. 이와 같은 제 3논리 게이트(250)는 NOR 게이트로 설정된다.
제 4논리 게이트(260)의 입력단자는 제 3논리 게이트들(250)의 출력단자에 접속되고, 출력단자는 데이터신호 생성부(126)와 접속된다. 이와 같은 제 4논리 게이트(260)는 NAND 게이트로 설정된다.
제 5논리 게이트(240)는 제 4논리 게이트(260)의 출력과 클럭신호(Clock)를 입력받는다. 이와 같은 제 5논리 게이트(240)는 제 4논리 게이트(260)의 출력과 클럭신호(Clock)를 논리곱 연산하여 MUX(230)로 공급한다. 이를 위하여, 제 5논리 게이트(240)는 AND 게이트로 설정된다.
MUX(230)는 전원 전압(VDD)과 제 5논리 게이트(240)의 출력을 입력받고, 이 중 어느 하나를 클럭신호로써 논리부들(201, 202, 203, 204)로 공급한다. MUX(230)는 스타트 신호(start)가 입력될 때 전원 전압(VDD)을 클럭신호로 출력하고, 그 외의 경우에는 제 5논리 게이트(240)의 출력을 클럭신호로 공급한다. 여기서, 스타트 신호(Start)는 논리부(201)가 D 플립플롭으로 동작하여 데이터(Data)의 비트를 저장하는 기간 중 일부 기간 동안 공급된다.
한편, 도 8에서는 데이터(Data)가 4비트로 한정되었으나 본 발명이 이에 한정되지는 않는다. 예를 들어, 데이터(Data)가 8비트로 설정되는 경우 8개의 논리부가 비트의 입력단자마다 설치될 수 있다.
도 9는 홀딩 래치의 동작과정을 나타내는 파형도이다.
도 8 및 도 9를 참조하여 동작과정을 상세히 설명하면, 먼저 제어신호(CS)가 제 2극성(예를 들면, 로우극성)으로 설정되면 제 2스위치들(SW2)들이 턴-온되고, 제 1스위치들(SW1)이 턴-오프된다. 그리고, 제 2극성의 제어신호(CS)가 공급되면 MUX(212 : 제 1먹스)가 디플립플롭(214)과 제 2스위치(SW2)를 전기적으로 접속시킨 다. 이 경우, 논리부(201, 202, 203, 204) 각각은 D 플립플롭으로 구동된다.
한편, 제 2스위치들(SW2)이 턴-온될 때 스타트신호(start)가 공급되어 MUX(230 : 제 2먹스)로 전원전압(VDD)이 출력된다. 그러면, D 플립플롭(214)들로 클럭신호가 공급된다. 따라서, D 플립플롭(214)들로는 제 2스위치들(SW2)을 경유하여 공급되는 데이터(Data)의 비트가 저장된다. 여기선, 설명의 편의성을 위하여 "0010"의 데이터(Data)가 공급된다고 가정하기로 한다.
"0010"의 데이터(Data)가 공급되면 제 1논리부(201)에는 "0"의 비트가 저장되고, 제 2논리부(202)에는 "1"의 비트가 저장된다. 그리고, 제 3논리부(203)에는 "0"의 비트가 저장되고, 제 4논리부(204)에는 "0"의 비트가 저장된다. 이때, 첫번째 제 3논리 게이트(250)에서는 "0"이 출력되고, 두번째 제 3논리 게이트(250)에서는 "1"이 출력된다. 따라서, 제 4논리 게이트(260)에서는 "1"이 출력된다.
제 4논리 게이트(260)에서 "1"이 출력된 후 스타트(start)신호의 공급이 중단되어 제 5논리 게이트(240)의 출력이 클럭신호로 공급된다.
제어신호(CS)가 제 2극성으로 설정되어 논리부들(201, 202, 203, 204)에 데이터(Data)의 비트값이 저장된 이후에 제어신호(CS)가 제 1극성으로 변화된다. 제어신호(CS)가 제 1극성으로 변화되면 제 2스위치(SW2)들이 턴-오프되고, 제 1스위치들(SW1)이 턴-온된다. 그리고, MUX(212)가 제 1논리 게이트(210)와 접속되기 때문에 논리부들(201, 202, 203, 204)이 T 플립플롭으로 구동된다.
한편, 논리부들(201, 202, 203, 204)이 T 플립플롭으로 구동되면 논리부들(201, 202, 203, 204)은 다운 카운터로 구동된다.
상세히 설명하면, 먼저 제 1논리부(201)로 전원전압(VDD)(즉, "1"의 값)이 공급되기 때문에 제 1논리부(201)로는 "1"의 값이 출력된다.(즉, 이전값에서 반전) 제 2논리부(202)는 제 1논리부(201)로부터 반전 출력신호(/Q)와 접속되기 때문에 "1"의 값을 입력받고, 이에 따라 "0"의 값을 출력한다.
첫번째 제 2논리 게이트(2201)는 "1" 및 "0"의 값을 입력받아 "0"의 값을 출력한다. 따라서, 제 3논리부(203)는 이전 값인 "0"을 유지한다. 두번째 제 2논리 게이트(2202)는 "0" 및 "1"의 값을 입력받아 "0"의 값을 출력한다. 따라서, 제 4논리부(204)는 이전 값인 "0"을 유지한다.
이와 같은 결과에 따라서 논리부들(201, 202, 203, 204) 각각은 "1", "0", "0", "0"의 값을 출력한다.
제 1 및 제 2논리부(201, 202)의 출력값을 공급받는 첫번째 제 3논리 게이트(250)는 "0"을 출력하고, 제 3 및 제 4논리부(203, 204)의 출력값을 공급받는 두번째 제 3논리 게이트(250)는 "1"을 출력한다. 그리고, "0" 및 "1"을 입력받는 제 4논리 게이트(260)는 "1"의 신호를 출력한다. 여기서, 제 4논리 게이트(260)의 출력은 카운팅신호로써 데이터신호 생성부(126)로 공급된다.
이후, 제 1논리부(201)는 전원 전압(VDD)의 입력에 대응하여 "1"의 값을 "0"으로 반전하여 출력한다. 제 2논리부(202) 내지 제 4논리부(204)는 "0"의 값을 공급받아 이전 값을 유지한다. 이와 같은 결과에 따라서 논리부들(201, 202, 203, 204) 각각은 "0", "0", "0", "0"의 값을 출력한다.
이때, 제 3논리 게이트들(250)은 "1"의 값을 출력한다. 그리고, "1"의 값을 공급받는 제 4논리 게이트(260)는 "0"의 신호를 출력한다. 여기서, "0"의 신호가 공급되면 카운팅신호가 중단된 것으로 판단된다. 한편, 제 4논리 게이트(260)에서 출력된 "0"의 값은 제 5논리 게이트(240)로 공급되기 때문에 제 5논리 게이트(240)에서 "0"의 값이 출력되고, 이에 따라 논리부들(201, 202, 203, 204)로 클럭신호의 공급이 중단된다. 따라서, 다음번 데이터(Data)가 입력되기 전까지 제 4논리 게이트(260)는 "0"의 값을 안정적으로 공급한다.
한편, 본 발명에서는 데이터신호 생성부(126)의 구성에 대응하여 MUX(230) 및 제 5논리 게이트(240)가 제거될 수도 있다. MUX(230) 및 제 5논리 게이트(240)가 제거되면 클럭신호(clock)가 직접 D 플립플롭들(214)로 공급된다. 이 경우, 제 4논리 게이트(260)는 "1"의 신호를 출력하다가 데이터(Data)의 비트값에 대응시간에 "0"을 출력한다. 그리고, "0"을 출력한 이후에 다시 "1"의 신호를 출력한다. 다시 말하여, 제 4논리 게이트(260)는 데이터(Data)의 비트값에 대응하여 특정 시간에만 "0"의 출력하고, 그 외의 경우에는 "1"을 출력한다.
도 10은 데이터신호 생성부의 구성을 개략적으로 나타내는 도면이다.
도 10을 참조하면, 데이터신호 생성부(126)는 각각의 채널마다 위치되는 제 1트랜지스터(M1a, M1b,...,M1m)를 구비한다.
제 1트랜지스터(M1a, M1b, ...,M1m)는 카운팅신호가 공급될 때 턴-온되어 외부로부터 공급되는 램프펄스를 데이터신호로써 출력단자(OUT)로 공급한다. 여기서, 카운팅신호의 공급이 중단되는 시점은 데이터(Data)의 비트값에 의하여 결정되 기 때문에 데이터(Data)의 비트값에 대응하는 데이터신호를 생성할 수 있다.
동작과정을 설명하면, 먼저 홀딩 래치들(1251 내지 125m) 각각에 포함되는 제 4논리 게이트(260)로부터 카운팅신호(하이극성)가 공급된다. 카운팅신호가 공급되면 제 1트랜지스터(M1a, M1b, ...,M1m)들이 턴-온된다.
이후, 각각의 홀딩 래치들(1251 내지 125m)로 공급되는 데이터(Data)의 비트값에 대응하여 카운팅신호의 공급이 중단된다. 여기서, 카운팅신호의 중단여부가 데이터(Data)의 비트값에 의하여 결정되기 때문에 데이터신호는 데이터(Data)의 비트값에 대응하여 생성된다. 카운팅신호의 공급이 중단되면 제 1트랜지스터(M1a, M1b, ...,M1m 들 중 적어도 하나)가 턴-오프되고, 이에 따라 램프펄스 중 데이터(Data)의 비트값에 대응되는 전압이 데이터신호로써 데이터선(D)으로 공급된다. 실제로, 데이터선(D)으로 공급되는 전압은 도 2a 및 도 2b와 같이 램프펄스 중 데이터(Data)의 비트값에 대응되는 전압으로 설정된다.
상기 발명의 상세한 설명과 도면은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 보호 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 데이터 구동부 및 이를 이용한 평판 표시장치에 의하면 홀딩 래치에 포함되는 논리부를 이용하여 데이터를 저장하거나, 저장된 데이터에 대응하는 카운팅신호를 생성하기 때문에 카운터를 삭제할 수 있다. 따라서, 본 발명에서는 데이터 구동부의 면적을 줄일 수 있는 장점이 있다. 또한, 카운터가 삭제되기 때문에 회로가 단순해지고, 이에 따라 신뢰성을 확보할 수 있다.

Claims (22)

  1. 자신에게 공급되는 데이터를 저장하며, 저장된 데이터의 비트값에 대응하여 카운팅신호를 생성하기 위한 홀딩 래치들을 구비하는 홀딩 래치부와;
    외부에서 램프펄스를 공급받고, 상기 카운팅신호에 대응하여 상기 램프펄스의 공급시간을 제어하기 위한 디지털-아날로그 변환기들을 구비하는 데이터신호 생성부를 구비하며;
    상기 홀딩 래치들 각각은
    k(k는 자연수)비트의 데이터를 저장하기 위하여 각각의 비트 입력단자마다 설치되며 제어신호에 대응하여 디(D) 플립플롭으로 구동되거나 티(T) 플립플롭으로 구동되는 k개의 논리부를 구비하는 것을 특징으로 하는 데이터 구동부.
  2. 삭제
  3. 제 1항에 있어서,
    상기 논리부 각각은
    디 플립플롭과,
    상기 디 플립플롭의 출력단자와 상기 논리부의 입력단자와 접속되는 제 1논리 게이트와,
    상기 제어신호에 의하여 상기 제 1논리 게이트의 출력값과 상기 논리부 입력단자의 입력값 중 어느 하나를 상기 디 플립플롭으로 전달하기 위한 제 1디멀티플렉서를 구비하는 것을 특징으로 하는 데이터 구동부.
  4. 제 3항에 있어서,
    상기 제어신호가 제 2극성으로 설정될 때 상기 논리부가 디(D) 플립플롭으로 구동될 수 있도록 상기 제 1디멀티플렉서는 상기 논리부의 입력단자를 상기 디 플롭플롭과 접속시키는 것을 특징으로 하는 데이터 구동부.
  5. 제 4항에 있어서,
    상기 논리부가 디(D) 플립플롭으로 구동될 때 상기 데이터가 저장되는 것을 특징으로 하는 데이터 구동부.
  6. 제 3항에 있어서,
    상기 제어신호가 제 1극성으로 설정될 때 상기 논리부가 티(T) 플립플롭으로 구동될 수 있도록 상기 제 1디멀티플렉서는 상기 제 1논리 게이트의 출력값을 상기 디 플립플롭을 공급하는 것을 특징으로 하는 데이터 구동부.
  7. 제 6항에 있어서,
    상기 논리부가 티(T) 플립플롭으로 구동될 때 상기 홀딩 래치가 다운 카운터로 구동되는 것을 특징으로 하는 데이터 구동부.
  8. 제 7항에 있어서,
    상기 홀딩 래치는 상기 다운 카운터로 구동되면서 자신에게 저장된 상기 데이터의 비트가 모두 "0"으로 설정될 때 상기 카운팅신호의 공급을 중단하는 것을 특징으로 하는 데이터 구동부.
  9. 제 3항에 있어서,
    상기 제 1논리 게이트는 배타적 논리합 게이트(EX-OR)인 것을 특징으로 하는 데이터 구동부.
  10. 제 3항에 있어서,
    상기 홀딩 래치들 각각은
    상기 비트 입력단자와 상기 논리부의 입력단자 사이에 접속되며, 상기 제어신호가 제 2극성으로 설정될 때 턴-온되는 제 2스위치들과;
    j(j는 자연수)번째 논리부의 반전 출력단자와 j-1번째 논리부의 입력단자 사이에 접속되며, 상기 제어신호가 제 1극성으로 설정될 때 턴-온되는 제 1스위치들과;
    상기 제 1스위치들과 접속되도록 형성되는 적어도 하나의 제 2논리 게이트들과;
    적어도 2개의 상기 논리부의 출력단자와 접속되는 제 3논리 게이트들과;
    상기 제 3논리 게이트들의 출력단자와 접속되는 제 4논리 게이트를 더 구비하는 것을 특징으로 하는 데이터 구동부.
  11. 제 10항에 있어서,
    상기 제 2논리 게이트들 중 첫번째 제 2논리 게이트는 첫번째 및 두번째 논리부의 반전 출력단자의 출력값을 논리곱 연산하여 세번째 논리부와 접속된 제 1스위치로 공급하는 것을 특징으로 하는 데이터 구동부.
  12. 제 11항에 있어서,
    상기 첫번째 논리부는 상기 데이터의 최하위 비트(LSB)를 저장하는 것을 특징으로 하는 데이터 구동부.
  13. 제 12항에 있어서,
    상기 첫번째 논리부의 입력단자와 전원 전압 사이에 위치되어 상기 제 1스위치와 동시에 턴-온 및 턴-오프되는 스위치를 더 구비하는 것을 특징으로 하는 데이터 구동부.
  14. 제 11항에 있어서,
    상기 첫번째 제 2논리 게이트를 제외한 나머지 제 2논리 게이트들은 p(p는 1 및 2를 제외한 자연수) 번째 논리부의 입력단자와 반전 출력단자의 값을 논리곱 연 산하여 p+1번째 논리부와 접속된 제 1스위치로 공급하는 것을 특징으로 하는 데이터 구동부.
  15. 제 10항에 있어서,
    상기 제 3논리 게이트는 노어(NOR) 게이트인 것을 특징으로 하는 데이터 구동부.
  16. 제 10항에 있어서,
    제 4논리 게이트는 난드(NAND) 게이트인 것을 특징으로 하는 데이터 구동부.
  17. 제 16항에 있어서,
    상기 제 4논리 게이트는 상기 논리부가 티(T) 플립플롭으로 구동할 때 상기 카운팅신호를 생성하는 것을 특징으로 하는 데이터 구동부.
  18. 제 10항에 있어서,
    상기 홀딩 래치들 각각은
    상기 제 4논리 게이트의 출력과 클럭신호를 논리곱 연산하기 위한 제 5논리 게이트와,
    스타트신호에 대응하여 상기 제 5논리 게이트와 전원 전압 중 어느 하나를 클럭신호로서 상기 디 플립플롭으로 공급하기 위한 제 2디멀티플렉서를 더 구비하 는 것을 특징으로 하는 데이터 구동부.
  19. 제 18항에 있어서,
    상기 스타트신호는 상기 제 2스위치가 턴-온되는 기간 중 일부기간 동안 공급되며, 상기 스타트신호가 공급될 때 상기 제 2디멀티플렉서는 상기 클럭신호로써 상기 전원전압을 공급하고 그 외의 경우에는 상기 클럭신호로서 상기 제 5논리 게이트의 출력을 공급하는 것을 특징으로 하는 데이터 구동부.
  20. 제 1항에 있어서,
    상기 디지털-아날로그 변환기 각각은
    상기 카운팅신호가 공급될 때 턴-온되어 상기 램프펄스를 출력하고, 상기 카운팅신호의 공급이 중단될 때 턴-오프되어 상기 램프펄스의 공급을 중단하기 위한 트랜지스터를 구비하는 것을 특징으로 하는 데이터 구동부.
  21. 제 1항에 있어서,
    순차적으로 샘플링신호를 생성하기 위한 쉬프트 레지스터부와;
    상기 샘플링신호에 대응하여 데이터를 순차적으로 저장하고, 저장된 데이터를 상기 홀딩 래치부로 공급하기 위한 샘플링 래치부와;
    상기 데이터신호 생성부와 접속되는 버퍼부를 더 구비하는 것을 특징으로 하는 데이터 구동부.
  22. 주사신호를 순차적으로 공급하기 위한 주사 구동부와,
    데이터신호를 생성하기 위하여 상기 제 1항, 제 3항 내지 제 21항 중 어느 한 항에 기재된 데이터 구동부와,
    상기 데이터신호에 대응되는 휘도의 빛을 생성하기 위한 화소를 구비하는 것을 특징으로 하는 평판 표시장치.
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