KR100830407B1 - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치에 관한 것으로서, 스캔전극으로 셋업기간과 셋다운기간을 가지는 리셋신호를 인가하는 스캔구동부는, 턴 온시 제 1 전압이 출력되는 제 1 스위치와 턴 온시 그라운드 전압이 출력되는 제 2 스위치를 포함하는 서스테인구동부 및 턴 온시 상기 서스테인구동부의 출력전압에 제 2 전압을 합하여 상기 스캔전극으로 인가하는 제 3스위치와 턴온시 상기 서스테인구동부의 출력전압을 상기 스캔전극으로 인가하는 제 4스위치를 포함하는 스캔 IC가 포함하여 구비되고, 상기 셋다운기간에 제 3 스위치가 턴 오프된 후, 상기 제 2 스위치가 턴 온되게 함으로써, 셋다운기간에 스캔 IC의 제 3 스위치와 제 4 스위치간에 발생하는 단락으로 인한 회로손실을 방지하여 PDP의 신뢰성을 향상시킬 수 있다.
PDP, 스캔구동부, 리셋기간, 셋다운기간, 스캔 IC

Description

플라즈마 디스플레이 장치{Plasma Display Device}
도 1은 본 발명에 따른 플라즈마 디스플레이 패널의 구조에 대한 일실시예를 도시한 사시도,
도 2는 플라즈마 디스플레이 패널의 화상의 한 프레임이 복수의 서브필드로 시분할 구동되는 방법에 대한 일실시예를 도시한 도,
도 3은 플라즈마 디스플레이 패널의 전극배치에 대한 일실시예를 도시한 도,
도 4는 본 발명에 따른 플라즈마 디스플레이 장치의 구동파형에 대한 일실시예를 도시한 도,
도 5은 본 발명에 따른 플라즈마 디스플레이 장치의 스캔구동부에 대한 일실시예를 도시한 회로도,
도 6 내지 도 7은 본 발명에 따른 스캔구동부의 셋다운신호 인가시에 동작경로를 나타내는 회로도이다.
도 8는 본 발명에 따른 플라즈마 디스플레이 장치의 구동파형에 대한 타이밍도,
<도면의 주요 부분에 관한 부호의 설명>
100 : 패널 200 : 스캔구동부
210 : 서스테인구동부 220 : 에너지회수부
230 : 리셋구동부 240 : 스캔 IC
본 발명은 플라즈마 디스플레이 장치에 관한 것으로서, 특히, 셋다운기간에 서스테인전압은 유지하고 스캔 전압의 인가를 종료한 후, 서스테인전압에서 그라운드전압까지 점진적으로 하강되도록, 스캔 IC 및 서스테인구동부의 스위칭이 일어나도록 하는 플라즈마 디스플레이 장치에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널(Plasma Display Panel, 이하 PDP라 함)은 방전공간에 설치된 전극들에 소정의 전압을 인가하여 방전을 일으키고, 가스 방전시 발생하는 플라즈마가 형광체를 여기 시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하는 장치로써, 대형화 및 경량화와 평면 박형화가 용이하고, 상하 좌우로 넓은 시야각을 제공하며, 풀 컬러 및 고위도를 구현하는 것이 가능하다는 장점이 있다.
이러한 PDP는 화상의 한 프레임이 복수개의 서브필드로 시분할 구동되고, 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과 주사라인을 선택하고 선택된 주사라인에서 방전셀을 선택하기 위한 어드레스 기간과 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다.
또한, 리셋기간은 다시 셋업기간과 셋다운기간으로 구분되고, 셋업기간에는 스캔전극(Y)으로 점진적으로 상승하는 셋업신호가 인가되어 모든 방전셀 내에서 셋업방전이 발생되어 벽전하가 축적되며, 셋다운기간에는 스캔전극으로 점진적으로 하강하는 셋다운신호를 인가하여 미약한 소거방전을 발생시키며, 이로 인하여 어드레스방전이 안정되게 일어날 수 있을 정도의 벽전하가 방전셀 내부에 균일하게 잔류되게 한다.
이러한 셋업신호 및 셋다운신호 등의 구동신호를 스캔전극으로 인가되도록 하는 스캔구동부는 상호 교번적으로 동작되는 2 개의 스위치를 구비한 스캔 IC를 포함하고, 셋다운신호가 스캔전극으로 인가되도록 하기 위하여 스캔 IC의 2 개의 스위치가 동작될 시, 상호 교번적으로 동작되어야 하는 스캔 IC의 2 개의 스위치에 소정의 딜레이가 발생하여, 2 개의 스위치가 단락되게 된다. 이때, 스캔 IC가 손상되는 피킹전류가 흐르게 되어, 스캔구동부의 동작성과 수명이 감소되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 스캔 IC에서 상호 교번적으로 동작되어 스캔전극으로 셋다운 신호를 인가하는 2 개 의 스위치에 딜레이가 발생하지 않도록 하여, 신뢰성이 높은 구동부가 장착된 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상기한 과제를 해결하기 위한 본 발명에 따른 플라즈마 디스플레이 장치는 스캔전극으로 셋업기간과 셋다운기간을 가지는 리셋신호를 인가하는 스캔구동부를 포함하고, 스캔구동부는 턴 온시 제 1 전압이 출력되는 제 1 스위치와 턴 온시 그라운드 전압이 출력되는 제 2 스위치를 포함하는 서스테인구동부 및; 턴 온시 상기 서스테인구동부의 출력전압에 제 2 전압을 합하여 상기 스캔전극으로 인가하는 제 3스위치와 턴온시 상기 서스테인구동부의 출력전압을 상기 스캔전극으로 인가하는 제 4스위치를 포함하는 스캔 IC가 포함하여 구비되고, 상기 셋다운기간에 제 3 스위치가 턴 오프된 후, 상기 제 2 스위치가 턴 온되는 것을 특징으로 한다.
이때, 상기 제 3 스위치가 턴 오프되는 시점과 실질적으로 동일한 시점에 제 4 스위치가 턴 온된다.
또한, 상기 제 1 전압은 상기 제 1 전압보다 큰 것을 특징으로 한다.
이때, 상기 제 1 전압은 170V 내지 200V이고, 상기 제 2 전압은 80V 내지 120V인 것을 특징으로 한다.
이하, 첨부된 도면을 사용하여 본 발명의 실시예를 설명하면 다음과 같다.
도 1은 본 발명에 따른 플라즈마 디스플레이 패널의 구조에 대한 일실시예 를 나타내는 사시도이다.
도 1을 참조하면, 플라즈마 디스플레이 패널은 상부기판(10)상에 형성되는 유지전극쌍인 스캔전극(11) 및 서스테인전극(12)과, 하부기판(20)상에 형성되는 어드레스전극(22)을 포함한다.
유지전극쌍(11, 12) 각각은 통상 인듐틴옥사이드(Indium-Tin-Oxide; ITO)로 형성된 투명전극(11a, 12a)과, 은(Ag), 크롬(Cr) 등의 금속 또는 크롬/구리/크롬(Cr/Cu/Cr)의 적층형이나 크롬/알루미늄/크롬(Cr/Al/Cr)의 적층형으로 형성될 수 있는 버스전극(11b, 12b)을 포함하여 구성된다. 이때, 버스전극(11b, 12b)은 투명전극(11a, 12a) 상에 형성되어, 저항이 높은 투명전극(11a, 12a)에 의한 전압 강하를 줄이는 역할을 한다.
또한, PDP에는 상부기판(10)의 외부에서 발생하는 외부광을 흡수하여 반사를 줄여주는 광 차단의 기능과 상부기판(10)의 퓨리티(purity)와, PDP의 콘트라스트를 향상시키는 기능을 하는 블랙매트릭스(Black Matrix, BM)가 형성된다.
이러한, 블랙매트릭스는 하부기판(20)에 형성되는 격벽(21)과 중첩되는 위치에 형성되는 제 1 블랙매트릭스(15)와, 투명전극(11a, 12a)과 버스전극(11b, 12b)사이에 형성되는 제 2 블랙매트릭스(11c, 12c)로 구성된다. 이와같이, 제 1 및 제 2 블랙매트릭스(15, 11c, 12c)로 분리되어 형성되는 블랙매트릭스를 분리형 BM이라 하며, 제 2 블랙매트릭스(11c, 12c)는 전극 사이에 층을 이루어 형성되기 때문에 블랙층 또는 블랙전극층이라 말할 수도 있다.
스캔전극(11)과 서스테인전극(12)이 각각 형성된 상부기판(10)에는 상부유전 체층(13)과 보호막이 적층되고, 상부유전체층(13)에는 플라즈마가 발생되는 하전입자들이 축적된다. 보호막(14)은 가스 방전 시에 발생되는 하전입자들의 스퍼터링으로부터 상부유전체층(13)을 보호하고, 2차 전자의 방출효율을 높이게 된다.
또한, 어드레스전극(22)은 스캔전극(11) 및 서스테인전극(12)과 교차되는 방향으로 하부기판(20)에 형성되고, 어드레스전극(22)이 형성된 하부기판(20)상에는 하부유전체층(24)과 격벽(21)이 형성되고, 하부유전체층(24)과 격벽의 표면에는 가스방전시 발생된 자외선에 의해 발광되어 가시광이 발생되는 형광체(23)가 도포된다.
격벽(21)은 어드레스전극(22)과 나란한 방향으로 형성된 세로격벽(21a)과, 어드레스전극(22)과 교차하는 방향으로 형성된 가로격벽(21b)으로 구성되고, 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
도 1에 도시된 패널의 구조는 본 발명에 따른 플라즈마 디스플레이 패널의 구조에 대한 일실시예에 불과하므로, 본 발명은 도 1에 도시된 플라즈마 디스플레이 패널의 구조에 한정되지 아니한다. 예컨대, 본 발명에 따른 PDP는 상기 유지전극쌍(11, 12) 각각이 ITO로 이루어진 투명전극(11a, 12a)을 포함하지 않고, 버스전극(11b, 12b)만을 포함하는 ITO-less 구조일 수도 있으며, 상부기판(10)에 블랙매트릭스(BM)가 일체형으로 형성되어 있는 일체형 BM 구조일 수도 있다. 또한, 유지전극쌍(11, 12) 각각이 2 이상의 전극 라인을 포함하여 구성될 수도 있으며, 그 이외의 전극들을 더 포함하는 구조도 가능하다.
또한, 도 1에 도시된 PDP의 격벽 구조는 세로격벽(21a)과 가로격벽(21b)에 의해 방전셀이 폐쇄구조인 클로즈타입(Close Type)을 나타내고 있으나, 이에 한정되지 않고 가로격벽(21b)이 생략된 구조인 스트라이프타입(Stripe Type)과, 세로격벽(21a)상에 소정의 간격을 가지고, 돌출부가 형성된 피쉬본(Fish Bone) 등의 구조도 가능하다.
도 2는 플라즈마 디스플레이 패널의 화상의 한 프레임이 복수의 서브필드로 시분할 구동되는 방법에 대한 일실시예를 나타내는 도면이다.
도 2를 참조하면, 플라즈마 디스플레이 패널은 화상의 계조를 구현하기 위하여, 단위 프레임을 발광횟수가 다른 복수의 서브필드(SF)로 나누어 시분할 구동하게 된다. 각 서브필드는 전 화면을 초기화시키기 위한 리셋기간과 주사라인을 선택하고 선택된 주사라인에서 방전셀을 선택하기 위한 어드레스기간과 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.
예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60초에 해당하는 1 프레임(16.67m)은 복수 개의 서브필드들(SF1~SF8)로 나누어지게 된다. 8 개의 서브필드를 사용하여 계조를 표현하는 경우, 상기 서브필드 각각은 상기한 바와 같이 리셋기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다.
각 서브필드의 리셋기간과 어드레스기간은 각 서브필드마다 동일한 반면에 서스테인기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 1, 2, 4, 8, 16, 32, 64, 128의 비율로 증가된다. 즉 256 계조를 표시하기 위하여 방전횟수에 따라 계조를 구현하는 서스테인기간이 각 서브필드마다 상이하게 설정되어 각 서브 필드는 화상의 계조를 표현하게 되고, 이러한 서브필드의 조합으로 영상 프레임이 표시된다.
이때, 각 서브필드에 할당되는 서스테인기간의 방전횟수는, APC(Auto Power Control)단계에 따른 서브필드들의 가중치, 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 또는, 도 2에서는 한 프레임을 8개의 서브필드로 시분할 하는 경우를 예로 들어 설명하였으나, 본 발명은 그에 한정되지 아니하며, 한 프레임을 형성하는 서브필드의 수를 PDP의 설계사양에 따라 다양하게 변형하는 것이 가능하다. 예컨대, 한 프레임을 12 또는 16 서브필드 등으로 시분할 하는 것과 같이, 8 서브필드 이상 또는 그 이하로 분할하여 PDP를 구동시킬 수 있다.
도 3은 플라즈마 디스플레이 패널의 전극배치에 대한 일실시예를 나타내는 도면이다.
도 3을 참조하면, 복수의 방전셀(15)들은 각각 스캔 전극(Y1 내지 Yn), 서스테인전극(Z1 내지 Zn) 및 어드레스전극(X1 내지 Xn)의 교차부에 위치된다.
또한, 복수개의 스캔전극(Y1 내지 Yn) 각각은 스캔구동부(40)에 인하여 순차적으로 구동되고, 복수개의 서스테인전극(Z1 내지 Zn)은 서스테인구동부(60)에서 공급되는 서스테인신호를 인가 받으며 공통적으로 구동된다. 아울러, 복수의 어드레스전극(X1 내지 Xn)은 어드레스구동부(50)로부터 스캔신호와 동기화된 데이터신호를 공급받는다.
한편, 도 3에 도시된 전극배치 및 구동방식은 본 발명에 따른 플라즈마 디스플레이 패널의 일실시예에 불과하므로, 본 발명은 도 3에 도시된 플라즈마 디스플 레이 패널의 전극 배치 및 구동방식에 한정되지 아니한다. 예컨대, 스캔전극들(Y1 내지 Yn)을 제 1 스캔전극군(Y1 내지 Ym), 제 2 스캔전극군(Yn-m, Yn)으로 나누어 각각 순차적으로 구동신호를 인가하는 듀얼스캔(Dual)방식도 가능하다.
또한, 어드레스전극(X1 내지 Xn)이 기수번째 어드레스전극(X1,X3,..,Xn-1)과 우수번째 어드레스전극(X2,X4,...,Xn)으로 분할하고, 기수번째 어드레스구동부, 우수번째 어드레스를 구비하여 각각 구동신호를 공급받는 전극배치도 가능하다.
도 4는 본 발명에 따른 플라즈마 디스플레이 패널의 구동파형에 대한 일실시예를 나타내는 도면이다.
도 4를 참조하면, 하나의 서브필드는 방전셀 내부의 전하를 초기화시키는 리셋기간과, 화상이 표시되는 방전셀, 혹은 화상이 표시되지 않는 방전셀을 선택하는 어드레스기간과, 어드레스기간에 선택된 화상이 표시될 방전셀에 서스테인방전을 발생시켜 화상을 표시하는 서스테인기간으로 구분되며, 리셋기간은 다시 셋업기간과 셋다운기간으로 구분된다. 셋업기간에는 스캔전극(Y)으로 점진적으로 상승하는 셋업신호가 인가되어 모든 방전셀 내에서 셋업방전이 발생되어 벽전하가 축적되고, 셋다운기간에는 점진적으로 하강하는 셋다운신호를 인가하여 미약한 소거방전을 발생시키며, 이로 인하여 어드레스방전이 안정되게 일어날 수 있을 정도의 벽전하가 방전셀 내부에 균일하게 잔류된다.
또한, 리셋기간 이전에 프리리셋기간이 존재하여 벽전하의 충분한 형성을 보조하고, 리셋기간 이전에 스캔전극(Y) 전압값이 점진적으로 감소하는 파형을 인가하는 동안, 서스테인전극(Z)에 정극성의 전압을 인가하여 프리리셋방전을 발생시킨 다. 이러한, 프리리셋기간은 구동마진(margin)을 고려하면 최초서브필드에만 존재하는 것이 바람직할 것이다.
어드레스기간에는 스캔바이어스전압(Vsb)에서 부극성의 스캔전압(-Yy)까지 하강하는 스캔신호가 각 스캔전극(Y)으로 순차적으로 인가됨과 동시에, 어드레스전극(X)에는 스캔전극(Y)에 인가되는 스캔신호와 동기되는 정극성의 데이터신호(Va)가 인가된다. 이러한, 스캔신호 및 데이터 신호의 전압차와 리셋기간동안 생성된 벽전압이 합쳐져 방전셀 내부에서는 어드레스방전이 발생되어 서스테인 방전을 위한 벽전하가 형성된다.
서스테인기간에는 스캔전극(Y)과 서스테인전극(Z)에 교번적으로 서스테인신호가 인가되며, 어드레스방전에 의해 선택된 방전셀은 각각의 서스테인 신호가 인가될 때마다 서스테인방전, 즉 표시방전이 일어난다.
한편, 본 발명의 실시예에 따른 구동파형은 도 4에 도시된 파형에 한정되는 것이 아니라, 다양하게 변형될 수 있다. 예컨대, 리셋기간은 하나의 프레임을 구성하는 복수 개의 서브필드 중 적어도 하나에서 생략될 수 있고, 최초 서브필드에만 리셋기간이 존재할 수도 있다. 또한, 도 4에는 셋업신호의 셋업 시작 전압과 셋다운 신호의 셋다운 시작 전압이 실질적으로 동일한 전압레벨을 갖는 걸로 도시되어 있지만, 셋업 시작 전압레벨과 셋다운 시작 전압레벨이 다를수도 있다. 즉, 셋업 시작 전압레벨이 셋다운 시작 전압레벨에 비해 더 높을 수도 있거나, 이와 반대로 더 낮을 수도 있을 것이다. 또한, 적어도 하나의 서브필드에서는 리셋기간 이전에 프리리셋기간이 존재하지 않을 수도 있을 것이다.
또한, 서스테인기간에 도 4에 도시된 파형이외에 서스테인방전을 일으킬 수 있는 전압레벨이 발생되도록 하는 다른 형태의 파형이 인가될 수도 있다. 예컨대, 스캔전극(Y) 및 서스테인전극(Z)에 정극성의 서스테인전압(Vs)/2와, 부극성의 서스테인전압(Vs)/2를 거의 동시에 인가하거나, 스캔전극(Y) 또는 서스테인전극 중 어느 한 측의 전극에만 정극성의 서스테인전압(Vs)과 부극성의 서스테인전압(Vs)을 순차적으로 인가할 수도 있을 것이다.
도 5은 본 발명에 따른 플라즈마 디스플레이 장치의 스캔구동부에 대한 일실시예를 나타내는 회로도이다.
도 5를 참조하면, PDP의 스캔구동부(200)는 서스테인구동부(210), 에너지회수부(220), 리셋구동부(230), 스캔 IC(240)를 포함하여 구성된다.
서스테인구동부(210)는 제 1 전압원(V1)에 접속되어 턴 온시 제 1 전압이 출력되는 제 1 스위치(Q1)와, 기저전압원(GND)에 접속되어 턴 온시 그라운드전압이 출력되는 제 2 스위치(Q2)를 포함한다. 이때, 제 1 전압(V1)은 서스테인기간에 방전이 효과적으로 발생되도록 하는 서스테인전압(Vs)과 실질적으로 동일하다. 또한, 제 1 전압의 레벨은 서스테인방전이 효율적으로 발생되도록 함과 동시에 소비되는 전력의 마진을 고려하면, 170V 내지 200V인 것이 바람직하다.
에너지회수부(220)는 소스커패시터(Cs)와, 패널 커패시터(Cp)와 함께 공진회로를 형성하는 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L)사이에 병렬로 접속된 제 5, 제 6 스위치(Q5, Q6)를 포함하여 구성되고, 제 5 스위치(Q5)와 제 6 스위치(Q6)가 턴 온 되어 에너지회수부(210)의 소스커패시터(Cs)전압이 출력되며, 패널커 패시터(Cp)와의 전압차에 의해 소스커패시터(Cs)로 에너지가 방전 또는 충전된다.
리셋구동부(230)는 제 1 전압원(V1)에 접속되어 턴 온시 제 1 전압까지 점진적으로 상승하는 신호가 출력되는 제 7 스위치(Q7)와, 서스테인구동부(210) 및 에너지회수부와 스캔 IC(240)간의 전류패스를 형성하는 제 8 스위치(Q8)와, 스캔전압원(Vy)과 연결되어 턴 온시 스캔전압(Yy)이 출력되는 제 9 스위치(Q9)를 포함한다.
스캔 IC(240)는 상호 교번적으로 동작하여 서스테인구동부(210), 에너지회수부(220), 리셋구동부(230)에서 출력되는 전압을 패널(100)의 스캔전극(Y)으로 인가되도록 하는 제 3 스위치(Q3) 및 제 4 스위치(Q4)를 구비한다. 이때, 제 3 스위치의 턴 온시에만 제 2 전압원(V2)의 출력이 스캔전극(Y)으로 인가되고, 제 2 전압(V2)은 실질적으로 스캔기준전압(Vsc)과 동일한 전압으로서, 이 또한 구동 및 소비전력마진을 고려하면, 80V 내지 120로 설정되는 것이 바람직하다.
한편, 본 발명의 실시예에 따른 스캔구동부는 도 5에 도시된 회로도에 한정되는 것이 아니라, 다양하게 변형될 수 있다. 예컨대, 각 구동부에 사용되는 스위치는 FET 뿐만 아니라 스위칭기능을 가진 여러 소자들 중 어느 하나가 사용될 수 있고, 1 개의 스위치가 아닌 복수 개의 소자가 스위치로 사용될 수 있을 것이다. 또한, 각 구동부에는 본 명세서에서 설명한 구동부의 기능에 적합하는 범위에서 여러 회로소자들이 사용되거나, 생략될 수 있을 것이다.
도 6 내지 도 7은 본 발명에 따른 스캔구동부의 동작경로를 나타내는 회로도이다.
도 6 내지 도 7을 참조하면, 리셋기간에 스캔전극(Y)으로 셋다운신호 인가시 에, 제 1 전압원(V1)의 출력을 패널(100)로 인가되도록 하는 제 1 출력경로(B)는 제 1 전압원과 턴 온되는 제 7 스위치(Q7), 제 8 스위치(Q8), 제 4 스위치(Q4)에 의해 설정되고, 이는 셋다운기간에 스캔전극(Y)으로 인가된 제 1 전압(V1)이 유지되는 제 1 출력경로(B)이다.
또한, 서스테인구동부(210)의 그라운드전압원(GND)의 출력을 패널(100)로 인가되도록 하는 제 2 출력경로(D)는 그라운드전압원(GND)과 턴 온되는 제 2 스위치(Q2), 제 8 스위치(Q8), 제 4 스위치(Q4)에 의해 설정되고, 이는 셋다운기간에 스캔전극(Y)으로 그라운드전압이 출력되는 제 2 출력경로(A)이다.
이와 같이, 본 발명에 따른 스캔구동부(200)로부터 스캔전극(Y)으로의 출력경로를 사용한 셋다운신호를 도 8에 도시된 타이밍도를 참조하여 설명하면, 먼저 셋다운기간에는 동작되지 않는 제 1 스위치(Q1) 및 제 5 스위치(Q5)는 턴 오프상태를 유지하고, 전류패스를 형성하는 제 8 스위치는 턴 온상태를 유지한다.
A 구간은 실질적으로 셋업기간에 포함되는 구간으로서, 제 3 스위치(Q3) 및 제 7 스위치(Q7)가 턴 온 되어, 제 1 전압원으로부터 제 7 스위치(Q7), 제 8 스위치(Q8), 제 2 전압원(V2), 제 3 스위치(Q3)로 이어지는 출력경로를 형성하고, 제 1 전압(V1)과 제 2 전압(V2)을 합한 전압이 스캔전극(Y)으로 인가된다.
셋다운기간이 시작되는 시점인 B 구간에는 즉, 도 6에 도시된 제 1 출력경로를 형성하고, 제 2 전압원(V2)의 출력이 제외된다. 이때, 제 1 전압원(V1)의 출력이 스캔전극(Y)으로 인가되는 상태에서 스캔 IC(240)의 제 3 스위치(Q3) 턴 오프 됨과 실질적으로 동시에 제 4 스위치(Q4)가 턴 온 된다. 이와 같은 본 발명의 제 1 출력경로는 제 2 전압원(V2)이 제외된 출력경로이므로, 제 2 전압원(V2)의 출력이 스캔전극(Y)으로 인가되고 있을 시에, 제 3 스위치(Q3)와 제 4 스위치(Q4)가 상호 교번적으로 동작됨에 따라 발생하는 스위치간 단락되어 피킹전류가 흐르는 문제점을 효과적으로 방지할 수 있다.
다음으로 C 구간에는 제 6 스위치(Q6)가 턴 온 되어, 소스커패시터로(Cs)부터 인덕터(L)와 제 6 스위치(Q6), 제 8 스위치(Q8), 제 4 스위치(Q4)를 통해 패널커패시터(Cp)로 이어지는 출력경로 패스가 형성되고, 패널커패시터(Cp)에 충전된 전압은 비교적 전압이 낮은 소스 커패시터(Cs)로 다시 회수된다.
D 구간에는 도 7에 도시된 제 2 출력경로(D)를 형성하고, 제 2 스위치(Q2)가 턴 온되어, 그라운드전압원(GND), 제 2 스위치(Q2), 제 8 스위치(Q8), 제 4 스위치(Q4)를 통해 스캔전극으로 그라운드전압이 인가되도록 한다.
이상과 같이 본 발명에 따른 플라즈마 디스플레이 장치를 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않고, 본 발명의 기술상 보호되는 범위 이내에서 당업자에 의해 응용이 가능하다.
상기와 같이 구성되는 본 발명의 플라즈마 디스플레이 장치는 셋다운기간에 스캔 IC에서 서로 교번적으로 동작하는 스위치들을 스캔기준전압의 출력이 제외된 상태에서 스위칭되게 하여, 스캔 IC내의 스위치들간의 단락현상으로 인한 피킹전류 가 흐르는 것을 방지하기 때문에, 회로의 오동작 및 손실을 감소시켜, PDP 제품의 신뢰성을 향상시킬수 있는 이점이 있다.

Claims (5)

  1. 스캔전극으로 셋업기간과 셋다운기간을 가지는 리셋신호를 인가하는 스캔구동부는,
    턴 온시 제 1 전압이 출력되는 제 1 스위치와 턴 온시 그라운드 전압이 출력되는 제 2 스위치를 포함하는 서스테인구동부 및;
    턴 온시 상기 서스테인구동부의 출력전압에 제 2 전압을 합하여 상기 스캔전극으로 인가하는 제 3스위치와 턴온시 상기 서스테인구동부의 출력전압을 상기 스캔전극으로 인가하는 제 4스위치를 포함하는 스캔 IC가 포함하여 구비되고,
    상기 셋다운기간에 제 3 스위치가 턴 오프된 후, 상기 제 2 스위치가 턴 온되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 3 스위치가 턴 오프되는 시점과 실질적으로 동일한 시점에 제 4 스위치가 턴 온되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 큰 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전압은 170V 내지 200V인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 제 2 전압은 80V 내지 120V인 것을 특징으로 하는 플라즈마 디스플레이 장치.
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