CN113078149B - 半导体封装结构、方法、器件和电子产品 - Google Patents

半导体封装结构、方法、器件和电子产品 Download PDF

Info

Publication number
CN113078149B
CN113078149B CN202110272185.1A CN202110272185A CN113078149B CN 113078149 B CN113078149 B CN 113078149B CN 202110272185 A CN202110272185 A CN 202110272185A CN 113078149 B CN113078149 B CN 113078149B
Authority
CN
China
Prior art keywords
packaged
substrate
bonding pads
semiconductor
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110272185.1A
Other languages
English (en)
Other versions
CN113078149A (zh
Inventor
李维平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Yibu Semiconductor Co ltd
Original Assignee
Shanghai Yibu Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Yibu Semiconductor Co ltd filed Critical Shanghai Yibu Semiconductor Co ltd
Priority to CN202110272185.1A priority Critical patent/CN113078149B/zh
Publication of CN113078149A publication Critical patent/CN113078149A/zh
Priority to TW111105827A priority patent/TWI787085B/zh
Priority to KR1020220030531A priority patent/KR102625995B1/ko
Priority to US17/693,357 priority patent/US20220293504A1/en
Priority to US17/693,358 priority patent/US20220293547A1/en
Application granted granted Critical
Publication of CN113078149B publication Critical patent/CN113078149B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本申请提供一种半导体封装结构、方法、器件和电子产品。该半导体封装结构中，被封装元件一一对应地固定在衬底上的凹槽内；被封装元件的有源表面背向衬底，被封装元件与其所处凹槽之间由绝缘材料隔开，各被封装元件均具有位于其有源表面上的第一焊盘，全部第一焊盘的背向衬底的表面平齐；重布线层位于被封装元件背向衬底一侧，重布线层的第一面上形成有多个第二焊盘，重布线层的与第一面相对的第二面上形成有多个第三焊盘，第二焊盘与第一焊盘一一对应地电接触；钝化层位于重布线层背向衬底一侧；衬底由半导体材料或绝缘材料形成，衬底与被封装元件内的半导体材料的热膨胀系数相同或相近。该封装结构翘曲程度小、散热性能好、可靠性高。

Description

半导体封装结构、方法、器件和电子产品
技术领域
本申请属于半导体制造技术领域，具体涉及一种半导体封装结构、方法、器件和电子产品。
背景技术
现有半导体封装制造工艺中，需要对被封装元件(例如是裸芯，也称die)进行封装，进而得到半导体器件。通常的工艺是将被封装元件固定在基板(substrate)、框架(leadframe)或转接板(interposer)上，然后再用互联和塑封等一系列工艺实现对被封装元件的包裹，从而得到封装好的半导体器件。
发明内容
本申请的目的在于提供一种半导体封装结构、方法、器件和电子产品。
为解决上述技术问题，本申请采用如下技术方案：一种半导体封装结构，包括：衬底、至少一个被封装元件、重布线层和钝化层，所述衬底上开设有至少一个凹槽，所述被封装元件一一对应地固定在所述凹槽内；
所述被封装元件的有源表面背向所述衬底，所述被封装元件与其所处凹槽之间由绝缘材料隔开，各所述被封装元件均具有位于其有源表面上的第一焊盘，全部所述第一焊盘的背向所述衬底的表面平齐；
所述重布线层位于所述被封装元件背向所述衬底一侧，所述重布线层的第一面上形成有多个第二焊盘，所述重布线层的与所述第一面相对的第二面上形成有多个第三焊盘，所述第二焊盘与所述第一焊盘一一对应地电接触，所述重布线层还具有电连接第二焊盘和第三焊盘的走线；
所述钝化层位于所述重布线层背向所述衬底一侧；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
为解决上述技术问题，本申请采用如下技术方案：一种半导体封装方法，包括：
在衬底上形成至少一个凹槽；
将至少一个被封装元件一一对应地固定在所述凹槽内，其中，所述被封装元件的有源表面背向所述衬底，所述被封装元件与其所处凹槽之间由绝缘材料隔开，各所述被封装元件均具有位于其有源表面上的第一焊盘，全部所述第一焊盘的背向所述衬底的表面平齐；
形成暴露所述第一焊盘的平整表面；
形成重布线层，所述重布线层的第一面上形成有多个第二焊盘，所述重布线层的与所述第一面相对的第二面上形成有多个第三焊盘，所述第二焊盘与所述第一焊盘一一对应地电接触，所述重布线层还具有电连接第二焊盘和第三焊盘的走线；
形成钝化层；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
为解决上述技术问题，本申请采用如下技术方案：一种半导体封装结构，包括：
衬底、至少一个第一被封装元件、至少一个第二被封装元件、重布线层和钝化层，所述衬底上开设有至少一个第一凹槽和至少一个第二凹槽，所述第一被封装元件一一对应地固定在所述第一凹槽内，所述第二被封装元件一一对应地固定在所述第二凹槽内，所述第一被封装元件呈裸芯状态，所述第二被封装元件呈封装状态且具有外露的第二电极结构；
所述第一被封装元件的有源表面背向所述衬底，所述第一被封装元件与其所处第一凹槽之间由绝缘材料隔开，所述第二被封装元件与其所处第二凹槽之间由绝缘材料隔开，各所述第一被封装元件均具有位于其有源表面上的第一焊盘，全部所述第一焊盘背向所述衬底的表面以及全部第二电极结构背向所述衬底的表面平齐；
所述重布线层位于所述被封装元件背向所述衬底一侧，所述重布线层的第一面上形成有多个第二焊盘，所述重布线层的与所述第一面相对的第二面上形成有多个第三焊盘，所述第一焊盘与部分第二焊盘一一对应地电接触，所述第二电极结构与其余第二焊盘一一对应地电接触，所述重布线层还具有电连接第二焊盘和第三焊盘的走线、以及电连接第二焊盘和第二电极结构的走线；
所述钝化层位于所述重布线层背向所述衬底一侧；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
为解决上述技术问题，本申请采用如下技术方案：一种半导体封装方法，包括：
在衬底上形成至少一个第一凹槽和至少一个第二凹槽；
将至少一个第一被封装元件一一对应地固定在所述第一凹槽内，将至少一个第二被封装元件一一对应地固定在所述第二凹槽内，其中，所述第一被封装元件呈裸芯状态，所述第二被封装元件呈封装状态且具有外露的第二电极结构，所述第一被封装元件的有源表面背向所述衬底，所述第一被封装元件与其所处第一凹槽之间由绝缘材料隔开，所述第二被封装元件与其所处第二凹槽之间由绝缘材料隔开，各所述第一被封装元件均具有位于其有源表面上的第一焊盘，全部所述第一焊盘以及全部第二电极结构的背向所述衬底的表面平齐；
形成暴露所述第一焊盘以及所述第二电极结构的平整表面；
形成重布线层，所述重布线层的第一面上形成有多个第二焊盘，所述重布线层的与所述第一面相对的第二面上形成有多个第三焊盘，所述第一焊盘与部分第二焊盘一一对应地电接触，所述第二电极结构与其余第二焊盘一一对应地电接触，所述重布线层具有电连接第二焊盘和第三焊盘的走线、以及电连接第二焊盘和第二电极结构的走线；
形成钝化层；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
为解决上述技术问题，本申请采用如下技术方案：一种半导体器件，包括：前述的半导体封装结构。
为解决上述技术问题，本申请采用如下技术方案：一种电子产品，包括：前述的半导体器件。
与现有技术相比，本申请的有益效果为：由于被封装元件内的半导体材料和衬底的热膨胀系数相等或接近(例如二者由相同的半导体材料构成)，封装完成之后，半导体封装结构随温度变化而产生的翘曲度相对更小，有利于提高半导体器件的良率以及电学和机械上的可靠性。同时，在一些实施例中，半导体衬底比传统封装形式的模塑材料散热性好。
附图说明
图1a和图1b是根据本申请实施例的两种半导体封装结构的结构示意图。
图2是根据本申请实施例的半导体封装方法的流程示意图。
图3a至图3g是图1a所示半导体封装结构在封装的不同阶段的产品状态示意图。
图4a至图4g是图1b所示半导体封装结构在封装的不同阶段的产品状态示意图。
图5a和图5b是根据本申请实施例的两种半导体封装结构的结构示意图。
图6是根据本申请实施例的半导体封装方法的流程示意图。
图7a至图7f是图5a所示半导体封装结构在封装的不同阶段的产品状态示意图。
图8a至图8f是图5b所示半导体封装结构在封装的不同阶段的产品状态示意图。
其中，1、衬底；10、凹槽；111、112、绝缘材料；21、22、被封装元件；211、221、第一焊盘；3、重布线层；31、第二焊盘；32、第三焊盘；33、走线；4、钝化层；5、第一电极结构；21a、第二被封装元件；22a、23a、第一被封装元件；211a、第二电极结构；221a、231a、第一焊盘。
具体实施方式
在本申请中，应理解，诸如“包括”或“具有”等术语旨在指示本说明书中存在所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，但是并不排除存在一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在的可能性。
另外还需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
下面结合附图所示的实施例对本申请作进一步说明。
本申请的实施例提供一种半导体封装结构，包括：衬底、至少一个被封装元件、重布线层和钝化层，衬底上开设有至少一个凹槽，被封装元件一一对应地固定在凹槽内；被封装元件的有源表面背向衬底，被封装元件与其所处凹槽之间由绝缘材料隔开，各被封装元件均具有位于其有源表面上的第一焊盘，全部第一焊盘的背向衬底的表面平齐；重布线层位于被封装元件背向衬底一侧，重布线层的第一面上形成有多个第二焊盘，重布线层的与第一面相对的第二面上形成有多个第三焊盘，第二焊盘与第一焊盘一一对应地电接触；钝化层位于重布线层背向衬底一侧，所述重布线层还具有电连接第二焊盘和第三焊盘的走线；其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
由于被封装元件内的半导体材料和衬底的热膨胀系数相等或接近(例如二者由相同的半导体材料构成)，封装完成之后，半导体封装结构随温度变化而产生的翘曲度相对更小，有利于提高半导体器件的良率以及电学和机械上的可靠性。同时，在一些实施例中，半导体衬底比传统封装形式的模塑材料散热性好。
例如，所述衬底内的半导体材料与所述被封装元件内的半导体材料相同。
这些实施例中，被封装元件是放置在衬底上形成的凹槽内的，被封装元件上方是被重布线层所覆盖的。衬底、被封装元件内的基础材料都是相同的半导体材料。
本申请中“相同的半导体材料”指的是它们的化学成分是相同的，例如都是硅材料形成的，或者都是由砷化镓材料形成的。但并不限定这些半导体材料的纯度或者密度或者结晶状态等完全一致。
又例如，所述被封装元件内的半导体材料为硅或砷化镓，并且所述衬底的材料为工程耐热玻璃。二者的热膨胀系数在同一数量级。
本申请中，两种材料的热膨胀系数相近，指的是二者的差与二者中绝对值较小一者的比值的绝对值小于9。
在一些实施例中，被封装元件呈裸芯的状态。
在一些实施例中，单个半导体封装结构中包含一个被封装元件。重布线层的作用仅是将被封装元件上的第一焊盘引出。
在一些实施例中，单个半导体封装结构中包含多个被封装元件。此时，重布线层内的线路可以起到多个被封装元件的第一焊盘之间信号互连的作用。
在一些实施例中，被封装元件的数量为多个且厚度相等，各凹槽的深度相等。
参考图1a和图3a，被封装元件21和被封装元件22的厚度相等，二者所处凹槽10的深度相等。
当然，被封装元件21和被封装元件22可以是相同型号的被封装元件，也可以是不同型号的被封装元件。由于被封装元件21和被封装元件22的厚度相等，各凹槽10可采用相同的开槽(比如刻蚀)工艺形成。
如这些被封装元件最初的厚度是不一致的，可以通过减薄的工艺使得它们的厚度相等。
当然，即使这些被封装元件21、22的最初的厚度是相等的，也可通过减薄的工艺使得它们的厚度减小并相等。如此，可以减少在衬底1中开设凹槽10的槽深。
在一些实施例中，被封装元件的数量为多个，且至少两个被封装元件的厚度不相等，其中，至少两个凹槽的深度不同，以使各被封装元件的第一焊盘的上表面平齐。
参考图1b和图4a，被封装元件21和被封装元件22的厚度不相等，二者所处凹槽10的深度也不相等。被封装元件21更厚，相应地，其所处的凹槽10的深度更深。
可以通过控制开槽工艺(比如分步刻蚀或二次刻蚀)形成不同深度的凹槽10。
在一些实施例中，钝化层覆盖重布线层上方的第三焊盘后，该半导体封装结构即可作为独立出售的产品。
在一些实施例中，参考图1a和图1b，半导体封装结构还包括位于钝化层4背向衬底1一侧的第一电极结构5，钝化层4上与第三焊盘32相对的区域开设有过孔，第一电极结构5与第三焊盘32一一对应，第一电极结构5通过过孔与对应第三焊盘32电连接。
具体地，第一电极结构5例如包含覆盖第三焊盘的凸点下金属(UBM)，以及位于凸点下金属上方的焊锡球。当然，电极结构也可以是形成在第三焊盘上方的焊盘(Pad)。
在一些实施例中，被封装元件与所处凹槽的槽底之间由绝缘粘胶层隔开。即由绝缘粘胶层固定被封装元件，并实现被封装元件与凹槽槽底之间的绝缘。
在一些实施例中，被封装元件与所处凹槽的侧面之间由固化的树脂材料(例如是环氧树脂)或无机绝缘材料隔开。即可向被封装元件与所处凹槽之间的间隙填充并固化树脂材料，或者向该间隙沉积无机绝缘材料(例如是二氧化硅)。
在一些实施例中，重布线层中导体与导体之间由聚合物隔开。重布线层中的聚合物例如是聚酰亚胺(PI)或者聚多亚甲基苯并二恶唑(PBO)。又例如重布线层中导体与导体之间由模塑化合物(molding compound)隔开。
重布线层内包含至少一层金属走线、以及包含连接不同层金属走线(如果有多层金属走线)、连接金属走线与第二焊盘的过孔、连接金属走线与第三焊盘的过孔。重布线层内的走线可以实现第二焊盘与第三焊盘的互连，第二焊盘与第二焊盘的互连、第三焊盘与第三焊盘的互连。
参考图2，本申请的实施例还提供一种半导体封装方法。该封装方法能够制造得到前述实施例所提供的半导体封装结构。该制造方法包括以下步骤。
步骤1000、在衬底上形成至少一个凹槽；
步骤1001、将至少一个被封装元件一一对应地固定在凹槽内，其中，被封装元件的有源表面背向衬底，被封装元件与其所处凹槽之间由绝缘材料隔开，各被封装元件均具有位于其有源表面上的第一焊盘，全部第一焊盘的背向衬底的表面平齐；
步骤1002、形成暴露第一焊盘的平整表面；
步骤1003、形成重布线层，重布线层的第一面上形成有多个第二焊盘，重布线层的与第一面相对的第二面上形成有多个第三焊盘，第二焊盘与第一焊盘一一对应地电接触，所述重布线层还具有电连接第二焊盘和第三焊盘的走线；
步骤1004、形成钝化层；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
例如，所述衬底内的半导体材料与所述被封装元件内的半导体材料相同。
又例如，所述被封装元件内的半导体材料为硅或砷化镓，并且所述衬底的材料为工程耐热玻璃。
由于被封装元件和衬底由相同的半导体材料构成，二者的热膨胀系数一致，封装完成之后，半导体器件随温度变化而产生的翘曲度相对更小，有利于提高半导体器件的良率以及电学和机械上的可靠性。
相对而言，硅和工程耐热玻璃的热传导系数也比传统的塑封材料的热传导系数更大，半导体封装结构的散热性也会更高。
在一些实施例中，该封装方法还包括：
步骤1005、在钝化层上形成至少一个过孔，过孔与第三焊盘一一对应，过孔暴露对应的第三焊盘；
步骤1006、在第三焊盘上形成与其电接触的电极结构。
在一些实施例中，被封装元件的数量为多个，其所处凹槽的深度相同，该封装方法还包括：对至少部分被封装元件进行减薄，以使各被封装元件的厚度相等。
在一些实施例中，被封装元件的数量为多个，且至少两个被封装元件的厚度不相等，在衬底上形成凹槽时，至少两个凹槽的深度是不等的，以使各被封装元件的第一焊盘的上表面平齐。
在一些实施例中，将至少一个被封装元件一一对应地固定在凹槽内，包括：
在凹槽的槽底所形成绝缘粘胶层；
将被封装元件粘贴在绝缘粘胶上，其中，被封装元件与所处凹槽的侧面之间留有空隙；
向被封装元件与对应的凹槽的侧面之间填充绝缘材料。
在一些实施例中，向被封装元件与对应的凹槽侧面之间填充绝缘材料，包括：
向被封装元件与对应的凹槽侧面之间填充并固化树脂材料，或向被封装元件与对应的凹槽侧面之间的空隙沉积无机氧化物绝缘材料。
在一些实施例中，形成暴露第一焊盘的平整表面，包括：通过磨削工艺去除高出第一焊盘的绝缘材料以及衬底材料，随后进行表面处理。
在一些实施例中，衬底的面积较大，其实可以形成大量的凹槽。该制造还包括：通过切割工艺得到多个半导体封装结构，其中，每个半导体封装结构至少包含：一个被封装元件、所含被封装元件所处的凹槽、与所含被封装元件电连接的重布线层、以及所含重布线层上方的钝化层。
在一些实施例中，被封装元件呈裸芯的状态。
在一些实施例中，重布线层中的绝缘材料包括聚合物或模塑化合物。
在一些实施例中，参考图3a至图3g以及图1a，半导体器件的封装方法的具体实现过程如下。
第一步，参考图3a，采用刻蚀的工艺在衬底1上形成多个凹槽10，多个凹槽10的深度相等。
第二步，参考图3b，在凹槽10的槽底形成绝缘粘胶层111。
第三步，参考图3c，将被封装元件21和被封装元件22分别放在一个凹槽10内，并粘贴在绝缘粘胶111上，其中，被封装元件21的第一焊盘211和被封装元件22的第一焊盘221朝上，被封装元件21和被封装元件22的厚度相等。被封装元件21和22二者均与所处凹槽10的侧壁之间留有间距。
第四步，参考图3d，向凹槽10内填充并固化绝缘材料112。例如是将液态状的环氧树脂滴入凹槽10与被封装元件21、22之间的缝隙，并通过加热固化环氧树脂。或者向凹槽10与被封装元件21、22的缝隙沉积无机绝缘材料(例如是二氧化硅)。
第五步，参考图3e，磨削去除高出第一焊盘211、221的绝缘材料112以及高出第一焊盘211、221的衬底材料，在进行诸如化学清洗、抛光等的表面处理工艺，得到暴露第一焊盘211、221的平整表面。
第六步，参考图3f，在这个平整表面上形成重布线层3，重布线层3的第二焊盘31分别与第一焊盘211、221实现电接触，重布线层3的第三焊盘32与第二焊盘31进行互连。
具体地，例如形成一层聚酰亚胺薄膜，然后经构图工艺(例如是涂覆光刻胶、曝光、显影、刻蚀)，从而在聚酰亚胺薄膜形成暴露第一焊盘211、221的过孔；随后沉积一层金属薄膜，经构图工艺形成连接至各第一焊盘211、221的走线33，下层过孔内的金属材料构成第二焊盘31；然后再次形成一层聚酰亚胺薄膜和一层走线33；随后形成一层聚酰亚胺薄膜，然后经构图工艺暴露下层走线33的部分区域，最后沉积一层金属薄膜，经构图工艺形成连接至下层走线33的第三焊盘32。
该重布线层中可包含多层走线33。
当然，也可以首先采用构图工艺形成第二焊盘31的图案，然后形成聚酰亚胺薄膜，再在聚酰亚胺薄膜中形成暴露第二焊盘31的过孔，然后形成第一层走线33的图案。
本领域技术人员可以依据现有技术制备重布线层。
第七步，参考图3g，在重布线层3上形成钝化层4。钝化层4的材料例如可以是硅的氮化物或者聚酰亚胺(polyimide)等材料。钝化层4起到保护其下方元件的作用。
第八步，参考图1a，在钝化层4上刻蚀出过孔，从而暴露各个第三焊盘32，在第三焊盘32上形成第一电极结构5。第一电极结构5例如包括第三焊盘32上方的凸点下金属(UBM)以及凸点下金属上方的焊锡球，当然，第一电极结构5也可以是焊盘(Pad)的形态。
在一些实施例中，参考图4a至图4g以及图1b，半导体器件的封装方法的具体实现过程如下。
第一步，参考图4a，控制开槽工艺(比如分步刻蚀或二次刻蚀)在衬底1上形成多个凹槽10，多个凹槽10的深度不等。
第二步，参考图4b，在凹槽10的槽底形成绝缘粘胶层111。
第三步，参考图4c，将被封装元件21和被封装元件22分别放在一个凹槽10内，并粘贴在绝缘粘胶111上，其中，被封装元件21的第一焊盘211和被封装元件22的第一焊盘221朝上且平齐，被封装元件21和被封装元件22的厚度不相等。
第四步，参考图4d，向凹槽10内填充并固化绝缘材料112。例如是将液态状的环氧树脂滴入凹槽10与被封装元件21、22之间的缝隙，并通过加热固化环氧树脂。
第五步，参考图4e，磨削去除高出第一焊盘211、221的绝缘材料以及高出第一焊盘211、221的衬底材料，在进行诸如化学清洗、抛光等的表面处理工艺，得到暴露第一焊盘211、221的平整表面。
第六步，参考图4f，在这个平整表面上形成重布线层3，重布线层3的第二焊盘31分别与第一焊盘211、221实现电接触，重布线层3的第三焊盘32与第二焊盘31进行互连。
具体地，例如形成一层聚酰亚胺薄膜，然后经构图工艺(例如是涂覆光刻胶、曝光、显影、刻蚀)，从而在聚酰亚胺薄膜形成暴露第一焊盘211、221的过孔；随后沉积一层金属薄膜，经构图工艺形成连接至各第一焊盘211、221的走线33，下层过孔内的金属材料构成第二焊盘31；随后形成一层聚酰亚胺薄膜，然后经构图工艺暴露下层走线33的部分区域，最后沉积一层金属薄膜，经构图工艺形成连接至下层走线33的第三焊盘32。
该重布线层中可包含多层走线33。
第七步，参考图4g，在重布线层3上形成钝化层4。钝化层4的材料例如可以是硅的氮化物或者聚酰亚胺(polyimide)等材料。钝化层4起到保护其下方元件的作用。
第八步，参考图1b，在钝化层4上刻蚀出过孔，从而暴露各个第三焊盘32，在第三焊盘32上形成第一电极结构5。第一电极结构5例如包括第三焊盘32上方的凸点下金属(UBM)以及凸点下金属上方的焊锡球，第一电极结构5也可以是焊盘(Ponding Pad)。
本申请的实施例提供一种半导体封装结构，包括：衬底、至少一个第一被封装元件、至少一个第二被封装元件、重布线层和钝化层，衬底上开设有至少一个第一凹槽和至少一个第二凹槽，第一被封装元件一一对应地固定在第一凹槽内，第二被封装元件一一对应地固定在第二凹槽内，第一被封装元件呈裸芯状态，第二被封装元件呈封装状态且具有外露的第二电极结构；第一被封装元件的有源表面背向衬底，第一被封装元件与其所处第一凹槽之间由绝缘材料隔开，第二被封装元件与其所处第二凹槽之间由绝缘材料隔开，各第一被封装元件均具有位于其有源表面上的第一焊盘，全部第一焊盘背向所述衬底的表面以及全部第二电极结构背向衬底的表面平齐；重布线层位于被封装元件背向衬底一侧，重布线层的第一面上形成有多个第二焊盘，重布线层的与第一面相对的第二面上形成有多个第三焊盘，第一焊盘与部分第二焊盘一一对应地电接触，第二电极结构与其余第二焊盘一一对应地电接触，所述重布线层还具有电连接第二焊盘和第三焊盘的走线、以及电连接第二焊盘和第二电极结构的走线；钝化层位于重布线层背向衬底一侧；其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
例如，所述衬底内的半导体材料与所述被封装元件内的半导体材料相同。
又例如，所述被封装元件内的半导体材料为硅或砷化镓，并且所述衬底的材料为工程耐热玻璃。
这些实施例中，第一被封装元件是放置在衬底上形成的第一凹槽内的，第二被封装元件是放置在衬底上形成的第二凹槽内的，第一被封装元件和第二被封装元件上方是被重布线层所覆盖的。衬底、第一被封装元件内的基础材料都是相同的半导体材料。
第一被封装元件呈裸芯的状态，第二被封装元件则是已经封装完成的元件。本申请的半导体封装结构实现对第一被封装元件的初次封装以及对第二被封装元件的二次封装，并实现第一被封装元件与第二被封装元件之间的互连。
第二被封装元件的封装形式例如是贴片式封装、陶瓷封装等。第二被封装元件例如是贴片电阻、片式多层陶瓷电容器等，也可以是其他已经处于封装状态的元件。
本申请对同一个第二被封装元件的各第二电极结构的形状和位置不做限定，只要这些第二电极结构具有平齐的表面即可，从而能够与第一被封装元件的第一焊盘实现共面。
本申请中“相同的半导体材料”指的是它们的化学成分是相同的，例如都是硅材料形成的，或者都是由砷化镓材料形成的。但并不限定这些半导体材料的纯度或者密度或者结晶状态等完全一致。
由于第一被封装元件和衬底二者的热膨胀系数相同或相近，封装完成之后，半导体器件随温度变化而产生的翘曲度相对更小，有利于提高半导体封装结构的良率以及电学和机械上的可靠性。同时，在一些实施例中，半导体衬底比传统封装形式的模塑材料散热性好。
进一步，该半导体封装结构实现对第二被封装元件的二次封装，以及第一被封装元件与第二被封装元件之间的互连，从而使得半导体封装结果具有更高的集成度。
在一些实施例中，第一被封装元件的数量为多个且厚度相等，各第一凹槽的深度相等。
参考图5a和图7a，第一被封装元件22a和23a的厚度相等，二者所处第一凹槽H1的深度相等。
当然，第一被封装元件22a和被封装元件23a可以是相同型号的被封装元件，也可以是不同型号的被封装元件。由于第二被封装元件21a和第一被封装元件22a的厚度相等，各第一凹槽10可采用相同的开槽(比如刻蚀)工艺形成。
如这些第一被封装元件最初的厚度是不一致的，可以通过减薄的工艺使得它们的厚度相等。
当然，即使这些第一被封装元件22a、23a的最初的厚度是相等的，也可通过减薄的工艺使得它们的厚度减小并相等。如此，可以减少在衬底1中开设凹槽10的槽深。
由于第二被封装元件是处于封装状态，其外观尺寸相对固定。故第二凹槽的深度是相对固定的，其可调整的余量相对较小。故优选相对薄的第二被封装元件加入至该半导体封装结构。
应当保证
在一些实施例中，第一被封装元件的数量为多个，且至少两个第一被封装元件的厚度不相等，其中，至少两个第一凹槽的深度不同，以使各第一被封装元件的第一焊盘的上表面平齐。
参考图5b和图8a，第一被封装元件22a和第一被封装元件23a的厚度不相等，二者所处第一凹槽H1的深度也不相等。第一被封装元件22a更厚，相应地，其所处的第一凹槽H1的深度更深。
可以通过控制开槽工艺(比如分步刻蚀或二次刻蚀)形成不同深度的第一凹槽H1以及第二凹槽H2。
在一些实施例中，钝化层覆盖重布线层上方的第三焊盘后，该半导体封装结构即可作为独立出售的产品。
在一些实施例中，参考图5a和图5b，半导体封装结构还包括位于钝化层4背向衬底1一侧的第一电极结构5，钝化层4上与第三焊盘32相对的区域开设有过孔，第一电极结构5与第三焊盘32一一对应，第一电极结构5通过过孔与对应第三焊盘32电连接。
具体地，第一电极结构5例如包含覆盖第三焊盘的凸点下金属(UBM)，以及位于凸点下金属上方的焊锡球。当然，第一电极结构也可以是形成在第三焊盘上方的焊盘(Pad)。
在一些实施例中，第一被封装元件与所处第一凹槽的槽底之间由绝缘粘胶层隔开，第二被封装元件与所处第二凹槽的槽底之间由绝缘粘胶层隔开。即由绝缘粘胶层固定第一被封装元件和第二被封装元件，并实现第一被封装元件与第一凹槽槽底之间的绝缘，以及实现第二被封装元件与第二凹槽槽底之间的绝缘。
在一些实施例中，第一被封装元件与所处第一凹槽的侧面之间由固化的树脂材料(例如是环氧树脂)或无机绝缘材料隔开；第二被封装元件与所处第二凹槽的侧面之间由固化的树脂材料(例如是环氧树脂)或无机绝缘材料隔开。即可向各被封装元件与其所处凹槽之间的间隙填充并固化树脂材料，或者向该间隙沉积无机绝缘材料(例如是二氧化硅)。
在一些实施例中，重布线层中导体与导体之间由聚合物隔开。重布线层中的聚合物例如是聚酰亚胺(PI)或者聚多亚甲基苯并二恶唑(PBO)。又例如重布线层中导体与导体之间由是由模塑化合物(molding compound)隔开的。
重布线层内包含至少一层金属走线、以及包含连接不同层金属走线(如果有多层金属走线)、连接金属走线与第二焊盘的过孔、连接金属走线与第三焊盘的过孔。重布线层内的走线可以实现第二焊盘与第三焊盘的互连，第二焊盘与第二电极结构的互连，当然，还可以实现第二焊盘与第二焊盘的互连。
参考图6，本申请的实施例还提供一种半导体封装方法。该封装方法能够制造得到前述实施例所提供的半导体封装结构。该制造方法包括以下步骤。
步骤1000、在衬底上形成至少一个第一凹槽和至少一个第二凹槽；
步骤1001、将至少一个第一被封装元件一一对应地固定在第一凹槽内，将至少一个第二被封装元件一一对应地固定在第二凹槽内，其中，第一被封装元件呈裸芯状态，第二被封装元件呈封装状态且具有外露的第二电极结构，第一被封装元件的有源表面背向衬底，第一被封装元件与其所处第一凹槽之间由绝缘材料隔开，第二被封装元件与其所处第二凹槽之间由绝缘材料隔开，各第一被封装元件均具有位于其有源表面上的第一焊盘，全部第一焊盘以及全部第二电极结构的背向衬底的表面平齐；
步骤1002、形成暴露第一焊盘以及第二电极结构的平整表面；
步骤1003、形成重布线层，重布线层的第一面上形成有多个第二焊盘，重布线层的与第一面相对的第二面上形成有多个第三焊盘，第一焊盘与部分第二焊盘一一对应地电接触，第二电极结构与其余第二焊盘一一对应地电接触，重布线层具有电连接第二焊盘和第三焊盘的走线、以及电连接第二焊盘和第二电极结构的走线；
步骤1004、形成钝化层；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
例如，所述衬底内的半导体材料与所述被封装元件内的半导体材料相同。
又例如，所述被封装元件内的半导体材料为硅或砷化镓，并且所述衬底的材料为工程耐热玻璃。
由于第一被封装元件内半导体材料和衬底二者的热膨胀系数相同或相近，封装完成之后，半导体封装结构随温度变化而产生的翘曲度相对更小，有利于提高半导体封装结构的良率以及电学和机械上的可靠性。
相对而言，半导体材料以及工程耐热玻璃的热传导系数也是要高于传统的塑封材料的热传导系数的，半导体封装结构的散热性也会更好。
在一些实施例中，该封装方法还包括：
步骤1005、在钝化层上形成至少一个过孔，过孔与第三焊盘一一对应，过孔暴露对应的第三焊盘；
步骤1006、在第三焊盘上形成与其电接触的第一电极结构。
在一些实施例中，第一被封装元件的数量为多个，其所处第一凹槽的深度相同，该封装方法还包括：对至少部分第一被封装元件进行减薄，以使各第一被封装元件的厚度相等。
在一些实施例中，第一被封装元件和第二被封装元件中至少两个被封装元件的厚度不相等，在衬底上形成第一凹槽和第二凹槽时，至少两个凹槽的深度是不等的，以使各第一被封装元件的第一焊盘的上表面以及各第二电极结构的上表面平齐。
在一些实施例中，将至少一个第一被封装元件一一对应地固定在第一凹槽内，包括：
在第一凹槽的槽底所形成绝缘粘胶层；
将第一被封装元件粘贴在绝缘粘胶上，其中，第一被封装元件与所处第一凹槽的侧面之间留有空隙；
向第一被封装元件与对应的第一凹槽的侧面之间填充绝缘材料。
在一些实施例中，向第一被封装元件与对应的第一凹槽侧面之间填充绝缘材料，包括：
向第一被封装元件与对应的第一凹槽侧面之间填充并固化树脂材料，或向第一被封装元件与对应的第一凹槽侧面之间的空隙沉积无机氧化物绝缘材料。
在一些实施例中，将至少一个第二被封装元件一一对应地固定在第二凹槽内，包括：
在第二凹槽的槽底所形成绝缘粘胶层；
将第二被封装元件粘贴在绝缘粘胶上，其中，第二被封装元件与所处第二凹槽的侧面之间留有空隙；
向第二被封装元件与对应的第二凹槽的侧面之间填充绝缘材料。
在一些实施例中，向第二被封装元件与对应的第二凹槽侧面之间填充绝缘材料，包括：
向第二被封装元件与对应的第二凹槽侧面之间填充并固化树脂材料，或向第二被封装元件与对应的第二凹槽侧面之间的空隙沉积无机氧化物绝缘材料。
在一些实施例中，形成暴露第一焊盘以及第二电极结构的平整表面，包括：通过磨削工艺去除高出第一焊盘以及第二电极结构的绝缘材料以及衬底材料，随后进行表面处理。
在一些实施例中，衬底的面积较大，其实可以形成大量的第一凹槽以及第二凹槽。该制造还包括：通过切割工艺得到多个半导体封装结构，其中，至少一个半导体封装结构包含：至少一个第一被封装元件、至少一个第二被封装元件、所含第一被封装元件所处的第一凹槽、所含第二被封装元件所处的第二凹槽、与所含第一被封装元件和所含第二被封装元件电连接的重布线层、以及所含重布线层上方的钝化层。
在一些实施例中，重布线层中的绝缘材料包括聚合物或模塑化合物。
在一些实施例中，参考图7a至图7f以及图5a，半导体封装方法的具体实现过程如下。
第一步，参考图7a，采用刻蚀的工艺在衬底1上形成第一凹槽H1以及第二凹槽H2，多个第一凹槽H1的深度相等但与第二凹槽H2的深度不等。
第二步，参考图7b，在第一凹槽H1和第二凹槽H2的槽底形成绝缘粘胶层111。
第三步，参考图7b，将第一被封装元件22a、23a分别放置一个第一凹槽H1内，将第二被封装元件21a放在第二凹槽H2内，并且第一被封装元件22a、23a和第二被封装元件21a均粘贴在绝缘粘胶111上，其中，第一被封装元件22a的第一焊盘221a和第一被封装元件23a的第一焊盘231a朝上，第一被封装元件22a和第一被封装元件23a的厚度相等，各第一焊盘221a、231a以及第二电极结构211a的上表面平齐。第一被封装元件22a、23a和第二被封装元件21a均与所处凹槽H1、H2的侧壁之间留有间距。
第四步，参考图7c，向第一凹槽H1以及第二凹槽H2内填充并固化绝缘材料112。例如是将液态状的环氧树脂滴入第一凹槽H1与第一被封装元件22a、23a之间的缝隙，将液态状的环氧树脂滴入第二凹槽H2与第二被封装元件21a之间的缝隙，并通过加热固化环氧树脂。或者向第一凹槽H1与第一被封装元件22a、23a的缝隙沉积无机绝缘材料(例如是二氧化硅)，向第二凹槽H2与第二被封装元件21a的缝隙沉积无机绝缘材料。
第五步，参考图7d，磨削去除高出第一焊盘221a、231a以及第二电极结构211a的绝缘材料112以及高出第一焊盘221a、231a以及第二电极结构211a的衬底材料，随后进行诸如化学清洗、抛光等的表面处理工艺，得到暴露第一焊盘221a、231a以及第二电极结构211a的平整表面。
第六步，参考图7e，在这个平整表面上形成重布线层3，重布线层3的第二焊盘31分别与第一焊盘221a、231a以及第二电极结构211a实现电接触，重布线层3的第三焊盘32与第二焊盘31进行互连。
具体地，例如形成一层聚酰亚胺薄膜，然后经构图工艺(例如是涂覆光刻胶、曝光、显影、刻蚀)，从而在聚酰亚胺薄膜形成暴露第一焊盘221a、231a以及第二电极结构211a的过孔；随后沉积一层金属薄膜，经构图工艺形成连接至各第一焊盘221a、231a以及第二电极结构211a的一层走线33，下层过孔内的金属材料构成第二焊盘31；然后再次形成一层聚酰亚胺薄膜并刻蚀出暴露下层线路的过孔，随后沉积一层金属薄膜，经构图工艺形成连接至下层走线33的第三焊盘32。重布线层内可以是具有一层或多层走线33。
当然，也可以首先采用构图工艺形成第二焊盘31的图案，然后形成聚酰亚胺薄膜，再在聚酰亚胺薄膜中形成暴露第二焊盘31的过孔，然后形成第一层走线33的图案。
本领域技术人员可以依据现有技术制备重布线层。
第七步，参考图7f，在重布线层3上形成钝化层4。钝化层4的材料例如可以是硅的氮化物或者聚酰亚胺(polyimide)等材料。钝化层4起到保护其下方元件的作用。
第八步，参考图5a，在钝化层4上刻蚀出过孔，从而暴露各个第三焊盘32，在第三焊盘32上形成第一电极结构5。第一电极结构5例如包括第三焊盘32上方的凸点下金属(UBM)以及凸点下金属上方的焊锡球，当然，第一电极结构5也可以是焊盘(Pad)的形态。
在一些实施例中，参考图8a至图8f以及图5b，半导体封装方法的过程如下。
第一步，参考图8a，控制开槽工艺(比如分步刻蚀或多次刻蚀)在衬底1上形成多个第一凹槽H1以及第二凹槽H2，各凹槽的深度不等。
第二步，参考图8b，在第一凹槽H1以及第二凹槽H2的槽底形成绝缘粘胶层111。
第三步，参考图8b，将第一被封装元件22a和第一被封装元件23a分别放在一个第一凹槽H1内，将第二被封装元件21a放置在第二凹槽H2内，并且第一被封装元件22a、23a以及第二被封装元件21a均粘贴在绝缘粘胶111上，其中，第一被封装元件22a的第一焊盘221a和第一被封装元件23a的第一焊盘231a朝上，第一焊盘221a、231a以及第二电极结构211a的上表面平齐，第一被封装元件22a、23a和第二被封装元件21a的厚度不相等，其所处凹槽的槽深也不相等。
第四步，参考图8c，向第一凹槽H1以及第二凹槽H2内填充并固化绝缘材料112。例如是将液态状的环氧树脂滴入第一凹槽H1与第一被封装元件22a、23a之间的缝隙，以及滴入第二凹槽H2与第二被封装元件21a之间的缝隙，并通过加热固化环氧树脂。
第五步，参考图8d，磨削去除高出第一焊盘221a、231a以及第二电极结构211a的绝缘材料以及高出第一焊盘221a、231a以及第二电极结构211a的衬底材料，随后进行诸如化学清洗、抛光等的表面处理工艺，得到暴露第一焊盘221a、231a以及第二电极结构211a的平整表面。
第六步，参考图8e，在这个平整表面上形成重布线层3，重布线层3的第二焊盘31分别与第一焊盘221a、231a以及第二电极结构211a实现电接触，重布线层3的第三焊盘32与第二焊盘31进行互连。重布线层3内至少包含一层走线33，以及连接走线33与第二焊盘31的过孔、连接走线33与第三焊盘32的过孔。
第七步，参考图8f，在重布线层3上形成钝化层4。钝化层4的材料例如可以是硅的氮化物或者聚酰亚胺(polyimide)等材料。钝化层4起到保护其下方元件的作用。
第八步，参考图5b，在钝化层4上刻蚀出过孔，从而暴露各个第三焊盘32，在第三焊盘32上形成第一电极结构5。第一电极结构5例如包括第三焊盘32上方的凸点下金属(UBM)以及凸点下金属上方的焊锡球，第一电极结构5也可以是焊盘(Ponding Pad)。
本申请的实施例还提供一种半导体器件，包括前述的半导体封装结构。即可以对前述的半导体封装结构进行进一步加工，例如是和其他的半导体封装结构组合成组件或模组。
本申请的实施例还提供一种电子产品，包括：前述的半导体器件。电子产品例如是手机、电脑、服务器、智能手表等各种类型的电子产品。
得益于上述半导体封装结构的稳定性的提升，这些半导体器件、电子产品的稳定性也相应得到提升。
本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
本申请的保护范围不限于上述的实施例，显然，本领域的技术人员可以对本申请进行各种改动和变形而不脱离本申请的范围和精神。倘若这些改动和变形属于本申请权利要求及其等同技术的范围，则本申请的意图也包含这些改动和变形在内。

Claims (48)

1.一种半导体封装结构，其特征在于，包括：衬底、至少一个被封装元件、重布线层和钝化层，所述衬底上开设有至少一个凹槽，所述被封装元件一一对应地固定在所述凹槽内；
所述被封装元件的有源表面背向所述衬底，所述被封装元件与其所处凹槽之间由绝缘材料隔开，各所述被封装元件均具有位于其有源表面上的第一焊盘，全部所述第一焊盘的背向所述衬底的表面平齐；
所述重布线层位于所述被封装元件背向所述衬底一侧，所述重布线层的第一面上形成有多个第二焊盘，所述重布线层的与所述第一面相对的第二面上形成有多个第三焊盘，所述第二焊盘与所述第一焊盘一一对应地电接触，所述重布线层还具有电连接第二焊盘和第三焊盘的走线；
所述钝化层位于所述重布线层背向所述衬底一侧；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述衬底内的半导体材料与所述被封装元件内的半导体材料相同。
3.根据权利要求1所述的半导体封装结构，其特征在于，所述被封装元件内的半导体材料为硅或砷化镓，并且所述衬底的材料为工程耐热玻璃。
4.根据权利要求1所述的半导体封装结构，其特征在于，所述被封装元件的数量为多个且厚度相等，各所述凹槽的深度相等。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述被封装元件的数量为多个，且至少两个被封装元件的厚度不相等，其中，至少两个凹槽的深度不同，以使各所述被封装元件的第一焊盘的上表面平齐。
6.根据权利要求1所述的半导体封装结构，其特征在于，还包括位于所述钝化层背向所述衬底一侧的电极结构，所述钝化层上与所述第三焊盘相对的区域开设有过孔，所述电极结构与所述第三焊盘一一对应，所述电极结构通过所述过孔与对应第三焊盘电连接。
7.根据权利要求1所述的半导体封装结构，其特征在于，所述被封装元件呈裸芯的状态。
8.根据权利要求1所述的半导体封装结构，其特征在于，所述被封装元件与所处凹槽的槽底之间由绝缘粘胶层隔开。
9.根据权利要求1所述的半导体封装结构，其特征在于，所述被封装元件与所处凹槽的侧面之间由固化的树脂材料或无机绝缘材料隔开。
10.根据权利要求1所述的半导体封装结构，其特征在于，所述重布线层中导体与导体之间由聚合物或模塑化合物隔开。
11.一种半导体封装方法，其特征在于，包括：
在衬底上形成至少一个凹槽；
将至少一个被封装元件一一对应地固定在所述凹槽内，其中，所述被封装元件的有源表面背向所述衬底，所述被封装元件与其所处凹槽之间由绝缘材料隔开，各所述被封装元件均具有位于其有源表面上的第一焊盘，全部所述第一焊盘的背向所述衬底的表面平齐；
形成暴露所述第一焊盘的平整表面；
形成重布线层，所述重布线层的第一面上形成有多个第二焊盘，所述重布线层的与所述第一面相对的第二面上形成有多个第三焊盘，所述第二焊盘与所述第一焊盘一一对应地电接触，所述重布线层还具有电连接第二焊盘和第三焊盘的走线；
形成钝化层；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
12.根据权利要求11所述的方法，其特征在于，所述衬底内的半导体材料与所述被封装元件内的半导体材料相同。
13.根据权利要求11所述的方法，其特征在于，所述被封装元件内的半导体材料为硅或砷化镓，并且所述衬底的材料为工程耐热玻璃。
14.根据权利要求11所述的方法，其特征在于，所述被封装元件的数量为多个，其所处凹槽的深度相同，所述方法还包括：对至少部分被封装元件进行减薄，以使各被封装元件的厚度相等。
15.根据权利要求11所述的方法，其特征在于，所述被封装元件的数量为多个，且至少两个被封装元件的厚度不相等，在所述衬底上形成凹槽时，至少两个凹槽的深度是不等的，以使各所述被封装元件的第一焊盘的上表面平齐。
16.根据权利要求11所述的方法，其特征在于，将至少一个被封装元件一一对应地固定在所述凹槽内，包括：
在所述凹槽的槽底所形成绝缘粘胶层；
将所述被封装元件粘贴在所述绝缘粘胶上，其中，所述被封装元件与所处凹槽的侧面之间留有空隙；
向所述被封装元件与对应的凹槽的侧面之间填充绝缘材料。
17.根据权利要求16所述的方法，其特征在于，向所述被封装元件与对应的凹槽侧面之间填充绝缘材料，包括：
向所述被封装元件与对应的凹槽侧面之间填充并固化树脂材料，或向所述被封装元件与对应的凹槽侧面之间的空隙沉积无机氧化物绝缘材料。
18.根据权利要求11所述的方法，其特征在于，形成暴露所述第一焊盘的平整表面，包括：
通过磨削工艺去除高出所述第一焊盘的绝缘材料以及衬底材料，随后进行表面处理。
19.根据权利要求11所述的方法，其特征在于，还包括：
在所述钝化层上形成至少一个过孔，所述过孔与所述第三焊盘一一对应，所述过孔暴露对应的第三焊盘；
在所述第三焊盘上形成与其电接触的电极结构。
20.根据权利要求11或19所述的方法，其特征在于，还包括：
通过切割工艺得到多个半导体封装结构，其中，每个半导体封装结构至少包含：一个所述被封装元件、所含被封装元件所处的凹槽、与所含被封装元件电连接的重布线层、以及所含重布线层上方的钝化层。
21.根据权利要求11所述的方法，其特征在于，所述重布线层中的绝缘材料包括聚合物或模塑化合物。
22.根据权利要求11所述的方法，其特征在于，所述被封装元件呈裸芯的状态。
23.一种半导体封装结构，其特征在于，包括：衬底、至少一个第一被封装元件、至少一个第二被封装元件、重布线层和钝化层，所述衬底上开设有至少一个第一凹槽和至少一个第二凹槽，所述第一被封装元件一一对应地固定在所述第一凹槽内，所述第二被封装元件一一对应地固定在所述第二凹槽内，所述第一被封装元件呈裸芯状态，所述第二被封装元件呈封装状态且具有外露的第二电极结构；
所述第一被封装元件的有源表面背向所述衬底，所述第一被封装元件与其所处第一凹槽之间由绝缘材料隔开，所述第二被封装元件与其所处第二凹槽之间由绝缘材料隔开，各所述第一被封装元件均具有位于其有源表面上的第一焊盘，全部所述第一焊盘背向所述衬底的表面以及全部第二电极结构背向所述衬底的表面平齐；
所述重布线层位于所述被封装元件背向所述衬底一侧，所述重布线层的第一面上形成有多个第二焊盘，所述重布线层的与所述第一面相对的第二面上形成有多个第三焊盘，所述第一焊盘与部分第二焊盘一一对应地电接触，所述第二电极结构与其余第二焊盘一一对应地电接触，所述重布线层还具有电连接第二焊盘和第三焊盘的走线、以及电连接第二焊盘和第二电极结构的走线；
所述钝化层位于所述重布线层背向所述衬底一侧；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
24.根据权利要求23所述的半导体封装结构，其特征在于，所述衬底内的半导体材料与所述被封装元件内的半导体材料相同。
25.根据权利要求23所述的半导体封装结构，其特征在于，所述被封装元件内的半导体材料为硅或砷化镓，并且所述衬底的材料为工程耐热玻璃。
26.根据权利要求23所述的半导体封装结构，其特征在于，所述第一被封装元件的数量为多个且厚度相等，各所述第一凹槽的深度相等。
27.根据权利要求23所述的半导体封装结构，其特征在于，所述第一被封装元件的数量为多个，且至少两个第一被封装元件的厚度不相等，其中，至少两个第一凹槽的深度不同，以使各所述第一被封装元件的第一焊盘的上表面平齐。
28.根据权利要求23所述的半导体封装结构，其特征在于，还包括位于所述钝化层背向所述衬底一侧的第一电极结构，所述钝化层上与所述第三焊盘相对的区域开设有过孔，所述第一电极结构与所述第三焊盘一一对应，所述第一电极结构通过所述过孔与对应第三焊盘电连接。
29.根据权利要求23所述的半导体封装结构，其特征在于，所述第一被封装元件与所处第一凹槽的槽底之间由绝缘粘胶层隔开，所述第二被封装元件与所处第二凹槽的槽底之间由绝缘粘胶层隔开。
30.根据权利要求23所述的半导体封装结构，其特征在于，所述第一被封装元件与所处第一凹槽的侧面之间由固化的树脂材料或无机绝缘材料隔开，所述第二被封装元件与所处第二凹槽的侧面之间由固化的树脂材料或无机绝缘材料隔开。
31.根据权利要求23所述的半导体封装结构，其特征在于，所述重布线层中导体与导体之间由聚合物或模塑化合物隔开。
32.根据权利要求23所述的半导体封装结构，其特征在于，所述第二被封装元件为贴片式封装或为陶瓷封装。
33.一种半导体封装方法，其特征在于，包括：
在衬底上形成至少一个第一凹槽和至少一个第二凹槽；
将至少一个第一被封装元件一一对应地固定在所述第一凹槽内，将至少一个第二被封装元件一一对应地固定在所述第二凹槽内，其中，所述第一被封装元件呈裸芯状态，所述第二被封装元件呈封装状态且具有外露的第二电极结构，所述第一被封装元件的有源表面背向所述衬底，所述第一被封装元件与其所处第一凹槽之间由绝缘材料隔开，所述第二被封装元件与其所处第二凹槽之间由绝缘材料隔开，各所述第一被封装元件均具有位于其有源表面上的第一焊盘，全部所述第一焊盘以及全部第二电极结构的背向所述衬底的表面平齐；
形成暴露所述第一焊盘以及所述第二电极结构的平整表面；
形成重布线层，所述重布线层的第一面上形成有多个第二焊盘，所述重布线层的与所述第一面相对的第二面上形成有多个第三焊盘，所述第一焊盘与部分第二焊盘一一对应地电接触，所述第二电极结构与其余第二焊盘一一对应地电接触，所述重布线层具有电连接第二焊盘和第三焊盘的走线、以及电连接第二焊盘和第二电极结构的走线；
形成钝化层；
其中，所述衬底由半导体材料或绝缘材料形成，所述衬底与所述被封装元件内的半导体材料的热膨胀系数相同或相近。
34.根据权利要求33所述的方法，其特征在于，所述衬底内的半导体材料与所述被封装元件内的半导体材料相同。
35.根据权利要求33所述的方法，其特征在于，所述被封装元件内的半导体材料为硅或砷化镓，并且所述衬底的材料为工程耐热玻璃。
36.根据权利要求33所述的方法，其特征在于，所述第一被封装元件的数量为多个，其所处第一凹槽的深度相同，所述方法还包括：对至少部分第一被封装元件进行减薄，以使各第一被封装元件的厚度相等。
37.根据权利要求33所述的方法，其特征在于，所述第一被封装元件和所述第二被封装元件中且至少两个被封装元件的厚度不相等，在所述衬底上形成所述第一凹槽和所述第二凹槽时，至少两个凹槽的深度是不等的，以使各所述第一被封装元件的第一焊盘的上表面以及各第二电极结构的上表面平齐。
38.根据权利要求33所述的方法，其特征在于，将至少一个第一被封装元件一一对应地固定在所述第一凹槽内，包括：
在所述第一凹槽的槽底所形成绝缘粘胶层；
将所述第一被封装元件粘贴在所述绝缘粘胶上，其中，所述第一被封装元件与所处第一凹槽的侧面之间留有空隙；
向所述第一被封装元件与对应的第一凹槽的侧面之间填充绝缘材料。
39.根据权利要求38所述的方法，其特征在于，向所述第一被封装元件与对应的第一凹槽侧面之间填充绝缘材料，包括：
向所述第一被封装元件与对应的第一凹槽侧面之间填充并固化树脂材料，或向所述第一被封装元件与对应的第一凹槽侧面之间的空隙沉积无机氧化物绝缘材料。
40.根据权利要求33所述的方法，其特征在于，将至少一个第二被封装元件一一对应地固定在所述第二凹槽内，包括：
在所述第二凹槽的槽底所形成绝缘粘胶层；
将所述第二被封装元件粘贴在所述绝缘粘胶上，其中，所述第二被封装元件与所处第二凹槽的侧面之间留有空隙；
向所述第一被封装元件与对应的第一凹槽的侧面之间填充绝缘材料。
41.根据权利要求40所述的方法，其特征在于，向所述第二被封装元件与对应的第二凹槽侧面之间填充绝缘材料，包括：
向所述第二被封装元件与对应的第二凹槽侧面之间填充并固化树脂材料，或向所述第二被封装元件与对应的第二凹槽侧面之间的空隙沉积无机氧化物绝缘材料。
42.根据权利要求33所述的方法，其特征在于，形成暴露所述第一焊盘以及所述第二电极结构的平整表面，包括：
通过磨削工艺去除高出所述第一焊盘以及所述第二电极结构的绝缘材料以及衬底材料，随后进行表面处理。
43.根据权利要求33所述的方法，其特征在于，还包括：
在所述钝化层上形成多个过孔，所述过孔与所述第三焊盘一一对应，所述过孔暴露对应的第三焊盘；
在所述第三焊盘上形成与其电接触的第一电极结构。
44.根据权利要求33或43所述的方法，其特征在于，还包括：
通过切割工艺得到多个半导体封装结构，其中，至少一个半导体封装结构包含：至少一个所述第一被封装元件、至少一个所述第二被封装元件、所含第一被封装元件所处的第一凹槽、所含第二被封装元件所处的第二凹槽、与所含第一被封装元件和所含第二被封装元件电连接的重布线层、以及所含重布线层上方的钝化层。
45.根据权利要求33所述的方法，其特征在于，所述重布线层中的绝缘材料包括聚合物或模塑化合物。
46.根据权利要求33所述的方法，其特征在于，所述第二被封装元件为贴片式封装或为陶瓷封装。
47.一种半导体器件，其特征在于，包括：根据权利要求1至10任意一项所述的半导体封装结构，或包括：根据权利要求23至32任意一项所述的半导体封装结构。
48.一种电子产品，其特征在于，包括：根据权利要求47所述的半导体器件。
CN202110272185.1A 2021-03-12 2021-03-12 半导体封装结构、方法、器件和电子产品 Active CN113078149B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202110272185.1A CN113078149B (zh) 2021-03-12 2021-03-12 半导体封装结构、方法、器件和电子产品
TW111105827A TWI787085B (zh) 2021-03-12 2022-02-17 半導體封裝結構、方法、器件和電子產品
KR1020220030531A KR102625995B1 (ko) 2021-03-12 2022-03-11 반도체 패키지 구조, 방법, 소자 및 전자 제품
US17/693,357 US20220293504A1 (en) 2021-03-12 2022-03-12 Semiconductor packaging structure, method, device and electronic product
US17/693,358 US20220293547A1 (en) 2021-03-12 2022-03-12 Semiconductor packaging structure, method, device and electronic product

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110272185.1A CN113078149B (zh) 2021-03-12 2021-03-12 半导体封装结构、方法、器件和电子产品

Publications (2)

Publication Number Publication Date
CN113078149A CN113078149A (zh) 2021-07-06
CN113078149B true CN113078149B (zh) 2023-11-10

Family

ID=76612316

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110272185.1A Active CN113078149B (zh) 2021-03-12 2021-03-12 半导体封装结构、方法、器件和电子产品

Country Status (3)

Country Link
KR (1) KR102625995B1 (zh)
CN (1) CN113078149B (zh)
TW (1) TWI787085B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261984A (zh) * 2007-03-08 2008-09-10 育霈科技股份有限公司 半导体组件封装结构及其方法
JP2008277742A (ja) * 2007-01-31 2008-11-13 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
CN102543782A (zh) * 2012-02-22 2012-07-04 苏州晶方半导体科技股份有限公司 转接封装结构及其形成方法
US9922845B1 (en) * 2016-11-03 2018-03-20 Micron Technology, Inc. Semiconductor package and fabrication method thereof
US10504826B1 (en) * 2018-10-08 2019-12-10 General Electric Company Device almost last embedded device structure and method of manufacturing thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3196434B2 (ja) * 1993-06-23 2001-08-06 オムロン株式会社 マルチチップｉｃの製造方法
JP3840761B2 (ja) * 1997-09-25 2006-11-01 株式会社日立製作所 マルチチップモジュールおよびその製造方法
US20080142946A1 (en) * 2006-12-13 2008-06-19 Advanced Chip Engineering Technology Inc. Wafer level package with good cte performance
US9881850B2 (en) * 2015-09-18 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
JP2017183635A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 半導体装置、半導体装置の製造方法、集積基板、及び、電子機器
KR102412613B1 (ko) * 2017-07-24 2022-06-23 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR101982057B1 (ko) * 2017-11-30 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR102538180B1 (ko) * 2018-10-01 2023-05-31 삼성전자주식회사 패드 오픈 구조체 및 이를 포함하는 반도체 패키지
JP6621951B1 (ja) * 2018-12-28 2019-12-18 長瀬産業株式会社 半導体装置の製造方法
US11289401B2 (en) * 2019-05-15 2022-03-29 Powertech Technology Inc. Semiconductor package
US11164824B2 (en) * 2019-08-28 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277742A (ja) * 2007-01-31 2008-11-13 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
CN101261984A (zh) * 2007-03-08 2008-09-10 育霈科技股份有限公司 半导体组件封装结构及其方法
CN102543782A (zh) * 2012-02-22 2012-07-04 苏州晶方半导体科技股份有限公司 转接封装结构及其形成方法
US9922845B1 (en) * 2016-11-03 2018-03-20 Micron Technology, Inc. Semiconductor package and fabrication method thereof
US10504826B1 (en) * 2018-10-08 2019-12-10 General Electric Company Device almost last embedded device structure and method of manufacturing thereof

Also Published As

Publication number Publication date
TW202236541A (zh) 2022-09-16
KR20220128587A (ko) 2022-09-21
TWI787085B (zh) 2022-12-11
CN113078149A (zh) 2021-07-06
KR102625995B1 (ko) 2024-01-18

Similar Documents

Publication Publication Date Title
US9536862B2 (en) Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
TWI546915B (zh) 多重中介層基板電路組件以及其製造方法
CN103077933B (zh) 三维的芯片到晶圆级集成
US6836025B2 (en) Semiconductor device configured to be surface mountable
US7871925B2 (en) Stack package and method for manufacturing the same
TW201709455A (zh) 具有空腔的微電子組件及製造方法
JP2017022398A (ja) 窓介在型ダイパッケージング
US9230901B2 (en) Semiconductor device having chip embedded in heat spreader and electrically connected to interposer and method of manufacturing the same
KR20170013310A (ko) 보강 프레임을 가진 집적 회로 조립체 및 제조 방법
CN103208465A (zh) 用于3d封装的应力补偿层
CN114121869A (zh) 电子封装件及其制法
CN112510022A (zh) 电子封装件及其制法
CN113097201B (zh) 半导体封装结构、方法、器件和电子产品
CN113658944A (zh) 半导体封装件及其形成方法
CN110517992B (zh) 一种扇出芯片封装结构及封装方法
CN110867385A (zh) 一种封装结构及其制备方法
CN113078149B (zh) 半导体封装结构、方法、器件和电子产品
CN113078148B (zh) 半导体封装结构、方法、器件和电子产品
US20220293547A1 (en) Semiconductor packaging structure, method, device and electronic product
US20220320028A1 (en) Semiconductor packaging structure, method, device and electronic product
CN210692483U (zh) 一种封装结构
CN210516718U (zh) 一种封装结构
CN115394728A (zh) 电子封装件及其制法
CN114497026A (zh) 一种扇出型封装器件及其制备方法
CN116033673A (zh) 电路板级封装方法及电路板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant