KR100827521B1 - 반도체 소자의 캐패시터 및 그의 제조 방법 - Google Patents

반도체 소자의 캐패시터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 특히 MIM(Metal Insulator Metal) 구조의 캐패시터 제조 방법에 있어서, 유전막과 금속층의 하부전극 사이에 고밀도의 산화 방지막을 형성하므로, 상기 유전막의 정전용량을 증가시키고 누설 전류를 저하시키기 위한 고온 열처리 공정 시 발생되는 하부전극 하부의 플러그(Plug)의 산화를 방지하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 캐패시터 및 그의 제조 방법{Capacitor of semiconductor device and method for manufacturing the same}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,41 : 반도체 기판 13,43 : 층간 산화막
15,45 : 플러그 17,47 : TiSi2층
19,49 : TiN층 21,51 : 질화막
23,53 : 산화막 25,55 : 하부전극
29,59 : 유전막 31,61 : 상부전극
57: Al2O3층
본 발명은 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 특히 MIM(Metal Insulator Metal) 구조의 캐패시터 제조 방법에 있어서, 유전막과 금속층의 하부전극 사이에 고밀도의 산화 방지막을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것이다.
일반적으로 캐패시터의 용량은
(극판의 면적×층간물질의 유전상수)÷(양극판의 간격)
으로 표시된다. 상기 캐패시터의 용량을 증가시키기 위해서 극판의 면적을 크게하거나 유전물질의 유전 상수를 높이기 위해 유전율이 큰 새로운 유전물질의 개발에 노력하여 왔다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(13)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각한다.
이어, 전면 식각 공정으로 상기 제 1 다결정 실리콘층의 상부 부위를 식각하여 실리콘(Si) 플러그(Plug)(15)를 형성한다.
그리고, 상기 플러그(15)를 포함한 전면에 티타늄(Ti)층(도시하지 않음)을 형성한 후, 전면의 열처리 공정으로 상기 플러그(15)와 Ti층을 반응시켜 TiSi2층(17)을 형성한다.
그 후, 상기 Ti층을 제거하고, 상기 TiSi2층(17)을 포함한 전면에 TiN층(19)을 형성한 다음, 상기 층간 산화막(13)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(19)을 평탄 식각한다.
그리고, 상기 TiN층(19)을 포함한 전면에 질화막(21)과 산화막(23)을 순차적으로 형성한다.
도 1b를 참조하면, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 산화막(23)을 식각한 후, 상기 질화막(21)을 식각하여 제 2 콘택홀(부호화 하지 않음)을 형성한다.
그리고, 상기 제 2 콘택홀을 포함한 산화막(23) 상에 금속층(25a)을 형성한다.
도 1c를 참조하면, 상기 산화막(23)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 금속층(25a)을 연마하여 캐패시터의 하부전극(25)을 형성한다.
도 1d를 참조하면, 상기 하부전극(25)을 포함한 전면에 유전막(29)과 상부전극(31)을 순차적으로 형성한다.
그러나 종래의 MIM(Metal Insulator Metal) 구조의 캐패시터는 하부전극을 금속층으로 형성하고 유전막을 산화물로 형성하기 때문에 상기 하부전극의 산화를 방지하기 위해 고온 공정을 하지 못하는 제약이 있어 소자의 수율 및 신뢰성이 저 하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 MIM 구조의 캐패시터 제조 방법에 있어서, 유전막과 금속층의 하부전극 사이에 고밀도의 산화 방지막을 형성하므로, 상기 하부전극 하부의 플러그의 산화를 방지하는 반도체 소자의 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 반도체 소자는 기판 상에 제 1 콘택홀을 구비하며 형성되는 층간 절연막, 상기 제 1 콘택홀의 매립층인 플러그, 상기 층간 절연막 상에 하부전극용 콘택홀을 구비하며 형성되는 절연막, 상기 하부전극용 콘택홀 내면에 요(凹) 구조로 형성되는 금속층의 하부전극 및 상기 하부전극을 포함한 전면에 순차적으로 형성되는 산화 방지막인 Al2O3층, 유전막 및 상부전극을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명의 반도체 소자의 캐패시터 제조 방법은 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계, 상기 플러그를 포함한 층간 절연막 상에 하부전극용 콘택홀을 구비한 절연막을 형성하는 단계, 상기 하부전극용 콘택홀 내면에 요(凹) 구조를 갖는 금속층의 하부전극을 형성하는 단계, 상기 하부전극을 포함한 전면에 산화 방지막인 Al2O3층을 형성하는 단계 및 상기 산화 방지막 상에 유전막과 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명의 원리는 MIM 구조의 캐패시터 제조 방법에 있어서, 유전막과 금속층의 하부전극 사이에 고밀도의 산화 방지막인 Al2O3층을 형성하므로, 상기 유전막의 정전용량을 증가시키고 누설 전류를 저하시키기 위한 고온 열처리 공정 시 발생되는 하부전극 하부의 플러그(Plug)의 산화를 방지하기 위한 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(41) 상에 제 1 콘택홀(부호화 하지 않음)을 구비한 층간 산화막(43)을 형성한다.
그리고, 상기 제 1 콘택홀을 포함한 전면에 제 1 다결정 실리콘층을 형성한 후, 상기 층간 산화막(43)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 제 1 다결정 실리콘층을 평탄 식각한다.
이어, 전면 식각 공정으로 상기 제 1 다결정 실리콘층의 상부 부위를 식각하여 실리콘(Si) 플러그(45)를 형성한다.
그리고, 상기 플러그(45)를 포함한 전면에 티타늄(Ti)층(도시하지 않음)을 형성한 후, 전면의 열처리 공정으로 상기 플러그(45)와 Ti층을 반응시켜 TiSi2층(47)을 형성한다.
그 후, 상기 Ti층을 제거하고, 상기 TiSi2층(47)을 포함한 전면에 TiN층(49)을 형성한 다음, 상기 층간 산화막(43)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 TiN층(49)을 평탄 식각한다.
그리고, 상기 TiN층(49)을 포함한 전면에 실리콘질화막(51)과 실리콘산화막(53)을 순차적으로 형성한다. 이때, 상기 TiSi2층(47)/TiN층(49)의 적층구조물 대신에 TiSi2층/TiSiN층, TiSi2층/RTO층 또는 TiSi2층/RTN층의 적층구조물을 상기 플러그(45) 상에 형성할 수도 있다.
도 2b를 참조하면, 캐패시터 콘택 마스크를 사용한 사진 식각 공정에 의해 상기 실리콘산화막(53)을 식각한 후, 상기 실리콘질화막(51)을 식각하여 제 2 콘택홀(부호화 하지 않음)을 형성한다.
상기 제 2 콘택홀을 포함한 실리콘산화막(53) 상에 50 ∼ 500Å 두께의 금속층(55a)을 형성한다. 이때, 상기 금속층(55a)을 Pt, Ru, Ir 등의 금속층으로 형성하거나, 상기 금속층(55a) 대신에 IrO2, TiN 등의 전도성 화합물로 형성할 수 있다.
도 2c를 참조하면, 상기 실리콘산화막(53)을 식각 방지막으로 사용하는 화학적 기계 연마 방법에 의해 상기 금속층(55a)을 연마하여 캐패시터의 하부전극(55)을 형성한다.
도 2d를 참조하면, 상기 하부전극(55)을 포함한 전면에 Al2O3층(57)을 형성한다. 이때, 상기 Al2O3층(57)을 CVD(Chemical Vapour Deposition), ALD 등의 증착 공정을 사용하여 30 ∼ 100Å의 두께로 형성한다.
도 2e를 참조하면, 상기 Al2O3층(57) 상에 유전막(59)을 형성한다. 이때, 상기 유전막(59)을 Ta2O5, BST, PZT, STO 등의 유전물질로 형성한다. 이때, 상기 Al2 O3 층(57)은 10 ∼ 12의 유전상수를 가지고 있는 유전체이므로 상기 유전막(59)과 유전상수 차가 크지 않아 정전용량의 변화는 없다.
그리고, 650 ∼ 1200℃의 온도, 0.2 ∼ 1 Torr의 압력으로 100 ∼ 1000sccm 유량의 N2, O2 및 N2O 중 선택된 단일 가스 또는 혼합 가스 분위기 하에 RTP를 사용한 전면의 열처리 공정을 10 ∼ 120초 동안 실시하거나 전기로를 사용한 전면의 열처리 공정을 10 ∼ 60분 동안 실시하여 상기 유전막(59)을 결정화한다.
이어, 상기 유전막(59) 상에 100 ∼ 2000Å 두께의 상부전극(61)을 형성한다. 이때, 상기 상부전극을 Pt, Ru, Ir 등의 금속층 또는 IrO2, TiN 등의 전도성 화합물로 형성한다.
본 발명의 반도체 소자의 캐패시터 및 그의 제조 방법은 MIM 구조의 캐패시터 제조 방법에 있어서, 유전막과 금속층의 하부전극 사이에 고밀도의 산화 방지막을 형성하므로, 상기 유전막의 정전용량을 증가시키고 누설 전류를 저하시키기 위한 고온 열처리 공정 시 발생되는 하부전극 하부의 플러그의 산화를 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (11)

  1. 기판 상에 제 1 콘택홀을 구비하며 형성되는 층간 절연막;
    상기 제 1 콘택홀의 매립층인 플러그;
    상기 층간 절연막 상에 하부전극용 콘택홀을 구비하며 형성되는 절연막;
    상기 하부전극용 콘택홀 내면에 요(凹) 구조로 형성되는 금속층의 하부전극;
    상기 하부전극을 포함한 전면에 순차적으로 형성되는 산화 방지막인 Al2O3층, 유전막 및 상부전극을 포함하는 반도체 소자의 캐패시터.
  2. 제 1 항에 있어서,
    상기 하부전극은 50 ∼ 500Å의 두께로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.
  3. 제 1 항에 있어서,
    상기 산화 방지막은 30 ∼ 100Å 두께로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.
  4. 제 1 항에 있어서,
    상기 유전막은 Ta2O5층, BST층, PZT층 및 STO층 중 선택된 하나 또는 그 이상 의 층으로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.
  5. 제 1 항에 있어서,
    상기 상부전극은 Pt, Ru, Ir 등의 금속층 또는 IrO2, TiN 의 전도성 화합물로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.
  6. 기판 상에 제 1 콘택홀을 구비한 층간 절연막을 형성하는 단계;
    상기 제 1 콘택홀의 매립층인 플러그를 형성하는 단계;
    상기 플러그를 포함한 층간 절연막 상에 하부전극용 콘택홀을 구비한 절연막을 형성하는 단계;
    상기 하부전극용 콘택홀 내면에 요(凹) 구조를 갖는 금속층의 하부전극을 형성하는 단계;
    상기 하부전극을 포함한 전면에 산화 방지막인 Al2O3층을 형성하는 단계;
    상기 산화 방지막 상에 유전막과 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 6 항에 있어서,
    상기 하부전극을 50 ∼ 500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 6 항에 있어서,
    상기 산화 방지막을 화학기상 증착법 또는 단원자막 증착법을 사용하여 형성된 30 ∼ 100Å 두께로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 6 항에 있어서,
    상기 유전막을 Ta2O5층, BST층, PZT층 및 STO층 중 선택된 하나 또는 그 이상의 층으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 6 항에 있어서,
    상기 유전막을 650 ∼ 1200℃의 온도, 0.2 ∼ 1 Torr의 압력으로 100 ∼ 1000sccm 유량의 N2, O2 및 N2O 중 선택된 단일 가스 또는 혼합 가스 분위기 하에 RTP를 사용한 전면의 열처리 공정을 10 ∼ 120초 동안 실시하거나 전기로를 사용한 전면의 열처리 공정을 10 ∼ 60분 동안 실시하여 결정화함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 6 항에 있어서,
    상기 상부전극을 Pt, Ru, Ir 등의 금속층 또는 IrO2, TiN 의 전도성 화합물로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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