KR100823493B1 - Plasma display and driving method thereof - Google Patents

Abstract

A plasma display device and a driving method thereof are provided to reduce energy consumption of the display device by adding a second voltage source, which supplies a voltage corresponding to the difference between two scan voltages, to a first voltage source. A plasma display device includes a scan electrode, a first voltage source(VscL2), a second voltage source(VscL1), and first to third transistors. A scan pulse having first and second scan voltages is applied to the scan electrode. The first voltage source supplies the second scan voltage. The second voltage source includes a first terminal connected to the first voltage source, and generates a first voltage corresponding to the difference between the first and second voltages. A first terminal of the first transistor(Yscan_H) is connected to the scan electrode. The second transistor(Yscan_L) is connected between a node between the first and second voltage sources and a second terminal of the first transistor. The third transistor is electrically connected between the second terminal of the first transistor and a second terminal of the second voltage source. The first scan voltage is supplied to a second terminal of the second voltage source.

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY AND DRIVING METHOD THEREOF}Plasma display device and driving method thereof {PLASMA DISPLAY AND DRIVING METHOD THEREOF}

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구성을 나타내는 도면이다. 1 is a view showing a schematic configuration of a plasma display device according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 2 illustrates a driving waveform of a plasma display device according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 주사 전극 구동부를 나타내는 도면이다. 3 is a diagram illustrating a scan electrode driver according to an exemplary embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 주사 전극 구동부의 신호 타이밍도이다. 4 is a signal timing diagram of a scan electrode driver according to an exemplary embodiment of the present invention.

도 5a 내지 도 5d는 각각 도 4의 신호 타이밍에 따른 도 3의 주사 전극 구동부의 동작을 나타내는 도면이다.5A to 5D are diagrams illustrating operations of the scan electrode driver of FIG. 3 according to the signal timing of FIG. 4, respectively.

도 6는 본 발명의 제1 실시예에 따른 전원 구조를 나타내는 도면이다. 6 is a view showing a power structure according to a first embodiment of the present invention.

도 7은 본 발명의 제2 실시예에 따른 전원 구조를 나타내는 도면이다. 7 is a view showing a power structure according to a second embodiment of the present invention.

도 8은 도 7과 같은 전원 구조에서 각 전원의 충방전 경로를 나타내는 도면이다. FIG. 8 is a diagram illustrating a charge / discharge path of each power source in the power structure shown in FIG. 7.

본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다. The present invention relates to a plasma display device and a driving method thereof.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 복수의 방전 셀이 매트릭스 형태로 배열되어 있다.The plasma display device is a display device using a plasma display panel that displays text or an image by using plasma generated by gas discharge. In the plasma display panel, a plurality of discharge cells are arranged in a matrix form.

이러한 플라즈마 표시 장치에서는 한 프레임이 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드는 리셋 기간(reset period), 어드레스 기간(address period) 및 유지 기간(sustain period)으로 이루어진다. 리셋 기간은 어드레스 방전을 안정적으로 수행하기 위해 방전 셀의 상태를 초기화하는 기간이고, 어드레스 기간은 복수의 방전 셀 중 켜질 셀과 켜지지 않을 셀을 선택하는 기간이며, 유지 기간 동안 실제로 영상을 표시하기 위해 켜질 셀에 대하여 유지 방전이 수행된다. In such a plasma display device, one frame is divided into a plurality of subfields having respective weights to be driven, and gray scales are displayed by a combination of weights of subfields in which a display operation occurs among the plurality of subfields. Each subfield consists of a reset period, an address period, and a sustain period. The reset period is a period for initializing the state of the discharge cells in order to stably perform the address discharge, and the address period is a period for selecting cells to be turned on and cells not to be turned on among the plurality of discharge cells, and for actually displaying an image during the sustain period. A sustain discharge is performed for the cell to be turned on.

일반적으로 어드레스 기간에서는 주사 전극과 어드레스 전극에 각각 주사 펄스 및 어드레스 펄스를 인가하여 주사 전극과 어드레스 전극 사이에서 어드레스 방전을 일으켜 켜질 셀을 선택한다.In general, in the address period, a scan pulse and an address pulse are applied to the scan electrode and the address electrode, respectively, to select a cell to be turned on to generate an address discharge between the scan electrode and the address electrode.

그런데, 두 전극 사이에 전압을 인가하는 경우 발생되는 방전은 전압이 인가된 시점보다 시간적으로 지연되어 방전이 발생하게 된다. 이러한 방전 지연 시간(Discharge Delay Time)은 방전 형성 시간(Formative Time Lag) 및 방전 통계 시간(Statistic Time Lag)으로 이루어진다. 특히, 어드레스 방전은 일정한 주사 펄스와 어드레스 펄스의 폭 내에서 어드레스 방전이 수행되어야 하므로, 주사 펄스와 어드레스 펄스의 폭이 방전 지연 시간보다 짧은 경우 어드레스 방전이 일어나지 않는 문제점이 발생하게 된다.However, the discharge generated when the voltage is applied between the two electrodes is delayed in time than the time when the voltage is applied, the discharge occurs. The discharge delay time includes a discharge time (Formative Time Lag) and a statistical statistical time (Statistic Time Lag). In particular, since the address discharge has to be performed within the widths of the constant scan pulses and the address pulses, a problem arises in that the address discharges do not occur when the widths of the scan pulses and the address pulses are shorter than the discharge delay time.

본 발명이 이루고자 하는 기술적 과제는 짧은 펄스 폭을 가지는 주사 펄스를 통해 안정적인 어드레스 방전을 수행하는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 위한 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a plasma display device and a driving method thereof which perform stable address discharge through a scan pulse having a short pulse width.

그리고 2개의 스캔 전압을 가지는 주사 펄스를 공급하기 위한 전원 구조를 가지는 플라즈마 표시 장치를 제공하기 위한 것이다. Another object of the present invention is to provide a plasma display device having a power supply structure for supplying scan pulses having two scan voltages.

본 발명의 하나의 특징에 따르면 플라즈마 표시 장치가 제공된다. 이 플라즈마 표시 장치는, 제1 스캔 전압과 상기 제1 스캔 전압보다 높은 제2 스캔 전압을 가지는 스캔 펄스가 인가되는 주사 전극; 상기 제2 스캔 전압을 공급하는 제1 전원; 상기 제1 전원에 제1 단이 연결되며, 상기 제1 스캔 전압과 상기 제2 스캔 전압의 차에 해당하는 제1 전압을 생성하는 제2 전원; 상기 주사 전극에 제1 단이 전기적으로 연결되어 있는 제1 트랜지스터; 상기 제1 전원과 상기 제2 전원의 접점과 상기 제1 트랜지스터의 제2 단 사이에 전기적으로 연결되는 제2 트랜지스터; 및 상기 제1 트랜지스터의 제2 단과 상기 제2 전원의 제2 단 사이에 전기적으로 연결되는 제3 트랜지스터(Yscan_L)를 포함하며, 상기 제2 전원의 제2 단에 상기 제1 스캔 전압이 공급되다. According to one aspect of the present invention, a plasma display device is provided. The plasma display device includes: a scan electrode to which a scan pulse having a first scan voltage and a second scan voltage higher than the first scan voltage is applied; A first power supply for supplying the second scan voltage; A second power source connected to the first power source and generating a first voltage corresponding to a difference between the first scan voltage and the second scan voltage; A first transistor having a first end electrically connected to the scan electrode; A second transistor electrically connected between a contact point of the first power supply and the second power supply and a second end of the first transistor; And a third transistor Yscan_L electrically connected between a second end of the first transistor and a second end of the second power source, wherein the first scan voltage is supplied to a second end of the second power source. .

여기서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 턴온시 상기 주사 전극에 상기 제2 스캔 전압이 인가되며, 상기 제1 트랜지스터 및 상기 제3 트랜지스터의 턴온시 상기 주사 전극에 상기 제1 스캔 전압이 인가된다. Here, the second scan voltage is applied to the scan electrode when the first transistor and the second transistor are turned on, and the first scan voltage is applied to the scan electrode when the first transistor and the third transistor are turned on. do.

한편, 상기 제1 트랜지스터 및 상기 제3 트랜지스터의 턴온시 상기 주사 전극, 상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제2 전원 및 상기 제1 전원으로 제2 전류 경로가 형성되어, 상기 주사 전극에 상기 제1 스캔 전압이 인가되며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 턴온시 상기 제1 전원, 상기 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 주사 전극으로 제1 전류 경로가 형성되어, 상기 주사 전극에 상기 제2 스캔 전압이 인가된다. Meanwhile, when the first transistor and the third transistor are turned on, a second current path is formed by the scan electrode, the first transistor, the third transistor, the second power source, and the first power source, so that the scan electrode is connected to the scan electrode. The first scan voltage is applied, and a first current path is formed to the first power source, the second transistor, the first transistor, and the scan electrode when the first transistor and the second transistor are turned on, and the scan is performed. The second scan voltage is applied to the electrode.

본 발명의 다른 특징에 따르면 제1 전압과 상기 제1 전압보다 높은 제2 전압을 가지는 스캔 펄스가 인가되는 주사 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 제1 전원을 통해 상기 제2 전압을 공급하는 단계; 상기 제1 전원, 그리고 상기 제1 전원의 제2 단에 제1 단이 전기적으로 연결되어 있는 제2 전원을 통해, 상기 제1 전압을 공급하는 단계; 상기 제1 전압을 상기 주사 전극에 인가하는 단계; 및 상기 제2 전압을 상기 주사 전극에 인가하는 단계를 포함한다. According to another feature of the present invention, a method of driving a plasma display device including a scan electrode to which a scan pulse having a first voltage and a second voltage higher than the first voltage is applied is provided. The driving method includes supplying the second voltage through a first power source; Supplying the first voltage through the first power source and a second power source having a first end electrically connected to a second end of the first power source; Applying the first voltage to the scan electrode; And applying the second voltage to the scan electrode.

여기서, 상기 제1 전압을 상기 주사 전극에 인가하는 단계는, 상기 주사 전극, 상기 제2 전원 및 상기 제1 전원의 경로로 제1 전류 경로를형성시키는 단계를 포함한다. The applying of the first voltage to the scan electrode may include forming a first current path through the scan electrode, the second power source, and the first power source.

한편, 상기 제2 전압을 상기 주사 전극에 인가하는 단계는, 상기 제1 전원 및 상기 주사 전극의 경로로 제2 전류 경로를 형성시키는 단계를 포함한다. The applying of the second voltage to the scan electrode may include forming a second current path through the path of the first power supply and the scan electrode.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 그리고 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. . And when a part is said to "include" a certain component, this means that it can further include other components, except to exclude other components unless otherwise stated.

또한 명세서 전체에서 언급하는 "벽 전하"란 셀의 벽(예를 들어, 유전체층) 상에서 각 전극에 가깝게 형성되는 전하를 말한다. 그리고 벽 전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명한다. "벽 전압"은 벽 전하에 의해서 셀의 벽에 형성되는 전위차를 말한다. Also referred to throughout the specification are "wall charges" refer to charges that are formed close to each electrode on the cell's wall (eg, dielectric layer). And the wall charge is not actually in contact with the electrode itself, but is described here as "formed", "accumulated" or "stacked" on the electrode. "Wall voltage" refers to the potential difference formed in the wall of a cell by wall charge.

그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한, 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전 압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.In addition, the expression that voltage is maintained throughout the specification indicates that even if the potential difference between two specific points changes over time, the change is within an acceptable range of the design or the cause of the change is due to parasitic components that are ignored in the design practice of those skilled in the art. Include cases by. In addition, since the threshold voltage of a semiconductor device (transistor, diode, etc.) is very low compared to the discharge voltage, the threshold voltage is regarded as 0V and approximated.

이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 그 구동 방법에 대해서 도면을 참고로 하여 상세하게 설명한다. A plasma display device and a driving method thereof according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구성을 나타내는 도면이다. 1 is a view showing a schematic configuration of a plasma display device according to an embodiment of the present invention.

도 1에 나타낸 바와 같이 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다. As shown in FIG. 1, a plasma display device according to an exemplary embodiment of the present invention includes a plasma display panel 100, a controller 200, an address electrode driver 300, a scan electrode driver 400, and a sustain electrode driver 500. Include.

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(A1~Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(X1~Xn) 및 주사 전극(Y1~Yn)을 포함한다. 유지 전극 (X1~Xn)은 각 주사 전극(Y1~Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다. 그리고 플라즈마 표시 패널(100)은 유지 및 주사 전극(X1~Xn, Y1~Yn)이 배열된 기판(도시하지 않음)과 어드레스 전극(A1~Am)이 배열된 기판(도시하지 않음)으로 이루어진다. 두 기판은 주사 전극(Y1~Yn)과 어드레스 전극(A1~Am) 및 유지 전극(X1~Xn)과 어드레스 전극(A1~Am)이 각각 직교하도록 방전 공간을 사이에 두고 대향하여 배치된다. 이때, 어드레스 전극(A1~Am)과 유지 및 주사 전극(X1~Xn, Y1~Yn)의 교차부에 있는 방전 공간이 방전 셀(110)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.The plasma display panel 100 includes a plurality of address electrodes A1 to Am extending in the column direction, and a plurality of sustain electrodes X1 to Xn and scan electrodes Y1 to Yn extending in pairs in the row direction. Include. The sustain electrodes X1 to Xn are formed corresponding to the scan electrodes Y1 to Yn, and generally have one end connected in common to each other. The plasma display panel 100 includes a substrate (not shown) on which the sustain and scan electrodes X1 to Xn and Y1 to Yn are arranged, and a substrate (not shown) on which the address electrodes A1 to Am are arranged. The two substrates are disposed to face each other so that the scan electrodes Y1 to Yn and the address electrodes A1 to Am and the sustain electrodes X1 to Xn and the address electrodes A1 to Am are orthogonal to each other. At this time, the discharge space at the intersection of the address electrodes A1 to Am and the sustain and scan electrodes X1 to Xn and Y1 to Yn forms the discharge cell 110. The structure of the plasma display panel 100 is an example, and a panel having another structure to which the driving waveform described below may be applied may also be applied to the present invention.

제어부(200)는 외부로부터 영상신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어신호 및 주사 전극 구동 제어신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.The controller 200 receives an image signal from the outside and outputs an address electrode driving control signal, a sustain electrode driving control signal, and a scan electrode driving control signal. The controller 200 divides and drives one frame into a plurality of subfields, and each subfield is composed of a reset period, an address period, and a sustain period.

어드레스 구동부(300)는 제어부(200)로부터 어드레스 전극 구동 제어신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다. The address driver 300 receives an address electrode driving control signal from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each address electrode.

주사 전극 구동부(400)는 제어부(200)로부터 주사전극 구동 제어신호를 수신하여 주사 전극에 구동 전압을 인가한다. The scan electrode driver 400 receives a scan electrode driving control signal from the controller 200 and applies a driving voltage to the scan electrode.

유지 전극 구동부(500)는 제어부(200)로부터 유지전극 구동 제어신호를 수신하여 유지 전극에 구동 전압을 인가한다. The sustain electrode driver 500 receives the sustain electrode driving control signal from the controller 200 and applies a driving voltage to the sustain electrode.

다음으로 도 2를 참조하여 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 알아본다. Next, a driving waveform of the plasma display device according to an exemplary embodiment of the present invention will be described with reference to FIG. 2.

도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 아래에서는 편의상 하나의 방전 셀을 형성하는 주사 전극(이하, "Y 전극"이라 함), 유지 전극(이하, "X 전극"이라 함) 및 어드레스 전극(이하, "A 전극"이라 함)에 인가되는 구동 파형에 대해서만 설명한다.2 illustrates a driving waveform of a plasma display device according to an exemplary embodiment of the present invention. In the following, it is applied to the scan electrode (hereinafter referred to as "Y electrode"), the sustain electrode (hereinafter referred to as "X electrode"), and the address electrode (hereinafter referred to as "A electrode") which form one discharge cell for convenience. Only the driving waveform to be described will be described.

리셋 기간의 상승 기간에서는 A 전극 및 X 전극을 기준 전압(도 2에서는 0V)으로 유지한 상태에서 Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증 가시킨다. 도 4에서는 Y 전극의 전압이 램프 형태로 증가하는 것으로 도시하였지만 점진적으로 전압이 변하는 다른 형태의 전압 파형이 인가될 수 있다. Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어나면서, Y 전극에는 (-) 벽 전하가 형성되고 X 및 A 전극에는 (+) 벽 전하가 형성된다. 리셋 기간에서는 모든 방전 셀이 초기화하여야 하므로 Vset 전압은 모든 조건의 방전 셀에서 방전이 일어날 수 있을 정도의 높은 전압이다. 또한 Vs 전압은 일반적으로 유지 기간에서 Y 전극에 인가되는 전압과 동일한 전압이며 Y 전극과 X 전극 사이의 방전 개시 전압보다 낮은 전압이다.In the rising period of the reset period, the voltage of the Y electrode is gradually increased from the voltage of Vs to the voltage of Vset with the A and X electrodes held at the reference voltage (0 V in FIG. 2). In FIG. 4, although the voltage of the Y electrode is shown to increase in the form of a lamp, another type of voltage waveform in which the voltage gradually changes may be applied. As the voltage of the Y electrode increases, a weak discharge (hereinafter referred to as "weak discharge") occurs between the Y electrode and the X electrode and between the Y electrode and the A electrode, and a negative wall charge is formed on the Y electrode. Positive wall charges are formed on the X and A electrodes. Since all discharge cells must be initialized in the reset period, the voltage Vset is high enough to cause discharge in discharge cells under all conditions. In addition, the Vs voltage is generally the same voltage as the voltage applied to the Y electrode in the sustain period and is lower than the discharge start voltage between the Y electrode and the X electrode.

리셋 기간의 하강 기간에서는 A 전극을 기준 전압으로, X 전극을 Vb 전압으로 바이어스 한 상태에서, Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 감소시킨다. 그러면 Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 소거된다. 일반적으로 (Vnf-Vb) 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압 근처로 설정된다. 그러면 Y 전극과 X 전극 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 발생하지 않은 방전 셀이 유지 기간에서 오방전(Y 전극과 X 전극 사이의 오방전을 말함)하는 것을 방지할 수 있다. 그리고 A 전극은 기준 전압으로 유지되어 있으므로 Vnf 전압의 레벨에 의해 Y 전극과 A 전극 사이의 벽 전압이 결정된다.In the falling period of the reset period, the voltage of the Y electrode is gradually decreased from the Vs voltage to the Vnf voltage while the A electrode is biased to the reference voltage and the X electrode to the Vb voltage. Then, a slight discharge occurs between the Y electrode and the X electrode and between the Y electrode and the A electrode while the voltage of the Y electrode decreases, so that the negative wall charge formed on the Y electrode and the positive wall formed on the X electrode and the A electrode The charge is erased. In general, the magnitude of the voltage (Vnf-Vb) is set near the discharge start voltage between the Y electrode and the X electrode. Then, the wall voltage between the Y electrode and the X electrode becomes almost 0 V to prevent the discharge cells that do not generate an address discharge in the address period from being erroneously discharged (referring to the erroneous discharge between the Y and X electrodes) in the sustain period. Can be. Since the A electrode is maintained at the reference voltage, the wall voltage between the Y electrode and the A electrode is determined by the level of the Vnf voltage.

어드레스 기간에서는 켜질 방전 셀을 선택하기 위해, X 전극에 Vb 전압을 인 가한 상태에서 복수의 주사 전극(Y1~Yn)에 순차적으로 주사 펄스를 인가한다. 주사 펄스가 인가된 Y 전극에 형성되는 복수의 방전 셀 중에서 켜질 셀을 통과하는 A 전극에 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 주사 펄스가 인가되지 않는 Y 전극에는 주사 펄스의 전압 레벨(도 2에서는 VscL1, VscL2)보다 높은 VscH 전압이 인가되고, 선택되지 않는 방전 셀의 A 전극에 기준 전압(0V)이 인가된다. 주사 펄스가 인가된 Y 전극과 어드레스 펄스가 인가된 A 전극 사이 및 주사 펄스가 인가된 Y 전극과 Vb 전압이 인가된 X 전극 사이에서 어드레스 방전이 발생하며, 이 어드레스 방전으로 인해 Y 전극에 (+) 벽 전하, A 전극 및 X 전극에 각각 (-) 벽 전하가 형성된다. In the address period, in order to select the discharge cells to be turned on, scan pulses are sequentially applied to the plurality of scan electrodes Y1 to Yn while the voltage Vb is applied to the X electrode. An address pulse having a Va voltage is applied to the A electrode passing through the cell to be turned on among a plurality of discharge cells formed on the Y electrode to which the scan pulse is applied. The VscH voltage higher than the scan pulse voltage levels (VscL1 and VscL2 in FIG. 2) is applied to the Y electrode to which the scan pulse is not applied, and the reference voltage (0V) is applied to the A electrode of the discharge cell that is not selected. An address discharge is generated between the Y electrode to which the scan pulse is applied and the A electrode to which the address pulse is applied, and between the Y electrode to which the scan pulse is applied and the X electrode to which the Vb voltage is applied. Negative wall charges are formed on the wall charge, the A electrode and the X electrode, respectively.

도 2를 참조하면, 본 발명의 실시예에서는 어드레스 기간에 Y 전극에 인가되는 주사 펄스는 2개의 스캔 전압을 가진다. 즉, 주사 펄스는 제1 스캔 전압(VscL1)과 제2 스캔 전압(VscL2)을 가진다. 제1 스캔 전압(VscL1)은 제2 스캔 전압(VscL2)보다 낮은 전압이며, 도 2에서 두 스캔 전압의 차이를 ΔV(VscL2-VscL1)로 나타내었다. 여기서 제1 스캔 전압(VscL1)이 제2 스캔 전압(VscL2)보다 낮은 전압이므로, 제1 스캔 전압(VscL1)이 Y 전극에 인가될 시 Y 전극과 A 전극 사이에서 형성되는 방전 형성 시간이 줄어든다. 즉, 방전 형성 시간은 전극의 전압 차가 커질수록 줄어들므로, 제1 스캔 전압(VscL1)의 인가로 인해 방전 형성 시간이 줄어든다. 이로 인해 Y 전극에 제2 스캔 전압(VscL2)이 인가되는 동안에 Y 전극과 A 전극 사이에서 발생되는 어드레스 방전의 방전 지연 시간이 줄어든다. Referring to FIG. 2, in the embodiment of the present invention, the scan pulse applied to the Y electrode in the address period has two scan voltages. That is, the scan pulse has a first scan voltage VscL1 and a second scan voltage VscL2. The first scan voltage VscL1 is lower than the second scan voltage VscL2, and the difference between the two scan voltages is represented by ΔV (VscL2-VscL1) in FIG. 2. Since the first scan voltage VscL1 is lower than the second scan voltage VscL2, the discharge formation time formed between the Y electrode and the A electrode is reduced when the first scan voltage VscL1 is applied to the Y electrode. That is, since the discharge formation time decreases as the voltage difference between the electrodes increases, the discharge formation time decreases due to the application of the first scan voltage VscL1. This reduces the discharge delay time of the address discharge generated between the Y electrode and the A electrode while the second scan voltage VscL2 is applied to the Y electrode.

이와 같이 본 발명의 실시예에서는 2개의 스캔 전압(VscL1, VscL2)을 가지는 주사 펄스를 인가함으로 인해, 하나의 스캔 전압을 가지는 주사 펄스를 인가할 때 보다 더욱더 어드레스 방전의 방전 지연 시간을 줄일 수 있다. 이로 인해 주사 펄스의 폭도 줄일 수 있어, 싱글 스캔 구동을 실현시킬 뿐만 아니라 유지 펄스의 수 및 서브필드의 수를 늘릴 수 있다. As described above, in the embodiment of the present invention, since the scan pulses having the two scan voltages VscL1 and VscL2 are applied, the discharge delay time of the address discharge can be further reduced than when the scan pulse having one scan voltage is applied. . As a result, the width of the scan pulse can be reduced, so that not only a single scan drive can be realized but also the number of sustain pulses and the number of subfields can be increased.

한편 도 2에 나타낸 바와 같이 제2 스캔 전압(VscL2)은 리셋 기간에서의 최종 전압인 Vnf 전압보다 낮은 전압으로 설정하여 보다 안정적인 어드레스 방전을 수행할 수 있다. As illustrated in FIG. 2, the second scan voltage VscL2 may be set to a voltage lower than the Vnf voltage, which is the final voltage in the reset period, to perform more stable address discharge.

어드레스 기간에서 이러한 동작을 수행하기 위해, 주사 전극 구동부(400)는 복수의 주사 전극(Y1~Yn) 중 주사 펄스가 인가될 주사 전극을 선택한다. 예를 들어, 싱글 구동에서는 수직 방향으로 배열된 순서대로 주사 전극을 선택할 수 있다. 그리고 하나의 주사 전극이 선택되는 경우, 어드레스 전극 구동부(300)는 해당 주사 전극에 의해 형성된 방전 셀 중 켜질 방전 셀을 선택한다. 즉, 어드레스 전극 구동부(300)는 복수의 어드레스 전극(A1~An) 중 Va 전압의 어드레스 펄스가 인가될 셀을 선택한다.In order to perform such an operation in the address period, the scan electrode driver 400 selects a scan electrode to which a scan pulse is applied from among the scan electrodes Y1 to Yn. For example, in the single drive, the scan electrodes can be selected in the order arranged in the vertical direction. When one scan electrode is selected, the address electrode driver 300 selects a discharge cell to be turned on among discharge cells formed by the scan electrode. That is, the address electrode driver 300 selects a cell to which an address pulse of Va voltage is applied among the plurality of address electrodes A1 to An.

유지 기간에서는 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)을 가지는 유지 방전 펄스를 Y 전극과 X 전극에 반대 위상으로 교대로 인가한다. 그러면 어드레스 기간에서 선택된 방전 셀에서 유지 방전이 발생한다. 여기서 유지 방전 펄스의 회수는 해당 서브필드의 표시하는 가중치에 대응한다. In the sustain period, sustain discharge pulses having the high level voltage Vs and the low level voltage 0V are alternately applied to the Y electrode and the X electrode in opposite phases. Then, sustain discharge occurs in the discharge cells selected in the address period. Here, the number of sustain discharge pulses corresponds to the weight displayed in the corresponding subfield.

이하에서는 2개의 스캔 전압(VscL1, VscL2)을 가지는 주사 펄스를 생성하는 주사 전극 구동부(400)에 대해서 알아본다. Hereinafter, the scan electrode driver 400 generating scan pulses having two scan voltages VscL1 and VscL2 will be described.

도 3은 본 발명의 실시예에 따른 주사 전극 구동부(400)를 나타내는 도면이다. 3 is a diagram illustrating a scan electrode driver 400 according to an exemplary embodiment of the present invention.

도 3에 나타낸 바와 같이 본 발명의 실시예에 따른 주사 전극 구동부(400)는 복수의 스캔 IC(410), 스캔 전압 발생기(420), 하강 리셋 파형 발생기(430), 커패시터(Csc) 및 기타 Y 전극 구동 회로(440)를 포함한다. As shown in FIG. 3, the scan electrode driver 400 according to an exemplary embodiment of the present invention includes a plurality of scan ICs 410, a scan voltage generator 420, a falling reset waveform generator 430, a capacitor Csc, and other Y. An electrode driving circuit 440.

도 3에서는 각 트랜지스터를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터에는 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있다. 그리고 NMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터로 사용될 수도 있다. 또한, 도 3에서는 트랜지스터를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수도 있다. In FIG. 3, each transistor is illustrated as an n-channel field effect transistor, in particular an n-channel metal oxide semiconductor (NMOS) transistor, in which a body diode is formed from a source to a drain direction. And other transistors with similar functions may be used for these transistors instead of NMOS transistors. In addition, although the transistors are illustrated as one transistor in FIG. 3, the transistors may be formed of a plurality of transistors connected in parallel, respectively.

한편, 도 3에서는 하나의 주사 전극(Y)과 유지 전극(X) 간 또는 주사 전극(Y)과 어드레스 전극(A) 간에 형성되는 커패시턴스 성분을 패널 커패시터(Cp)로 나타내었으며, 편의상 유지 전극(X) 또는 어드레스 전극(A)에는 기준 전압(0V)이 인가되고 있는 것으로 가정한다.In FIG. 3, the capacitance component formed between one scan electrode Y and the sustain electrode X or between the scan electrode Y and the address electrode A is represented by a panel capacitor Cp. It is assumed that a reference voltage (0V) is applied to X or the address electrode A. FIG.

복수의 스캔 IC(410)는 각각 트랜지스터(YH) 및 트랜지스터(YL)를 포함한다. 도 3에서는 편의상 하나의 주사 전극(Y)에 연결되는 스캔 IC를 나타내었으나, 각 주사 전극(Y1~Yn)에 하나의 스캔 IC가 각각 대응된다. 그리고 각 스캔 IC는 트랜지스터(YH) 및 트랜지스터(YL)를 포함하며, 각 트랜지스터(YH)의 소스와 각 트랜지스터(YL)의 드레인은 서로 연결되며 그 각각의 접점은 주사 전극(Y1~Yn)에 각각 연 결된다. 각 트랜지스터(YH)의 드레인은 커패시터(Csc)의 제1 단자(즉, 노드 N1)에 연결되며, 각 트랜지스터(YL)의 소스는 커패시터(Csc)의 제2 단자(즉, 노드 N2)에 연결된다. 그리고 VscH 전압을 공급하는 전원(VscH)은 다이오드(D1)을 통해 커패시터(Csc)의 제1 단자에 연결된다. The plurality of scan ICs 410 includes a transistor YH and a transistor YL, respectively. 3 illustrates a scan IC connected to one scan electrode Y for convenience, but one scan IC corresponds to each scan electrode Y1 to Yn. Each scan IC includes a transistor YH and a transistor YL, and a source of each transistor YH and a drain of each transistor YL are connected to each other, and each contact thereof is connected to scan electrodes Y1 to Yn. Each is connected. The drain of each transistor YH is connected to the first terminal of the capacitor Csc (ie, node N1), and the source of each transistor YL is connected to the second terminal of the capacitor Csc (ie, node N2). do. The power supply VscH supplying the VscH voltage is connected to the first terminal of the capacitor Csc through the diode D1.

스캔 전압 발생기(420)는 트랜지스터(Ysc, Yscan_H, Yscan_L)를 포함한다. 트랜지스터(Ysc)의 드레인은 커패시터(Csc)의 제2 단자(즉, 노드 N2)에 연결되며, 트랜지스터(Ysc)의 소스에 트랜지스터(Yscan_H)의 소스 및 트랜지스터(Yscan_L)의 드레인이 연결된다. 그리고 트랜지스터(Yscan_H)의 드레인에 제2 스캔 전압(VscL2)을 공급하는 전원(VscL2)이 연결되며, 트랜지스터(Yscan_L)의 소스에 제1 스캔 전압(VscL1)을 공급하는 전원(VscL1)이 연결된다. Scan voltage generator 420 includes transistors Ysc, Yscan_H, Yscan_L. A drain of the transistor Ysc is connected to the second terminal of the capacitor Csc (that is, the node N2), and a source of the transistor Yscan_H and a drain of the transistor Yscan_L are connected to a source of the transistor Ysc. A power supply VscL2 for supplying the second scan voltage VscL2 is connected to the drain of the transistor Yscan_H and a power supply VscL1 for supplying the first scan voltage VscL1 to the source of the transistor Yscan_L. .

그리고 하강 리셋 파형 발생기(430)는 트랜지스터(Yfr) 및 제너 다이오드(Dz)를 포함한다. 제너 다이오드(Dz)의 캐소드는 커패시터(Csc)의 제2 단자(즉, 노드 N2)에 연결되며, 트랜지스터(Yfr)의 드레인과 소스는 각각 제너 다이오드(Dz)의 애노드와 제2 스캔 전압(VscL2)을 공급하는 전원(VscL2)에 연결된다. 여기서 트랜지스터(Yfr)는 램프 스위치로서 동작하며, 턴온시 일정한 전류가 트랜지스터(Yfr)을 통해 흘러 트랜지스터(Yfr)은 주사 전극(Y)의 전압을 Vnf 전압까지 점진적으로 하강시킨다. 제너 다이오드(Dz)의 항복 전압을 Vz라고 하면 Vnf 전압은 VscL2+Vz에 해당한다. 한편, 도 3에서는 제너 다이오드(Dz)를 통해 Vnf 전압을 VscL2 전압보다 Vz 전압만큼 높게 설정하는 것으로 나타내었지만, 별도의 전원 등 다른 방법을 사용하여 Vnf 전압을 생성할 수 있음은 당연하다. The falling reset waveform generator 430 includes a transistor Yfr and a zener diode Dz. The cathode of the zener diode Dz is connected to the second terminal (ie, node N2) of the capacitor Csc, and the drain and source of the transistor Yfr are respectively the anode and the second scan voltage VscL2 of the zener diode Dz. Is connected to the power supply VscL2. Here, the transistor Yfr operates as a lamp switch, and when turned on, a constant current flows through the transistor Yfr, and the transistor Yfr gradually lowers the voltage of the scan electrode Y to the voltage Vnf. When the breakdown voltage of the Zener diode Dz is Vz, the voltage Vnf corresponds to VscL2 + Vz. Meanwhile, although FIG. 3 shows that the Vnf voltage is set higher by Vz voltage than the VscL2 voltage through the zener diode Dz, it is natural that the Vnf voltage may be generated using another method such as a separate power supply.

한편, 기타 Y 전극 구동 회로(440)는 커패시터(Csc)의 제2 단자(즉, 노드 N2)에 연결되어 있으며, Y 전극에 인가되는 각종 기타 구동 파형(리셋 기간의 상승파형, 유지 방전 펄스 등)을 생성한다. 기타 Y 전극 구동 회로(440)의 구체적인 구성은 본 발명과 직접적으로 관계가 없으므로 생략한다. On the other hand, the other Y electrode driving circuit 440 is connected to the second terminal (ie, node N2) of the capacitor Csc, and various other driving waveforms applied to the Y electrode (rising waveform of reset period, sustain discharge pulse, etc.) ) The specific configuration of the other Y electrode driving circuit 440 is omitted since it is not directly related to the present invention.

다음으로 도 4 및 도 5a 내지 도 5d를 참조하여, 도 3과 같은 구성을 가지는 주사 전극 구동부(400)를 통해 2개의 스캔 전압(VscL1, VscL2)을 가지는 주사 펄스를 생성하는 방법에 대해서 알아본다. Next, a method of generating scan pulses having two scan voltages VscL1 and VscL2 through the scan electrode driver 400 having the configuration as shown in FIG. 3 will be described with reference to FIGS. 4 and 5A to 5D. .

도 4는 본 발명의 실시예에 따른 주사 전극 구동부(400)의 신호 타이밍도이며, 도 5a 내지 도 5d는 각각 도 4의 신호 타이밍에 따른 도 3의 주사 전극 구동부(400)의 동작을 나타내는 도면이다. 도 4에서는 편의상 2개의 주사 전극(Y1, Y2)에 인가되는 주사 펄스만을 나타내었고, 주사 전극(Y1)에 대응되는 스캔 IC에 포함되는 두 트랜지스터를 YH1, YL1로 나타내었으며 주사 전극(Y2)에 대응되는 스캔 IC에 포함되는 두 트랜지스터를 YH2, YL2로 나타내었다. 4 is a signal timing diagram of the scan electrode driver 400 according to an exemplary embodiment of the present invention, and FIGS. 5A to 5D are views illustrating the operation of the scan electrode driver 400 of FIG. 3 according to the signal timing of FIG. 4, respectively. to be. In FIG. 4, only scan pulses applied to the two scan electrodes Y1 and Y2 are shown for convenience, and two transistors included in the scan IC corresponding to the scan electrode Y1 are represented as YH1 and YL1, respectively. Two transistors included in the corresponding scan IC are shown as YH2 and YL2.

먼저, 모드 1(M1)에서는 트랜지스터(Ysc, YH1, YH2, Yscan_H)가 턴온된다. 그러면 도 5a에 나타낸 바와 같이 전원(VscH), 다이오드(D1), 커패시터(Csc), 트랜지스터(Ysc), 트랜지스터(Yscan_H)의 바디 다이오드 및 전원(VscL2)로 전류 경로가 형성된다. 이 전류 경로로 인해 커패시터(Csc)의 양단에는 (VscH-VscL2)전압이 충전된다. 그리고 트랜지스터(YH1, YH2)의 턴온에 의해 주사 전극(Y1, Y2)에는 VscH 전압이 인가된다. First, in mode 1 M1, transistors Ysc, YH1, YH2, and Yscan_H are turned on. Then, as shown in FIG. 5A, a current path is formed by the power source VscH, the diode D1, the capacitor Csc, the transistor Ysc, the body diode of the transistor Yscan_H, and the power source VscL2. This current path charges the voltage (VscH-VscL2) across the capacitor Csc. The VscH voltage is applied to the scan electrodes Y1 and Y2 by turning on the transistors YH1 and YH2.

모드 2(M2)에서는 트랜지스터(YH1, Yscan_H)가 턴오프되고 트랜지스터(YL1, Yscan_L)가 턴온되며, 트랜지스터(Ysc, YH2)는 턴온 상태를 유지한다. 그러면, 도 5b에 나타낸 바와 같이 주사 전극(Y1), 트랜지스터(YL1), 트랜지스터(Ysc), 트랜지스터(Yscan_L) 및 전원(VscL1)의 경로로 전류 경로가 형성되며, 이 전류 경로에 의해 주사 전극(Y1)에 VscL1 전압이 인가된다. 한편, 커패시터(Csc)는 양단의 전압을 유지하려는 특성을 가지고 있으므로, 커패시터(C1)의 제1 단자(즉, 노드 N1)의 전압은 VscH-(VscL2-VscL1) 즉, VscH-ΔV 전압이 된다. 따라서 트랜지스터(YH2)의 턴온에 의해 주사 전극(Y2)에는 VscH-ΔV 전압이 인가된다. In mode 2 M2, the transistors YH1 and Yscan_H are turned off, the transistors YL1 and Yscan_L are turned on, and the transistors Ysc and YH2 remain turned on. Then, as shown in FIG. 5B, a current path is formed through the paths of the scan electrode Y1, the transistor YL1, the transistor Ysc, the transistor Yscan_L, and the power source VscL1, and the scan electrode ( The voltage VscL1 is applied to Y1). On the other hand, since the capacitor Csc has a characteristic of maintaining the voltage at both ends, the voltage at the first terminal (that is, the node N1) of the capacitor C1 becomes VscH- (VscL2-VscL1), that is, the voltage VscH-ΔV. . Therefore, the VscH-ΔV voltage is applied to the scan electrode Y2 by turning on the transistor YH2.

모드 3(M3)에서는 트랜지스터(Yscan_H)가 턴온되고 트랜지스터(Yscan_L)가 턴오프되며, 트랜지스터(Ysc, YL1, YH2)는 턴온 상태를 유지한다. 그러면, 도 5c에 나타낸 바와 같이 전원(VscL2), 트랜지스터(Yscan_H), 트랜지스터(Ysc)의 바디 다이오드, 트랜지스터(YL1)의 바디 다이오드 및 주사 전극(Y1)의 경로로 전류 경로가 형성되며, 이 전류 경로에 의해 주사 전극(Y1)에 VscL2 전압이 인가된다. 한편, 트랜지스터(YH2)의 턴온에 의해, 주사 전극(Y2)에는 VscH 전압이 인가된다. In mode 3 M3, the transistor Yscan_H is turned on and the transistor Yscan_L is turned off, and the transistors Ysc, YL1, and YH2 remain turned on. Then, as illustrated in FIG. 5C, a current path is formed through a path of the power supply VscL2, the transistor Yscan_H, the body diode of the transistor Ysc, the body diode of the transistor YL1, and the scan electrode Y1. The voltage VscL2 is applied to the scan electrode Y1 by the path. On the other hand, the VscH voltage is applied to the scan electrode Y2 by the turn-on of the transistor YH2.

모드 4(M4)에서는 트랜지스터(Yscan_L, YH1, YL2)가 턴온되고 트랜지스터(Yscan_H, YL1, YH2)가 턴오프되며, 트랜지스터(Ysc)가 턴온 상태를 유지한다. 그러면, 도 5에 나타낸 바와 같이 주사 전극(Y2), 트랜지스터(YL2), 트랜지스터(Ysc), 트랜지스터(Yscan_L) 및 전원(VscL1)의 경로로 전류 경로가 형성되며, 이 전류 경로에 의해 주사 전극(Y2)에 VscL1 전압이 인가된다. 그리고 커패시터(Csc)는 양단의 전압을 유지하려는 특성을 가지고 있으므로, 커패시터(C1)의 제1 단자(즉, 노드 N1)의 전압은 VscH-(VscL2-VscL1) 즉, VscH-ΔV 전압이 된다. 따라서 트랜지스터(YH1)의 턴온에 의해 주사 전극(Y1)에는 VscH-ΔV 전압이 인가된다.In mode 4 M4, the transistors Yscan_L, YH1, and YL2 are turned on, the transistors Yscan_H, YL1, and YH2 are turned off, and the transistor Ysc remains turned on. Then, as illustrated in FIG. 5, a current path is formed through the paths of the scan electrode Y2, the transistor YL2, the transistor Ysc, the transistor Yscan_L, and the power supply VscL1, and the scan electrode ( The voltage VscL1 is applied to Y2). Since the capacitor Csc has a characteristic of maintaining the voltage at both ends, the voltage of the first terminal (ie, the node N1) of the capacitor C1 becomes VscH- (VscL2-VscL1), that is, the voltage VscH-ΔV. Therefore, the voltage VscH-ΔV is applied to the scan electrode Y1 by turning on the transistor YH1.

그리고 나머지 모드(M3', M4')는 각각 모드 3(M3) 및 모드 4(M4)에서 각 스캔 IC에 포함된 2개의 트랜지스터의 동작만이 달라지는 것을 제외하고 모드 3(M3) 및 모드 4(M4)와 동일하다. The remaining modes M3 'and M4' are the mode 3 (M3) and the mode 4 (M3) and mode 4 (M4), except that only the operation of the two transistors included in each scan IC in mode 3 (M3) and mode 4 (M4), respectively Same as M4).

이와 같은 동작을 통해 복수의 주사 전극(Y1~Yn)에 2개의 스캔 전압(VscL1, VscL2)을 가지는 주사 펄스를 순차적으로 인가할 수 있다. 그리고 도 2에는 나타내지 않았지만 도 4에서 설명한 바와 같이 커패시터(Csc)의 특성으로 인해 주사 전압이 인가되지 않는 주사 전극에는 VscH 전압과 VscH-ΔV 전압이 인가된다. Through this operation, scan pulses having two scan voltages VscL1 and VscL2 may be sequentially applied to the plurality of scan electrodes Y1 to Yn. Although not shown in FIG. 2, the VscH voltage and the VscH-ΔV voltage are applied to the scan electrode to which the scan voltage is not applied due to the characteristics of the capacitor Csc as described in FIG. 4.

다음으로 도 6 및 도 7을 참조하여, 도 3의 같은 주사 전극 구동부(400)에서 2개의 스캔 전압(VscL1, VscL2)을 공급하는 전원 구조에 대해서 알아본다. Next, a power structure for supplying two scan voltages VscL1 and VscL2 from the same scan electrode driver 400 of FIG. 3 will be described with reference to FIGS. 6 and 7.

도 6는 본 발명의 제1 실시예에 따른 전원 구조를 나타내는 도면이다. 6 is a view showing a power structure according to a first embodiment of the present invention.

도 6에 나타낸 바와 같이 본 발명의 제1 실시예에 따른 전원 구조는 제1 스캔 전압(VscL1)을 공급하는 전원과 제2 스캔 전압(VscL2)을 공급하는 전원이 별도로 존재한다. 즉, 전원 공급 장치(도시하지 않았음)에서 제1 스캔 전압(VscL1)을 공급하는 전원과 제2 스캔 전압(VscL2)을 공급하는 전원을 별도로 독립적으로 만들어 공급하는 구조이다. As shown in FIG. 6, in the power supply structure according to the first embodiment of the present invention, a power supply for supplying the first scan voltage VscL1 and a power supply for supplying the second scan voltage VscL2 are separately present. That is, the power supply device (not shown) provides a power supply for supplying the first scan voltage VscL1 and a power supply for supplying the second scan voltage VscL2 separately.

도 7은 본 발명의 제2 실시예에 따른 전원 구조를 나타내는 도면이다. 7 is a view showing a power structure according to a second embodiment of the present invention.

도 7에 나타낸 바와 같이 본 발명의 제2 실시예에 따른 전원 구조는 제2 스캔 전압(VscL2)을 공급하는 전원(VscL2)에 ΔV 전압을 공급하는 전원(ΔV)이 더해진 구조이다. 즉, 본 발명의 제2 실시예에 따른 전원 구조는 제1 스캔 전 압(VscL1)이 제2 스캔 전압(VscL2)에 ΔV 전압 만큼 더해진 구조로서 제2 스캔 전압(VscL2)을 공급하는 전원을 공통적으로 사용한다. As shown in FIG. 7, the power supply structure according to the second embodiment of the present invention is a structure in which a power supply ΔV for supplying a ΔV voltage is added to a power supply VscL2 for supplying a second scan voltage VscL2. That is, the power supply structure according to the second embodiment of the present invention is a structure in which the first scan voltage VscL1 is added to the second scan voltage VscL2 by ΔV, and the power supply for supplying the second scan voltage VscL2 is common. Used as

이와 같은 제2 실시예에의 전원 구조는 제1 실시예의 전원 구조에 비해 에너지 충방전의 측면에서 유리하다. 도 8은 도 7과 같은 전원 구조에서 각 전원의 충방전 경로를 나타내는 도면이다. 도 8에서 경로(①)는 주사 전극(Y)에 VscL1 전압을 인가하기 위한 경로로서, 전원(ΔV) 및 전원(VscL2)를 통해 전류 경로가 형성된다. 그리고 도 8에서 경로(②)는 주사 전극(Y)에 VscL2 전압을 인가하기 위한 경로로서, 전원(VscL2)를 통해 전류 경로가 형성된다. 여기서 전원(VscL2)의 측면에서는 경로(①) 및 경로(②)로 인해 에너지의 충방전을 반복한다. 따라서 전원 공급 장치는 전원(VscL2)에는 에너지를 지속적으로 공급할 필요가 없으며 전원(ΔV)만을 지속적으로 공급해주면 된다. Such a power supply structure in the second embodiment is advantageous in terms of energy charge and discharge in comparison with the power supply structure in the first embodiment. FIG. 8 is a diagram illustrating a charge / discharge path of each power source in the power structure shown in FIG. 7. In FIG. 8, the path ① is a path for applying the VscL1 voltage to the scan electrode Y, and a current path is formed through the power source ΔV and the power source VscL2. In FIG. 8, the path ② is a path for applying the VscL2 voltage to the scan electrode Y, and a current path is formed through the power supply VscL2. Here, the charging and discharging of energy is repeated on the side of the power supply VscL2 due to the path ① and the path ②. Therefore, the power supply does not need to continuously supply energy to the power source VscL2, and only the power source ΔV needs to be continuously supplied.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

본 발명의 실시예에 따르면 2개의 스캔 전압을 가지는 스캔 펄스를 통해 어드레스 방전의 방전 지연 시간을 줄일 수 있다. 그리고 하나의 전원에 두 스캔 전압 차만큼의 전압을 공급하는 전원을 더함으로써 전원 공급 장치에서 공급되는 에너지를 절약할 수 있다. According to the exemplary embodiment of the present invention, the discharge delay time of the address discharge can be reduced through the scan pulse having two scan voltages. In addition, energy supplied from the power supply device may be saved by adding a power supply supplying a voltage equal to two scan voltages to one power supply.

Claims (13)

제1 스캔 전압과 상기 제1 스캔 전압보다 높은 제2 스캔 전압을 가지는 스캔 펄스가 인가되는 주사 전극; A scan electrode to which a scan pulse having a first scan voltage and a second scan voltage higher than the first scan voltage is applied; 상기 제2 스캔 전압을 공급하는 제1 전원; A first power supply for supplying the second scan voltage; 상기 제1 전원에 제1 단이 연결되며, 상기 제1 스캔 전압과 상기 제2 스캔 전압의 차에 해당하는 제1 전압을 생성하는 제2 전원; A second power source connected to the first power source and generating a first voltage corresponding to a difference between the first scan voltage and the second scan voltage; 상기 주사 전극에 제1 단이 전기적으로 연결되어 있는 제1 트랜지스터; A first transistor having a first end electrically connected to the scan electrode; 상기 제1 전원과 상기 제2 전원의 접점과 상기 제1 트랜지스터의 제2 단 사이에 전기적으로 연결되는 제2 트랜지스터; 및 A second transistor electrically connected between a contact point of the first power supply and the second power supply and a second end of the first transistor; And 상기 제1 트랜지스터의 제2 단과 상기 제2 전원의 제2 단 사이에 전기적으로 연결되는 제3 트랜지스터를 포함하며, A third transistor electrically connected between a second end of the first transistor and a second end of the second power source, 상기 제2 전원의 제2 단에 상기 제1 스캔 전압이 공급되는 플라즈마 표시 장치. And the first scan voltage is supplied to a second terminal of the second power supply. 제1항에 있어서, The method of claim 1, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 턴온시 상기 주사 전극에 상기 제2 스캔 전압이 인가되며, The second scan voltage is applied to the scan electrode when the first transistor and the second transistor are turned on, 상기 제1 트랜지스터 및 상기 제3 트랜지스터의 턴온시 상기 주사 전극에 상기 제1 스캔 전압이 인가되는 플라즈마 표시 장치. And the first scan voltage is applied to the scan electrode when the first transistor and the third transistor are turned on. 제1항에 있어서, The method of claim 1, 상기 제1 트랜지스터 및 상기 제3 트랜지스터의 턴온시 상기 주사 전극, 상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제2 전원 및 상기 제1 전원으로 제2 전류 경로가 형성되어, 상기 주사 전극에 상기 제1 스캔 전압이 인가되며,When the first transistor and the third transistor are turned on, a second current path is formed to the scan electrode, the first transistor, the third transistor, the second power source, and the first power source, so that the scan electrode has the second current path. 1 scan voltage is applied, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 턴온시 상기 제1 전원, 상기 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 주사 전극으로 제1 전류 경로가 형성되어, 상기 주사 전극에 상기 제2 스캔 전압이 인가되는 플라즈마 표시 장치. When the first transistor and the second transistor are turned on, a first current path is formed to the first power source, the second transistor, the first transistor, and the scan electrode to apply the second scan voltage to the scan electrode. Plasma display device. 제3항에 있어서, The method of claim 3, 상기 제1 전류 경로 및 상기 제2 전류 경로에 의해, 상기 제1 전원은 충방전을 반복하는 플라즈마 표시 장치. And the first power source repeats charging and discharging by the first current path and the second current path. 제1항 내지 제4항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 4, 제4 트랜지스터 및 제5 트랜지스터를 포함하며 상기 제4 트랜지스터와 상기 제5 트랜지스터의 접점이 상기 주사 전극에 전기적으로 연결되어 있는 스캔 IC; 및 A scan IC comprising a fourth transistor and a fifth transistor, the scan IC being electrically connected to the scan electrode with a contact point of the fourth transistor and the fifth transistor; And 상기 제2 스캔 전압보다 높은 제2 전압을 공급하는 전원과 상기 제4 트랜지스터에 제1 단이 전기적으로 연결되며 상기 제5 트랜지스터에 제2 단이 전기적으로 연결되는 제1 커패시터를 더 포함하며, A power supply for supplying a second voltage higher than the second scan voltage and a first capacitor electrically connected to the fourth transistor, and a first capacitor electrically connected to the fifth transistor; 상기 제1 트랜지스터의 제1 단이 상기 제1 커패시터의 제2 단에 전기적으로 연결되는 플라즈마 표시 장치. And a first end of the first transistor is electrically connected to a second end of the first capacitor. 제5항이 있어서, The method of claim 5, 상기 제1 커패시터에 상기 제2 전압과 상기 제2 스캔 전압의 차에 해당하는 전압이 상기 주사 펄스가 상기 주사 전극에 인가되기 전에 미리 충전되어 있는 플라즈마 표시 장치. And a voltage corresponding to a difference between the second voltage and the second scan voltage is precharged to the first capacitor before the scan pulse is applied to the scan electrode. 제1항 내지 제4항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 4, 상기 제2 스캔 전압에서 상기 제1 전압을 뺀 전압이 상기 제1 스캔 전압인 플라즈마 표시 장치. And a voltage obtained by subtracting the first voltage from the second scan voltage is the first scan voltage. 제1항 내지 제4항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 4, 상기 제2 스캔 전압은 리셋 기간에서 상기 주사 전극에 최종적으로 인가되는 전압보다 낮은 플라즈마 표시 장치. And the second scan voltage is lower than a voltage finally applied to the scan electrode in a reset period. 제1 전압과 상기 제1 전압보다 높은 제2 전압을 가지는 스캔 펄스가 인가되는 주사 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서, A method of driving a plasma display device including a scan electrode to which a scan pulse having a first voltage and a second voltage higher than the first voltage is applied, 제1 전원을 통해 상기 제2 전압을 공급하는 단계; Supplying the second voltage via a first power source; 상기 제1 전원, 그리고 상기 제1 전원의 제2 단에 제1 단이 전기적으로 연결되어 있는 제2 전원을 통해, 상기 제1 전압을 공급하는 단계; Supplying the first voltage through the first power source and a second power source having a first end electrically connected to a second end of the first power source; 상기 제1 전압을 상기 주사 전극에 인가하는 단계; 및 Applying the first voltage to the scan electrode; And 상기 제2 전압을 상기 주사 전극에 인가하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법. And applying the second voltage to the scan electrode. 제9항에 있어서, The method of claim 9, 상기 제1 전압을 상기 주사 전극에 인가하는 단계는,Applying the first voltage to the scan electrode, 상기 주사 전극, 상기 제2 전원 및 상기 제1 전원의 경로로 제1 전류 경로를 형성시키는 단계를 포함하는 플라즈마 표시 장치의 구동 방법. And forming a first current path through the scan electrode, the second power source, and the first power source. 제10항에 있어서, The method of claim 10, 상기 제2 전압을 상기 주사 전극에 인가하는 단계는, Applying the second voltage to the scan electrode, 상기 제1 전원 및 상기 주사 전극의 경로로 제2 전류 경로를 형성시키는 단계를 포함하는 플라즈마 표시 장치의 구동 방법. And forming a second current path through a path of the first power source and the scan electrode. 제11항에 있어서, The method of claim 11, 상기 제1 전류 경로 및 상기 제2 전류 경로로 인해 상기 제1 전원은 충방전을 반복하는 플라즈마 표시 장치의 구동 방법. And the first power source repeats charging and discharging due to the first current path and the second current path. 제11항에 있어서,The method of claim 11, 상기 제2 전원은 상기 제1 전압과 상기 제2 전압의 차에 해당하는 전압을 생성하며, The second power supply generates a voltage corresponding to a difference between the first voltage and the second voltage, 상기 제2 전원의 제2 단자에 상기 제1 전압이 공급되는 플라즈마 표시 장치의 구동 방법. And the first voltage is supplied to a second terminal of the second power supply.

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