KR100658634B1 - Plasma display, and driving device and method thereof - Google Patents

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Abstract

A plasma display device, and a driving device and method thereof are provided to use a transistor with the voltage correspondent to a third of the voltage applied to Y electrodes. A plasma display device includes first, second, and third transistors(Y1,Y2,Y3) connected between a first power source supplying a first voltage and a second power source supplying a second voltage lower than the first voltage; a fourth transistor(Yp) having a first stage connected to the contact point between the first and second transistors; a fifth transistor(Yn) having a first stage connected to the contact point between the second and third transistors; a capacitor(Cs) coupled between a second stage of the fourth transistor and a second stage of the fifth transistor and charged with voltage correspondent to the difference between the first and second voltages; a sixth transistor(Yr) connected among plural first electrodes and a third power source to form a rising path increasing the voltages of the first electrodes; and a seventh transistor(Yf) connected among the first electrodes and the third power source to form a falling path decreasing the voltages of the first electrodes.

Description

플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법{PLASMA DISPLAY, AND DRIVING DEVICE AND METHOD THEREOF} Plasma display device, driving device thereof and driving method thereof {PLASMA DISPLAY, AND DRIVING DEVICE AND METHOD THEREOF}

도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다. 1 is a diagram illustrating a plasma display device according to an exemplary embodiment of the present invention.

도 2 내지 도 4는 각각 본 발명의 제1 내지 제3 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 2 to 4 are diagrams illustrating driving waveforms of the plasma display device according to the first to third embodiments of the present invention, respectively.

도 5는 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로(410)를 나타낸 도면이다. 5 is a diagram illustrating a sustain discharge driving circuit 410 of the scan electrode driver 400 for generating the driving waveform of FIG. 4.

도 6은 도 4의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410)의 신호 타이밍을 나타낸 도면이다. FIG. 6 is a diagram illustrating signal timing of the sustain discharge driving circuit 410 for generating the driving waveform of FIG. 4.

도 7a 내지 도 7f는 각각 도 6의 신호 타이밍에 따른 도 5의 유지 방전 구동 회로(410)의 동작을 나타낸 도면이다. 7A to 7F are views illustrating the operation of the sustain discharge driving circuit 410 of FIG. 5 according to the signal timing of FIG. 6, respectively.

본 발명은 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법에 관한 것이다.The present invention relates to a plasma display device, a drive device thereof and a drive method thereof.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 그 크기에 따라 수십에서 수백 만개 이상의 방전 셀이 매트릭스 형태로 배열되어 있다. The plasma display device is a display device using a plasma display panel that displays text or an image by using plasma generated by gas discharge. In the plasma display panel, dozens to millions or more of discharge cells are arranged in a matrix form according to their size.

플라즈마 표시 장치에서는 한 필드(1TV 필드)가 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 어드레스 기간에서 어드레스 방전에 의해 발광할 방전 셀과 발광하지 않을 방전 셀이 선택되고, 유지 기간에서 선택된 발광 할 방전 셀이 해당 서브필드의 가중치에 해당하는 기간 동안 유지 방전되어 화상이 표시된다. In the plasma display device, one field (1TV field) is divided into a plurality of subfields having respective weights and driven, and the gray level is displayed by a combination of the weights of the subfields in which the display operation occurs among the plurality of subfields. In the address period of each subfield, discharge cells to emit light and discharge cells not to emit light are selected by the address discharge, and the discharge cells to emit light selected in the sustain period are sustained and discharged for a period corresponding to the weight of the subfield to display an image. do.

특히, 유지 기간에서 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압이 교대로 인가되므로, 하이 레벨 전압과 로우 레벨 전압을 인가하기 위한 트랜지스터는 최소한 하이 레벨 전압과 로우 레벨 전압의 차이에 해당하는 전압을 내압으로 가져야 한다. 이와 같이 높은 내압을 가지는 트랜지스터로 인해 유지 방전 구동 회로의 단가가 증가한다. In particular, since the high level voltage and the low level voltage are alternately applied to the electrodes performing sustain discharge in the sustain period, the transistor for applying the high level voltage and the low level voltage corresponds to at least the difference between the high level voltage and the low level voltage. Should have a voltage withstand voltage. As a result, the transistor having a high breakdown voltage increases the cost of the sustain discharge driving circuit.

본 발명이 이루고자 하는 기술적 과제는 유지 방전 구동 회로에서 낮은 내압의 트랜지스터를 사용할 수 있는 플라즈마 표시 장치 및 그 구동 장치와 그 구동 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a plasma display device capable of using a low breakdown voltage transistor in a sustain discharge driving circuit, a driving device thereof, and a driving method thereof.

본 발명의 한 특징에 따른 플라즈마 표시 장치는, 복수의 제1전극, 제1 전압 을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되어 있는 제2 트랜지스터, 상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2 단이 연결되어 있는 제3 트랜지스터, 상기 제1 트랜지스터의 제2단과 상기 제2 트랜지스터의 제1단의 접점에 제1단이 연결되어 있는 제4 트랜지스터, 상기 제2 트랜지스터의 제2단과 상기 제3 트랜지스터의 제1단의 접점에 제1단이 연결되어 있는 제5 트랜지스터, 제1단이 상기 제4 트랜지스터의 제2단에 연결되고, 제2단이 상기 제5 트랜지스터의 제2단에 연결되어 있는 커패시터, 상기 제1 전원, 상기 제1 트랜지스터, 상기 제4 트랜지스터, 상기 커패시터, 상기 제5 트랜지스터, 상기 제3 트랜지스터 및 상기 제2 전원을 포함하며, 상기 제1 및 제3 트랜지스터의 턴온 시에 상기 커패시터를 충전하기 위한 충전 경로, 상기 복수의 제1 전극과 상기 커패시터의 제1단 사이에 연결되어 있는 제6 트랜지스터, 상기 복수의 제1 전극과 상기 커패시터의 제2단 사이에 연결되어 있는 제7 트랜지스터, 제1단이 상기 제1 전압보다 낮고 상기 제2 전압보다 높은 제3 전압을 공급하는 제3 전원에 연결되고, 제2 단이 상기 복수의 제1 전극에 연결되어 있는 제8 트랜지스터, 제1 단이 상기 제3 전원에 연결되고, 제2단이 상기 복수의 제1 전극에 연결되어 있는 제9 트랜지스터, 상기 제8 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어, 상기 복수의 제1 전극의 전압을 상승시키기 위한 상승 경로, 그리고 상기 제9 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어, 상기 복수의 제1 전극의 전압을 하강시키기 위한 하강 경로를 포함한다.According to an aspect of the present invention, a plasma display device includes a plurality of first electrodes, a first transistor having a first end connected to a first power supply for supplying a first voltage, and a first terminal connected to a second end of the first transistor. A second transistor having a stage coupled thereto; a third stage having a first stage coupled to a second stage of the second transistor and a second stage coupled to a second power supply for supplying a second voltage lower than the first voltage; A transistor, a fourth transistor having a first end connected to a contact between a second end of the first transistor and a first end of the second transistor, a contact between a second end of the second transistor and a first end of the third transistor. A fifth transistor having a first end connected to the first transistor, a first end connected to a second end of the fourth transistor, a second end connected to a second end of the fifth transistor, and the first power source The first transistor and the fourth transistor And a charging path for charging the capacitor when the first and third transistors are turned on, wherein the capacitor includes the capacitor, the fifth transistor, the third transistor, and the second power source. A sixth transistor connected between the first end of the capacitor, a seventh transistor connected between the plurality of first electrodes and the second end of the capacitor, a first end being lower than the first voltage and the second voltage An eighth transistor connected to a third power supply for supplying a higher third voltage, a second end connected to the plurality of first electrodes, a first end connected to the third power supply, and a second end connected to the third power supply A ninth transistor connected to a plurality of first electrodes, a rising path connected between a second end of the eighth transistor and the plurality of first electrodes to raise voltages of the plurality of first electrodes, and Connected between the second end group of the plurality of first electrode of the ninth transistor, and a falling path for lowering the voltage of the first electrodes of the plurality.

본 발명의 다른 한 특징에 따르면, 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 방법이 제공된다. 이 구동 방법은, 제1 전압을 공급하는 제1 전원과 제2 전압을 충전하고 있는 커패시터를 통해 상기 복수의 제1 전극에 제3 전압을 인가하는 단계; 상기 제1 전압보다 높은 제4 전압을 공급하는 제2 전원과 제1 인덕터를 포함하는 제1 공진 경로를 통하여 상기 복수의 제1 전극의 전압을 증가시키는 단계; 상기 제4 전압보다 높은 제5 전압을 공급하는 제3 전원과 상기 커패시터를 통해 상기 복수의 제1 전극에 제6 전압을 인가하는 단계; 상기 제2 전원과 제2 인덕터를 포함하는 제2 공진 경로를 통하여 상기 복수의 제1 전극의 전압을 감소시키는 단계를 포함한다.According to another aspect of the present invention, a method of driving a plasma display device including a plurality of first electrodes and a plurality of second electrodes is provided. The driving method includes applying a third voltage to the plurality of first electrodes through a first power supply supplying a first voltage and a capacitor charging a second voltage; Increasing the voltages of the plurality of first electrodes through a first resonant path including a second power supply and a first inductor supplying a fourth voltage higher than the first voltage; Applying a sixth voltage to the plurality of first electrodes through a third power supply supplying the fifth voltage higher than the fourth voltage and the capacitor; Reducing the voltage of the plurality of first electrodes through a second resonant path comprising the second power source and a second inductor.

본 발명의 다른 특징에 따르면, 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 장치가 제공된다. 이 구동 장치는, 제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되어 있는 제2 트랜지스터, 상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2 단이 연결되어 있는 제3 트랜지스터, 상기 제1 트랜지스터의 제2단과 상기 제2 트랜지스터의 제1단의 접점에 제1단이 연결되어 있는 제4 트랜지스터, 상기 제2 트랜지스터의 제2단과 상기 제3 트랜지스터의 제1단의 접점에 제1단이 연결되어 있는 제5 트랜지스터, 제3 전압을 충전하고 있으며, 제1단이 상기 제4 트랜지스터의 제2단에 연결되고, 제2단이 상기 제5 트랜지스터의 제2단에 연결되어 있는 커패시터, 상기 복수의 제1 전극과 상기 커패시터의 제1단 사이에 연결되어 있는 제6 트랜지 스터, 상기 복수의 제1 전극과 상기 커패시터의 제2단 사이에 연결되어 있는 제7 트랜지스터, 상기 제1 전압보다 낮고 상기 제2 전압보다 높은 제4 전압을 공급하는 제3 전원과 상기 복수의 제1 전극에 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 증가하도록 동작하는 제8 트랜지스터, 그리고 상기 제3 전원과 상기 복수의 제1 전극에 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 감소하도록 동작하는 제9 트랜지스터를 포함한다.According to another feature of the present invention, an apparatus for driving a plasma display device including a plurality of first electrodes and a plurality of second electrodes is provided. The driving device includes a first transistor having a first end connected to a first power supply for supplying a first voltage, a second transistor having a first end connected to a second end of the first transistor, and the second transistor. A third transistor having a first end connected to a second end of the second transistor and a second end connected to a second power supply for supplying a second voltage lower than the first voltage; a second end of the first transistor and the second transistor; A fourth transistor having a first end connected to a contact at a first end of the transistor, a fifth transistor having a first end connected to a contact at a second end of the second transistor, and a first end of the third transistor; A capacitor charged with three voltages, a first end of which is connected to a second end of the fourth transistor, and a second end of which is connected to a second end of the fifth transistor, the plurality of first electrodes and the capacitor A sixth transistor connected between the first stages of the And a seventh transistor connected between the plurality of first electrodes and the second terminal of the capacitor, a third power supply configured to supply a fourth voltage lower than the first voltage and higher than the second voltage. An eighth transistor connected between a first electrode and operative to increase a voltage of the plurality of first electrodes when turned on, and a plurality of second electrodes connected between the third power supply and the plurality of first electrodes when turned on And a ninth transistor operative to decrease the voltage of the first electrode.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. . In addition, when a part is said to "include" a certain component, which means that it may further include other components, except to exclude other components unless otherwise stated.

그리고 명세서 전체에서 전압을 유지한다는 표현은 특정 2점간의 전위 차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포 함한다. 또한 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다. In addition, the expression that voltage is maintained throughout the specification indicates that even if the potential difference between two specific points changes over time, the change is within an allowable range in the design or the cause of the change is due to parasitic components that are ignored in the design practice of those skilled in the art. Including case. In addition, since the threshold voltage of the semiconductor device (transistor, diode, etc.) is very low compared to the discharge voltage, the threshold voltage is very low, and thus the threshold voltage is regarded as 0V and approximated.

먼저, 본 발명의 실시 예에 따른 플라즈마 표시 장치 및 그 구동 방법과 그 구동 장치에 대해서 도면을 참고로 하여 상세하게 설명한다. First, a plasma display device, a driving method thereof, and a driving device thereof according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다. 1 is a diagram illustrating a plasma display device according to an exemplary embodiment of the present invention.

도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다. As shown in FIG. 1, a plasma display device according to an exemplary embodiment of the present invention includes a plasma display panel 100, a controller 200, an address electrode driver 300, a scan electrode driver 400, and a sustain electrode driver 500. It includes.

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하 "A 전극"이라 함)(A1～Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1～Xn) 및 주사 전극(이하 "Y 전극"이라 함)(Y1～Yn)을 포함한다. 일반적으로 X 전극(X1～Xn)은 각 Y 전극(Y1～Yn)에 대응해서 형성되어 있으며, X 전극과 Y 전극이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1～Yn)과 X 전극(X1～Xn)은 A 전극(A1～Am)과 직교하도록 배치된다. 이때, A 전극(A1～Am)과 X 및 Y 전극(X1～Xn, Y1～Yn)의 교차부에 있는 방전 공간이 셀(12)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다. The plasma display panel 100 includes a plurality of address electrodes (hereinafter referred to as "A electrodes") A1 to Am extending in the column direction, and a plurality of sustain electrodes extending in pairs to each other in the row direction (hereinafter, "X"). Electrodes ”(X1 to Xn) and scan electrodes (hereinafter referred to as“ Y electrodes ”) (Y1 to Yn). In general, the X electrodes X1 to Xn are formed corresponding to the respective Y electrodes Y1 to Yn, and the X and Y electrodes perform a display operation for displaying an image in the sustain period. The Y electrodes Y1 to Yn and the X electrodes X1 to Xn are arranged to be orthogonal to the A electrodes A1 to Am. At this time, the discharge space at the intersection of the A electrodes A1 to Am and the X and Y electrodes X1 to Xn and Y1 to Yn forms the cell 12. The structure of the plasma display panel 100 is an example, and a panel having another structure to which the driving waveform described below may be applied may also be applied to the present invention.

제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 전극 구동 제어 신호, 유지 전극 구동 제어 신호 및 주사 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. The controller 200 receives an image signal from the outside and outputs an address electrode driving control signal, a sustain electrode driving control signal, and a scan electrode driving control signal. The controller 200 divides and drives one frame into a plurality of subfields, and each subfield includes an address period and a sustain period.

어드레스 전극 구동부(300)는 제어부(200)로부터 A 전극 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 A 전극에 인가한다. The address electrode driver 300 receives an A electrode driving control signal from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each A electrode.

주사 전극 구동부(400)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극에 구동 전압을 인가한다. The scan electrode driver 400 receives a Y electrode driving control signal from the controller 200 and applies a driving voltage to the Y electrode.

유지 전극 구동부(500)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신하여 X 전극에 구동 전압을 인가한다. The sustain electrode driver 500 receives the X electrode driving control signal from the controller 200 and applies a driving voltage to the X electrode.

다음, 도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 파형에 대해서 상세하게 설명한다. 아래에서는 편의상 하나의 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다. Next, a driving waveform of the plasma display device according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 2 to 4. In the following description, only the driving waveforms applied to the Y electrode, the X electrode, and the A electrode forming one cell will be described.

도 2 및 도 3은 각각 본 발명의 제1 및 제2 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다. 도 2 및 도 3에서는 유지 기간에서의 구동 파형만을 도시하였다. 2 and 3 are diagrams illustrating driving waveforms of the plasma display device according to the first and second exemplary embodiments of the present invention, respectively. 2 and 3 show only drive waveforms in the sustain period.

도 2에 나타낸 바와 같이, 유지 기간에서는 Y 전극과 X 전극에 하이 레벨 전압(Vs 전압)과 로우 레벨 전압(0V 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가한다. 이러한 유지 방전 펄스가 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복적으로 Y 전극과 X 전극에 인가된다. 즉, Y 전극에 Vs 전압 이 인가될 때 X 전극에 0V 전압이 인가되고, X 전극에 Vs 전압이 인가될 때 Y 전극에 0V 전압이 인가된다. 이와 같이 하면, 각 Y 전극과 각 X 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다. As shown in Fig. 2, in the sustain period, a sustain discharge pulse having a high level voltage (Vs voltage) and a low level voltage (0 V voltage) is applied to the Y electrode and the X electrode in an opposite phase. Such sustain discharge pulses are repeatedly applied to the Y electrode and the X electrode as many times as the number corresponding to the weight indicated by the corresponding subfield. That is, 0 V is applied to the X electrode when the Vs voltage is applied to the Y electrode, and 0 V is applied to the Y electrode when the Vs voltage is applied to the X electrode. In this way, the voltage difference between each Y electrode and each X electrode alternates between the Vs voltage and the -Vs voltage, so that the sustain discharge is repeated a predetermined number of times in the discharge cell to be turned on.

그리고 도 2와 달리 유지 기간에서 Y 전극과 X 전극에 하이 레벨 전압(Vs/2 전압)과 로우 레벨 전압(-Vs/2 전압)을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가할 수도 있다. 이 경우에는 Y 전극에 Vs/2 전압이 인가될 때 X 전극에 -Vs/2 전압이 인가되고, X 전극에 Vs/2 전압이 인가될 때 Y 전극에 -Vs/2 전압이 인가된다. 이와 같이 하여도, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다. Unlike in FIG. 2, a sustain discharge pulse having a high level voltage (Vs / 2 voltage) and a low level voltage (−Vs / 2 voltage) may be applied to the Y electrode and the X electrode in an opposite phase in the sustain period. In this case, -Vs / 2 voltage is applied to the X electrode when the Vs / 2 voltage is applied to the Y electrode, and -Vs / 2 voltage is applied to the Y electrode when the Vs / 2 voltage is applied to the X electrode. Even in this manner, similarly to the sustain discharge pulse of FIG. 2, the voltage difference between the X electrode and the Y electrode may alternately have a Vs voltage and a -Vs voltage.

한편, 본 발명의 제1 및 제2 실시예에서는 X 전극과 Y 전극에 하이 레벨 전압과 로우 레벨 전압을 교대로 가지는 유지 방전 펄스를 반대 위상으로 인가하는 경우에 대해서 설명하였지만, 이와 달리 X 전극과 Y 전극 중 어느 하나의 전극에만 유지 방전 펄스가 인가될 수도 있다. 아래에서는 이러한 실시예에 대해 도 3을 참조하여 상세하게 설명한다. Meanwhile, in the first and second embodiments of the present invention, the case where the sustain discharge pulse having the high level voltage and the low level voltage are alternately applied to the X electrode and the Y electrode in the opposite phase has been described. The sustain discharge pulse may be applied to only one of the Y electrodes. Hereinafter, such an embodiment will be described in detail with reference to FIG. 3.

도 4는 본 발명의 제3 실시예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다. 4 illustrates a driving waveform of a plasma display device according to a third exemplary embodiment of the present invention.

먼저, 도 4에 나타낸 바와 같이, 유지 기간에서 X 전극에 0V 전압이 인가된 상태에서 Y 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지 방전 펄스가 인가된다. 이와 같이 하면, 도 2의 유지 방전 펄스와 동일하게 X 전극과 Y 전극의 전압 차가 Vs 전압과 -Vs 전압을 교대로 가질 수 있다. First, as shown in FIG. 4, in the sustain period, a sustain discharge pulse having a voltage of Vs and a voltage of -Vs is applied to the Y electrode while the voltage of 0V is applied to the X electrode. In this manner, the voltage difference between the X electrode and the Y electrode may alternately have a Vs voltage and a -Vs voltage, similarly to the sustain discharge pulse of FIG. 2.

다음으로, 도 5를 참조하여 도 4의 구동 파형을 생성하는 구동 회로에 대해서 상세하게 설명한다. Next, with reference to FIG. 5, the drive circuit which produces | generates the drive waveform of FIG. 4 is demonstrated in detail.

도 5는 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로를 나타낸 도면이다. 도 5에서는 설명의 편의상 복수의 Y 전극(Y1～Yn)에 연결되어 있는 유지 방전 구동 회로(410)만을 도시하였으며, 이러한 유지 방전 구동 회로(410)는 도 1의 주사 전극 구동부(400)에 형성될 수 있다. 그리고 유지 기간 동안 X 전극(X1～Xn)에는 0V 전압이 인가되므로, 복수의 X 전극(X1～Xn)은 접지 전압(0V)을 공급하는 접지단(0)에 연결되어 있는 것으로 도시하였다. 한편, 도 2 및 도 3의 구동 파형의 경우에는 도 5의 유지 방전 구동 회로(410)와 동일한 구조를 가지는 유지 방전 구동 회로가 복수의 X 전극에 연결될 수도 있다. 이러한 유지 방전 구동 회로(410)에서는 설명의 편의상 하나의 X 전극과 하나의 Y 전극만을 도시하였으며, X 전극과 Y 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다. 5 is a diagram illustrating a sustain discharge driving circuit of the scan electrode driver 400 for generating the driving waveform of FIG. 4. In FIG. 5, only the sustain discharge driving circuit 410 connected to the plurality of Y electrodes Y1 to Yn is illustrated for convenience of description, and the sustain discharge driving circuit 410 is formed in the scan electrode driver 400 of FIG. 1. Can be. Since the 0V voltage is applied to the X electrodes X1 to Xn during the sustain period, the plurality of X electrodes X1 to Xn are connected to the ground terminal 0 which supplies the ground voltage 0V. Meanwhile, in the driving waveforms of FIGS. 2 and 3, the sustain discharge driving circuit having the same structure as the sustain discharge driving circuit 410 of FIG. 5 may be connected to the plurality of X electrodes. In the sustain discharge driving circuit 410, only one X electrode and one Y electrode are illustrated for convenience of description, and a capacitive component formed by the X electrode and the Y electrode is illustrated as a panel capacitor Cp.

도 5는 도 4의 구동 파형을 생성하기 위한 주사 전극 구동부(400)의 유지 방전 구동 회로를 나타낸 도면이다.5 is a diagram illustrating a sustain discharge driving circuit of the scan electrode driver 400 for generating the driving waveform of FIG. 4.

도 5에서는 트랜지스터(Y1. Y2, Y3, Yp, Yn, Yr, Yf, YH, YL)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(Y1. Y2, Y3, Yp, Yn, Yr, Yf, YH, YL)에는 소스에서 드레인 방향으로 바디 다이오드가 형성될 수 있다. 그리고 NMOS 트랜지스터 대 신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(Y1. Y2, Y3, Yp, Yn, Yr, Yf, YH, YL)로 사용될 수도 있다. In FIG. 5, transistors Y1. Y2, Y3, Yp, Yn, Yr, Yf, YH, and YL are shown as n-channel field effect transistors, in particular, n-channel metal oxide semiconductor (NMOS) transistors. Y2, Y3, Yp, Yn, Yr, Yf, YH, and YL) may be formed with a body diode in the direction from the source to the drain. And other transistors having a similar function instead of NMOS transistors may be used as these transistors (Y1. Y2, Y3, Yp, Yn, Yr, Yf, YH, YL).

또한 도 5에서는 트랜지스터(Y1.Y2,Y3,Yp,Yn,Yr,Yf,YH,YL)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(Y1.Y2,Y3,Yp,Yn,Yr,Yf,YH, YL)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수 있다. In FIG. 5, the transistors Y1.Y2, Y3, Yp, Yn, Yr, Yf, YH, and YL are shown as one transistor, respectively. , YL) may be formed of a plurality of transistors each connected in parallel.

그리고 트랜지스터(Y1)의 드레인은 유지 방전 펄스의 하이 레벨 전압(Vs)의 1/3에 해당하는 Vs/3 전압을 공급하는 Vs/3 전원에 연결되어 있으며 트랜지스터(Y1)의 소스에는 트랜지스터(Y2)의 드레인이 연결되어 있다. 또한 트랜지스터(Y2)의 소스에는 트랜지스터(Y3)의 드레인이 연결되며, 트랜지스터(Y3)의 소스는 유지 방전 펄스의 로우 레벨 전압 (-Vs)의 1/3에 해당하는 -Vs/3 전압을 공급하는 -Vs/3 전원에 연결되어 있다. The drain of the transistor Y1 is connected to a Vs / 3 power supply that supplies a voltage Vs / 3 corresponding to 1/3 of the high level voltage Vs of the sustain discharge pulse, and a transistor Y2 is provided at a source of the transistor Y1. ) Is connected to the drain. In addition, the drain of the transistor Y3 is connected to the source of the transistor Y2, and the source of the transistor Y3 supplies a voltage of -Vs / 3 corresponding to 1/3 of the low level voltage (-Vs) of the sustain discharge pulse. Is connected to the -Vs / 3 power supply.

그리고, 트랜지스터(Y1)의 소스와 트랜지스터(Y2)의 드레인의 접점에는 트랜지스터(Yp)의 소스가 연결되며, 트랜지스터(Y2)의 소스와 트랜지스터(Y3)의 드레인의 접점에는 트랜지스터(Yn)의 드레인이 연결되어 있다.The source of the transistor Yp is connected to the contact point of the source of the transistor Y1 and the drain of the transistor Y2, and the drain of the transistor Yn is connected to the contact point of the source of the transistor Y2 and the drain of the transistor Y3. Is connected.

커패시터(Cs)의 제1단은 트랜지스터(Yp)의 드레인과 연결되며, 제2단은 트랜지스터(Yn)의 소스와 연결된다. 도 5에서는 Vs/3 전원, 트랜지스터(Y1), 트랜지스터(Yp), 커패시터(Cs), 트랜지스터(Yn), 트랜지스터(Y3) 및 -Vs/3 전원이 형성하는 충전 경로에 의해 커패시터(Cs)에는 2Vs/3 전압이 충전되어 있는 것으로 가정하였다. The first end of the capacitor Cs is connected with the drain of the transistor Yp, and the second end is connected with the source of the transistor Yn. In FIG. 5, the capacitor Cs is connected to the charge path formed by the Vs / 3 power supply, the transistor Y1, the transistor Yp, the capacitor Cs, the transistor Yn, the transistor Y3, and the -Vs / 3 power supply. It is assumed that 2Vs / 3 voltage is charged.

트랜지스터(YH)의 드레인은 트랜지스터(Yp)의 드레인과 커패시터(Cs)의 제1 단의 접점에 연결되고, 소스는 패널 커패시터(Cp)의 Y 전극에 연결된다. 또한 트랜지스터(YL)의 소스는 트랜지스터(Yn)의 소스와 커패시터(Cs)의 제2단의 접점에 연결되고, 드레인은 패널 커패시터(Cp)의 Y 전극에 연결된다.The drain of the transistor YH is connected to the drain of the transistor Yp and the contact of the first end of the capacitor Cs, and the source is connected to the Y electrode of the panel capacitor Cp. In addition, the source of the transistor YL is connected to the source of the transistor Yn and the contact of the second end of the capacitor Cs, and the drain is connected to the Y electrode of the panel capacitor Cp.

한편, 전원(0V)은 트랜지스터(Yr)의 드레인과 트랜지스터(Yf)의 소스의 접점에 연결되고, 트랜지스터(Yr)의 소스와 트랜지스터(Yf)의 드레인의 접점은 인덕터(L)의 제1단에 연결된다. 인덕터(L)의 제2단은 패널 커패시터(Cp)의 Y 전극에 연결된다.On the other hand, the power supply 0V is connected to the contact of the drain of the transistor Yr and the source of the transistor Yf, and the contact of the source of the transistor Yr and the drain of the transistor Yf is the first end of the inductor L. Is connected to. The second end of the inductor L is connected to the Y electrode of the panel capacitor Cp.

이때, 다이오드(D1)의 애노드는 트랜지스터(Yr)의 소스와 연결되고, 캐소드는 인덕터(L)의 제1단과 연결된다. 또한 다이오드(D2)의 캐소드는 트랜지스터(Yf)의 드레인과 연결되고, 애노드는 인덕터(L)의 제1단에 연결된다.At this time, the anode of the diode D1 is connected with the source of the transistor Yr, and the cathode is connected with the first end of the inductor L. In addition, the cathode of the diode D2 is connected to the drain of the transistor Yf, and the anode is connected to the first end of the inductor L.

이때, 다이오드(D1)는 트랜지스터(Yr)의 바디 다이오드로 인해 형성되는 전류 경로를 차단하고 Y 전극의 전압을 증가시키는 상승 경로를 설정하기 위한 것이고 다이오드(D2)는 트랜지스터(Yf)의 바디 다이오드로 인해 형성되는 전류 경로를 차단하고 Y 전극의 전압을 감소시키는 하강 경로를 설정하기 위한 것이다.  At this time, the diode D1 is for setting the rising path for blocking the current path formed by the body diode of the transistor Yr and increasing the voltage of the Y electrode, and the diode D2 is the body diode of the transistor Yf. It is to set the falling path to block the current path formed and reduce the voltage of the Y electrode.

한편, 도 5에서는 다이오드(D1, D2)의 접점에 하나의 인덕터(L)가 연결되는 것으로 도시하였지만, 상승 경로 및 하강 경로 상에 각각 인덕터가 연결될 수도 있다. Meanwhile, although FIG. 5 illustrates that one inductor L is connected to the contacts of the diodes D1 and D2, the inductor may be connected to the rising path and the falling path, respectively.

다음으로, 도 5의 유지 방전 구동 회로(410)의 동작에 대해서 도 6, 도 7a 내지 도 7f를 참조하여 상세하게 설명한다. Next, the operation of the sustain discharge driving circuit 410 of FIG. 5 will be described in detail with reference to FIGS. 6 and 7A to 7F.

도 6은 도 4의 구동 파형을 생성하기 위한 유지 방전 구동 회로(410)의 신호 타이밍을 나타낸 도면이며, 도 7a 내지 도 7f는 각각 도 6의 신호 타이밍에 따른 도 5의 유지 방전 구동 회로(410)의 동작을 나타낸 도면이다. 먼저, 모드 1(M1)이 시작되기 전에 트랜지스터(Yf)는 턴온되고 나머지 트랜지스터(Y1,Y2,Y3,Yp,Yn,Yr,YH,YL)는 턴오프 되어 있다고 가정한다. 6 is a diagram illustrating signal timing of a sustain discharge driving circuit 410 for generating the driving waveform of FIG. 4, and FIGS. 7A to 7F are diagrams illustrating the sustain discharge driving circuit 410 of FIG. 5 according to the signal timing of FIG. 6, respectively. Is a view showing the operation. First, it is assumed that the transistor Yf is turned on and the remaining transistors Y1, Y2, Y3, Yp, Yn, Yr, YH and YL are turned off before the mode 1 M1 starts.

도 6 및 도 7a를 보면, 모드 1(M1)에서 트랜지스터(Yf)는 턴오프되고 트랜지스터(Y2,Y3,Yp,YL)가 턴온되어, 도 7a에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극, 트랜지스터(YL), 커패시터(Cs), 트랜지스터(Yp), 트랜지스터(Y2), 트랜지스터(Y3) 및 -Vs/3전원의 경로를 통하여 Y 전극에 -Vs 전압이 인가된다(①). 즉, Y 전극에는 -Vs/3 전원 전압보다 커패시터(Cs)에 충전된 전압 2Vs/3만큼 낮은 -Vs 전압이 인가된다. 6 and 7A, in mode 1 M1, transistor Yf is turned off and transistors Y2, Y3, Yp, and YL are turned on, as shown in FIG. 7A, the Y electrode of panel capacitor Cp. The voltage -Vs is applied to the Y electrode through the path of the transistor YL, the capacitor Cs, the transistor Yp, the transistor Y2, the transistor Y3, and the -Vs / 3 power source (1). That is, the voltage -Vs lower by the voltage 2Vs / 3 charged to the capacitor Cs than the -Vs / 3 power supply voltage is applied to the Y electrode.

이때, 경로(①)에 의해 트랜지스터(YH)의 드레인 전압은 -Vs/3 전압이 되고, 트랜지스터(YH)의 소스에는 -Vs전압이 인가되므로, 트랜지스터(YH)의 소스와 드레인 사이에는 2Vs/3 전압이 걸린다. 따라서, 트랜지스터(YH)는 2Vs/3 전압을 내압으로 가지는 트랜지스터로 사용될 수 있다. At this time, the drain voltage of the transistor YH becomes -Vs / 3 by the path ①, and the -Vs voltage is applied to the source of the transistor YH. Therefore, 2Vs / is applied between the source and the drain of the transistor YH. 3 takes voltage. Therefore, the transistor YH can be used as a transistor having a breakdown voltage of 2Vs / 3.

그리고, 트랜지스터(Y1)의 드레인 전압이 Vs/3전압이고 트랜지스터(Y1)의 소스 전압이 -Vs/3 전압이므로, 2Vs/3 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Y1)로 사용할 수 있다. 또한, 트랜지스터(Yn)의 드레인 전압이 -Vs/3이고 트랜지스터(Yn)의 소스 전압이 -Vs전압이므로, 2Vs/3 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Yn)로 사용할 수 있다.Since the drain voltage of the transistor Y1 is Vs / 3 and the source voltage of the transistor Y1 is -Vs / 3, a transistor having a withstand voltage of 2Vs / 3 can be used as the transistor Y1. In addition, since the drain voltage of the transistor Yn is -Vs / 3 and the source voltage of the transistor Yn is -Vs, a transistor having a withstand voltage of 2Vs / 3 can be used as the transistor Yn.

이어서, 모드2 내지 모드 4(M2 ~ M4)에서 트랜지스터(Yr)가 턴온되고, 트랜 지스터(Y2,Y3,Yp,YL)은 턴오프가 되어, 도 7b에 나타낸 바와 같이 접지단(0V), 트랜지스터(Yr), 다이오드(D1), 인덕터(L) 및 패널 커패시터(Cp)의 Y 전극의 경로로 공진이 발생한다(②). 이때, 인덕터(L)의 제1단에는 접지단(0V)의 전압이 인가되고, 제2단에는 -Vs 전압이 인가된 상태이므로, LC 공진을 통하여 패널 커패시터(Cp)의 Y 전극에 걸리는 전압은 -Vs 전압에서 Vs 전압까지 증가한다. Subsequently, in the modes 2 to 4 (M2 to M4), the transistor Yr is turned on, and the transistors Y2, Y3, Yp, and YL are turned off, and as shown in FIG. 7B, the ground terminal (0V), Resonance occurs in the path of the Y electrode of the transistor Yr, the diode D1, the inductor L, and the panel capacitor Cp (2). At this time, since the voltage of the ground terminal (0V) is applied to the first end of the inductor L, and the -Vs voltage is applied to the second end, the voltage applied to the Y electrode of the panel capacitor Cp through LC resonance. Increases from the -Vs voltage to the Vs voltage.

한편, 패널 커패시터(Cp)의 Y 전극에 걸리는 전압이 -Vs/3 에서 Vs/3 사이인 경우에는, 도 7c와 같이 커패시터(Cs)의 충전 경로인 경로(③)을 추가한다. 따라서 커패시터(Cs)에 2Vs/3 을 충전할 때, 트랜지스터(YH)의 드레인과 트랜지스터(YL)의 소스에 걸리는 전압이 각각Vs/3, -Vs/3 이므로, 전압차에 의해Y 전극에서 트랜지스터(YH) 또는 트랜지스터(YL)의 바디다이오드를 통해 전류가 흐르는 일이 발생하지 않는다. 따라서, 모드 3(M3)과 같이, Y 전극에 걸리는 전압이 -Vs/3 에서 Vs/3 사이인 경우 경로(②)를 형성함과 동시에, 트랜지스터(Y1,Y3)를 턴온시켜서 도 7c와 같이 Vs/3 전원, 트랜지스터(Y1), 트랜지스터(Yp), 커패시터(Cs), 트랜지스터(Yn), 트랜지스터(Y3) 및 -Vs/3 전원을 통하는 충전 경로(③)에 의해 커패시터(Cs)에 2Vs/3 전압을 충전할 수 있다. On the other hand, when the voltage across the Y electrode of the panel capacitor Cp is between -Vs / 3 and Vs / 3, the path ③, which is the charging path of the capacitor Cs, is added as shown in FIG. 7C. Therefore, when 2Vs / 3 is charged to the capacitor Cs, the voltages applied to the drain of the transistor YH and the source of the transistor YL are Vs / 3 and -Vs / 3, respectively. No current flows through the YH or the body diode of the transistor YL. Therefore, as in the mode 3 (M3), when the voltage applied to the Y electrode is between -Vs / 3 and Vs / 3, the path ② is formed and the transistors Y1 and Y3 are turned on as shown in FIG. 7C. 2Vs to the capacitor Cs by the charge path ③ through the Vs / 3 power supply, transistor Y1, transistor Yp, capacitor Cs, transistor Yn, transistor Y3 and -Vs / 3 power source. Can charge a / 3 voltage.

다음, 모드 5(M5)에서 트랜지스터(Y2,Yn,YH)가 턴온되고, 트랜지스터(Y3,Yr)가 턴오프되어 도 7d에 나타낸 바와 같이 Vs/3전원, 트랜지스터(Y1),트랜지스터(Y2),트랜지스터(Yn),커패시터(Cs),트랜지스터(YH) 및 패널 커패시터(Cp)의 Y 전극의 경로를 통하여 Y 전극에 Vs 전압이 인가된다(④). 즉, Y 전극에는 Vs/3 전원 전압보다 커패시터(Cs)에 충전된 전압 2Vs/3 만큼 높은 Vs 전압이 인가된다. Next, in the mode 5 (M5), the transistors Y2, Yn, and YH are turned on, and the transistors Y3 and Yr are turned off to show the Vs / 3 power supply, the transistor Y1, and the transistor Y2 as shown in FIG. 7D. The voltage Vs is applied to the Y electrode through the path of the Y electrode of the transistor Yn, the capacitor Cs, the transistor YH, and the panel capacitor Cp (④). That is, the Vs voltage higher by 2Vs / 3 charged to the capacitor Cs than the Vs / 3 power supply voltage is applied to the Y electrode.

이때, 경로(④)에 의해 트랜지스터(YL)의 드레인 전압은 Vs 전압이 되고, 트랜지스터(YL)의 소스에는 Vs/3전압이 인가되므로, 트랜지스터(YL) 의 드레인과 소스 사이에는 2Vs/3 전압이 걸린다. 따라서, 트랜지스터(YL) 는 2Vs/3 전압을 내압으로 가지는 트랜지스터로 사용될 수 있다. At this time, the drain voltage of the transistor YL becomes the voltage Vs by the path ④, and the voltage Vs / 3 is applied to the source of the transistor YL, so that the voltage of 2Vs / 3 is between the drain and the source of the transistor YL. This takes Therefore, the transistor YL can be used as a transistor having a breakdown voltage of 2Vs / 3.

그리고, 트랜지스터(Y3)의 드레인 전압이 Vs/3전압이고 트랜지스터(Y1)의 소스 전압이 -Vs/3 전압이므로, 2Vs/3 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Y3)로 사용할 수 있다. 또한, 트랜지스터(Yp)의 소스 전압이 Vs/3이고 트랜지스터(Yp)의 드레인 전압이 Vs 전압이므로, 2Vs/3 전압을 내압으로 가지는 트랜지스터를 트랜지스터(Yp)로 사용할 수 있다.Since the drain voltage of the transistor Y3 is Vs / 3 and the source voltage of the transistor Y1 is -Vs / 3, a transistor having a withstand voltage of 2Vs / 3 can be used as the transistor Y3. In addition, since the source voltage of the transistor Yp is Vs / 3 and the drain voltage of the transistor Yp is the Vs voltage, a transistor having a 2Vs / 3 voltage withstand voltage can be used as the transistor Yp.

이어서, 모드 6 내지 모드 8(M6 ~ M8)에서 트랜지스터(Yf)가 턴온되고, 트랜지스터(Y1,Y2,Yn,YH)가 턴오프되어, 도 7e에 나타낸 바와 같이 패널 커패시터(Cp)의 Y 전극, 인덕터(L), 다이오드(D2), 트랜지스터(Yf) 및 전원(0V)의 경로로 공진이 발생한다(⑤). 그러면, 패널 커패시터(Cp)에 저장된 에너지가 인덕터(L)를 통하여 전원(0V)으로 회수되면서, Y 전극의 전압이 Vs 전압에서 -Vs 전압까지 감소한다. Subsequently, in the modes 6 to 8 (M6 to M8), the transistor Yf is turned on, and the transistors Y1, Y2, Yn, and YH are turned off, and as shown in FIG. 7E, the Y electrode of the panel capacitor Cp. The resonance occurs in the path of the inductor L, the diode D2, the transistor Yf, and the power supply 0V (5). Then, as the energy stored in the panel capacitor Cp is recovered to the power supply 0V through the inductor L, the voltage of the Y electrode decreases from the voltage Vs to the voltage -Vs.

이때, 모드 3(M3)의 경우와 마찬가지로, 패널 커패시터(Cp)의 Y 전극에 걸리는 전압이 -Vs/3 에서 Vs/3 사이인 경우에는, 도 7f와 같이 커패시터(Cs)의 충전경로인 경로(③)을 추가한다. 따라서 커패시터(Cs)에 2Vs/3 을 충전할 때, 트랜지스터(YH)의 드레인과 트랜지스터(YL)의 소스에 걸리는 전압이 각각 Vs/3, -Vs/3 이므로, 전압차에 의해 Y 전극에서 트랜지스터(YH) 또는 트랜지스터(YL)의 바디 다이오 드를 통해 전류가 흐르는 일이 발생하지 않는다. 따라서, 모드 7(M7)에서는, Y 전극에 걸리는 전압이 -Vs/3 에서 Vs/3 사이인 경우 경로(⑤)를 형성함과 동시에, 트랜지스터(Y1,Y3)를 턴온시켜서 도 7f와 같이 경로(③)에 의해 커패시터(Cs)에 2Vs/3 전압을 충전할 수 있다. At this time, as in the case of the mode 3 (M3), when the voltage applied to the Y electrode of the panel capacitor Cp is between -Vs / 3 to Vs / 3, the path that is the charging path of the capacitor Cs as shown in FIG. 7F. Add (③). Therefore, when the capacitor Cs charges 2Vs / 3, the voltages applied to the drain of the transistor YH and the source of the transistor YL are Vs / 3 and -Vs / 3, respectively. No current flows through the YH or the body diode of the transistor YL. Therefore, in mode 7 (M7), when the voltage across the Y electrode is between -Vs / 3 to Vs / 3, the path ⑤ is formed, and the transistors Y1 and Y3 are turned on to turn on the path as shown in FIG. 7F. It is possible to charge a 2Vs / 3 voltage to the capacitor Cs by (③).

이와 같이, 유지 기간 동안 모드 1 내지 모드 8(M1～M8)가 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 Y 전극에 Vs 전압과 -Vs 전압이 교대로 인가될 수 있다. 그리고 트랜지스터(YH, YL)는 Y 전극에 인가되는 전압의 1/3만큼의 전압 즉, 2Vs/3 전압을 내압으로 가지는 트랜지스터를 사용할 수 있으며 트랜지스터(Y1, Y2, Y3, Yp, Yn) 또한 2Vs/3 전압을 내압으로 가지는 트랜지스터를 사용할 수 있다. As such, during the sustain period, the modes 1 to 8 (M1 to M8) may be repeated as many times as the weights of the corresponding subfields, so that the Vs voltage and the -Vs voltage may be alternately applied to the Y electrode. In addition, the transistors YH and YL may use a transistor having a breakdown voltage equal to 1/3 of the voltage applied to the Y electrode, that is, 2Vs / 3 voltage, and the transistors Y1, Y2, Y3, Yp, and Yn may also be 2Vs. A transistor having a / 3 voltage withstand voltage can be used.

이상, 도 7a 내지 도 7f를 통해 본 발명의 제3 실시 예에 따른 구동 파형을 생성하는 것을 설명하였지만, 도 5의 회로로 본 발명의 제1 및 제2 실시 예에 따른 구동 파형을 생성할 수도 있다. Although generating driving waveforms according to the third embodiment of the present invention has been described above with reference to FIGS. 7A to 7F, the driving waveforms according to the first and second embodiments of the present invention may be generated using the circuit of FIG. 5. have.

구체적으로, 도 5의 회로에서 트랜지스터(Y1)의 드레인을 2Vs/3 전압을 공급하는 전원에 연결하고, 트랜지스터(Y3)의 소스를 Vs/3 전압을 공급하는 전원에 연결하며, 트랜지스터(Yr)의 드레인과 트랜지스터(Yf)의 소스의 접점에 Vs/2 전압을 공급하는 전원을 연결한다. 이때, 트랜지스터(Y2,Yp,Yn)가 각각 턴오프되고, 트랜지스터(Y1,Y3)가 각각 턴온될 때 커패시터(Cs)에는 Vs/3 전압이 충전되고 도 7a 내지 도 7f에 도시된 경로와 동일한 경로를 통하여 Y 전극에 Vs 전압과 0V 전압을 교대로 가지는 유지 방전 펄스를 인가할 수 있다. 이때, X 전극에 연결된 유지 방전 구동 회로(510)는 유지 방전 구동 회로(410)와 동일한 구조를 가지며 유지 방전 구동 회로(510)는 Y 전극에 Vs 전압이 인가되는 동안 X 전극에 0V 전압을 인가하고 Y 전극에 Vs 전압이 인가되는 동안 X 전극에 Vs 전압을 인가할 수 있다. Specifically, in the circuit of FIG. 5, the drain of transistor Y1 is connected to a power supply for supplying a 2Vs / 3 voltage, the source of transistor Y3 is connected to a power supply for supplying a Vs / 3 voltage, and transistor Yr. The power supply for supplying the voltage Vs / 2 to the contact of the drain of the transistor and the source of the transistor Yf is connected. At this time, when the transistors Y2, Yp, and Yn are turned off, and the transistors Y1 and Y3 are turned on, respectively, the capacitor Cs is charged with the voltage Vs / 3 and is identical to the path shown in FIGS. 7A to 7F. The sustain discharge pulse having the Vs voltage and the 0V voltage can be applied to the Y electrode through the path. At this time, the sustain discharge driving circuit 510 connected to the X electrode has the same structure as the sustain discharge driving circuit 410, and the sustain discharge driving circuit 510 applies a 0V voltage to the X electrode while the Vs voltage is applied to the Y electrode. The Vs voltage may be applied to the X electrode while the Vs voltage is applied to the Y electrode.

그리고 도 5의 회로에서 트랜지스터(Y1)의 드레인을 Vs/6 전압을 공급하는 전원에 연결하고, 트랜지스터(Y3)의 소스를 -Vs/6 전압을 공급하는 전원에 연결한다. 이때, 트랜지스터(Y2,Yp,Yn)가 각각 턴오프되고, 트랜지스터(Y1,Y3)가 각각 턴온될 때 커패시터(Cs)에는 Vs/3 전압이 충전되고 도 7a 내지 도 7f에 도시된 경로와 동일한 경로를 통하여 Y 전극에 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스가 인가될 수도 있다. 이때, X 전극에 연결된 유지 방전 구동 회로(510)는 유지 방전 구동 회로(410)와 동일한 구조를 가지며 유지 방전 구동 회로(510)는 X 전극에 Vs/2 전압과 -Vs/2 전압을 교대로 가지는 유지 방전 펄스를 Y 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가할 수 있다. In the circuit of FIG. 5, the drain of the transistor Y1 is connected to a power supply for supplying a Vs / 6 voltage, and the source of the transistor Y3 is connected to a power supply for supplying a -Vs / 6 voltage. At this time, when the transistors Y2, Yp, and Yn are turned off, and the transistors Y1 and Y3 are turned on, respectively, the capacitor Cs is charged with the voltage Vs / 3 and is identical to the path shown in FIGS. 7A to 7F. A sustain discharge pulse having an alternating voltage of Vs / 2 and -Vs / 2 may be applied to the Y electrode through the path. At this time, the sustain discharge driving circuit 510 connected to the X electrode has the same structure as the sustain discharge driving circuit 410, and the sustain discharge driving circuit 510 alternates the Vs / 2 voltage and the -Vs / 2 voltage to the X electrode. The branch may apply the sustain discharge pulse in a phase opposite to that of the sustain discharge pulse applied to the Y electrode.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이와 같이 본 발명에 의하면, 유지 방전 구동 회로에서 낮은 내압의 트랜지스터를 사용할 수 있다. As described above, according to the present invention, a transistor with low breakdown voltage can be used in the sustain discharge drive circuit.

Claims (17)

복수의 제1 전극,A plurality of first electrodes, 제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터,A first transistor having a first end connected to a first power supply for supplying a first voltage, 상기 제1 트랜지스터의 제2단에 제1단이 연결되어 있는 제2 트랜지스터,A second transistor having a first end connected to a second end of the first transistor, 상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2 단이 연결되어 있는 제3 트랜지스터,A third transistor having a first end connected to a second end of the second transistor and having a second end connected to a second power supply for supplying a second voltage lower than the first voltage; 상기 제1 트랜지스터의 제2단과 상기 제2 트랜지스터의 제1단의 접점에 제1단이 연결되어 있는 제4 트랜지스터,A fourth transistor having a first end connected to a contact point of a second end of the first transistor and a first end of the second transistor, 상기 제2 트랜지스터의 제2단과 상기 제3 트랜지스터의 제1단의 접점에 제1단이 연결되어 있는 제5 트랜지스터,A fifth transistor having a first end connected to a contact point between a second end of the second transistor and a first end of the third transistor, 제1단이 상기 제4 트랜지스터의 제2단에 연결되고, 제2단이 상기 제5 트랜지스터의 제2단에 연결되어 있는 커패시터,A capacitor having a first end connected to a second end of the fourth transistor, and a second end connected to a second end of the fifth transistor, 상기 제1 전원, 상기 제1 트랜지스터, 상기 제4 트랜지스터, 상기 커패시터, 상기 제5 트랜지스터, 상기 제3 트랜지스터 및 상기 제2 전원을 포함하며, 상기 제1 및 제3 트랜지스터의 턴온 시에 상기 커패시터를 충전하기 위한 충전 경로,And the first power source, the first transistor, the fourth transistor, the capacitor, the fifth transistor, the third transistor, and the second power source, wherein the capacitor is turned on when the first and third transistors are turned on. Charging path for charging, 상기 복수의 제1 전극과 상기 커패시터의 제1단 사이에 연결되어 있는 제6 트랜지스터,A sixth transistor connected between the plurality of first electrodes and a first end of the capacitor, 상기 복수의 제1 전극과 상기 커패시터의 제2단 사이에 연결되어 있는 제7 트랜지스터,A seventh transistor connected between the plurality of first electrodes and a second end of the capacitor, 상기 제1 전압보다 낮고 상기 제2 전압보다 높은 제3 전압을 공급하는 제3 전원에 제1단이 연결되고, 상기 복수의 제1 전극에 제2 단이 연결되어 있는 제8 트랜지스터, An eighth transistor having a first end connected to a third power supply supplying a third voltage lower than the first voltage and higher than the second voltage, and having a second end connected to the plurality of first electrodes; 상기 제3 전원에 제1 단이 연결되고, 상기 복수의 제1 전극에 제2단이 연결되어 있는 제9 트랜지스터,A ninth transistor having a first end connected to the third power source and a second end connected to the plurality of first electrodes; 상기 제8 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어, 상기 복수의 제1 전극의 전압을 상승시키기 위한 상승 경로, 그리고A rising path connected between a second end of the eighth transistor and the plurality of first electrodes to raise voltages of the plurality of first electrodes, and 상기 제9 트랜지스터의 제2단과 상기 복수의 제1 전극 사이에 연결되어, 상기 복수의 제1 전극의 전압을 하강시키기 위한 하강 경로를 포함하는 플라즈마 표시 장치.And a falling path connected between the second terminal of the ninth transistor and the plurality of first electrodes to lower voltages of the plurality of first electrodes. 제1항에 있어서,The method of claim 1, 상기 제8 트랜지스터의 제2 단과 상기 제9 트랜지스터의 제2 단의 접점에 제1 단이 연결되어 있는 인덕터를 포함하며,An inductor having a first end connected to a contact point of a second end of the eighth transistor and a second end of the ninth transistor, 상기 상승 경로는 상기 제8 트랜지스터의 제2 단과 상기 인덕터의 제1 단 사이에 연결되어 있는 제1 다이오드를 포함하며,The rising path includes a first diode connected between a second end of the eighth transistor and a first end of the inductor, 상기 하강 경로는 상기 제9 트랜지스터의 제2 단과 상기 인덕터의 제1 단 사이에 연결되어 있는 제2 다이오드를 포함하는 플라즈마 표시 장치.And the falling path includes a second diode connected between the second end of the ninth transistor and the first end of the inductor. 제1항에 있어서,The method of claim 1, 상기 상승 경로는 상기 제8 트랜지스터의 제2 단과 상기 복수의 제1 전극 사이에 직렬로 연결되어 있는 제1 인덕터 및 제1 다이오드를 포함하며,The rising path includes a first inductor and a first diode connected in series between a second end of the eighth transistor and the plurality of first electrodes, 상기 하강 경로는 상기 제9 트랜지스터의 제2 단과 상기 복수의 제1 전극 사이에 직렬로 연결되어 있는 제2 인덕터 및 제2 다이오드를 포함하는 플라즈마 표시 장치.The falling path includes a second inductor and a second diode connected in series between a second end of the ninth transistor and the plurality of first electrodes. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제2 , 제3, 제4 및 제7 트랜지스터가 턴온되어 상기 복수의 제1전극에 상기 제2 전압과 상기 커패시터에 충전되어 있는 전압의 차에 해당되는 전압이 인가된 상태에서,In a state in which the second, third, fourth and seventh transistors are turned on and a voltage corresponding to a difference between the second voltage and the voltage charged in the capacitor is applied to the plurality of first electrodes, 상기 제2, 제3, 제 4 및 제7 트랜지스터가 턴오프되고, 상기 제8 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 증가시키고,The second, third, fourth, and seventh transistors are turned off, the eighth transistor is turned on to increase the voltage of the plurality of first electrodes, 상기 제8 트랜지스터가 턴오프되고, 상기 제1, 제2, 제5 및 제6 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제1 전압과 상기 커패시터에 충전되어 있는 전압의 합에 해당되는 전압이 인가되는 플라즈마 표시 장치.A voltage corresponding to a sum of voltages of the first voltage and the capacitor charged to the plurality of first electrodes by turning on the eighth transistor and turning on the first, second, fifth and sixth transistors The plasma display device is applied. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제1, 제2, 제5 및 제6 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제1 전압과 상기 커패시터에 충전되어 있는 전압의 합에 해당되는 전압이 인가된 상태에서,In a state in which the first, second, fifth and sixth transistors are turned on and a voltage corresponding to the sum of the first voltage and the voltage charged in the capacitor is applied to the plurality of first electrodes, 상기 제1, 제2, 제5 및 제6 트랜지스터가 턴오프되고, 상기 제9 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 감소시키고,The first, second, fifth and sixth transistors are turned off, and the ninth transistor is turned on to reduce voltages of the plurality of first electrodes, 상기 제9 트랜지스터가 턴오프되고, 상기 제2, 제3, 제4 및 제7 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 상기 제2 전압과 상기 커패시터에 충전되어 있는 전압의 차에 해당되는 전압이 인가되는 플라즈마 표시 장치. The ninth transistor is turned off, and the second, third, fourth and seventh transistors are turned on to correspond to a difference between the second voltage and the voltage charged in the capacitor to the plurality of first electrodes. A plasma display device to which a voltage is applied. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제1 전압은 양의 전압이고, 상기 제2 전압은 음의 전압이며, 상기 제3 전압은 접지 전압인 플라즈마 표시 장치.Wherein the first voltage is a positive voltage, the second voltage is a negative voltage, and the third voltage is a ground voltage. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제1 전압, 상기 제2 전압 및 상기 제3 전압은 양의 전압 레벨을 가지는 플라즈마 표시 장치.And the first voltage, the second voltage, and the third voltage have a positive voltage level. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 상승 경로 또는 하강 경로를 통하여 상기 복수의 제1 전극의 전압이 상기 제1 전압과 상기 제2 전압 사이에 해당되는 기간 동안, 상기 제1 트랜지스터 및 제3 트랜지스터가 턴온되어, 상기 충전 경로를 형성하는 플라즈마 표시 장치. The first transistor and the third transistor are turned on to form the charge path during a period in which voltages of the plurality of first electrodes are between the first voltage and the second voltage through the rising path or the falling path. Plasma display device. 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동 하는 방법에 있어서,In the method of driving a plasma display device comprising a plurality of first electrodes and a plurality of second electrodes, 제1 전압을 공급하는 제1 전원과 제2 전압을 충전하고 있는 커패시터를 통해 상기 복수의 제1 전극에 제3 전압을 인가하는 단계;Applying a third voltage to the plurality of first electrodes through a capacitor charged with a first power supply supplying a first voltage and a second voltage; 상기 제1 전압보다 높은 제4 전압을 공급하는 제2 전원과 제1 인덕터를 포함하는 제1 공진 경로를 통하여 상기 복수의 제1 전극의 전압을 증가시키는 단계;Increasing the voltages of the plurality of first electrodes through a first resonant path including a second power supply and a first inductor supplying a fourth voltage higher than the first voltage; 상기 제4 전압보다 높은 제5 전압을 공급하는 제3 전원과 상기 커패시터를 통해 상기 복수의 제1 전극에 제6 전압을 인가하는 단계;Applying a sixth voltage to the plurality of first electrodes through a third power supply supplying the fifth voltage higher than the fourth voltage and the capacitor; 상기 제2 전원과 제2 인덕터를 포함하는 제2 공진 경로를 통하여 상기 복수의 제1 전극의 전압을 감소시키는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.And reducing a voltage of the plurality of first electrodes through a second resonant path including the second power supply and a second inductor. 제9항에 있어서,The method of claim 9, 상기 제1 공진 경로는 상기 제2 전원과 상기 제1 인덕터 사이에 연결되어 있는 제1 트랜지스터를 더 포함하며,The first resonant path further includes a first transistor connected between the second power supply and the first inductor, 상기 제2 공진 경로는 상기 제2 전원과 상기 제2 인덕터 사이에 연결되어 있는 제2 트랜지스터를 더 포함하는 플라즈마 표시 장치의 구동 방법.And the second resonant path further comprises a second transistor connected between the second power supply and the second inductor. 제10항에 있어서,The method of claim 10, 상기 복수의 제1 전극의 전압을 증가 또는 감소시키는 단계는 상기 제3 전원과 커패시터 및 상기 제1 전원을 포함하는 충전 경로를 통하여 상기 커패시터에 상 기 제2 전압을 충전하는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.Increasing or decreasing the voltages of the plurality of first electrodes may further include charging the capacitor with the second voltage through a charging path including the third power source, the capacitor, and the first power source. Method of driving the display device. 제9항 내지 제11항 중 어느 한 항에 있어서,The method according to any one of claims 9 to 11, 상기 제1 인덕터와 상기 제2 인덕터는 동일한 인덕터인 플라즈마 표시 장치의 구동 방법.And the first inductor and the second inductor are the same inductor. 복수의 제1 전극과 복수의 제2 전극을 포함하는 플라즈마 표시 장치를 구동하는 장치에 있어서,In the apparatus for driving a plasma display device comprising a plurality of first electrodes and a plurality of second electrodes, 제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있는 제1 트랜지스터,A first transistor having a first end connected to a first power supply for supplying a first voltage, 상기 제1 트랜지스터의 제2단에 제1단이 연결되어 있는 제2 트랜지스터,A second transistor having a first end connected to a second end of the first transistor, 상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원에 제2 단이 연결되어 있는 제3 트랜지스터,A third transistor having a first end connected to a second end of the second transistor and having a second end connected to a second power supply for supplying a second voltage lower than the first voltage; 상기 제1 트랜지스터의 제2단과 상기 제2 트랜지스터의 제1단의 접점에 제1단이 연결되어 있는 제4 트랜지스터,A fourth transistor having a first end connected to a contact point of a second end of the first transistor and a first end of the second transistor, 상기 제2 트랜지스터의 제2단과 상기 제3 트랜지스터의 제1단의 접점에 제1단이 연결되어 있는 제5 트랜지스터,A fifth transistor having a first end connected to a contact point between a second end of the second transistor and a first end of the third transistor, 제3 전압을 충전하고 있으며, 제1단이 상기 제4 트랜지스터의 제2단에 연결되고, 제2단이 상기 제5 트랜지스터의 제2단에 연결되어 있는 커패시터,A capacitor charged with a third voltage, a first end of which is connected to a second end of the fourth transistor, and a second end of which is connected to a second end of the fifth transistor, 상기 복수의 제1 전극과 상기 커패시터의 제1단 사이에 연결되어 있는 제6 트랜지스터,A sixth transistor connected between the plurality of first electrodes and a first end of the capacitor, 상기 복수의 제1 전극과 상기 커패시터의 제2단 사이에 연결되어 있는 제7 트랜지스터,A seventh transistor connected between the plurality of first electrodes and a second end of the capacitor, 상기 제1 전압보다 낮고 상기 제2 전압보다 높은 제4 전압을 공급하는 제3 전원과 상기 복수의 제1 전극 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 증가하도록 동작하는 제8 트랜지스터, 그리고An eighth transistor connected between a third power supply supplying a fourth voltage lower than the first voltage and higher than the second voltage and the plurality of first electrodes to operate to increase the voltage of the plurality of first electrodes when turned on , And 상기 제3 전원과 상기 복수의 제1 전극 사이에 연결되어 턴온시 상기 복수의 제1 전극의 전압이 감소하도록 동작하는 제9 트랜지스터를 포함하는 플라즈마 표시 장치의 구동 장치.And a ninth transistor connected between the third power supply and the plurality of first electrodes to operate to reduce voltages of the plurality of first electrodes when turned on. 제13항에 있어서,The method of claim 13, 상기 제8 트랜지스터의 제1 단과 상기 제9 트랜지스터의 제1 단의 접점에 제1 단이 연결되어 있는 인덕터를 포함하며,An inductor having a first end connected to a contact point of a first end of the eighth transistor and a first end of the ninth transistor, 상기 제8 트랜지스터의 제1 단과 상기 인덕터의 제1 단 사이에 제1 다이오드가 연결되며,A first diode is connected between the first end of the eighth transistor and the first end of the inductor. 상기 제9 트랜지스터의 제1 단과 상기 인덕터의 제1 단 사이에 제2 다이오드가 연결되어 있는 플라즈마 표시 장치의 구동 장치.And a second diode connected between the first end of the ninth transistor and the first end of the inductor. 제13항에 있어서,The method of claim 13, 상기 제8 트랜지스터의 제1 단과 상기 복수의 제1 전극 사이에 제1 인덕터 및 제1 다이오드가 직렬로 연결되며,A first inductor and a first diode are connected in series between a first end of the eighth transistor and the plurality of first electrodes, 상기 제9 트랜지스터의 제1 단과 상기 복수의 제1 전극 사이에 제2 인덕터 및 제2 다이오드가 직렬로 연결되어 있는 플라즈마 표시 장치의 구동 장치.And a second inductor and a second diode are connected in series between the first terminal of the ninth transistor and the plurality of first electrodes. 제13항 내지 제15항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 15, 상기 제2 , 제3, 제4 및 제7 트랜지스터가 턴온되어 상기 복수의 제1전극에 상기 제2 전압과 상기 제3 전압의 차에 해당되는 전압이 인가된 상태에서,In a state in which the second, third, fourth and seventh transistors are turned on and a voltage corresponding to the difference between the second voltage and the third voltage is applied to the plurality of first electrodes, 상기 제2, 제3, 제 4 및 제7 트랜지스터가 턴오프되고, 상기 제8 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 증가시키고,The second, third, fourth, and seventh transistors are turned off, the eighth transistor is turned on to increase the voltage of the plurality of first electrodes, 상기 제8 트랜지스터가 턴오프되고, 상기 제1, 제2, 제5 및 제6 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제1 전압과 상기 제3 전압의 합에 해당되는 전압이 인가되는 플라즈마 표시 장치의 구동 장치.The eighth transistor is turned off, and the first, second, fifth and sixth transistors are turned on to apply a voltage corresponding to the sum of the first voltage and the third voltage to the plurality of first electrodes. Driving device of plasma display device. 제13항 내지 제15항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 15, 상기 제1, 제2, 제5 및 제6 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 제1 전압과 상기 제3 전압의 합에 해당되는 전압이 인가된 상태에서,In a state in which the first, second, fifth and sixth transistors are turned on and a voltage corresponding to the sum of the first voltage and the third voltage is applied to the plurality of first electrodes, 상기 제1, 제2, 제5 및 제6 트랜지스터가 턴오프되고, 상기 제9 트랜지스터가 턴온되어 상기 복수의 제1 전극의 전압을 감소시키고,The first, second, fifth and sixth transistors are turned off, and the ninth transistor is turned on to reduce voltages of the plurality of first electrodes, 상기 제9 트랜지스터가 턴오프되고, 상기 제2, 제3, 제4 및 제7 트랜지스터가 턴온되어 상기 복수의 제1 전극에 상기 상기 제2 전압과 상기 제3 전압의 차에 해당되는 전압이 인가되는 플라즈마 표시 장치의 구동 장치. The ninth transistor is turned off, and the second, third, fourth, and seventh transistors are turned on to apply a voltage corresponding to the difference between the second voltage and the third voltage to the plurality of first electrodes. A driving device of the plasma display device.
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