KR100822443B1 - 반도체 선을 형성하는 방법, 반도체 구조, 장치, 시스템 및메모리 - Google Patents

반도체 선을 형성하는 방법, 반도체 구조, 장치, 시스템 및메모리 Download PDF

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Abstract

실리콘이나 다른 반도체 물질로부터 와이어를 형성하는 방법을 개시한다. 또한, 이러한 반도체 와이어를 포함하는 다양한 장치를 개시한다. 일실시예에 따르면, 와이어는 하부 기판으로부터 이격되며, 제1 단부와 대향하는 제2 단부 간에 연장되고, 제1 및 제 단부의 각각은 기판에 고정된다. 다른 실시예들을 설명하고 청구한다.

Description

반도체 선을 형성하는 방법, 반도체 구조, 장치, 시스템 및 메모리{METHODS FOR FORMING SEMICONDUCTOR WIRES AND RESULTING DEVICES}
본 출원은 "Methods for Forming Semiconductor Wires and Resulting Devices"라는 명칭으로 2004년 6월 28일 출원된 미국 특허출원번호 10/879,765와 관련된다.
본 발명은 일반적으로 집적 회로 장치의 제조에 관한 것으로, 보다 구체적으로는, 실리콘이나 다른 반도체 물질에 의한 와이어 형성에 관한 것이다.
최근의 마이크로프로세서는 반도체 다이 상에 형성된 수백만 개의 트랜지스터 및 다른 회로 소자들(예를 들어, 저항기, 커패시터, 다이오드 등)을 포함할 수 있다. 트랜지스터들을 이용하여 처리 장치 상에 논리 회로부 및 메모리 회로부(예를 들어, SRAM 또는 DRAM)를 형성할 수 있다. 다른 집적 회로 장치들뿐만 아니라 미래의 프로세서의 생성에 있어서, 트랜지스터의 개수가 계속 증가할 것으로 예상된다. 동시에, 다이 크기를 감소하는 것이 바람직할 수 있다. 따라서, 반도체 제조자들은 더욱 작은 반도체 "풋프린트(footprint)" 상에 많은 개수의 트랜지스터를 제조하는 문제에 직면할 수 있다. 다이 크기를 감소하는 한편 트랜지스터 개수를 증가하는 한가지 방안은 트랜지스터들 자체의 크기를 축소하는 것이다. 그러나, 제조자들이 트랜지스터의 피쳐 사이즈를 저감함에 따라, 결국 종래의 리소그래피 특성을 넘어설 수도 있다.
도 1은 실리콘이나 다른 반도체 물질로부터 와이어를 형성하는 방법의 일실시예를 예시하는 블록도,
도 2(a) 및 2(b)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 3(a) 내지 3(c)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 4(a) 내지 4(c)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 5(a) 내지 5(c)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 6(a) 내지 6(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 7(a) 내지 7(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 8(a) 내지 8(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 9(a) 내지 9(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 10(a) 내지 10(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 11(a) 내지 11(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 12(a) 내지 12(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 13(a) 내지 13(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 14(a) 내지 14(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 15(a) 내지 15(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 16(a) 내지 16(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 17(a) 내지 17(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,
도 18(a)는 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 와이어를 포함하는 트랜지스터의 일실시예를 개략적으로 예시하는 도,
도 18(b)는 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 와이어를 포함하는 트랜지스터의 다른 일실시예를 개략적으로 예시하는 도,
도 19a 내지 19c는 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 와이어를 포함하는 메모리 장치의 일실시예를 개략적으로 예시하는 도,
도 20은 실리콘이나 다른 반도체 물질로부터 와이어를 형성하는 방법의 다른 일실시예를 개략적으로 예시하는 도,
도 21은 반도체 웨이퍼 상에 개시한 실시예들중 임의의 실시예에서 와이어를 형성할 수 있는 일실시예를 개략적으로 예시하는 도,
도 22는 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 회로 소자를 갖는 컴포넌트를 포함할 수 있는 컴퓨터 시스템의 일실시예를 개략적으로 예시하는 도,
도 23은 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 회로부를 포함할 수 있는 처리 장치의 일실시예를 개략적으로 예시하는 도.
본 명세서에서는 실리콘 와이어를 포함하는 트랜지스터 장치뿐만 아니라 이러한 실리콘으로 와이어를 형성하는 방법의 다양한 실시예들을 개시한다. 일실시예에서, 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 와이어는 약 50㎚ 이하의 직경(또는 다른 최소 폭 치수)을 갖는다(예를 들어, 나노와이어). 그러나, 개시한 방법들은 실리콘 와이어의 형성에 한정되지 않으며 개시한 방법들을 이용하여 다른 반도체 물질로 와이어를 제조할 수 있다는 점을 이해하길 바란다. 또한, 개시한 실시예들이 나노와이어 장치들의 형성에 한정되지 않으며 개시한 실시예들에 따라 임의의 스케일(예를 들어, 50㎚ 초과의 직경)의 와이어들을 형성할 수 있다는 점을 이해하길 바란다. 또한, 개시한 와이어들이 트랜지스터의 형성 응용에 한정되지 않으며 다른 실시예에서 개시한 와이어들이 다른 회로 소자들이나 장치들에서 응용될 수 있다는 점을 이해하길 바란다.
도 1은 실리콘이나 다른 반도체 물질로 와이어를 형성하는 방법의 실시예들을 예시한다. 도 1의 방법은 예를 들어 도 2(a) 내지 18(b)의 개략적인 도면들로 추가로 예시된다. 아래의 텍스트에서처럼 도 2(a) 내지 18(b)의 각각에 참조 부호를 부여한다.
먼저, 도 2(a) 및 2(b)를 참조하면, 기판(200)이 도시되어 있다. 기판의 평면도가 도 2(a)에 도시되어 있으며, 도 2(a)의 선(B-B)을 따라 절취한 기판의 단면도가 도 2(b)에 도시되어 있다. 일실시예에서, 기판(200)은 반도체 물질의 베이스층(210)과, 베이스층(210) 위의 절연 물질층(220)과, 절연층(220) 위의 반도체 물질층(230)을 포함한다. 일실시예에서, 기판(200)은, 다수의 집적 회로(IC) 장치들이 형성되는 웨이퍼를 포함할 수 있다. 일실시예에서, 반도체층(230)은 실리콘을 포함하고, 절연층(220)은 실리콘 이산화물(SiO2)을 포함한다. 다른 실시예에서, 베 이스층(210)도 실리콘을 포함한다. 일실시예에서, 기판(200)은 실리콘-온-인슐레이터(SOI) 웨이퍼를 포함한다. 다음의 설명에서 편의상, 반도체층(230)이 실리콘을 포함하고 와이어가 실리콘으로 형성된다고 가정한다. 그러나, 개시한 실시예들이 실리콘 사용으로 제한되지 않으며 또한 기판(200) 및 개시한 와이어들이 다른 반도체 물질들(예를 들어, 실리콘 탄화물)을 포함할 수 있음을 이해하길 바란다.
도 1을 참조하면, 특히 블록(105)을 참조하면, 기판 상의 실리콘층을 패터닝한다. 이것은 도 3(a) 내지 3(c)에 도시되어 있으며, 여기서 기판(200) 상의 실리콘층(230)은 필요한 형상으로 패터닝되어 있다. 기판 및 패터닝된 실리콘층의 평면도가 도 3(a)에 도시되어 있는 반면 도 3(a)의 선(B-B, C-C)을 따라 절취한 기판 및 패터닝된 실리콘층의 단면도가 도 3(b) 및 3(c)에 각각 도시되어 있다(도 4 내지 도 17의 A, B, C 간에 동일한 관계가 존재한다는 점에 주목하길 바란다). 일실시예에서는, 도면들에 도시한 바와 같이, 실리콘층(230)을 패터닝하여 실리콘 본체(331)를 형성한다. 일실시예에 따라, 실리콘 본체는, 도면들에 도시한 바와 같이, 폭과 높이보다 길이가 더 긴 일반적으로 직사각형의 병렬파이프 형상 구조를 포함한다. 그러나, 실리콘 본체는 임의의 적절한 형상 및 구성을 가질 수 있음을 이해하길 바란다.
임의의 적절한 포토리소그래피 및 에칭 프로세스를 활용하여 실리콘층(230)을 패터닝할 수 있다. 일실시예에서, 도 3(c)에 도시한 바와 같이, 포토리소그래피동안, 마스크층(302)은 실리콘층(230)의 상부 표면 위에 증착되고, 배리어층(304)은 마스크층(302)과 실리콘층(230) 간에 배치된다. 산화 물질(예를 들어, SiO2)을 포함할 수 있는 배리어층(304)은, 마스크층(302)(예를 들어, SiN)이 하부(underlying) 실리콘층(230)내로 확산되는 것을 방지하고, 이 배리어층(304)은 마스크층과 하부 실리콘층 간에 스트레스 완화로서 기능할 수도 있다. 마스크층(302)을 제거한 후, 배리어층(304)을 제거한다. 일실시예에서, 이 배리어층(304)은 에칭 프로세스에 의해 제거되는 산화 물질을 포함한다. 산화 배리어층(304)의 에칭동안, 절연층(220)의 일부도 제거하고, 이에 따라 도 4(a) 내지 4(c)에 도시한 바와 같이 실리콘 본체(331) 바로 아래에서 부분적인 언더컷 영역들(424)이 발생할 수 있다(이것은 마스크 및 배리어층을 제거한 후의 기판(200) 및 실리콘 본체(331)를 나타낸다). 도 4(c)에 도시한 바와 같이, 부분적인 언더컷 에칭 후에, 절연층(220)의 일부(427)는 실리콘 본체(331)와 접촉 상태에 있으며 실리콘 본체를 기판에 부착한다.
도 1의 블록(110)에서와 같이, 희생 물질층을 실리콘 본체 위에 증착한다. 이것은 도 5(a) 내지 5(c)에 도시되어 있으며, 실리콘 본체(331)의 일부 위에 형성된 희생 물질층(540)을 나타낸다. 트랜지스터 장치가 형성되는 일실시예에서, 희생층(540)은 게이트에 대응하는 실리콘 본체(331)의 영역 위에 위치한다. 임의의 적절한 프로세스 또는 프로세스들의 조합을 이용하여 희생층(540)을 증착할 수 있다. 일실시예에 따라, 도 5(a) 내지 5(c)에 도시한 바와 같이 희생 물질의 블랭킷층을 증착한 후 포토리소그래피 및 후속 에칭에 의해 실리콘 본체(331)의 일부를 덮는 희생층(540)을 생성한다. 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 비롯한 임의의 적절한 블랭킷 증착 기술을 이용하여 희생층을 형성할 수 있다. 희생층(540)은 임의의 적절한 물질을 포함할 수 있으며, 일실시예에서, 희생 물질은 폴리실리콘을 포함한다.
블록(115)을 참조하면, 기판 위에 마스크층을 증착하고 후속하여 평탄화를 수행한다. 이것은 도 6(a) 내지 6(d)에 도시되어 있으며, 여기서 6(d)는 도 6(a)의 선(D-D)을 따라 절취한 기판의 단면도를 나타낸다(도 7 내지 도 14의 A와 D 사이에 유사한 관계가 존재한다). 이러한 도면들에 도시한 바와 같이, 기판(200)의 일부들 위에 마스크층(650)을 증착하였다(예를 들어, 그 일부들은 하부 희생층(540) 아래에 있지 않는다). 보다 상세하게, 희생층(540)은 실리콘 본체(331)의 내부 영역(632) 위에 있는 반면, 마스크층(650)은 실리콘 본체(331)의 대향하는 외부 영역들(633a, 633b) 위에 있다.
임의의 적절한 증착 기술(예를 들어, CVD, PVD 등)을 이용하여 마스크층(650)을 증착할 수 있다. 또한, 예를 들어, 화학적 기계적 연마(CMP)와 같은 임의의 적절한 평탄화 프로세스를 이용하여 마스크층(650)(및 희생층(540))을 평탄화할 수 있다. 마스크층(650)은 임의의 적절한 물질을 포함할 수 있으며, 일실시예에서, 마스크층(650)은 실리콘 질화물(SiN)을 포함한다. 또한, 일실시예에 따르면, 마스크층(650)의 증착 전에, 마스크층(650) 아래에 위치하는 실리콘 본체(331)의 그 부분들 위에 배리어층(도시하지 않음)을 형성할 수 있다(다른 실시예에서는, 희생층(540)의 증착 전에 실리콘 본체 위에 배리어층을 형성할 수 있다.) 이 배리 어층(예를 들어, SiO2와 같은 산화물질)은 마스크 물질(예를 들어, SiN)이 실리콘 본체(331) 내로 확산되는 것을 방지한다.
블록(120)에서 알 수 있듯이, 희생층(120)을 제거한다. 이것은 도 7(a) 내지 7(d)에 도시되어 있으며, 여기서 희생층(540)을 제거하여 마스크층(650)을 통해 아래로 하부 절연층(220)으로 연장되는 트렌치(743)를 형성하였다. 실리콘 본체(331)의 내부 영역(632)의 적어도 일부(또는 전부)는 트렌치(743) 내에서 노출된다. 임의의 적절한 프로세스를 이용하여 희생층(540)을 제거할 수 있다. 예를 들어, 수산화칼륨(KOH)을 함유하는 용액을 이용하는 에칭 프로세스에 의해 희생 물질을 제거할 수 있다.
개시된 와이어(또는 복수의 와이어)가 위에 형성되는 웨이퍼(또는 다이)의 모든 부분으로부터 폴리실리콘을 포함할 수 있는 희생층을 제거하지 않을 수 있음을 이해하길 바란다. 그러나, 일부 실시예에 따르면, 희생 물질을 제거하여 실리콘 본체(331)의 내부 영역(632)을 노출하는 트렌치(743)를 형성하고, 이 희생 물질층은 웨이퍼(또는 다이) 상에 또한 제조되는 다른 장치들의 일부를 형성할 수 있다. 예를 들어, 희생 물질이 폴리실리콘인 경우, (일부 실시예에서 희생 물질(540)인) 폴리실리콘층은 다른 트랜지스터 장치들용으로 게이트 물질을 포함할 수 있고, 폴리실리콘 물질은 이러한 다른 장치들이 형성되는 웨이퍼의 영역들로부터 제거되지 않을 수 있다. 희생 물질(예를 들어, 폴리실리콘)이 필요한 웨이퍼의 그 영역들 상에 희생 물질층을 보호하기 위해, 평탄화 후에 패시베이션층(예를 들 어, SiO2와 같은 산화 물질)을 증착할 수 있다(블록 115 참조). 이 패시베이션층을 부분적으로 제거하여 개시한 반도체 와이어들이 형성될 웨이퍼(또는 다이)의 영역들을 개방한다. 이후, 후속 평탄화 단계에서 패시베이션층의 나머지를 제거할 수 있다(블록 150 참조).
도 5(a) 내지 7(d)에서, 마스크층의 증착이 뒤따르는 희생 물질의 제1 증착에 의해 트렌치(743)를 마스크층(650) 내에 형성하였고, 이후 후속하여 (블록 120에서와 같이) 그 희생 물질을 제거하여 트렌치를 형성하였다. 그러나, 다른 실시예에서는, 마스크 물질(예를 들어, SiN)의 블랭킷층을 증착하고, 이후 (예를 들어, 네거티브 포토레지스트를 이용하는) 후속 패터닝에 의해 트렌치를 형성하고 마스크층을 에칭함으로써 트렌치(743)를 갖는 마스크층을 형성한다. 본 실시예에서는, 희생층(540)을 증착하지 않을 수 있다(블록 110 참조).
블록(125)에서와 같이, 일실시예에서는, 실리콘 본체(331)의 내부 영역(632)을 노출하는 트렌치(743)를 형성한 후, 산화를 수행한다. 이것은 도 8(a) 내지 8(d)에 도시되어 있으며, 실리콘 본체(331)의 노출된 내부 영역(632) 위에 형성된 산화층(835)(예를 들어, SiO2)을 도시한다. 일실시예에서, 실리콘 본체(331)를 열적 산화함으로써 산화층(835)을 형성하고, 여기서 실리콘 본체의 내부 영역들은 미산화(unoxidized) 상태로 남아 있다. 열적 산화를 활용하여 산화층(835)을 형성하는 일실시예에서, 산화 프로세스동안 소모되는 실리콘 본체(331)(예를 들어, Si)의 체적에 대한 산화물(예를 들어, SiO2)의 체적의 비는 약 2 대 1일 수 있다. 일실시 예에서, 실리콘 본체(331)의 미산화 코어를 둘러싸는 산화층(835)의 두께(t)는, 실리콘 본체(331)와 접촉하는 하부 절연층(220)의 일부의 폭(w)의 대략 절반이다(도 8(c) 참조).
도 1의 블록(130)을 참조하면, 산화층을 제거하고 언더컷을 생성하여 실리콘 본체의 일부를 하부 기판으로부터 분리한다. 이것은 도 9(a) 내지 9(d)에 도시되어 있으며, 여기서 실리콘 본체(331)로부터 산화층(835)을 제거하여 저감된 치수를 갖는 내부 영역(932)을 형성하였다. 내부 영역(932)은 (마스크층(650) 아래에 위치하는) 대향하는 외부 영역들(633a, 633b) 간에 연장되며, 내부 영역(932)은 기판의 절연층(220)에 형성된 언더컷 영역(928)에 의해 (기판 위에서 유지되고) 기판(200)으로부터 분리된다. 산화층(835)(예를 들어, SiO2)의 제거동안 발생하는 절연층(220)(예를 들어, SiO2)을 제거함으로써 언더컷 영역(928)을 형성한다. 하부 절연층(220)의 폭(w)(실리콘 본체(331)와 접촉하는 부분임)에 대한 산화층(835)의 두께(t)의 비가 적어도 2대 1인 일실시예에서는, 산화층(835)이 실질적으로 제거되면 실리콘 본체(331)의 미산화 부분(즉, 내부 영역(932)) 및 하부 절연층(220) 간에 분리가 발생한다. 화학적 에칭 프로세스와 같은 임의의 적절한 프로세스를 이용하여 산화물을 제거할 수 있다. 본체(331)가 실리콘으로 형성된 일실시예에서는, 불산(HF)을 함유하는 용액을 이용하여 산화물을 제거할 수 있다. 일반적으로, 미산화 실리콘(및 마스크층(650))을 제거하지 않고서 산화층(835)(및 절연층(220))을 제거하거나, 실리콘(및 마스크층(650))의 제거율보다 훨씬 큰 제거율로 산화층 (및 절연층)을 제거하는 임의의 프로세스는 산화 제거용으로 이용될 수 있다.
다음 블록(135)을 참조하면, 추가 산화를 수행한다. 이것은 도 10(a) 내지 10(d)에 도시되어 있으며, 여기서 실리콘 본체(331)의 내부 영역(932)을 추가 산화하여 산화층(1035)을 형성하였다. 임의의 적절한 산화 프로세스(예를 들어, 열적 산화)를 이용하여 산화층(1035)을 형성할 수 있다. 또한, 열적 산화를 이용하여 산화층(1035)을 형성하는 경우, 산화동안 소모되는 물질(예를 들어, Si)의 체적에 대한 성장한 산화물(예를 들어, SiO2)의 체적의 비는 약 2대 1일 수 있다.
산화 프로세스(예를 들어, 블록(125 및/또는 135))는 종래의 리소그래피 프로세스보다 훨씬 더 큰 제어를 받을 수 있음에 주목하길 바란다. 예를 들어, 포토리소그래피에 의해 얻을 수 있는 해상력은 5㎚ 치수일 수도 있다. 반면, 산화 프로세스동안 몇 개 내지 수 옹스트롬(예를 들어, 9 옹스트롬) 치수의 해상력을 얻을 수 있다. 따라서, 포토리소그래피에 의해 제공되는 치수 및 피쳐보다 작을 수 있는 치수 및 피쳐를 갖는 와이어를 형성할 수 있다. 또한, 웨이퍼 또는 다른 기판 상의 특정 위치에 와이어를 형성할 수 있다.
블록(140)에서 알 수 있듯이, 산화물을 제거한다. 이것은 도 11(a) 내지 11(d)에 도시되어 있으며, 여기서 산화층(1035)을 제거하여 추가로 저감된 치수를 갖는 내부 영역(1132)을 형성하였다. 또한, 산화 제거 프로세스동안 하부 절연층(220)의 추가 부분들을 제거하여 확장된 언더컷 영역(1128)을 형성한다. 내부 영역(1132)은 (마스크층(650) 아래에 위치하는) 대향하는 외부 영역들(633a, 633b) 간에 연장되며, 이 내부 영역(1132)은 언더컷 영역(1128)에 의해 (기판 위에 유지되고) 기판(200)으로부터 분리된다. 외부 영역들(633a, 633b)은 영역들(1139a, 1139b)에서 하부 절연층(220)과 접촉하며 이 하부 절연층에 부착된 상태로 있음을 주목하길 바란다. 임의의 적절한 프로세스(예를 들어, HF를 이용한 화학적 에칭 프로세스)를 이용하여 산화물을 제거할 수 있다. 또한, 미산화 실리콘(및 마스크층(650))을 제거하지 않고서 산화층(1035)(및 절연층(220))을 제거하거나, 실리콘(및 마스크층(650))의 제거율보다 훨씬 큰 제거율로 산화층(및 절연층)을 제거하는 임의의 프로세스는 산화 제거용으로 이용될 수 있다.
트랜지스터를 형성하는 경우, 블록(145)에서 알 수 있듯이, 게이트 절연 물질층 및 게이트 전극 물질층을 실리콘 본체의 노출된 내부 영역 위에 증착할 수 있다. 이것은 도 12(a) 내지 12(d)에 도시되어 있으며, 실리콘 본체의 노출된 내부 영역(1132) 위에 증착된 게이트 절연층(1265)을 도시하고, 또한 게이트 절연층(1265) 위에 및 노출된 내부 영역(1132) 주위에 증착된 게이트 전극층(1260)을 도시한다. 임의의 적절한 증착 기술(예를 들어, 열적 산화, CVD, PVD 등)을 이용하여 게이트 절연 물질(1265)을 증착할 수 있고, 임의의 적절한 증착 기술(예를 들어, CVD, PVD 등)을 이용하여 게이트 전극 물질(1260)을 증착할 수 있다. 게이트 절연층(1265)은 임의의 적절한 절연 물질을 포함할 수 있으며, 일실시예에서, 게이트 절연층은 SiO2를 포함한다. 일실시예에서, 게이트 절연층(1265)은 약 1㎚ 이하의 두께를 갖는다. 게이트 전극층(1260)은 임의의 적절한 도전성 물질을 포함할 수 있으며, 일실시예에서, 게이트 전극층은 폴리실리콘을 포함한다. 다른 실시예에서, 게이트 전극층(1260)은 금속 물질(및 게이트 절연층, 저유전 물질)을 포함할 수 있다.
일실시예에서, 게이트 절연 물질 및 게이트 전극 물질을 증착하기 전에, 실리콘 본체의 내부 영역(1132)에 도핑 프로세스를 수행할 수 있다. 트랜지스터의 경우, 채널 영역에 자기 정렬되는 이러한 도핑은 단채널 효과를 개선할 수 있다. 내부 영역(1132)은 (예를 들어, NMOS 장치용) 보론이나 (예를 들어, PMOS 장치용) 비소와 같은 임의의 적절한 원소 또는 물질로 도핑할 수 있다. 또한, 고상(solid phase) 확산이나 플라즈마 상 확산을 비롯한 임의의 적절한 도핑 기술을 이용하여 실리콘 본체의 내부 영역(1132)을 도핑할 수 있다.
블록(150)에서 알 수 있듯이, (도핑 후에) 게이트 절연 물질 및 게이트 전극 물질을 증착한 후, 평탄화를 수행한다. 임의의 적절한 평탄화 프로세스(예를 들어, CMP)를 이용하여 게이트 전극 물질(1260) 및/또는 마스크층(650)을 평탄화할 수 있다. 또한, 평탄화 결과가 도 12(a) 내지 12(d)에 도시되어 있다. 또한, 상술한 바와 같이, 패시베이션층(예를 들어, 산화 물질)을 증착하여 희생 물질(예를 들어, 폴리실리콘)이 제거되지 않는 웨이퍼(또는 다이)의 그 영역들을 보호할 수 있으며, 이 평탄화 프로세스에 의해 패시베이션층을 그 영역들로부터 제거할 수 있다.
블록(155)을 참조하면, 마스크층을 제거한다. 이것은 도 13(a) 내지 13(d)에 도시되어 있으며, 여기서 마스크층(650)을 제거하였다. 임의의 적절한 프로세 스를 이용하여 마스크층(650)을 제거할 수 있다. 예를 들어, 마스크층(650)이 SiN을 포함하는 경우, 인산을 함유하는 용액을 이용하는 화학적 에칭 프로세스에 의해 마스크층을 제거할 수 있다. 일반적으로, 실리콘 본체(331), 게이트 전극 물질(1260), 및 하부 절연층(220)(및 게이트 절연층(1265))을 제거하지 않고서 마스크층(650)을 제거하거나, 이러한 다른 물질들보다 훨씬 더 큰 제거율로 마스크층을 제거하는 임의의 프로세스는 마스크 제거용으로 이용될 수 있다.
대체 실시예에서, 제2 산화층의 제거후(블록 140 참조), 블록(165)에서 알 수 있듯이, 기판 위에 절연층을 증착한다. 이것은 도 14 내지 14(d)에 도시되어 있으며, 여기서는 (블록(140)에서와 같이 그리고 도 11(a) 내지 11(d)에 도시한 바와 같이 제2 산화층을 제거한 후) 절연 물질층(1470)을 기판(200) 위에 증착하였다. 절연층(1470)은 마스크층(650) 내의 트렌치를 향해 아래로 연장되며 실질적으로 언더컷 영역(1128)을 채운다. 일실시예에서, 절연층(1470)은 산화 물질(예를 들어, SiO2)을 포함하지만, 다른 임의의 적절한 절연 물질들을 이용해도 된다는 점을 이해하길 바란다. CVD, PVD 등을 비롯한 임의의 적절한 증착 기술들을 이용하여 절연층(1470)을 증착할 수 있다.
블록(170)을 참조하면, 절연층 내에 트렌치를 형성한다. 이것은 도 15(a) 내지 15(d)에 도시되어 있으며, 여기서는 절연층(1470) 내에 형성된 트렌치(1573)를 도시하고 있다. 트렌치(1573)는 실리콘 본체(331)의 상당량의 내부 영역(1132)을 노출하였지만, 도 15(b)에 도시한 바와 같이 절연층(1470)의 일부는 언더컷 영 역(1128)내에 그리고 실리콘 본체의 내부 영역(1132) 주위에 남아 있다. (마스크층(650)이 트렌치(1573) 형성용 마스크로 기능함으로써) 에칭 프로세스와 같은 임의의 적절한 프로세스를 이용하여 트렌치(1573)를 형성할 수 있다. 트랜지스터 응용에 있어서, (도 15(b)에 도시한 바와 같이) 언더컷 영역을 절연 물질(147)로 채우는 것은 게이트 용량을 저감할 수 있음에 주목하길 바란다. 일부 응용(예를 들어, 논리 장치들)에 있어서는 게이트 용량을 저감하는 것이 바람직할 수 있는 반면, 다른 응용(예를 들어, 메모리 장치들)에 있어서는 전체 언더컷 영역을 게이트 전극 물질로 채움으로써 발생하는 증가된 용량이 허용될 수 있다.
블록(175)에서와 같이, 트랜지스터를 형성하는 경우, 게이트 절연 물질층 및 게이트 전극 물질층을 실리콘 본체의 노출된 내부 영역 위에 증착할 수 있다. 이것은 도 16(a) 내지 16(d)에 도시되어 있으며, 여기서는 게이트 절연층(1665)이 실리콘 본체의 노출된 내부 영역(11332) 위에 증착되어 있고 게이트 전극층(1660)이 게이트 절연층(1665) 위에 그리고 노출된 내부 영역(1132) 주위에 증착되어 있다. 임의의 적절한 증착 기술들(예를 들어, 열적 산화, CVD, PVD 등)을 이용하여 게이트 절연 물질(1265)을 증착할 수 있고, 임의의 적절한 증착 기술(예를 들어, CVD, PVD 등)을 이용하여 게이트 전극 물질(1260)을 증착할 수 있다. 게이트 절연층(1265)은 임의의 적절한 절연 물질을 포함할 수 있으며, 일실시예에서, 게이트 절연층은 SiO2를 포함한다. 일실시예에서, 게이트 절연층(1265)은 약 1㎚ 이하의 두께를 갖는다. 게이트 전극층(1660)은 임의의 적절한 도전성 물질을 포함할 수 있 으며, 일실시예에서, 게이트 전극층은 폴리실리콘을 포함한다. 상술한 바와 같이, 다른 실시예에 따르면, 게이트 전극층은 금속 물질(및 게이트 절연층, 고유전 물질)을 포함할 수 있다. 또한, 상술한 바와 같이, 게이트 절연 물질 및 게이트 전극 물질을 증착하기 전에 (그리고 절연층(1470)의 증착 전에), 반도체 본체의 내부 영역(1132)에 도핑 프로세스를 수행할 수 있다.
블록(150)에서와 같이, 평탄화를 수행하며, 이것도 도 16(a) 내지 16(d)에 도시되어 있다. 도 17(a) 내지 17(b)를 참조하면, 블록(155)에서와 같이 마스크층(650)을 제거하였다. 마스크층의 평탄화 및 제거는 상술하였다(블록 150, 155 참조).
상술한 실시예들중 임의의 실시예에 있어서, 원래의 실리콘 본체(331)의 저감된 내부 영역(1132)이 남아 있다. 내부 영역(1132)은 제1 단부 영역(예를 들어, 실리콘 본체(331)의 제1 외부 영역(633a))과 대향하는 제2 단부 영역(예를 들어, 실리콘 본체의 제2 외부 영역(633b)) 간에 연장되는 "와이어"를 형성하고, 이 와이어는 단부 영역들보다 (폭이나 직경 면에서) 상대적으로 좁을 수 있다. 게다가, 내부 영역 또는 와이어(1132)는 하부 기판으로부터 이격되며 하부 기판 위에 배치된다. 따라서, 일실시예에서, 대향 단부들 간에 연장되는 독립적인(free-standing) 와이어가 형성되며, 여기서 대향 단부들은 하부 기판에 부착된다. 일실시예에서, 이 독립적인 와이어는, 종래의 일부 리소그래피 프로세스 범위를 벗어날 수 있는 피쳐 사이즈인, 약 50㎚ 이하의 최소 폭 치수를 갖는 나노와이어를 포함한다.
도 17(a) 내지 17(d)에 도시한 구조뿐만 아니라 도 13(a) 내지 13(d)에 도시한 구조 각각을 이용하여 트랜지스터와 같은 전기적 장치를 형성할 수 있다. 따라서, 블록(160)을 참조하면, 다른 임의의 구조나 구조들을 형성할 수 있다. 예를 들어, 도 18(a)에 도시한 바와 같이, 도 13(a) 내지 13(d)에 도시한 구조로부터 트랜지스터(1800a)를 형성할 수 있다. (예를 들어, 이온 주입 등을 수행함으로써) 소스 영역을 실리콘 본체(331)의 제1 외부 영역(633a)에 형성하고 드레인 영역을 실리콘 본체의 대향하는 제2 외부 영역(633b)에 형성하되, 저감된 내부 영역(1132)은 소스 영역과 드레인 영역 간에 채널 영역을 제공한다(다시, 게이트 절연 물질 및 게이트 전극 물질의 증착 전에 이 채널 영역을 도핑할 수 있다). 절연 스페이서들(1880a, 1880b)(예를 들어, SiN)은 게이트 전극(1260) 주위에 형성된다. 제1 컨택트(1890a)는 유전층(1897)을 통하여 아래로 실리콘 본체(331)의 제1 외부 영역(633a)으로 연장되어, 소스 영역과 전기적 컨택트를 형성하게 된다. 유사하게, 제2 컨택트(1890b)는 유전층(1897)을 통해 아래로 실리콘 본체의 제2 외부 영역(633b)으로 연장되어, 드레인 영역과의 전기적 컨택트를 형성하게 된다. 컨택트들(1890a, 1890b)은 임의의 적절한 도전성 물질(예를 들어, 구리)을 포함할 수 있다. 다른 기술들(예를 들어, 자기 정렬된 컨택트)을 이용하여 트랜지스터와의 전기적 접속을 형성할 수 있음을 이해하길 바란다.
다른 예로, 도 18(b)에 도시한 바와 같이, 도 17(a) 내지 17(d)에 나타낸 구조로부터 트랜지스터(1800b)를 형성할 수 있다. (예를 들어 이온 주입 등을 수행함으로써) 소스 영역을 실리콘 본체(331)의 제1 외부 영역(633a)에 형성하고, 드레 인 영역을 실리콘 본체의 대향하는 제2 외부 영역(633b)에 형성하되, 저감된 내부 영역(1132)은 소스 영역과 드레인 영역 간에 채널 영역을 제공한다. 게이트 전극(1660) 주위에 절연 스페이서(1880a, 1880b)(예를 들어, SiN)을 형성하고, 제1 및 제2 컨택트(1890a, 1890b)는 유전층(1897)을 통해 아래로 실리콘 본체(331)의 제1 및 제2 외부 영역들(633a, 633b)까지 각각 연장된다. 제1 컨택트(1890a)는 소스 영역과의 전기적 컨택트를 형성하고, 제2 컨택트(1890b)는 드레인 영역과의 전기적 컨택트를 형성한다. 컨택트들(1890a, 1890b)은 임의의 적절한 도전성 물질(예를 들어, 구리)을 포함할 수 있다. 또한, 다른 기술들(예를 들어, 자기 정렬된 컨택트)을 이용하여 트랜지스터와의 전기적 접속을 형성할 수 있음을 이해하길 바란다.
상술한 실시예들에 있어서, 2개의 산화 단계들(도 1의 블록 125, 135 참조)을 수행하여 실리콘 와이어를 생성한다. 그러나, 다른 실시예에서, 와이어는 하나의 산화 단계를 이용하여 형성된다. 예를 들어, 도 1의 점선(191)으로 나타낸 바와 같이, 제1 산화 프로세스(125)를 제거한다. 희생층의 제거 후, 에칭 프로세스를 수행하여(블록 130 참조) 실리콘 본체(331)의 노출된 부분을 하부 기판(200)으로부터 분리하는 언더컷 영역을 생성한 후, 산화를 수행하여(블록 135 참조) 실리콘 본체의 노출된 부분의 치수를 저감한다. 다른 예로, 도 1의 점선(192)으로 나타낸 바와 같이, 산화(블록 125 참조) 및 산화물 제거(블록 130 참조) 후에, 실리콘 본체의 노출된 부분을 하부 기판(200)으로부터 분리하고 이 노출된 부분의 치수가 역시 저감되며, 프로세스는 게이트 절연 물질 및 게이트 전극 물질의 증착으로 계속된다(블록 145 참조).
상술한 실시예들중 임의의 실시예에 따라 형성한 와이어를 다양하고도 상이한 전자 장치들이나 회로 소자들의 제조에 이용할 수 있다. 일실시예에서는, 상술한 바와 같이, 개시한 실시예들에 따라 형성한 와이어를 이용하여 트랜지스터를 제조할 수 있다. 일실시예에서, 이러한 트랜지스터를 이용하여 논리 장치나 회로를 제조할 수 있다. 다른 실시예에서, 이러한 트랜지스터를 이용하여 메모리 장치나 회로(예를 들어, DRAM 메모리 또는 SRAM 메모리)를 제조할 수 있으며 개시한 실시예들중 하나 이상의 실시예를 이용하는 DRAM 메모리의 일실시예가 도 19a 내지 19c 및 이하의 텍스트에 예시되어 있다.
도 19a 내지 19c를 참조하면, DRAM 메모리 셀(1900)의 일실시예가 도시되어 있다. DRAM 어레이의 개략적인 평면도가 도 19a에 도시되어 있는 반면, 도 19a의 선들(B-B, C-C)을 따라 각각 절취한 그 어레이의 하나의 셀의 단면도들이 도 19b 및 19c에 도시되어 있다. 도 19a가 단지 2개의 메모리 셀을 도시하고 있지만, 이러한 메모리 어레이는 임의의 개수의 메모리 셀들(예를 들어, 기가비트 메모리)을 포함할 수 있음에 주목하길 바란다. 따라서, 도 19a 내지 19c는 개시한 실시예들의 이해를 돕고자 간략화된 예이며 불필요하게 한정되지 않는다는 점을 이해하길 바란다.
도 19a를 참조하면, 메모리 어레이(1900)는 2개의 메모리 셀들(1905a, 1905b)을 포함한다. 메모리 셀들의 각각은 제1 단부(633a)와 대향하는 제2 단부(633b) 간에 연장되는 와이어(1132)를 구비하는 트랜지스터를 포함한다. 와이 어(1132)는 상술한 실시예들중 임의의 하나 이상의 실시예에 따라 형성될 수 있다. 셀들(1905a, 1905b)의 각각에 있어서, 제1 단부(633a)에 소스 영역을 형성하였고, 대향하는 제2 단부(633b)에 드레인 영역을 형성하였다. 게다가, 2개의 이웃하는 셀들(1905a, 1905b)은 드레인 영역(633a)을 공유한다.
메모리 어레이(1900)는 워드 라인들(1902a, 1902b)을 비롯하여 다수의 워드 라인들을 포함한다. 워드 라인들(1902a, 1902b)의 각각은 하나 (또는 그 이상의) 메모리 셀의 트랜지스터의 게이트 전극을 포함한다. 예를 들어, 워드 라인(1902a)은 메모리 셀들(1905a)의 게이트 전극(및 동일 로우에 있는 다수의 다른 메모리 셀들의 게이트 전극)을 포함한다. 워드 라인들(1902a, 1902b) (및 게이트 전극들)은 도 19b 및 19c에 추가로 도시되어 있으며, 이것은 메모리 셀들(1905b)의 단면도이다(도 19b 및 19c의 각각이 도 18(a)에 도시한 구조와 부분적으로 유사하다는 점에 주목하길 바란다). 이 도면들에 도시한 바와 같이, 워드 라인(1902b)은 트랜지스터의 게이트 전극을 포함하고, 상술한 바와 같이 이 게이트 전극은 채널 영역(1132)을 둘러싼다.
또한, 메모리 어레이(1900)는 비트 라인(1901)을 비롯하여 다수의 비트 라인들(예를 들어, 도전성 트레이스)을 포함한다. 각 셀(1905a, 1905b)의 드레인 영역(633b)은 비트 라인(1901)에 결합된다. 예를 들어, 컨택트(1907)(예를 들어, 도전성 비아)는 셀들(1905a, 1905b)의 공유된 드레인 영역을 비트 라인(1901)에 결합한다. 메모리 셀들의 다른 컬럼들은 다른 비트 라인들을 따라 배치될 수 있음에 주목하길 바란다. 메모리 셀을 비트 라인(1901)에 접속하는 것은 도 19c에 추가로 예시되어 있으며, 여기서는 비트 라인(1901)을 셀(1905b)의 드레인 영역(633b)에 접속하는 것으로 도시하고 있다. 비트 라인(1901)은 컨택트(1890b) 및 도전성 비아(1907)에 의해 이 드레인 영역(633b)에 결합되며, 이것은 유전층(1922)을 통해 연장된다.
각 메모리 셀(1906a, 1905b)은 저장 노드 커패시터를 포함한다(예를 들어, 셀(1905a)는 커패시터(1908a)를, 셀(1905b)은 커패시터(1908b)를 포함한다). 도 19a에 도시한 바와 같이, 셀(1905a, 1905b)의 저장 노드 커패시터(1908a, 1908b) 각각은 해당 셀의 트랜지스터의 소스 영역(633a)에 결합된다. 이것은 도 19b에 추가로 도시되어 있으며, 여기서 셀(1905b)의 커패시터(1908b)가 그 셀의 소스 영역(633a)에 결합되어 있다. 커패시터(1908b)는 컨택트(1890a)에 의해 이 소스 영역에 결합된다(그리고 유전층(1921)에 의해 인접하는 셀들로부터 분리된다). 저장 노드 커패시터(1908a, 1980b)는 MEVI(금속-절연체-금속) 커패시터나 트렌치 커패시터와 같은 임의의 적절한 타입의 커패시터를 포함할 수 있다.
DRAM 응용에 있어서, 개시한 실시예들은 다수의 이점을 제공할 수 있다. 게이트 전극 및 저감된 채널 영역은 자기 정렬 방식으로 형성되고, 이 자기 정렬은 (예를 들어, 필요한 게이트 길이를 최소화함으로써) 장치를 제조하는데 필요한 실리콘 영역을 최소화할 수 있다. 그러나, 장치용 게이트 길이를 최소화하는 동안, 이 자기 정렬은 채널 영역의 직경에 대한 게이트 길이의 비를 최대화하는데 도움이 될 수 있으며, 이것은 트랜지스터 누출(leakage)을 저감할 수 있고 게이트 용량을 작게 할 수 있다. 당업자라면 인식하듯이, 메모리 셀에서의 더 높은 트랜지스터 누출은 그 셀의 커패시터의 보유 시간을 저감할 수 있고, 메모리 장치들이 스케일 다운됨에 따라, 이러한 누출은 (더욱 작은 반도체 풋프린트 상에) 더 큰 저장 커패시터를 필요로 할 수 있다. 따라서, 개시한 실시예들에 의해 제공되는 저감된 트랜지스터 누출은 메모리 장치들의 스케일링을 지원할 수 있다. 또한, 게이트 길이를 저감함으로써, 그 장치들의 구조적 특징들을 개선할 수 있다.
도 19a 내지 19c는 개시한 실시예들을 DRAM 장치에 적용한 것을 도시하지만, 개시한 실시예들을 다른 타입의 메모리에 적용할 수 있음을 이해하길 바란다. 예를 들어, 개시한 실시예들중 임의의 실시예를 SRAM 장치에 적용할 수 있다. SRAM 장치에 있어서, 메모리 셀 영역에 영향을 끼치지 않고서 채널 영역(예를 들어, 내부 영역(1132))의 저감량을 조절함으로써 패스 게이트 트랜지스터와 풀다운 트랜지스터 간의 상대적 트랜지스터 세기(예를 들어, 드레인 전류)를 조절할 수 있음에 주목하길 바란다.
도 20을 참조하면, 실리콘이나 다른 반도체 물질로 와이어를 형성하는 방법의 다른 실시예가 도시되어 있다. 블록(2010)을 참조하면, 반도체 본체의 일부를 하부 기판으로부터 분리하고, 실리콘 본체의 나머지 영역들은 기판에 부착된 상태로 둔다. 임의의 적절한 프로세스를 이용하여 반도체 본체의 일부를 기판으로부터 분리할 수 있다. 예를 들어, 반도체 본체 아래에 있는 기판의 영역을 제거하고 그리고/또는 반도체 본체를 산화하여(블록 2020 참조) 에칭으로 언더컷된 산화층을 형성하여 반도체 본체의 남아있는 미산화 부분을 기판으로부터 분리할 수 있다. 블록(2020)에서 알 수 있듯이, 반도체 본체의 분리된 부분을 산화한다(예를 들어, 열적 산화를 이용함으로 산화됨). 이후, 산화물을 제거하여 하부 기판 위에 이격되며 기판에 부착된 반도체 본체의 영역들 간에 연장되는 와이어를 형성하며, 이것은 블록(2030)에서 알 수 있다. 임의의 적절한 프로세스(예를 들어, 에칭)를 이용하여 그 산화물을 제거할 수 있다. 상술한 바와 같이, 산화 및 산화물 제거 프로세스들 자체는 반도체 본체의 일부를 하부 기판으로부터 분리하게 된다(예를 들어, 블록(2010)에 나타낸 동작은 블록(2020, 2030)에서의 동작 수행 결과일 수 있다). 블록(204)을 참조하면, 임의의 다른 구조(또는 복수의 구조들)가 (예를 들어, 트랜지스터를 제조하도록) 형성될 수 있다.일실시예에서 반도체 물질은 실리콘을 포함하고, 다른 실시예에서 기판은 SOI 웨이퍼를 포함한다.
상술한 실시예들에서(도 1 및 도 20 참조), 열적 산화(또는 다른 산화 프로세스)에 의해 반도체 본체를 저감하여 와이어를 형성할 수 있다. 그러나, 개시한 실시예들은 이러한 저감을 수행하기 위해 산화 프로세스를 이용하는 것에 한정되지 않음을 이해하길 바란다. 다른 실시예에서는, 산화 대신에 (또는 산화와 조합하여) 저감을 수행하는 다른 방안들, 예를 들어, 에칭과 같은 다른 방안들을 이용할 수 있다.
도 13(a) 내지 13(d) 및 17(a) 내지 17(d)의 각각에 단일 와이어(1132)가 도시되어 있지만, 실제로는, 개시한 실시예들을 웨이퍼 레벨에서 실시할 수 있으며 수억개의 와이어(및 이에 따른 트랜지스터와 같은 장치들)를 단일 웨이퍼 상에 형성할 수 있다는 점을 이해하길 바란다. 예를 들어, 도 21을 참조하면, 웨이퍼(2100)의 평면도가 도시되어 있다. 웨이퍼(2100)는 다수의 다이(2190)용으로 집 적 회로부가 위에 형성된 기판(2105)(예를 들어, Si, SOI 등)을 포함하고, 웨이퍼(2100)는 결국 이러한 개별 다이(219)로 절단된다. 싱귤레이션(singulation) 전에, 개시한 수백만의 와이어 구조들 (및 이에 따른 트랜지스터들)을 다이(219)의 각각을 위한 웨이퍼(2100) 상에 형성할 수 있다.
도 22를 참조하면, 컴퓨터 시스템(2200)의 일실시예가 도시되어 있다. 컴퓨터 시스템(2200)은 다양한 컴포넌트들이 결합된 버스(2205)를 포함한다. 버스(2205)는, 시스템(2200)의 컴포넌트들을 상호접속하는 하나 이상의 버스들, 예를 들어, 시스템 버스, 주변 컴포넌트 인터페이스(PCI) 버스, 스몰 컴퓨터 시스템 인터페이스(SCSI) 버스 등의 집합을 나타내는 것이다. 이러한 버스들을 단일 버스(2205)을 나타냄으로써 이해하기 쉬우며, 컴퓨터 시스템(2200)이 이에 한정되지 않음을 이해하길 바란다. 당업자라면 컴퓨터 시스템(2200)이 임의의 적절한 버스 아키텍쳐를 가질 수 있으며 임의의 개수 및 조합의 버스들을 포함할 수 있음을 인식할 것이다.
처리 장치(또는 복수의 장치들)(2300)는 버스(2205)에 결합된다. 처리 장치(2300)는, 마이크로프로세서, 네트워크 프로세서, 주문형 반도체(ASIC), 또는 필드 프로그래머블 게이트 어레이(FPGA), 또는 유사 장치를 비롯하여 임의의 적절한 처리 장치나 시스템을 포함할 수 있다. 도 21은 단일 처리 장치(2300)를 도시하고 있으나, 컴퓨터 시스템(2200)이 2개 이상의 처리 장치를 포함할 수 있음을 이해하길 바란다. 처리 장치(2300)의 일실시예도 도 23에 예시되어 있으며, 이것은 후술한다.
또한, 컴퓨터 시스템(2200)은 버스(2205)에 결합된 시스템 메모리(2210)를 포함하고, 시스템 메모리(2210)는 예를 들어 스태틱 랜덤 액세스 메모리(SRAM), 다이나믹 랜덤 액세스 메모리(DRAM), 동기 DRAM (SDRAM), 또는 더블 데이터 레이트 DRAM (DDRDRAM)과 같은 임의의 적절한 타입 및 개수의 메모리를 포함할 수 있다. 컴퓨터 시스템(2200)의 동작동안, 운영 시스템 및 다른 애플리케이션들이 시스템 메모리(2210)에 상주할 수 있다.
컴퓨터 시스템(2200)은 버스(2205)에 결합된 리드 온리 메모리(ROM; 2220)를 더 포함할 수 있다. 동작중, ROM(2220)은 처리 장치(2210)용 임시 명령어 및 변수를 저장할 수 있다. 또한, 컴퓨터 시스템(2200)은 버스(2205)에 결합된 저장 장치(또는 복수의 장치들)(2230)를 포함할 수 있다. 저장 장치(2230)는 예를 들어 하드 디스크 드라이브와 같은 임의의 적절한 비휘발성 메모리를 포함한다. 운영 시스템 및 다른 프로그램들을 저장 장치(2230)에 저장할 수 있다. 게다가, 탈착가능 저장 매체(예를 들어, 플로피 디스크 드라이브 또는 CD ROM 드라이브)에 액세스하기 위한 장치(2240)는 버스(2205)와 결합될 수 있다.
또한, 컴퓨터 시스템(2200)은 버스(2205)에 결합된 하나 이상의 I/O(입력/출력) 장치들(2250)을 포함할 수 있다. 공통 입력 장치들은 다른 데이터 입력 장치들뿐만 아니라 키보드, 마우스와 같은 포인팅 장치를 포함하는 반면, 공통 출력 장치들은 비디오 디스플레이, 인쇄 장치, 및 오디오 출력 장치를 포함한다. 이것은 컴퓨터 시스템(2200)에 결합될 수 있는 I/O 장치 타입들의 일부 예일 뿐이라는 점을 인식할 것이다.
컴퓨터 시스템(2200)은 버스(2205)에 결합된 네트워크 인터페이스(2260)를 더 포함한다. 네트워크 인터페이스(2260)는 임의의 적절한 하드웨어, 소프트웨어, 또는 시스템(2200)을 네트워크(예를 들어, 네트워크 인터페이스 카드)에 결합할 수 있는 하드웨어와 소프트웨어의 조합을 포함한다. 네트워크 인터페이스(2260)는, 임의의 적절한 프로토콜(예를 들어, 다른 프로토콜들뿐만 아니라 전송 제어 프로토콜/인터넷 프로토콜(TCP/IP), 하이퍼텍스트 전송 프로토콜(HTTP))에 의한 정보 교환을 지원하는 임의의 적절한 매체(예를 들어, 무선, 구리 와이어, 광섬유, 또는 이들의 조합)를 통해 네트워크(또는 복수의 네트워크)와의 링크를 확립할 수 있다.
도 22에 도시한 컴퓨터 시스템(2200)은 이러한 시스템의 예시적인 실시예를 나타내는 것이며 또한 이 시스템은 이해하기 쉽도록 생략된 많은 추가 컴포넌트들을 포함할 수 있음을 이해하길 바란다. 예를 들어, 시스템(2200)은 추가 신호 라인들 및 버스들뿐만 아니라 DMA(다이렉트 메모리 액세스) 제어기와, 처리 장치(2210)와 관련된 칩셋과, 추가 메모리(예를 들어, 캐시 메모리)를 포함할 수 있다. 또한, 컴퓨터 시스템(2200)은 도 22에 도시한 컴포넌트들 모두를 포함하지 않을 수 있음을 이해하길 바란다.
상술한 바와 같이, 처리 장치(2300)의 일실시예가 도 23 및 첨부 텍스트에 예시되어 있다. 동 도를 참조하면, 처리 장치(2300)는 다양한 기능 유닛들이 결합된 로컬 버스(2305)를 포함한다. 로컬 버스(2305)는 처리 장치(2300)의 다양한 기능 유닛들을 상호접속하는 하나 이상의 온칩 버스들의 집합을 나타내는 것이다. 이 로컬 버스들을 단일 버스(2305)로 표현함으로써 이해하기 쉬우며, 처리 장 치(2300)가 이에 한정되지 않음을 이해하길 바란다. 당업자라면 처리 장치(2300)가 임의의 적절한 버스 아키텍쳐를 가질 수 있으며 버스들의 임의의 수 및 임의의 조합을 포함할 수 있음을 인식할 것이다.
코어(2310) 및 다수의 처리 엔진(2320)(예를 들어, 처리 엔진(2320a, 2320b,...2320k))은 로컬 버스(2305)에 결합된다. 일실시예에서, 코어(2310)는 범용 처리 시스템을 포함하며, 이것은 운영 시스템을 실행할 수 있다. 또한, 코어(2310)는 처리 장치(2300)의 동작을 제어할 수 있고, 실행되도록 처리 엔진(2320)으로의 명령어 분배와 같은 다양한 관리 기능을 수행할 수 있다. 처리 엔진들(2320a 내지 2320k)의 각각은 임의의 적절한 처리 시스템을 포함하며, 각각은 산술 및 논리 유닛(ALU), 제어기, 및 (판독/기록 동작동안 데이터를 저장하기 위한) 다수의 레지스터를 포함할 수 있다. 또한, 일실시예에서, 각 처리 엔진(2320a 내지 2320k)은 실행의 다중 쓰레드(예를 들어, 4)를 제공한다.
또한, 온칩 메모리 서브시스템(2330)이 로컬 버스(2305)에 결합된다. 단일 유닛으로서 도시하진 않았지만, 온칩 메모리 서브시스템(2330)이 다수의 개별 메모리 유닛들 및/또는 메모리 타입들을 포함할 수 있으며 실제로 다수의 개별 메모리 유닛들 및/또는 메모리 타입들을 포함한다는 점을 이해하길 바란다. 예를 들어, 이러한 온칩 메모리는 플래시 메모리(예를 들어, FlashROM)뿐만 아니라 SRAM(2332) 및/또는 DRAM(2334)(예를 들어, SDRAM이나 DDRDRAM)을 포함할 수 있다. 온칩 메모리에 더하여, 처리 장치(2300)가 오프칩 메모리(예를 들어, ROM(2220), 오프칩 캐시 메모리 등)에 결합될 수 있음을 이해하길 바란다.
처리 장치(2300)는 로컬 버스(2305)에 결합된 버스 인터페이스(2340)를 더 포함한다. 버스 인터페이스(2340)는 버스(2205)를 비롯한 컴퓨터 시스템(220)의 다른 컴포넌트들과의 인터페이스를 제공한다. 편의상, 버스 인터페이스(2340)를 단일 기능 유닛으로서 설명한다. 그러나, 실제로는 처리 장치(2300)가 복수의 버스 인터페이스를 포함할 수도 있음을 이해하길 바란다. 예를 들어, 처리 장치(2300)는 다른 것들뿐만 아니라 PCI 버스 인터페이스, DC (인터넷 익스체인지) 버스 인터페이스를 포함할 수 있으며, 버스 인터페이스(2340)는 이러한 하나 이상의 인터페이스들의 집합을 나타낸다.
도 23에 대하여 예시하고 설명한 처리 장치(2300)의 실시예는 도 22의 컴퓨터 시스템(2200)에서 이용될 수 있는 처리 장치의 일예일 뿐이며, 또한, 처리 장치(2300)는 도 23에 도시한 컴포넌트들에 더하여 다른 컴포넌트들을 구비할 수 있으며, 이 다른 컴포넌트들은 이해를 돕고자 생략되어 있다는 점을 이해하길 바란다. 예를 들어, 처리 장치(2300)는 다른 기능 유닛들(예를 들어, 명령어 디코더 유닛, 어드레스 번역 유닛 등), 열적 관리 시스템, 클록 회로부, 추가 메모리, 및 레지스터들 포함할 수 있다. 또한, 처리 장치가 도 23에 도시한 모든 소자들을 포함하지 않을 수도 있다는 점을 이해하길 바란다.
일실시예에서, 컴퓨터 시스템(2200)의 컴포넌트는 개시된 실시예들중 하나 이상의 실시예에 따라 형성된 반도체 와이어(예를 들어, 실리콘 와이어)를 포함한다. 일실시예에 따르면, 컴퓨터 시스템(2200)의 처리 장치(2300)는 개시한 와이어 구조들중 임의의 구조로부터 형성된 하나 이상의 트랜지스터(예를 들어, 수백만의 트랜지스터)를 포함할 수 있다(예를 들어, 도 18(a) 및 18(b) 참조). 일실시예에서, 코어(2310) 및/또는 처리 엔진(2320)은 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 하나의 트랜지스터(또는 복수의 트랜지스터)를 포함한다. 다른 일실시예에서, 메모리 서브시스템(2330)은 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 하나의 트랜지스터(또는 복수의 트랜지스터)를 포함한다. 예를 들어, 일실시예에서, 처리 장치(2300)는 이러한 트랜지스터를 구비하는 DRAM 메모리(2334)를 포함하고(예를 들어, 도 19a 내지 19c 참조), 추가 실시예에서, 이 처리 장치는 이러한 트랜지스터를 구비하는 SRAM 메모리(2332)를 포함한다. 또다른 일실시예에 따르면, 시스템(2200)의 시스템 메모리(2210)(예를 들어, DRAM 장치)는 개시한 와이어 구조들중 임의의 와이어 구조로부터 형성된 하나 이상의 트랜지스터(예를 들어, 수백만개)를 포함한다. 그러나, 시스템(2200)의 다른 컴포넌트들(예를 들어, 네트워크 인터페이스(2260) 등)이 개시한 실시예들에 따라 형성된 장치를 포함할 수 있음을 이해하길 바란다. 또한, 일실시예에서, 개시한 와이어들은 "나노와이어들"을 포함한다.
상술한 상세한 설명 및 첨부 도면은 단지 예시적일 뿐이며 이에 한정되지 않는다. 이러한 상세한 설명 및 첨부 도면은 주로 개시한 실시예들을 보다 명확하게 이해하고자 제시된 것이며 어떠한 불필요한 한정도 없음을 이해하길 바란다. 당업자라면 개시한 실시예들 및 청구범위의 범위로부터 벗어나지 않고서 대체 예들뿐만 아니라 본 명세서에서의 실시예들에 대하여 많은 추가, 삭제, 수정을 고려할 수 있다.

Claims (52)

  1. 기판 상에 배치된 반도체 본체의 내부 영역 하부에 있는(underlying) 상기 기판의 일부를 산화하는 단계 - 상기 내부 영역은 상기 반도체 본체의 대향하는 단부 영역들 간에 연장됨 - 와,
    하부 기판(underlying substrate)의 산화된 일부를 제거하여 상기 반도체 본체의 내부 영역을 상기 기판으로부터 분리하는 언더컷을 형성하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 반도체 본체의 내부 영역을 산화하여 산화층을 형성하는 단계 - 상기 내부 영역의 내부 코어는 미산화 상태로 있음 - 와,
    상기 반도체 본체의 내부 영역으로부터 상기 산화층을 제거하는 단계
    를 더 포함하고,
    남아있는 미산화 코어는 상기 대향하는 단부 영역들 간에 연장되는
    방법.
  3. 제 2 항에 있어서,
    상기 반도체 본체의 대향하는 단부 영역들중 제1 단부 영역에 드레인 영역을 형성하고 상기 반도체 본체의 대향하는 단부 영역들중 제2 단부 영역에 소스 영역을 형성하고 단계 - 상기 미산화 내부 코어는 상기 소스 및 드레인 영역들 간에 채널 영역을 제공함 - 와,
    상기 내부 코어 위에 게이트 절연 물질층을 증착하는 단계와,
    상기 게이트 절연층 위에 게이트 전극 물질을 증착하는 단계를 더 포함하는
    방법.
  4. 제 1 항에 있어서,
    상기 하부 기판은, 반도체 물질의 베이스층 상부에 있는 절연층을 포함하고, 상기 기판의 제거 부분은 상기 절연층의 일부를 포함하는
    방법.
  5. 제 1 항에 있어서,
    상기 반도체 본체는 실리콘을 포함하는
    방법.
  6. 기판 상에 배치된 반도체 본체의 내부 영역을 산화하여 산화층을 형성하는 단계 - 상기 내부 영역은 상기 반도체 본체의 대향하는 단부 영역들 간에 연장됨 - 와,
    상기 산화층을 상기 내부 영역으로부터 제거하여 상기 내부 영역의 미산화 내부 코어를 상기 기판으로부터 분리하는 언더컷을 형성하는 단계를 포함하는
    방법.
  7. 제 6 항에 있어서,
    상기 반도체 본체의 내부 영역 하부에 있는 기판의 일부를 산화하는 단계와,
    상기 하부 기판의 산화 부분을 제거하는 단계를 더 포함하는
    방법.
  8. 제 7 항에 있어서,
    상기 하부 기판은 반도체 물질의 베이스층 상부에 있는 절연층을 포함하고, 상기 기판의 제거된 부분은 상기 절연층의 일부를 포함하는
    방법.
  9. 제 6 항에 있어서,
    상기 반도체 본체는 실리콘을 포함하는
    방법.
  10. 제 6 항에 있어서,
    상기 반도체 본체의 대향하는 단부 영역들중 제1 단부에 드레인 영역을 형성하고 상기 반도체 본체의 대향하는 단부 영역들중 제2 단부에 소스 영역을 형성하는 단계 - 상기 미산화 내부 코어는 상기 소스 및 드레인 영역들 간에 채널 영역을 제공함 - 와,
    상기 내부 코어 위에 게이트 절연 물질층을 증착하는 단계와,
    상기 게이트 절연 물질층 위에 게이트 전극 물질을 증착하는 단계를 더 포함하는
    방법.
  11. 반도체층을 패터닝하여 본체를 형성하는 단계 - 기판의 상기 반도체층 부분이 상기 반도체층 하부에 있는 절연층을 포함함 - 와,
    상기 기판 상에 마스크 물질층을 증착하는 단계 - 상기 마스크층은 상기 절 연층까지 아래로 연장되며 상기 반도체 본체의 내부 영역을 노출하는 트렌치를 구비하며, 상기 노출된 내부 영역은 상기 마스크층 하부에 있는 반도체 본체의 대향하는 제1 및 제2 단부 영역들 간에 연장됨 - 와,
    상기 트렌치 내에 노출된 절연층을 에칭하여 상기 반도체 본체의 내부 영역 하부에 있는 절연층의 일부를 제거하는 단계와,
    상기 반도체 본체의 노출된 내부 영역을 산화하여 산화물을 형성하는 단계 - 상기 내부 영역의 내부 부분은 미산화 상태로 있음 - 와,
    상기 산화물을 상기 반도체 본체의 내부 영역으로부터 제거하는 단계 - 상기 내부 영역의 미산화 부분은 상기 기판으로부터 이격되며 상기 반도체 본체의 제1 및 제2 단부 영역들 간에 연장되는 와이어를 형성함 -를 포함하는
    방법.
  12. 제 11 항에 있어서,
    반도체층을 패터닝하여 본체를 형성하는 상기 단계는,
    상기 반도체층 위에 산화 배리어층을 증착하는 단계 - 상기 배리어층은 상기 반도체층과 초기 마스크층 간에 배치됨 - 와,
    상기 초기 마스크층의 패터닝 및 제거 후에, 상기 배리어층을 제거하는 단계
    를 포함하고,
    상기 반도체 본체의 에지는 상기 배리어층의 제거동안 부분적으로 언더컷되 는
    방법.
  13. 제 11 항에 있어서,
    상기 마스크층의 증착 전에, 상기 반도체 본체의 내부 영역 위에 희생 물질층을 증착하는 단계와,
    상기 마스크층의 증착 후에, 상기 희생 물질층을 제거하여 트렌치를 형성하는 단계를 더 포함하는
    방법.
  14. 제 11 항에 있어서,
    상기 와이어 위에 게이트 절연 물질층을 증착하는 단계와,
    상기 트렌치 내에 게이트 전극 물질을 증착하는 단계를 더 포함하고,
    상기 게이트 전극 물질은 상기 게이트 절연층 위에서 연장되는
    방법.
  15. 제 14 항에 있어서,
    상기 마스크층을 제거하는 단계를 더 포함하는
    방법.
  16. 제 15 항에 있어서,
    상기 반도체 본체의 제1 단부 영역 내에 드레인 영역을 형성하는 단계와,
    상기 반도체 본체의 제2 단부 영역 내에 소스 영역을 형성하는 단계를 더 포함하는
    방법.
  17. 제 11 항에 있어서,
    상기 트렌치 내에 제2 절연 물질층을 증착하는 단계 - 상기 절연 물질은 상기 와이어와 상기 기판 간의 공간을 채움 - 와,
    상기 제2 절연층 내에 제2 트렌치를 형성하는 단계 - 상기 제2 트렌치는 상기 기판의 절연층까지 아래로 연장됨 -를 더 포함하는
    방법.
  18. 제 17 항에 있어서,
    상기 와이어 위에 게이트 절연 물질층을 증착하는 단계와,
    상기 제2 트렌치 내에 게이트 전극 물질을 증착하는 단계
    를 더 포함하고,
    상기 게이트 전극 물질은 상기 게이트 절연층 위에 연장되는
    방법.
  19. 제 18 항에 있어서,
    상기 마스크층을 제거하는 단계를 더 포함하는
    방법.
  20. 제 19 항에 있어서,
    상기 반도체 본체의 제1 단부 영역 내에 드레인 영역을 형성하는 단계와,
    상기 반도체 본체의 제2 단부 영역 내에 소스 영역을 형성하는 단계를 더 포함하는
    방법.
  21. 제 11 항에 있어서,
    상기 트렌치 내에 노출된 절연층을 에칭하는 단계 전에, 상기 반도체 본체의 노출된 내부 영역을 산화하여 초기 산화층을 형성하는 단계를 더 포함하고,
    상기 초기 산화층은 상기 절연층의 에칭동안 제거되는
    방법.
  22. 제 11 항에 있어서,
    상기 반도체 본체는 실리콘을 포함하는
    방법.
  23. 제 22 항에 있어서,
    상기 기판은 실리콘-온-인슐레이터(SOI) 웨이퍼를 포함하고, 상기 웨이퍼는 상기 절연층 하부에 있는 실리콘 베이스층을 포함하는
    방법.
  24. 기판에 부착된 제1 단부 영역과,
    상기 기판에 부착된 대향하는 제2 단부 영역과,
    상기 기판으로부터 이격되며 상기 제1 및 제2 단부 영역들 간에 연장되는 내 부 영역을 포함하는
    반도체 구조.
  25. 제 24 항에 있어서,
    상기 내부 영역은 상기 제1 및 제2 단부 영역들보다 상대적으로 좁은
    반도체 구조.
  26. 제 24 항에 있어서,
    상기 제1 단부 영역에 형성된 소스 영역과, 상기 제2 단부 영역에 형성된 드레인 영역 - 상기 내부 영역은 상기 소스 영역과 상기 드레인 영역 간에 채널 영역을 제공함 - 과,
    상기 내부 영역 위에 배치된 절연 물질층과,
    상기 절연 물질층 위에 배치된 도전 물질층을 더 포함하는
    반도체 구조.
  27. 제 24 항에 있어서,
    상기 기판이 반도체 물질을 갖는 웨이퍼를 포함하는
    반도체 구조.
  28. 제 24 항에 있어서,
    상기 구조가 실리콘을 포함하는
    반도체 구조.
  29. 제 24 항에 있어서,
    상기 내부 영역의 폭 치수는 약 50㎚ 미만인
    반도체 구조.
  30. 기판과,
    상기 기판 상에 배치된 트랜지스터
    를 포함하고,
    상기 트랜지스터는,
    상기 기판에 부착된 제1 단부 영역과, 상기 기판에 부착된 대향하는 제2 단부 영역과, 상기 기판으로부터 이격되며 상기 제1 및 제2 단부 영역들 간에 연장되는 내부 영역을 갖는 반도체 구조와,
    상기 제1 단부 영역에 형성된 소스 영역과, 상기 제2 단부 영역에 형성된 드레인 영역 - 상기 내부 영역은 상기 소스 영역과 상기 드레인 영역 간에 채널 영역을 제공함 - 과,
    상기 내부 영역 위에 배치된 게이트 절연 물질층과,
    상기 게이트 절연 물질층 위에 배치된 게이트 전극 물질층을 구비하는
    장치.
  31. 제 30 항에 있어서,
    상기 반도체 구조의 내부 영역은 상기 제1 및 제2 단부 영역들보다 상대적으로 좁은
    장치.
  32. 제 30 항에 있어서,
    상기 반도체 구조는 실리콘을 포함하는
    장치.
  33. 제 30 항에 있어서,
    상기 게이트 전극 물질은 폴리실리콘을 포함하는
    장치.
  34. 제 30 항에 있어서,
    상기 반도체 구조의 내부 영역은 약 50㎚ 미만의 폭 치수를 갖는
    장치.
  35. 제 30 항에 있어서,
    상기 기판은 반도체 다이의 일부를 포함하는
    장치.
  36. 제 35 항에 있어서,
    상기 트랜지스터는 상기 다이 상에 형성된 스태틱 랜덤 액세스 메모리(SRAM)의 일부를 포함하는
    장치.
  37. 제 35 항에 있어서,
    상기 트랜지스터는 상기 다이 상에 형성된 다이나믹 랜덤 액세스 메모리(DRAM)의 일부를 포함하는
    장치.
  38. 제 35 항에 있어서,
    상기 다이는 처리 장치를 포함하고, 상기 트랜지스터는 상기 다이 상에 배치된 메모리의 일부를 포함하는
    장치.
  39. 제 38 항에 있어서,
    상기 메모리는 DRAM 또는 SRAM을 포함하는
    장치.
  40. 제 35 항에 있어서,
    상기 다이는 처리 장치를 포함하고, 상기 트랜지스터는 논리 회로의 일부를 포함하는
    장치.
  41. 메모리 장치와,
    상기 메모리 장치에 결합되며 트랜지스터를 구비하는 처리 장치
    를 포함하고,
    상기 트랜지스터는,
    상기 처리 장치의 기판에 부착된 제1 단부 영역과, 상기 기판에 부착된 대향하는 제2 단부 영역과, 상기 기판으로부터 이격되며 상기 제1 및 제2 단부 영역들 간에 연장되는 내부 영역을 갖는 반도체 구조와,
    상기 제1 단부 영역에 형성된 소스 영역과, 상기 제2 단부 영역에 형성된 드레인 영역 - 상기 내부 영역은 상기 소스 영역과 상기 드레인 영역 간에 채널 영역을 제공함 - 과,
    상기 내부 영역 위에 배치된 게이트 절연 물질층과,
    상기 게이트 절연 물질층 위에 배치된 게이트 전극 물질층을 구비하는
    시스템.
  42. 제 41 항에 있어서,
    상기 반도체 구조의 내부 영역은 상기 제1 및 제2 단부 영역들보다 상대적으로 좁은
    시스템.
  43. 제 41 항에 있어서,
    상기 반도체 구조는 실리콘을 포함하는
    시스템.
  44. 제 41 항에 있어서,
    상기 게이트 전극 물질은 폴리실리콘을 포함하는
    시스템.
  45. 제 41 항에 있어서,
    상기 반도체 와이어는 약 50㎚ 미만의 폭 치수를 갖는
    시스템.
  46. 제 41 항에 있어서,
    상기 트랜지스터는 상기 기판 상에 형성된 메모리의 일부를 포함하는
    시스템.
  47. 제 46 항에 있어서,
    상기 메모리는 스태틱 랜덤 액세스 메모리(SRAM) 또는 다이나믹 랜덤 액세스 메모리(DRAM)를 포함하는
    시스템.
  48. 제 41 항에 있어서,
    상기 트랜지스터는 논리 회로의 일부를 포함하는
    시스템.
  49. 기판에 부착된 제1 단부 영역과, 상기 기판에 부착된 대향하는 제2 단부 영역과, 상기 기판으로부터 이격되어 있으며 상기 제1 및 제2 단부 영역들 간에 연장되는 내부 영역을 갖는 반도체 구조와,
    상기 제1 단부 영역에 형성된 소스 영역과, 상기 제2 단부 영역에 형성된 드레인 영역 - 상기 내부 영역이 상기 소스 영역과 상기 드레인 영역 간에 채널 영역을 제공함 - 과,
    상기 내부 영역 위에 배치된 게이트 절연 물질층과,
    상기 게이트 절연층 위에 배치된 게이트 전극 물질층
    을 구비하는 트랜지스터와,
    상기 소스 영역에 전기적으로 결합된 커패시터를 포함하는
    메모리.
  50. 제 49 항에 있어서,
    상기 반도체 구조의 내부 영역은 상기 제1 및 제2 단부 영역들보다 상대적으로 좁은
    메모리.
  51. 제 49 항에 있어서,
    상기 드레인 영역에 전기적으로 결합된 비트 라인을 더 포함하는
    메모리.
  52. 제 49 항에 있어서,
    상기 드레인 영역은 인접하는 메모리 셀과 공유되는
    메모리.
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