KR100822443B1 - Methods for forming semiconductor wires and resulting devices - Google Patents

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Abstract

실리콘이나 다른 반도체 물질로부터 와이어를 형성하는 방법을 개시한다. 또한, 이러한 반도체 와이어를 포함하는 다양한 장치를 개시한다. 일실시예에 따르면, 와이어는 하부 기판으로부터 이격되며, 제1 단부와 대향하는 제2 단부 간에 연장되고, 제1 및 제 단부의 각각은 기판에 고정된다. 다른 실시예들을 설명하고 청구한다.

Figure 112006097723042-pct00001

Disclosed are methods of forming wires from silicon or other semiconductor materials. In addition, various devices including such semiconductor wires are disclosed. According to one embodiment, the wires are spaced from the lower substrate and extend between the second ends opposite the first ends, each of the first and first ends being secured to the substrate. Other embodiments are described and claimed.

Figure 112006097723042-pct00001

Description

반도체 선을 형성하는 방법, 반도체 구조, 장치, 시스템 및 메모리{METHODS FOR FORMING SEMICONDUCTOR WIRES AND RESULTING DEVICES}METHODS FOR FORMING SEMICONDUCTOR WIRES AND RESULTING DEVICES}

본 출원은 "Methods for Forming Semiconductor Wires and Resulting Devices"라는 명칭으로 2004년 6월 28일 출원된 미국 특허출원번호 10/879,765와 관련된다.This application is related to US patent application Ser. No. 10 / 879,765, filed June 28, 2004, entitled "Methods for Forming Semiconductor Wires and Resulting Devices."

본 발명은 일반적으로 집적 회로 장치의 제조에 관한 것으로, 보다 구체적으로는, 실리콘이나 다른 반도체 물질에 의한 와이어 형성에 관한 것이다.TECHNICAL FIELD The present invention generally relates to the manufacture of integrated circuit devices, and more particularly, to wire formation with silicon or other semiconductor materials.

최근의 마이크로프로세서는 반도체 다이 상에 형성된 수백만 개의 트랜지스터 및 다른 회로 소자들(예를 들어, 저항기, 커패시터, 다이오드 등)을 포함할 수 있다. 트랜지스터들을 이용하여 처리 장치 상에 논리 회로부 및 메모리 회로부(예를 들어, SRAM 또는 DRAM)를 형성할 수 있다. 다른 집적 회로 장치들뿐만 아니라 미래의 프로세서의 생성에 있어서, 트랜지스터의 개수가 계속 증가할 것으로 예상된다. 동시에, 다이 크기를 감소하는 것이 바람직할 수 있다. 따라서, 반도체 제조자들은 더욱 작은 반도체 "풋프린트(footprint)" 상에 많은 개수의 트랜지스터를 제조하는 문제에 직면할 수 있다. 다이 크기를 감소하는 한편 트랜지스터 개수를 증가하는 한가지 방안은 트랜지스터들 자체의 크기를 축소하는 것이다. 그러나, 제조자들이 트랜지스터의 피쳐 사이즈를 저감함에 따라, 결국 종래의 리소그래피 특성을 넘어설 수도 있다.Modern microprocessors may include millions of transistors and other circuit elements (eg, resistors, capacitors, diodes, etc.) formed on semiconductor dies. The transistors may be used to form logic circuitry and memory circuitry (eg, SRAM or DRAM) on the processing device. In the creation of future processors as well as other integrated circuit devices, the number of transistors is expected to continue to increase. At the same time, it may be desirable to reduce the die size. Thus, semiconductor manufacturers may face the problem of fabricating large numbers of transistors on smaller semiconductor "footprints." One way to reduce the die size while increasing the number of transistors is to reduce the size of the transistors themselves. However, as manufacturers reduce the feature size of transistors, they may eventually surpass conventional lithographic characteristics.

도 1은 실리콘이나 다른 반도체 물질로부터 와이어를 형성하는 방법의 일실시예를 예시하는 블록도,1 is a block diagram illustrating one embodiment of a method of forming a wire from silicon or another semiconductor material;

도 2(a) 및 2(b)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,2 (a) and 2 (b) schematically illustrate embodiments of the method shown in FIG. 1;

도 3(a) 내지 3(c)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,3 (a) to 3 (c) schematically illustrate embodiments of the method shown in FIG.

도 4(a) 내지 4(c)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,4 (a) to 4 (c) schematically illustrate embodiments of the method shown in FIG.

도 5(a) 내지 5(c)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,5 (a) to 5 (c) schematically illustrate embodiments of the method shown in FIG.

도 6(a) 내지 6(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,6 (a) to 6 (d) schematically illustrate embodiments of the method shown in FIG.

도 7(a) 내지 7(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,7 (a) to 7 (d) schematically illustrate embodiments of the method shown in FIG.

도 8(a) 내지 8(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,8 (a) to 8 (d) schematically illustrate embodiments of the method shown in FIG.

도 9(a) 내지 9(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,9 (a) to 9 (d) schematically illustrate embodiments of the method shown in FIG.

도 10(a) 내지 10(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,10 (a) to 10 (d) schematically illustrate embodiments of the method shown in FIG. 1,

도 11(a) 내지 11(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,11 (a) to 11 (d) schematically illustrate embodiments of the method shown in FIG. 1,

도 12(a) 내지 12(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,12 (a) -12 (d) schematically illustrate embodiments of the method shown in FIG.

도 13(a) 내지 13(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,13 (a) to 13 (d) schematically illustrate embodiments of the method shown in FIG.

도 14(a) 내지 14(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,14 (a) to 14 (d) schematically illustrate embodiments of the method shown in FIG. 1,

도 15(a) 내지 15(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,15 (a) to 15 (d) schematically illustrate embodiments of the method shown in FIG.

도 16(a) 내지 16(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,16 (a) to 16 (d) schematically illustrate embodiments of the method shown in FIG.

도 17(a) 내지 17(d)는 도 1에 도시한 방법의 실시예들을 개략적으로 예시하는 도,17 (a) -17 (d) schematically illustrate embodiments of the method shown in FIG.

도 18(a)는 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 와이어를 포함하는 트랜지스터의 일실시예를 개략적으로 예시하는 도,18 (a) schematically illustrates one embodiment of a transistor including a wire formed in accordance with one or more of the disclosed embodiments;

도 18(b)는 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 와이어를 포함하는 트랜지스터의 다른 일실시예를 개략적으로 예시하는 도,18 (b) schematically illustrates another embodiment of a transistor including a wire formed in accordance with one or more of the disclosed embodiments;

도 19a 내지 19c는 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 와이어를 포함하는 메모리 장치의 일실시예를 개략적으로 예시하는 도,19A-19C schematically illustrate one embodiment of a memory device including a wire formed in accordance with one or more of the disclosed embodiments;

도 20은 실리콘이나 다른 반도체 물질로부터 와이어를 형성하는 방법의 다른 일실시예를 개략적으로 예시하는 도,20 schematically illustrates another embodiment of a method of forming a wire from silicon or another semiconductor material;

도 21은 반도체 웨이퍼 상에 개시한 실시예들중 임의의 실시예에서 와이어를 형성할 수 있는 일실시예를 개략적으로 예시하는 도,FIG. 21 schematically illustrates one embodiment in which wires may be formed in any of the embodiments disclosed on a semiconductor wafer;

도 22는 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 회로 소자를 갖는 컴포넌트를 포함할 수 있는 컴퓨터 시스템의 일실시예를 개략적으로 예시하는 도,22 schematically illustrates one embodiment of a computer system that may include a component having a circuit element formed in accordance with one or more of the disclosed embodiments;

도 23은 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 회로부를 포함할 수 있는 처리 장치의 일실시예를 개략적으로 예시하는 도.23 schematically illustrates one embodiment of a processing apparatus that may include circuitry formed in accordance with one or more of the disclosed embodiments.

본 명세서에서는 실리콘 와이어를 포함하는 트랜지스터 장치뿐만 아니라 이러한 실리콘으로 와이어를 형성하는 방법의 다양한 실시예들을 개시한다. 일실시예에서, 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 와이어는 약 50㎚ 이하의 직경(또는 다른 최소 폭 치수)을 갖는다(예를 들어, 나노와이어). 그러나, 개시한 방법들은 실리콘 와이어의 형성에 한정되지 않으며 개시한 방법들을 이용하여 다른 반도체 물질로 와이어를 제조할 수 있다는 점을 이해하길 바란다. 또한, 개시한 실시예들이 나노와이어 장치들의 형성에 한정되지 않으며 개시한 실시예들에 따라 임의의 스케일(예를 들어, 50㎚ 초과의 직경)의 와이어들을 형성할 수 있다는 점을 이해하길 바란다. 또한, 개시한 와이어들이 트랜지스터의 형성 응용에 한정되지 않으며 다른 실시예에서 개시한 와이어들이 다른 회로 소자들이나 장치들에서 응용될 수 있다는 점을 이해하길 바란다.Disclosed herein are various embodiments of transistor devices including silicon wires as well as methods of forming wires from such silicon. In one embodiment, a wire formed in accordance with one or more of the disclosed embodiments has a diameter (or other minimum width dimension) of about 50 nm or less (eg, nanowires). However, it is to be understood that the disclosed methods are not limited to the formation of silicon wires and that wires can be made from other semiconductor materials using the disclosed methods. It is also to be understood that the disclosed embodiments are not limited to the formation of nanowire devices and that wires of any scale (eg, greater than 50 nm in diameter) can be formed in accordance with the disclosed embodiments. It is also to be understood that the wires disclosed are not limited to the application of the formation of transistors and that the wires disclosed in other embodiments may be applied to other circuit elements or devices.

도 1은 실리콘이나 다른 반도체 물질로 와이어를 형성하는 방법의 실시예들을 예시한다. 도 1의 방법은 예를 들어 도 2(a) 내지 18(b)의 개략적인 도면들로 추가로 예시된다. 아래의 텍스트에서처럼 도 2(a) 내지 18(b)의 각각에 참조 부호를 부여한다.1 illustrates embodiments of a method of forming a wire from silicon or another semiconductor material. The method of FIG. 1 is further illustrated, for example, in the schematic drawings of FIGS. 2 (a) to 18 (b). Reference numerals are given to each of Figs. 2 (a) to 18 (b) as in the text below.

먼저, 도 2(a) 및 2(b)를 참조하면, 기판(200)이 도시되어 있다. 기판의 평면도가 도 2(a)에 도시되어 있으며, 도 2(a)의 선(B-B)을 따라 절취한 기판의 단면도가 도 2(b)에 도시되어 있다. 일실시예에서, 기판(200)은 반도체 물질의 베이스층(210)과, 베이스층(210) 위의 절연 물질층(220)과, 절연층(220) 위의 반도체 물질층(230)을 포함한다. 일실시예에서, 기판(200)은, 다수의 집적 회로(IC) 장치들이 형성되는 웨이퍼를 포함할 수 있다. 일실시예에서, 반도체층(230)은 실리콘을 포함하고, 절연층(220)은 실리콘 이산화물(SiO2)을 포함한다. 다른 실시예에서, 베 이스층(210)도 실리콘을 포함한다. 일실시예에서, 기판(200)은 실리콘-온-인슐레이터(SOI) 웨이퍼를 포함한다. 다음의 설명에서 편의상, 반도체층(230)이 실리콘을 포함하고 와이어가 실리콘으로 형성된다고 가정한다. 그러나, 개시한 실시예들이 실리콘 사용으로 제한되지 않으며 또한 기판(200) 및 개시한 와이어들이 다른 반도체 물질들(예를 들어, 실리콘 탄화물)을 포함할 수 있음을 이해하길 바란다.First, referring to FIGS. 2A and 2B, a substrate 200 is illustrated. A plan view of the substrate is shown in FIG. 2 (a), and a cross-sectional view of the substrate taken along the line BB of FIG. 2 (a) is shown in FIG. 2 (b). In one embodiment, the substrate 200 includes a base layer 210 of semiconductor material, an insulating material layer 220 over the base layer 210, and a semiconductor material layer 230 over the insulating layer 220. do. In one embodiment, substrate 200 may include a wafer on which a plurality of integrated circuit (IC) devices are formed. In one embodiment, the semiconductor layer 230 includes silicon and the insulating layer 220 includes silicon dioxide (SiO 2 ). In another embodiment, the base layer 210 also includes silicon. In one embodiment, substrate 200 comprises a silicon-on-insulator (SOI) wafer. In the following description, it is assumed for convenience that the semiconductor layer 230 includes silicon and the wire is formed of silicon. However, it is to be understood that the disclosed embodiments are not limited to silicon use and that the substrate 200 and the disclosed wires may include other semiconductor materials (eg, silicon carbide).

도 1을 참조하면, 특히 블록(105)을 참조하면, 기판 상의 실리콘층을 패터닝한다. 이것은 도 3(a) 내지 3(c)에 도시되어 있으며, 여기서 기판(200) 상의 실리콘층(230)은 필요한 형상으로 패터닝되어 있다. 기판 및 패터닝된 실리콘층의 평면도가 도 3(a)에 도시되어 있는 반면 도 3(a)의 선(B-B, C-C)을 따라 절취한 기판 및 패터닝된 실리콘층의 단면도가 도 3(b) 및 3(c)에 각각 도시되어 있다(도 4 내지 도 17의 A, B, C 간에 동일한 관계가 존재한다는 점에 주목하길 바란다). 일실시예에서는, 도면들에 도시한 바와 같이, 실리콘층(230)을 패터닝하여 실리콘 본체(331)를 형성한다. 일실시예에 따라, 실리콘 본체는, 도면들에 도시한 바와 같이, 폭과 높이보다 길이가 더 긴 일반적으로 직사각형의 병렬파이프 형상 구조를 포함한다. 그러나, 실리콘 본체는 임의의 적절한 형상 및 구성을 가질 수 있음을 이해하길 바란다.Referring to FIG. 1, in particular with reference to block 105, pattern the silicon layer on the substrate. This is illustrated in FIGS. 3A-3C, where the silicon layer 230 on the substrate 200 is patterned into the required shape. A plan view of the substrate and the patterned silicon layer is shown in FIG. 3 (a) while a cross-sectional view of the substrate and the patterned silicon layer cut along the lines BB, CC of FIG. 3 (a) is shown in FIGS. 3 (c) respectively (note that the same relationship exists between A, B and C in FIGS. 4 to 17). In one embodiment, as shown in the figures, the silicon layer 230 is patterned to form a silicon body 331. According to one embodiment, the silicon body comprises a generally rectangular parallel pipe shaped structure that is longer in length than width and height, as shown in the figures. However, it is to be understood that the silicone body can have any suitable shape and configuration.

임의의 적절한 포토리소그래피 및 에칭 프로세스를 활용하여 실리콘층(230)을 패터닝할 수 있다. 일실시예에서, 도 3(c)에 도시한 바와 같이, 포토리소그래피동안, 마스크층(302)은 실리콘층(230)의 상부 표면 위에 증착되고, 배리어층(304)은 마스크층(302)과 실리콘층(230) 간에 배치된다. 산화 물질(예를 들어, SiO2)을 포함할 수 있는 배리어층(304)은, 마스크층(302)(예를 들어, SiN)이 하부(underlying) 실리콘층(230)내로 확산되는 것을 방지하고, 이 배리어층(304)은 마스크층과 하부 실리콘층 간에 스트레스 완화로서 기능할 수도 있다. 마스크층(302)을 제거한 후, 배리어층(304)을 제거한다. 일실시예에서, 이 배리어층(304)은 에칭 프로세스에 의해 제거되는 산화 물질을 포함한다. 산화 배리어층(304)의 에칭동안, 절연층(220)의 일부도 제거하고, 이에 따라 도 4(a) 내지 4(c)에 도시한 바와 같이 실리콘 본체(331) 바로 아래에서 부분적인 언더컷 영역들(424)이 발생할 수 있다(이것은 마스크 및 배리어층을 제거한 후의 기판(200) 및 실리콘 본체(331)를 나타낸다). 도 4(c)에 도시한 바와 같이, 부분적인 언더컷 에칭 후에, 절연층(220)의 일부(427)는 실리콘 본체(331)와 접촉 상태에 있으며 실리콘 본체를 기판에 부착한다.Any suitable photolithography and etching process may be utilized to pattern the silicon layer 230. In one embodiment, as shown in FIG. 3 (c), during photolithography, a mask layer 302 is deposited over the top surface of the silicon layer 230, and the barrier layer 304 is formed with the mask layer 302. Disposed between the silicon layers 230. The barrier layer 304, which may include an oxidizing material (eg, SiO 2 ), prevents the mask layer 302 (eg, SiN) from diffusing into the underlying silicon layer 230. This barrier layer 304 may also function as stress relief between the mask layer and the underlying silicon layer. After removing the mask layer 302, the barrier layer 304 is removed. In one embodiment, the barrier layer 304 includes an oxidized material that is removed by an etching process. During the etching of the oxide barrier layer 304, a portion of the insulating layer 220 is also removed, thus partially undercut regions directly under the silicon body 331 as shown in FIGS. 4A-4C. 424 may occur (this represents the substrate 200 and the silicon body 331 after removing the mask and barrier layer). As shown in FIG. 4C, after partial undercut etching, a portion 427 of the insulating layer 220 is in contact with the silicon body 331 and attaches the silicon body to the substrate.

도 1의 블록(110)에서와 같이, 희생 물질층을 실리콘 본체 위에 증착한다. 이것은 도 5(a) 내지 5(c)에 도시되어 있으며, 실리콘 본체(331)의 일부 위에 형성된 희생 물질층(540)을 나타낸다. 트랜지스터 장치가 형성되는 일실시예에서, 희생층(540)은 게이트에 대응하는 실리콘 본체(331)의 영역 위에 위치한다. 임의의 적절한 프로세스 또는 프로세스들의 조합을 이용하여 희생층(540)을 증착할 수 있다. 일실시예에 따라, 도 5(a) 내지 5(c)에 도시한 바와 같이 희생 물질의 블랭킷층을 증착한 후 포토리소그래피 및 후속 에칭에 의해 실리콘 본체(331)의 일부를 덮는 희생층(540)을 생성한다. 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 비롯한 임의의 적절한 블랭킷 증착 기술을 이용하여 희생층을 형성할 수 있다. 희생층(540)은 임의의 적절한 물질을 포함할 수 있으며, 일실시예에서, 희생 물질은 폴리실리콘을 포함한다.As in block 110 of FIG. 1, a sacrificial material layer is deposited over the silicon body. This is illustrated in FIGS. 5A-5C, showing a sacrificial material layer 540 formed over a portion of the silicon body 331. In one embodiment where a transistor device is formed, the sacrificial layer 540 is located over the region of the silicon body 331 corresponding to the gate. Any suitable process or combination of processes may be used to deposit the sacrificial layer 540. According to one embodiment, the sacrificial layer 540 covering a portion of the silicon body 331 by photolithography and subsequent etching after depositing a blanket layer of sacrificial material, as shown in FIGS. 5A-5C. ) The sacrificial layer can be formed using any suitable blanket deposition technique, including chemical vapor deposition (CVD), physical vapor deposition (PVD), and the like. Sacrificial layer 540 may comprise any suitable material, and in one embodiment, the sacrificial material comprises polysilicon.

블록(115)을 참조하면, 기판 위에 마스크층을 증착하고 후속하여 평탄화를 수행한다. 이것은 도 6(a) 내지 6(d)에 도시되어 있으며, 여기서 6(d)는 도 6(a)의 선(D-D)을 따라 절취한 기판의 단면도를 나타낸다(도 7 내지 도 14의 A와 D 사이에 유사한 관계가 존재한다). 이러한 도면들에 도시한 바와 같이, 기판(200)의 일부들 위에 마스크층(650)을 증착하였다(예를 들어, 그 일부들은 하부 희생층(540) 아래에 있지 않는다). 보다 상세하게, 희생층(540)은 실리콘 본체(331)의 내부 영역(632) 위에 있는 반면, 마스크층(650)은 실리콘 본체(331)의 대향하는 외부 영역들(633a, 633b) 위에 있다.Referring to block 115, a mask layer is deposited over the substrate and subsequently planarized. This is shown in FIGS. 6 (a) to 6 (d), where 6 (d) shows a cross-sectional view of the substrate cut along the line DD of FIG. 6 (a) (A and FIGS. Similar relationship exists between D). As shown in these figures, a mask layer 650 was deposited over portions of the substrate 200 (eg, portions are not under the lower sacrificial layer 540). More specifically, the sacrificial layer 540 is over the inner region 632 of the silicon body 331, while the mask layer 650 is over the opposing outer regions 633a, 633b of the silicon body 331.

임의의 적절한 증착 기술(예를 들어, CVD, PVD 등)을 이용하여 마스크층(650)을 증착할 수 있다. 또한, 예를 들어, 화학적 기계적 연마(CMP)와 같은 임의의 적절한 평탄화 프로세스를 이용하여 마스크층(650)(및 희생층(540))을 평탄화할 수 있다. 마스크층(650)은 임의의 적절한 물질을 포함할 수 있으며, 일실시예에서, 마스크층(650)은 실리콘 질화물(SiN)을 포함한다. 또한, 일실시예에 따르면, 마스크층(650)의 증착 전에, 마스크층(650) 아래에 위치하는 실리콘 본체(331)의 그 부분들 위에 배리어층(도시하지 않음)을 형성할 수 있다(다른 실시예에서는, 희생층(540)의 증착 전에 실리콘 본체 위에 배리어층을 형성할 수 있다.) 이 배리 어층(예를 들어, SiO2와 같은 산화물질)은 마스크 물질(예를 들어, SiN)이 실리콘 본체(331) 내로 확산되는 것을 방지한다.The mask layer 650 may be deposited using any suitable deposition technique (eg, CVD, PVD, etc.). In addition, any suitable planarization process, such as, for example, chemical mechanical polishing (CMP), may be used to planarize mask layer 650 (and sacrificial layer 540). Mask layer 650 may comprise any suitable material, and in one embodiment, mask layer 650 includes silicon nitride (SiN). In addition, according to one embodiment, a barrier layer (not shown) may be formed on portions of the silicon body 331 positioned below the mask layer 650 before deposition of the mask layer 650 (others In an embodiment, a barrier layer may be formed over the silicon body prior to the deposition of the sacrificial layer 540. This barrier layer (eg, an oxide such as SiO 2 ) may be a mask material (eg, SiN). The diffusion into the silicon body 331 is prevented.

블록(120)에서 알 수 있듯이, 희생층(120)을 제거한다. 이것은 도 7(a) 내지 7(d)에 도시되어 있으며, 여기서 희생층(540)을 제거하여 마스크층(650)을 통해 아래로 하부 절연층(220)으로 연장되는 트렌치(743)를 형성하였다. 실리콘 본체(331)의 내부 영역(632)의 적어도 일부(또는 전부)는 트렌치(743) 내에서 노출된다. 임의의 적절한 프로세스를 이용하여 희생층(540)을 제거할 수 있다. 예를 들어, 수산화칼륨(KOH)을 함유하는 용액을 이용하는 에칭 프로세스에 의해 희생 물질을 제거할 수 있다.As can be seen in block 120, the sacrificial layer 120 is removed. This is illustrated in FIGS. 7A-7D, in which the sacrificial layer 540 is removed to form a trench 743 extending downward through the mask layer 650 to the lower insulating layer 220. . At least a portion (or all) of the interior region 632 of the silicon body 331 is exposed in the trench 743. Any suitable process may be used to remove the sacrificial layer 540. For example, the sacrificial material may be removed by an etching process using a solution containing potassium hydroxide (KOH).

개시된 와이어(또는 복수의 와이어)가 위에 형성되는 웨이퍼(또는 다이)의 모든 부분으로부터 폴리실리콘을 포함할 수 있는 희생층을 제거하지 않을 수 있음을 이해하길 바란다. 그러나, 일부 실시예에 따르면, 희생 물질을 제거하여 실리콘 본체(331)의 내부 영역(632)을 노출하는 트렌치(743)를 형성하고, 이 희생 물질층은 웨이퍼(또는 다이) 상에 또한 제조되는 다른 장치들의 일부를 형성할 수 있다. 예를 들어, 희생 물질이 폴리실리콘인 경우, (일부 실시예에서 희생 물질(540)인) 폴리실리콘층은 다른 트랜지스터 장치들용으로 게이트 물질을 포함할 수 있고, 폴리실리콘 물질은 이러한 다른 장치들이 형성되는 웨이퍼의 영역들로부터 제거되지 않을 수 있다. 희생 물질(예를 들어, 폴리실리콘)이 필요한 웨이퍼의 그 영역들 상에 희생 물질층을 보호하기 위해, 평탄화 후에 패시베이션층(예를 들 어, SiO2와 같은 산화 물질)을 증착할 수 있다(블록 115 참조). 이 패시베이션층을 부분적으로 제거하여 개시한 반도체 와이어들이 형성될 웨이퍼(또는 다이)의 영역들을 개방한다. 이후, 후속 평탄화 단계에서 패시베이션층의 나머지를 제거할 수 있다(블록 150 참조).It is to be understood that the disclosed wire (or plurality of wires) may not remove the sacrificial layer, which may include polysilicon, from all portions of the wafer (or die) formed thereon. However, in some embodiments, the sacrificial material is removed to form a trench 743 that exposes the interior region 632 of the silicon body 331, which layer of sacrificial material is also fabricated on the wafer (or die). It can form part of other devices. For example, if the sacrificial material is polysilicon, the polysilicon layer (in some embodiments sacrificial material 540) may include a gate material for other transistor devices, and the polysilicon material may be It may not be removed from the areas of the wafer being formed. In order to protect the sacrificial material layer on those areas of the wafer where a sacrificial material (eg polysilicon) is needed, a passivation layer (eg an oxidizing material such as SiO 2 ) may be deposited after planarization ( See block 115). This passivation layer is partially removed to open the regions of the wafer (or die) where the disclosed semiconductor wires will be formed. The remainder of the passivation layer may then be removed in a subsequent planarization step (see block 150).

도 5(a) 내지 7(d)에서, 마스크층의 증착이 뒤따르는 희생 물질의 제1 증착에 의해 트렌치(743)를 마스크층(650) 내에 형성하였고, 이후 후속하여 (블록 120에서와 같이) 그 희생 물질을 제거하여 트렌치를 형성하였다. 그러나, 다른 실시예에서는, 마스크 물질(예를 들어, SiN)의 블랭킷층을 증착하고, 이후 (예를 들어, 네거티브 포토레지스트를 이용하는) 후속 패터닝에 의해 트렌치를 형성하고 마스크층을 에칭함으로써 트렌치(743)를 갖는 마스크층을 형성한다. 본 실시예에서는, 희생층(540)을 증착하지 않을 수 있다(블록 110 참조).In FIGS. 5A-7D, a trench 743 is formed in the mask layer 650 by first deposition of the sacrificial material followed by deposition of the mask layer, followed by subsequent (as in block 120). ) The sacrificial material was removed to form a trench. However, in other embodiments, the trenches may be deposited by depositing a blanket layer of mask material (e.g., SiN) and then forming trenches by subsequent patterning (e.g., using negative photoresist) and etching the mask layer. A mask layer having 743 is formed. In this embodiment, the sacrificial layer 540 may not be deposited (see block 110).

블록(125)에서와 같이, 일실시예에서는, 실리콘 본체(331)의 내부 영역(632)을 노출하는 트렌치(743)를 형성한 후, 산화를 수행한다. 이것은 도 8(a) 내지 8(d)에 도시되어 있으며, 실리콘 본체(331)의 노출된 내부 영역(632) 위에 형성된 산화층(835)(예를 들어, SiO2)을 도시한다. 일실시예에서, 실리콘 본체(331)를 열적 산화함으로써 산화층(835)을 형성하고, 여기서 실리콘 본체의 내부 영역들은 미산화(unoxidized) 상태로 남아 있다. 열적 산화를 활용하여 산화층(835)을 형성하는 일실시예에서, 산화 프로세스동안 소모되는 실리콘 본체(331)(예를 들어, Si)의 체적에 대한 산화물(예를 들어, SiO2)의 체적의 비는 약 2 대 1일 수 있다. 일실시 예에서, 실리콘 본체(331)의 미산화 코어를 둘러싸는 산화층(835)의 두께(t)는, 실리콘 본체(331)와 접촉하는 하부 절연층(220)의 일부의 폭(w)의 대략 절반이다(도 8(c) 참조).As in block 125, in one embodiment, a trench 743 is formed that exposes the interior region 632 of the silicon body 331, followed by oxidation. This is illustrated in FIGS. 8A-8D, showing an oxide layer 835 (eg, SiO 2 ) formed over the exposed interior region 632 of the silicon body 331. In one embodiment, the oxide layer 835 is formed by thermally oxidizing the silicon body 331, where the inner regions of the silicon body remain unoxidized. In one embodiment utilizing thermal oxidation to form the oxide layer 835, the volume of oxide (eg, SiO 2 ) relative to the volume of silicon body 331 (eg, Si) consumed during the oxidation process. The ratio may be about two to one. In one embodiment, the thickness t of the oxide layer 835 surrounding the unoxidized core of the silicon body 331 is equal to the width w of the portion of the lower insulating layer 220 in contact with the silicon body 331. Approximately half (see Figure 8 (c)).

도 1의 블록(130)을 참조하면, 산화층을 제거하고 언더컷을 생성하여 실리콘 본체의 일부를 하부 기판으로부터 분리한다. 이것은 도 9(a) 내지 9(d)에 도시되어 있으며, 여기서 실리콘 본체(331)로부터 산화층(835)을 제거하여 저감된 치수를 갖는 내부 영역(932)을 형성하였다. 내부 영역(932)은 (마스크층(650) 아래에 위치하는) 대향하는 외부 영역들(633a, 633b) 간에 연장되며, 내부 영역(932)은 기판의 절연층(220)에 형성된 언더컷 영역(928)에 의해 (기판 위에서 유지되고) 기판(200)으로부터 분리된다. 산화층(835)(예를 들어, SiO2)의 제거동안 발생하는 절연층(220)(예를 들어, SiO2)을 제거함으로써 언더컷 영역(928)을 형성한다. 하부 절연층(220)의 폭(w)(실리콘 본체(331)와 접촉하는 부분임)에 대한 산화층(835)의 두께(t)의 비가 적어도 2대 1인 일실시예에서는, 산화층(835)이 실질적으로 제거되면 실리콘 본체(331)의 미산화 부분(즉, 내부 영역(932)) 및 하부 절연층(220) 간에 분리가 발생한다. 화학적 에칭 프로세스와 같은 임의의 적절한 프로세스를 이용하여 산화물을 제거할 수 있다. 본체(331)가 실리콘으로 형성된 일실시예에서는, 불산(HF)을 함유하는 용액을 이용하여 산화물을 제거할 수 있다. 일반적으로, 미산화 실리콘(및 마스크층(650))을 제거하지 않고서 산화층(835)(및 절연층(220))을 제거하거나, 실리콘(및 마스크층(650))의 제거율보다 훨씬 큰 제거율로 산화층 (및 절연층)을 제거하는 임의의 프로세스는 산화 제거용으로 이용될 수 있다.Referring to block 130 of FIG. 1, a portion of the silicon body is separated from the lower substrate by removing an oxide layer and generating an undercut. This is illustrated in FIGS. 9A-9D, in which the oxide layer 835 is removed from the silicon body 331 to form an interior region 932 having reduced dimensions. Inner region 932 extends between opposing outer regions 633a and 633b (located below mask layer 650), and inner region 932 is an undercut region 928 formed in insulating layer 220 of the substrate. ) Is separated from the substrate 200 (maintained on the substrate). The oxide layer 835 (e.g., SiO 2) insulating layer 220 that occurs during removal of (for example, SiO 2) to form an undercut region (928) by removing the. In an embodiment in which the ratio of the thickness t of the oxide layer 835 to the width w of the lower insulating layer 220 (which is in contact with the silicon body 331) is at least two to one, the oxide layer 835 Substantially removed, separation occurs between the unoxidized portion of the silicon body 331 (ie, the inner region 932) and the lower insulating layer 220. The oxide can be removed using any suitable process, such as a chemical etching process. In an embodiment in which the main body 331 is formed of silicon, the oxide may be removed using a solution containing hydrofluoric acid (HF). Generally, the oxide layer 835 (and insulating layer 220) is removed without removing the unoxidized silicon (and mask layer 650) or the removal rate is much greater than the removal rate of silicon (and mask layer 650). Any process of removing the oxide layer (and insulating layer) can be used for the oxidation removal.

다음 블록(135)을 참조하면, 추가 산화를 수행한다. 이것은 도 10(a) 내지 10(d)에 도시되어 있으며, 여기서 실리콘 본체(331)의 내부 영역(932)을 추가 산화하여 산화층(1035)을 형성하였다. 임의의 적절한 산화 프로세스(예를 들어, 열적 산화)를 이용하여 산화층(1035)을 형성할 수 있다. 또한, 열적 산화를 이용하여 산화층(1035)을 형성하는 경우, 산화동안 소모되는 물질(예를 들어, Si)의 체적에 대한 성장한 산화물(예를 들어, SiO2)의 체적의 비는 약 2대 1일 수 있다.Referring to next block 135, further oxidation is performed. This is illustrated in FIGS. 10A-10D, in which the inner region 932 of the silicon body 331 was further oxidized to form an oxide layer 1035. Any suitable oxidation process (eg, thermal oxidation) can be used to form the oxide layer 1035. In addition, when the oxide layer 1035 is formed using thermal oxidation, the ratio of the volume of the grown oxide (eg, SiO 2 ) to the volume of the material (eg, Si) consumed during the oxidation is about 2 units. May be one.

산화 프로세스(예를 들어, 블록(125 및/또는 135))는 종래의 리소그래피 프로세스보다 훨씬 더 큰 제어를 받을 수 있음에 주목하길 바란다. 예를 들어, 포토리소그래피에 의해 얻을 수 있는 해상력은 5㎚ 치수일 수도 있다. 반면, 산화 프로세스동안 몇 개 내지 수 옹스트롬(예를 들어, 9 옹스트롬) 치수의 해상력을 얻을 수 있다. 따라서, 포토리소그래피에 의해 제공되는 치수 및 피쳐보다 작을 수 있는 치수 및 피쳐를 갖는 와이어를 형성할 수 있다. 또한, 웨이퍼 또는 다른 기판 상의 특정 위치에 와이어를 형성할 수 있다.Note that the oxidation process (eg, blocks 125 and / or 135) may be subject to much greater control than conventional lithography processes. For example, the resolution obtained by photolithography may be 5 nm in dimension. On the other hand, resolution of several to several angstroms (eg 9 angstroms) dimensions can be obtained during the oxidation process. Thus, it is possible to form a wire having dimensions and features that may be smaller than the dimensions and features provided by photolithography. It is also possible to form wires at specific locations on a wafer or other substrate.

블록(140)에서 알 수 있듯이, 산화물을 제거한다. 이것은 도 11(a) 내지 11(d)에 도시되어 있으며, 여기서 산화층(1035)을 제거하여 추가로 저감된 치수를 갖는 내부 영역(1132)을 형성하였다. 또한, 산화 제거 프로세스동안 하부 절연층(220)의 추가 부분들을 제거하여 확장된 언더컷 영역(1128)을 형성한다. 내부 영역(1132)은 (마스크층(650) 아래에 위치하는) 대향하는 외부 영역들(633a, 633b) 간에 연장되며, 이 내부 영역(1132)은 언더컷 영역(1128)에 의해 (기판 위에 유지되고) 기판(200)으로부터 분리된다. 외부 영역들(633a, 633b)은 영역들(1139a, 1139b)에서 하부 절연층(220)과 접촉하며 이 하부 절연층에 부착된 상태로 있음을 주목하길 바란다. 임의의 적절한 프로세스(예를 들어, HF를 이용한 화학적 에칭 프로세스)를 이용하여 산화물을 제거할 수 있다. 또한, 미산화 실리콘(및 마스크층(650))을 제거하지 않고서 산화층(1035)(및 절연층(220))을 제거하거나, 실리콘(및 마스크층(650))의 제거율보다 훨씬 큰 제거율로 산화층(및 절연층)을 제거하는 임의의 프로세스는 산화 제거용으로 이용될 수 있다.As can be seen at block 140, the oxide is removed. This is illustrated in FIGS. 11A-11D, in which the oxide layer 1035 was removed to form an interior region 1132 with further reduced dimensions. Further portions of the lower insulating layer 220 are removed during the deoxidation process to form an extended undercut region 1128. The inner region 1132 extends between the opposing outer regions 633a, 633b (located below the mask layer 650), which is maintained on the substrate by the undercut region 1128 and ) Is separated from the substrate 200. Note that the outer regions 633a and 633b are in contact with the lower insulating layer 220 in the regions 1139a and 1139b and remain attached to the lower insulating layer. Any suitable process (eg, a chemical etch process with HF) can be used to remove the oxide. In addition, the oxide layer 1035 (and the insulating layer 220) may be removed without removing the silicon oxide (and the mask layer 650), or the oxide layer may be removed at a removal rate much larger than that of the silicon (and the mask layer 650). Any process of removing (and insulating layer) can be used for the oxidation removal.

트랜지스터를 형성하는 경우, 블록(145)에서 알 수 있듯이, 게이트 절연 물질층 및 게이트 전극 물질층을 실리콘 본체의 노출된 내부 영역 위에 증착할 수 있다. 이것은 도 12(a) 내지 12(d)에 도시되어 있으며, 실리콘 본체의 노출된 내부 영역(1132) 위에 증착된 게이트 절연층(1265)을 도시하고, 또한 게이트 절연층(1265) 위에 및 노출된 내부 영역(1132) 주위에 증착된 게이트 전극층(1260)을 도시한다. 임의의 적절한 증착 기술(예를 들어, 열적 산화, CVD, PVD 등)을 이용하여 게이트 절연 물질(1265)을 증착할 수 있고, 임의의 적절한 증착 기술(예를 들어, CVD, PVD 등)을 이용하여 게이트 전극 물질(1260)을 증착할 수 있다. 게이트 절연층(1265)은 임의의 적절한 절연 물질을 포함할 수 있으며, 일실시예에서, 게이트 절연층은 SiO2를 포함한다. 일실시예에서, 게이트 절연층(1265)은 약 1㎚ 이하의 두께를 갖는다. 게이트 전극층(1260)은 임의의 적절한 도전성 물질을 포함할 수 있으며, 일실시예에서, 게이트 전극층은 폴리실리콘을 포함한다. 다른 실시예에서, 게이트 전극층(1260)은 금속 물질(및 게이트 절연층, 저유전 물질)을 포함할 수 있다.In forming the transistor, as can be seen at block 145, a layer of gate insulating material and a layer of gate electrode material can be deposited over the exposed interior regions of the silicon body. This is shown in FIGS. 12A-12D, which shows a gate insulating layer 1265 deposited over the exposed inner region 1132 of the silicon body, and also over and exposed to the gate insulating layer 1265. Shown is a gate electrode layer 1260 deposited around the interior region 1132. The gate insulating material 1265 may be deposited using any suitable deposition technique (eg, thermal oxidation, CVD, PVD, etc.), and may use any suitable deposition technique (eg, CVD, PVD, etc.) Gate electrode material 1260 may be deposited. Gate insulating layer 1265 may comprise any suitable insulating material, and in one embodiment, gate insulating layer comprises SiO 2 . In one embodiment, the gate insulating layer 1265 has a thickness of about 1 nm or less. Gate electrode layer 1260 may comprise any suitable conductive material, and in one embodiment, gate electrode layer comprises polysilicon. In another embodiment, the gate electrode layer 1260 may include a metal material (and a gate insulating layer, a low dielectric material).

일실시예에서, 게이트 절연 물질 및 게이트 전극 물질을 증착하기 전에, 실리콘 본체의 내부 영역(1132)에 도핑 프로세스를 수행할 수 있다. 트랜지스터의 경우, 채널 영역에 자기 정렬되는 이러한 도핑은 단채널 효과를 개선할 수 있다. 내부 영역(1132)은 (예를 들어, NMOS 장치용) 보론이나 (예를 들어, PMOS 장치용) 비소와 같은 임의의 적절한 원소 또는 물질로 도핑할 수 있다. 또한, 고상(solid phase) 확산이나 플라즈마 상 확산을 비롯한 임의의 적절한 도핑 기술을 이용하여 실리콘 본체의 내부 영역(1132)을 도핑할 수 있다.In one embodiment, a doping process may be performed on the inner region 1132 of the silicon body prior to depositing the gate insulating material and the gate electrode material. In the case of transistors, this doping, which is self-aligned in the channel region, can improve the short channel effect. The interior region 1132 may be doped with any suitable element or material, such as boron (eg for NMOS devices) or arsenic (eg for PMOS devices). In addition, any suitable doping technique may be used to dope the inner region 1132 of the silicon body, including solid phase diffusion or plasma phase diffusion.

블록(150)에서 알 수 있듯이, (도핑 후에) 게이트 절연 물질 및 게이트 전극 물질을 증착한 후, 평탄화를 수행한다. 임의의 적절한 평탄화 프로세스(예를 들어, CMP)를 이용하여 게이트 전극 물질(1260) 및/또는 마스크층(650)을 평탄화할 수 있다. 또한, 평탄화 결과가 도 12(a) 내지 12(d)에 도시되어 있다. 또한, 상술한 바와 같이, 패시베이션층(예를 들어, 산화 물질)을 증착하여 희생 물질(예를 들어, 폴리실리콘)이 제거되지 않는 웨이퍼(또는 다이)의 그 영역들을 보호할 수 있으며, 이 평탄화 프로세스에 의해 패시베이션층을 그 영역들로부터 제거할 수 있다.As can be seen in block 150, after the gate insulation material and gate electrode material are deposited (after doping), planarization is performed. Any suitable planarization process (eg, CMP) may be used to planarize the gate electrode material 1260 and / or the mask layer 650. In addition, the planarization results are shown in Figs. 12 (a) to 12 (d). In addition, as described above, a passivation layer (eg, an oxidizing material) may be deposited to protect those regions of the wafer (or die) where the sacrificial material (eg, polysilicon) is not removed, and this planarization The passivation layer can be removed from the regions by the process.

블록(155)을 참조하면, 마스크층을 제거한다. 이것은 도 13(a) 내지 13(d)에 도시되어 있으며, 여기서 마스크층(650)을 제거하였다. 임의의 적절한 프로세 스를 이용하여 마스크층(650)을 제거할 수 있다. 예를 들어, 마스크층(650)이 SiN을 포함하는 경우, 인산을 함유하는 용액을 이용하는 화학적 에칭 프로세스에 의해 마스크층을 제거할 수 있다. 일반적으로, 실리콘 본체(331), 게이트 전극 물질(1260), 및 하부 절연층(220)(및 게이트 절연층(1265))을 제거하지 않고서 마스크층(650)을 제거하거나, 이러한 다른 물질들보다 훨씬 더 큰 제거율로 마스크층을 제거하는 임의의 프로세스는 마스크 제거용으로 이용될 수 있다.Referring to block 155, the mask layer is removed. This is illustrated in Figures 13 (a) to 13 (d), where the mask layer 650 is removed. Any suitable process may be used to remove mask layer 650. For example, when the mask layer 650 includes SiN, the mask layer may be removed by a chemical etching process using a solution containing phosphoric acid. Generally, the mask layer 650 is removed without removing the silicon body 331, the gate electrode material 1260, and the lower insulating layer 220 (and the gate insulating layer 1265), or rather than other materials. Any process that removes the mask layer at even greater removal rates can be used for mask removal.

대체 실시예에서, 제2 산화층의 제거후(블록 140 참조), 블록(165)에서 알 수 있듯이, 기판 위에 절연층을 증착한다. 이것은 도 14 내지 14(d)에 도시되어 있으며, 여기서는 (블록(140)에서와 같이 그리고 도 11(a) 내지 11(d)에 도시한 바와 같이 제2 산화층을 제거한 후) 절연 물질층(1470)을 기판(200) 위에 증착하였다. 절연층(1470)은 마스크층(650) 내의 트렌치를 향해 아래로 연장되며 실질적으로 언더컷 영역(1128)을 채운다. 일실시예에서, 절연층(1470)은 산화 물질(예를 들어, SiO2)을 포함하지만, 다른 임의의 적절한 절연 물질들을 이용해도 된다는 점을 이해하길 바란다. CVD, PVD 등을 비롯한 임의의 적절한 증착 기술들을 이용하여 절연층(1470)을 증착할 수 있다.In an alternate embodiment, after removal of the second oxide layer (see block 140), an insulating layer is deposited over the substrate, as can be seen at block 165. This is illustrated in FIGS. 14-14 (d), where the insulating material layer 1470 (after removing the second oxide layer as in block 140 and as shown in FIGS. 11 (a) -11 (d)). ) Was deposited on the substrate 200. The insulating layer 1470 extends downward toward the trench in the mask layer 650 and substantially fills the undercut region 1128. In one embodiment, insulating layer 1470 includes an oxidizing material (eg, SiO 2 ), but it is to be understood that any other suitable insulating materials may be used. The insulating layer 1470 may be deposited using any suitable deposition techniques, including CVD, PVD, and the like.

블록(170)을 참조하면, 절연층 내에 트렌치를 형성한다. 이것은 도 15(a) 내지 15(d)에 도시되어 있으며, 여기서는 절연층(1470) 내에 형성된 트렌치(1573)를 도시하고 있다. 트렌치(1573)는 실리콘 본체(331)의 상당량의 내부 영역(1132)을 노출하였지만, 도 15(b)에 도시한 바와 같이 절연층(1470)의 일부는 언더컷 영 역(1128)내에 그리고 실리콘 본체의 내부 영역(1132) 주위에 남아 있다. (마스크층(650)이 트렌치(1573) 형성용 마스크로 기능함으로써) 에칭 프로세스와 같은 임의의 적절한 프로세스를 이용하여 트렌치(1573)를 형성할 수 있다. 트랜지스터 응용에 있어서, (도 15(b)에 도시한 바와 같이) 언더컷 영역을 절연 물질(147)로 채우는 것은 게이트 용량을 저감할 수 있음에 주목하길 바란다. 일부 응용(예를 들어, 논리 장치들)에 있어서는 게이트 용량을 저감하는 것이 바람직할 수 있는 반면, 다른 응용(예를 들어, 메모리 장치들)에 있어서는 전체 언더컷 영역을 게이트 전극 물질로 채움으로써 발생하는 증가된 용량이 허용될 수 있다.Referring to block 170, a trench is formed in the insulating layer. This is illustrated in FIGS. 15A-15D, which illustrate trenches 1573 formed in insulating layer 1470. The trench 1573 exposed a substantial amount of the interior region 1132 of the silicon body 331, but as shown in FIG. 15B, a portion of the insulating layer 1470 is in the undercut region 1128 and the silicon body. Remains around the inner region 1132. The trench 1573 can be formed using any suitable process (such as by etching the mask layer 650 as a mask for forming the trench 1573). Note that in transistor applications, filling the undercut regions with insulating material 147 (as shown in Figure 15 (b)) can reduce the gate capacitance. In some applications (eg logic devices) it may be desirable to reduce the gate capacitance, while in other applications (eg memory devices) it may be necessary to fill the entire undercut area with gate electrode material. Increased doses may be acceptable.

블록(175)에서와 같이, 트랜지스터를 형성하는 경우, 게이트 절연 물질층 및 게이트 전극 물질층을 실리콘 본체의 노출된 내부 영역 위에 증착할 수 있다. 이것은 도 16(a) 내지 16(d)에 도시되어 있으며, 여기서는 게이트 절연층(1665)이 실리콘 본체의 노출된 내부 영역(11332) 위에 증착되어 있고 게이트 전극층(1660)이 게이트 절연층(1665) 위에 그리고 노출된 내부 영역(1132) 주위에 증착되어 있다. 임의의 적절한 증착 기술들(예를 들어, 열적 산화, CVD, PVD 등)을 이용하여 게이트 절연 물질(1265)을 증착할 수 있고, 임의의 적절한 증착 기술(예를 들어, CVD, PVD 등)을 이용하여 게이트 전극 물질(1260)을 증착할 수 있다. 게이트 절연층(1265)은 임의의 적절한 절연 물질을 포함할 수 있으며, 일실시예에서, 게이트 절연층은 SiO2를 포함한다. 일실시예에서, 게이트 절연층(1265)은 약 1㎚ 이하의 두께를 갖는다. 게이트 전극층(1660)은 임의의 적절한 도전성 물질을 포함할 수 있 으며, 일실시예에서, 게이트 전극층은 폴리실리콘을 포함한다. 상술한 바와 같이, 다른 실시예에 따르면, 게이트 전극층은 금속 물질(및 게이트 절연층, 고유전 물질)을 포함할 수 있다. 또한, 상술한 바와 같이, 게이트 절연 물질 및 게이트 전극 물질을 증착하기 전에 (그리고 절연층(1470)의 증착 전에), 반도체 본체의 내부 영역(1132)에 도핑 프로세스를 수행할 수 있다.As in block 175, when forming a transistor, a layer of gate insulating material and a layer of gate electrode material may be deposited over the exposed interior regions of the silicon body. This is illustrated in FIGS. 16A-16D, in which a gate insulating layer 1665 is deposited over an exposed interior region 1132 of the silicon body and a gate electrode layer 1660 is formed on the gate insulating layer 1665. Deposited over and around the exposed interior region 1132. The gate insulating material 1265 can be deposited using any suitable deposition techniques (eg, thermal oxidation, CVD, PVD, etc.), and any suitable deposition techniques (eg, CVD, PVD, etc.) can be deposited. Gate electrode material 1260 may be deposited. Gate insulating layer 1265 may comprise any suitable insulating material, and in one embodiment, gate insulating layer comprises SiO 2 . In one embodiment, the gate insulating layer 1265 has a thickness of about 1 nm or less. Gate electrode layer 1660 may comprise any suitable conductive material, and in one embodiment, the gate electrode layer comprises polysilicon. As described above, according to another embodiment, the gate electrode layer may include a metal material (and a gate insulating layer, a high dielectric material). In addition, as described above, a doping process may be performed on the inner region 1132 of the semiconductor body before depositing the gate insulating material and the gate electrode material (and prior to the deposition of the insulating layer 1470).

블록(150)에서와 같이, 평탄화를 수행하며, 이것도 도 16(a) 내지 16(d)에 도시되어 있다. 도 17(a) 내지 17(b)를 참조하면, 블록(155)에서와 같이 마스크층(650)을 제거하였다. 마스크층의 평탄화 및 제거는 상술하였다(블록 150, 155 참조).As in block 150, planarization is performed, which is also shown in Figures 16 (a) through 16 (d). Referring to FIGS. 17A through 17B, the mask layer 650 is removed as in block 155. Planarization and removal of the mask layer has been described above (see blocks 150, 155).

상술한 실시예들중 임의의 실시예에 있어서, 원래의 실리콘 본체(331)의 저감된 내부 영역(1132)이 남아 있다. 내부 영역(1132)은 제1 단부 영역(예를 들어, 실리콘 본체(331)의 제1 외부 영역(633a))과 대향하는 제2 단부 영역(예를 들어, 실리콘 본체의 제2 외부 영역(633b)) 간에 연장되는 "와이어"를 형성하고, 이 와이어는 단부 영역들보다 (폭이나 직경 면에서) 상대적으로 좁을 수 있다. 게다가, 내부 영역 또는 와이어(1132)는 하부 기판으로부터 이격되며 하부 기판 위에 배치된다. 따라서, 일실시예에서, 대향 단부들 간에 연장되는 독립적인(free-standing) 와이어가 형성되며, 여기서 대향 단부들은 하부 기판에 부착된다. 일실시예에서, 이 독립적인 와이어는, 종래의 일부 리소그래피 프로세스 범위를 벗어날 수 있는 피쳐 사이즈인, 약 50㎚ 이하의 최소 폭 치수를 갖는 나노와이어를 포함한다.In any of the embodiments described above, the reduced interior area 1132 of the original silicon body 331 remains. The inner region 1132 is a second end region (eg, the second outer region 633b of the silicon body) opposite the first end region (eg, the first outer region 633a of the silicon body 331). Forming a “wire” that extends between)), which may be relatively narrower (in width or diameter) than the end regions. In addition, the inner region or wire 1132 is disposed above the lower substrate and spaced apart from the lower substrate. Thus, in one embodiment, free-standing wires are formed extending between opposing ends, where the opposing ends are attached to the underlying substrate. In one embodiment, these independent wires include nanowires having a minimum width dimension of about 50 nm or less, which is a feature size that may be beyond the scope of some conventional lithography processes.

도 17(a) 내지 17(d)에 도시한 구조뿐만 아니라 도 13(a) 내지 13(d)에 도시한 구조 각각을 이용하여 트랜지스터와 같은 전기적 장치를 형성할 수 있다. 따라서, 블록(160)을 참조하면, 다른 임의의 구조나 구조들을 형성할 수 있다. 예를 들어, 도 18(a)에 도시한 바와 같이, 도 13(a) 내지 13(d)에 도시한 구조로부터 트랜지스터(1800a)를 형성할 수 있다. (예를 들어, 이온 주입 등을 수행함으로써) 소스 영역을 실리콘 본체(331)의 제1 외부 영역(633a)에 형성하고 드레인 영역을 실리콘 본체의 대향하는 제2 외부 영역(633b)에 형성하되, 저감된 내부 영역(1132)은 소스 영역과 드레인 영역 간에 채널 영역을 제공한다(다시, 게이트 절연 물질 및 게이트 전극 물질의 증착 전에 이 채널 영역을 도핑할 수 있다). 절연 스페이서들(1880a, 1880b)(예를 들어, SiN)은 게이트 전극(1260) 주위에 형성된다. 제1 컨택트(1890a)는 유전층(1897)을 통하여 아래로 실리콘 본체(331)의 제1 외부 영역(633a)으로 연장되어, 소스 영역과 전기적 컨택트를 형성하게 된다. 유사하게, 제2 컨택트(1890b)는 유전층(1897)을 통해 아래로 실리콘 본체의 제2 외부 영역(633b)으로 연장되어, 드레인 영역과의 전기적 컨택트를 형성하게 된다. 컨택트들(1890a, 1890b)은 임의의 적절한 도전성 물질(예를 들어, 구리)을 포함할 수 있다. 다른 기술들(예를 들어, 자기 정렬된 컨택트)을 이용하여 트랜지스터와의 전기적 접속을 형성할 수 있음을 이해하길 바란다.In addition to the structures shown in Figs. 17A to 17D, each of the structures shown in Figs. 13A to 13D can be used to form an electrical device such as a transistor. Thus, referring to block 160, any other structure or structures may be formed. For example, as shown in Fig. 18A, the transistor 1800a can be formed from the structure shown in Figs. 13A to 13D. A source region is formed in the first outer region 633a of the silicon body 331 (for example, by performing ion implantation, etc.) and a drain region is formed in the second outer region 633b facing the silicon body, The reduced inner region 1132 provides a channel region between the source region and the drain region (again, it may be doped prior to deposition of the gate insulating material and gate electrode material). Insulating spacers 1880a and 1880b (eg, SiN) are formed around gate electrode 1260. The first contact 1890a extends downward through the dielectric layer 1897 to the first outer region 633a of the silicon body 331 to form an electrical contact with the source region. Similarly, the second contact 1890b extends down through the dielectric layer 1897 to the second outer region 633b of the silicon body, forming an electrical contact with the drain region. Contacts 1890a and 1890b may comprise any suitable conductive material (eg, copper). It is to be understood that other techniques (eg, self aligned contacts) may be used to form electrical connections with the transistors.

다른 예로, 도 18(b)에 도시한 바와 같이, 도 17(a) 내지 17(d)에 나타낸 구조로부터 트랜지스터(1800b)를 형성할 수 있다. (예를 들어 이온 주입 등을 수행함으로써) 소스 영역을 실리콘 본체(331)의 제1 외부 영역(633a)에 형성하고, 드레 인 영역을 실리콘 본체의 대향하는 제2 외부 영역(633b)에 형성하되, 저감된 내부 영역(1132)은 소스 영역과 드레인 영역 간에 채널 영역을 제공한다. 게이트 전극(1660) 주위에 절연 스페이서(1880a, 1880b)(예를 들어, SiN)을 형성하고, 제1 및 제2 컨택트(1890a, 1890b)는 유전층(1897)을 통해 아래로 실리콘 본체(331)의 제1 및 제2 외부 영역들(633a, 633b)까지 각각 연장된다. 제1 컨택트(1890a)는 소스 영역과의 전기적 컨택트를 형성하고, 제2 컨택트(1890b)는 드레인 영역과의 전기적 컨택트를 형성한다. 컨택트들(1890a, 1890b)은 임의의 적절한 도전성 물질(예를 들어, 구리)을 포함할 수 있다. 또한, 다른 기술들(예를 들어, 자기 정렬된 컨택트)을 이용하여 트랜지스터와의 전기적 접속을 형성할 수 있음을 이해하길 바란다.As another example, as shown in Fig. 18B, the transistor 1800b can be formed from the structure shown in Figs. 17A to 17D. The source region is formed in the first outer region 633a of the silicon body 331 (for example, by performing ion implantation), and the drain region is formed in the second outer region 633b facing the silicon body. The reduced internal region 1132 provides a channel region between the source region and the drain region. Insulating spacers 1880a and 1880b (eg, SiN) are formed around the gate electrode 1660, and the first and second contacts 1890a and 1890b pass through the dielectric layer 1897 to the silicon body 331. Extends to the first and second outer regions 633a, 633b, respectively. The first contact 1890a forms an electrical contact with the source region, and the second contact 1890b forms an electrical contact with the drain region. Contacts 1890a and 1890b may comprise any suitable conductive material (eg, copper). It is also to be understood that other techniques (eg, self-aligned contacts) can be used to form electrical connections with the transistors.

상술한 실시예들에 있어서, 2개의 산화 단계들(도 1의 블록 125, 135 참조)을 수행하여 실리콘 와이어를 생성한다. 그러나, 다른 실시예에서, 와이어는 하나의 산화 단계를 이용하여 형성된다. 예를 들어, 도 1의 점선(191)으로 나타낸 바와 같이, 제1 산화 프로세스(125)를 제거한다. 희생층의 제거 후, 에칭 프로세스를 수행하여(블록 130 참조) 실리콘 본체(331)의 노출된 부분을 하부 기판(200)으로부터 분리하는 언더컷 영역을 생성한 후, 산화를 수행하여(블록 135 참조) 실리콘 본체의 노출된 부분의 치수를 저감한다. 다른 예로, 도 1의 점선(192)으로 나타낸 바와 같이, 산화(블록 125 참조) 및 산화물 제거(블록 130 참조) 후에, 실리콘 본체의 노출된 부분을 하부 기판(200)으로부터 분리하고 이 노출된 부분의 치수가 역시 저감되며, 프로세스는 게이트 절연 물질 및 게이트 전극 물질의 증착으로 계속된다(블록 145 참조).In the above embodiments, two oxidation steps (see blocks 125 and 135 in FIG. 1) are performed to generate the silicon wire. However, in other embodiments, the wire is formed using one oxidation step. For example, as shown by dashed line 191 in FIG. 1, the first oxidation process 125 is removed. After removal of the sacrificial layer, an etching process is performed (see block 130) to create an undercut region that separates the exposed portion of the silicon body 331 from the lower substrate 200, followed by oxidation (see block 135). Reduce the dimensions of the exposed part of the silicone body. As another example, as indicated by dashed line 192 in FIG. 1, after oxidation (see block 125) and oxide removal (see block 130), the exposed portion of the silicon body is separated from the underlying substrate 200 and the exposed portion. The dimension of is also reduced, and the process continues with the deposition of the gate insulating material and the gate electrode material (see block 145).

상술한 실시예들중 임의의 실시예에 따라 형성한 와이어를 다양하고도 상이한 전자 장치들이나 회로 소자들의 제조에 이용할 수 있다. 일실시예에서는, 상술한 바와 같이, 개시한 실시예들에 따라 형성한 와이어를 이용하여 트랜지스터를 제조할 수 있다. 일실시예에서, 이러한 트랜지스터를 이용하여 논리 장치나 회로를 제조할 수 있다. 다른 실시예에서, 이러한 트랜지스터를 이용하여 메모리 장치나 회로(예를 들어, DRAM 메모리 또는 SRAM 메모리)를 제조할 수 있으며 개시한 실시예들중 하나 이상의 실시예를 이용하는 DRAM 메모리의 일실시예가 도 19a 내지 19c 및 이하의 텍스트에 예시되어 있다.The wires formed in accordance with any of the embodiments described above can be used to manufacture a variety of different electronic devices or circuit elements. In one embodiment, as described above, a transistor may be manufactured using a wire formed according to the disclosed embodiments. In one embodiment, such transistors may be used to fabricate logic devices or circuits. In another embodiment, such transistors may be used to fabricate a memory device or circuit (eg, a DRAM memory or an SRAM memory) and one embodiment of a DRAM memory using one or more of the disclosed embodiments is shown in FIG. 19A. To 19c and the text below.

도 19a 내지 19c를 참조하면, DRAM 메모리 셀(1900)의 일실시예가 도시되어 있다. DRAM 어레이의 개략적인 평면도가 도 19a에 도시되어 있는 반면, 도 19a의 선들(B-B, C-C)을 따라 각각 절취한 그 어레이의 하나의 셀의 단면도들이 도 19b 및 19c에 도시되어 있다. 도 19a가 단지 2개의 메모리 셀을 도시하고 있지만, 이러한 메모리 어레이는 임의의 개수의 메모리 셀들(예를 들어, 기가비트 메모리)을 포함할 수 있음에 주목하길 바란다. 따라서, 도 19a 내지 19c는 개시한 실시예들의 이해를 돕고자 간략화된 예이며 불필요하게 한정되지 않는다는 점을 이해하길 바란다.19A-19C, one embodiment of a DRAM memory cell 1900 is shown. A schematic plan view of a DRAM array is shown in FIG. 19A, while cross-sectional views of one cell of the array, cut along the lines B-B and C-C of FIG. 19A, respectively, are shown in FIGS. 19B and 19C. Although FIG. 19A shows only two memory cells, it should be noted that such a memory array may include any number of memory cells (eg, gigabit memory). Accordingly, it is to be understood that FIGS. 19A-19C are simplified examples to aid in understanding the disclosed embodiments and are not necessarily limited.

도 19a를 참조하면, 메모리 어레이(1900)는 2개의 메모리 셀들(1905a, 1905b)을 포함한다. 메모리 셀들의 각각은 제1 단부(633a)와 대향하는 제2 단부(633b) 간에 연장되는 와이어(1132)를 구비하는 트랜지스터를 포함한다. 와이 어(1132)는 상술한 실시예들중 임의의 하나 이상의 실시예에 따라 형성될 수 있다. 셀들(1905a, 1905b)의 각각에 있어서, 제1 단부(633a)에 소스 영역을 형성하였고, 대향하는 제2 단부(633b)에 드레인 영역을 형성하였다. 게다가, 2개의 이웃하는 셀들(1905a, 1905b)은 드레인 영역(633a)을 공유한다.Referring to FIG. 19A, the memory array 1900 includes two memory cells 1905a and 1905b. Each of the memory cells includes a transistor having a wire 1132 extending between a first end 633a and an opposite second end 633b. The wire 1132 may be formed in accordance with any one or more of the embodiments described above. In each of the cells 1905a and 1905b, a source region was formed at the first end 633a and a drain region was formed at the opposing second end 633b. In addition, two neighboring cells 1905a and 1905b share a drain region 633a.

메모리 어레이(1900)는 워드 라인들(1902a, 1902b)을 비롯하여 다수의 워드 라인들을 포함한다. 워드 라인들(1902a, 1902b)의 각각은 하나 (또는 그 이상의) 메모리 셀의 트랜지스터의 게이트 전극을 포함한다. 예를 들어, 워드 라인(1902a)은 메모리 셀들(1905a)의 게이트 전극(및 동일 로우에 있는 다수의 다른 메모리 셀들의 게이트 전극)을 포함한다. 워드 라인들(1902a, 1902b) (및 게이트 전극들)은 도 19b 및 19c에 추가로 도시되어 있으며, 이것은 메모리 셀들(1905b)의 단면도이다(도 19b 및 19c의 각각이 도 18(a)에 도시한 구조와 부분적으로 유사하다는 점에 주목하길 바란다). 이 도면들에 도시한 바와 같이, 워드 라인(1902b)은 트랜지스터의 게이트 전극을 포함하고, 상술한 바와 같이 이 게이트 전극은 채널 영역(1132)을 둘러싼다.The memory array 1900 includes a plurality of word lines, including word lines 1902a and 1902b. Each of the word lines 1902a, 1902b includes a gate electrode of a transistor of one (or more) memory cell. For example, word line 1902a includes a gate electrode of memory cells 1905a (and a gate electrode of multiple other memory cells in the same row). Word lines 1902a, 1902b (and gate electrodes) are further shown in FIGS. 19B and 19C, which are cross-sectional views of memory cells 1905b (each of FIGS. 19B and 19C shown in FIG. 18A). Note that it is partially similar to one structure). As shown in these figures, the word line 1902b includes the gate electrode of the transistor, which, as described above, surrounds the channel region 1132.

또한, 메모리 어레이(1900)는 비트 라인(1901)을 비롯하여 다수의 비트 라인들(예를 들어, 도전성 트레이스)을 포함한다. 각 셀(1905a, 1905b)의 드레인 영역(633b)은 비트 라인(1901)에 결합된다. 예를 들어, 컨택트(1907)(예를 들어, 도전성 비아)는 셀들(1905a, 1905b)의 공유된 드레인 영역을 비트 라인(1901)에 결합한다. 메모리 셀들의 다른 컬럼들은 다른 비트 라인들을 따라 배치될 수 있음에 주목하길 바란다. 메모리 셀을 비트 라인(1901)에 접속하는 것은 도 19c에 추가로 예시되어 있으며, 여기서는 비트 라인(1901)을 셀(1905b)의 드레인 영역(633b)에 접속하는 것으로 도시하고 있다. 비트 라인(1901)은 컨택트(1890b) 및 도전성 비아(1907)에 의해 이 드레인 영역(633b)에 결합되며, 이것은 유전층(1922)을 통해 연장된다.The memory array 1900 also includes a number of bit lines (eg, conductive traces), including the bit lines 1901. The drain regions 633b of each cell 1905a and 1905b are coupled to the bit line 1901. For example, contact 1907 (eg, conductive via) couples the shared drain region of cells 1905a and 1905b to bit line 1901. Note that different columns of memory cells may be arranged along different bit lines. Connecting the memory cell to the bit line 1901 is further illustrated in FIG. 19C, where the bit line 1901 is shown as connecting the drain region 633b of the cell 1905b. Bit line 1901 is coupled to this drain region 633b by contact 1890b and conductive via 1907, which extends through dielectric layer 1922.

각 메모리 셀(1906a, 1905b)은 저장 노드 커패시터를 포함한다(예를 들어, 셀(1905a)는 커패시터(1908a)를, 셀(1905b)은 커패시터(1908b)를 포함한다). 도 19a에 도시한 바와 같이, 셀(1905a, 1905b)의 저장 노드 커패시터(1908a, 1908b) 각각은 해당 셀의 트랜지스터의 소스 영역(633a)에 결합된다. 이것은 도 19b에 추가로 도시되어 있으며, 여기서 셀(1905b)의 커패시터(1908b)가 그 셀의 소스 영역(633a)에 결합되어 있다. 커패시터(1908b)는 컨택트(1890a)에 의해 이 소스 영역에 결합된다(그리고 유전층(1921)에 의해 인접하는 셀들로부터 분리된다). 저장 노드 커패시터(1908a, 1980b)는 MEVI(금속-절연체-금속) 커패시터나 트렌치 커패시터와 같은 임의의 적절한 타입의 커패시터를 포함할 수 있다.Each memory cell 1906a, 1905b includes a storage node capacitor (eg, cell 1905a includes capacitor 1908a and cell 1905b includes capacitor 1908b). As shown in FIG. 19A, each of the storage node capacitors 1908a and 1908b of cells 1905a and 1905b is coupled to the source region 633a of the transistor of that cell. This is further illustrated in FIG. 19B, where a capacitor 1908b of a cell 1905b is coupled to the source region 633a of that cell. Capacitor 1908b is coupled to this source region by contact 1890a (and separated from adjacent cells by dielectric layer 1921). Storage node capacitors 1908a, 1980b may include any suitable type of capacitor, such as a metal-insulator-metal (MEVI) capacitor or a trench capacitor.

DRAM 응용에 있어서, 개시한 실시예들은 다수의 이점을 제공할 수 있다. 게이트 전극 및 저감된 채널 영역은 자기 정렬 방식으로 형성되고, 이 자기 정렬은 (예를 들어, 필요한 게이트 길이를 최소화함으로써) 장치를 제조하는데 필요한 실리콘 영역을 최소화할 수 있다. 그러나, 장치용 게이트 길이를 최소화하는 동안, 이 자기 정렬은 채널 영역의 직경에 대한 게이트 길이의 비를 최대화하는데 도움이 될 수 있으며, 이것은 트랜지스터 누출(leakage)을 저감할 수 있고 게이트 용량을 작게 할 수 있다. 당업자라면 인식하듯이, 메모리 셀에서의 더 높은 트랜지스터 누출은 그 셀의 커패시터의 보유 시간을 저감할 수 있고, 메모리 장치들이 스케일 다운됨에 따라, 이러한 누출은 (더욱 작은 반도체 풋프린트 상에) 더 큰 저장 커패시터를 필요로 할 수 있다. 따라서, 개시한 실시예들에 의해 제공되는 저감된 트랜지스터 누출은 메모리 장치들의 스케일링을 지원할 수 있다. 또한, 게이트 길이를 저감함으로써, 그 장치들의 구조적 특징들을 개선할 수 있다.For DRAM applications, the disclosed embodiments can provide a number of advantages. The gate electrode and reduced channel region are formed in a self-aligned manner, which can minimize the silicon area needed to fabricate the device (eg, by minimizing the required gate length). However, while minimizing the gate length for the device, this self-alignment can help to maximize the ratio of gate length to diameter of the channel region, which can reduce transistor leakage and reduce gate capacity. Can be. As one of ordinary skill in the art will recognize, higher transistor leakage in a memory cell can reduce the retention time of the capacitor of that cell, and as memory devices scale down, this leakage is larger (on a smaller semiconductor footprint). A storage capacitor may be needed. Thus, the reduced transistor leakage provided by the disclosed embodiments can support scaling of memory devices. In addition, by reducing the gate length, the structural features of the devices can be improved.

도 19a 내지 19c는 개시한 실시예들을 DRAM 장치에 적용한 것을 도시하지만, 개시한 실시예들을 다른 타입의 메모리에 적용할 수 있음을 이해하길 바란다. 예를 들어, 개시한 실시예들중 임의의 실시예를 SRAM 장치에 적용할 수 있다. SRAM 장치에 있어서, 메모리 셀 영역에 영향을 끼치지 않고서 채널 영역(예를 들어, 내부 영역(1132))의 저감량을 조절함으로써 패스 게이트 트랜지스터와 풀다운 트랜지스터 간의 상대적 트랜지스터 세기(예를 들어, 드레인 전류)를 조절할 수 있음에 주목하길 바란다.19A-19C illustrate the application of the disclosed embodiments to a DRAM device, it is understood that the disclosed embodiments may be applied to other types of memory. For example, any of the disclosed embodiments can be applied to an SRAM device. In an SRAM device, the relative transistor strength (e.g., drain current) between the pass gate transistor and the pull-down transistor by adjusting the amount of reduction of the channel region (e.g., internal region 1132) without affecting the memory cell region. Note that you can adjust

도 20을 참조하면, 실리콘이나 다른 반도체 물질로 와이어를 형성하는 방법의 다른 실시예가 도시되어 있다. 블록(2010)을 참조하면, 반도체 본체의 일부를 하부 기판으로부터 분리하고, 실리콘 본체의 나머지 영역들은 기판에 부착된 상태로 둔다. 임의의 적절한 프로세스를 이용하여 반도체 본체의 일부를 기판으로부터 분리할 수 있다. 예를 들어, 반도체 본체 아래에 있는 기판의 영역을 제거하고 그리고/또는 반도체 본체를 산화하여(블록 2020 참조) 에칭으로 언더컷된 산화층을 형성하여 반도체 본체의 남아있는 미산화 부분을 기판으로부터 분리할 수 있다. 블록(2020)에서 알 수 있듯이, 반도체 본체의 분리된 부분을 산화한다(예를 들어, 열적 산화를 이용함으로 산화됨). 이후, 산화물을 제거하여 하부 기판 위에 이격되며 기판에 부착된 반도체 본체의 영역들 간에 연장되는 와이어를 형성하며, 이것은 블록(2030)에서 알 수 있다. 임의의 적절한 프로세스(예를 들어, 에칭)를 이용하여 그 산화물을 제거할 수 있다. 상술한 바와 같이, 산화 및 산화물 제거 프로세스들 자체는 반도체 본체의 일부를 하부 기판으로부터 분리하게 된다(예를 들어, 블록(2010)에 나타낸 동작은 블록(2020, 2030)에서의 동작 수행 결과일 수 있다). 블록(204)을 참조하면, 임의의 다른 구조(또는 복수의 구조들)가 (예를 들어, 트랜지스터를 제조하도록) 형성될 수 있다.일실시예에서 반도체 물질은 실리콘을 포함하고, 다른 실시예에서 기판은 SOI 웨이퍼를 포함한다.Referring to FIG. 20, another embodiment of a method of forming a wire from silicon or another semiconductor material is shown. Referring to block 2010, a portion of the semiconductor body is separated from the lower substrate and the remaining regions of the silicon body remain attached to the substrate. Any suitable process may be used to separate a portion of the semiconductor body from the substrate. For example, an area of the substrate under the semiconductor body may be removed and / or oxidized (see block 2020) to form an undercut oxide layer by etching to separate the remaining unoxidized portion of the semiconductor body from the substrate. have. As can be seen in block 2020, the discrete portion of the semiconductor body is oxidized (eg, by using thermal oxidation). The oxide is then removed to form a wire that is spaced over the lower substrate and extends between regions of the semiconductor body attached to the substrate, which can be seen at block 2030. Any suitable process (eg, etching) can be used to remove the oxide. As discussed above, the oxidation and oxide removal processes themselves separate a portion of the semiconductor body from the underlying substrate (e.g., operations shown in block 2010 may be the result of performing operations in blocks 2020 and 2030). have). Referring to block 204, any other structure (or a plurality of structures) may be formed (eg, to fabricate a transistor). In one embodiment, the semiconductor material comprises silicon, and in another embodiment In which the substrate comprises an SOI wafer.

상술한 실시예들에서(도 1 및 도 20 참조), 열적 산화(또는 다른 산화 프로세스)에 의해 반도체 본체를 저감하여 와이어를 형성할 수 있다. 그러나, 개시한 실시예들은 이러한 저감을 수행하기 위해 산화 프로세스를 이용하는 것에 한정되지 않음을 이해하길 바란다. 다른 실시예에서는, 산화 대신에 (또는 산화와 조합하여) 저감을 수행하는 다른 방안들, 예를 들어, 에칭과 같은 다른 방안들을 이용할 수 있다.In the above-described embodiments (see FIGS. 1 and 20), the semiconductor body can be reduced to form a wire by thermal oxidation (or other oxidation process). However, it is to be understood that the disclosed embodiments are not limited to using an oxidation process to perform this reduction. In other embodiments, other ways of performing abatement (or in combination with oxidation) instead of oxidation may be used, for example other approaches such as etching.

도 13(a) 내지 13(d) 및 17(a) 내지 17(d)의 각각에 단일 와이어(1132)가 도시되어 있지만, 실제로는, 개시한 실시예들을 웨이퍼 레벨에서 실시할 수 있으며 수억개의 와이어(및 이에 따른 트랜지스터와 같은 장치들)를 단일 웨이퍼 상에 형성할 수 있다는 점을 이해하길 바란다. 예를 들어, 도 21을 참조하면, 웨이퍼(2100)의 평면도가 도시되어 있다. 웨이퍼(2100)는 다수의 다이(2190)용으로 집 적 회로부가 위에 형성된 기판(2105)(예를 들어, Si, SOI 등)을 포함하고, 웨이퍼(2100)는 결국 이러한 개별 다이(219)로 절단된다. 싱귤레이션(singulation) 전에, 개시한 수백만의 와이어 구조들 (및 이에 따른 트랜지스터들)을 다이(219)의 각각을 위한 웨이퍼(2100) 상에 형성할 수 있다.Although a single wire 1132 is shown in each of FIGS. 13 (a) -13 (d) and 17 (a) -17 (d), in practice, the disclosed embodiments may be practiced at the wafer level and hundreds of millions It is to be understood that the wires (and thus devices such as transistors) can be formed on a single wafer. For example, referring to FIG. 21, a plan view of the wafer 2100 is shown. Wafer 2100 includes a substrate 2105 (e.g., Si, SOI, etc.) formed thereon for a plurality of dies 2190, and the wafer 2100 eventually turns into these individual dies 219. Is cut. Prior to singulation, millions of wire structures (and thus transistors) disclosed may be formed on the wafer 2100 for each of the dies 219.

도 22를 참조하면, 컴퓨터 시스템(2200)의 일실시예가 도시되어 있다. 컴퓨터 시스템(2200)은 다양한 컴포넌트들이 결합된 버스(2205)를 포함한다. 버스(2205)는, 시스템(2200)의 컴포넌트들을 상호접속하는 하나 이상의 버스들, 예를 들어, 시스템 버스, 주변 컴포넌트 인터페이스(PCI) 버스, 스몰 컴퓨터 시스템 인터페이스(SCSI) 버스 등의 집합을 나타내는 것이다. 이러한 버스들을 단일 버스(2205)을 나타냄으로써 이해하기 쉬우며, 컴퓨터 시스템(2200)이 이에 한정되지 않음을 이해하길 바란다. 당업자라면 컴퓨터 시스템(2200)이 임의의 적절한 버스 아키텍쳐를 가질 수 있으며 임의의 개수 및 조합의 버스들을 포함할 수 있음을 인식할 것이다.Referring to FIG. 22, one embodiment of a computer system 2200 is shown. Computer system 2200 includes a bus 2205 with various components coupled thereto. Bus 2205 represents a set of one or more buses that interconnect components of system 2200, for example, a system bus, a peripheral component interface (PCI) bus, a small computer system interface (SCSI) bus, and the like. . It is to be understood that such buses are easy to understand by representing a single bus 2205 and that computer system 2200 is not limited thereto. Those skilled in the art will appreciate that computer system 2200 may have any suitable bus architecture and may include any number and combination of buses.

처리 장치(또는 복수의 장치들)(2300)는 버스(2205)에 결합된다. 처리 장치(2300)는, 마이크로프로세서, 네트워크 프로세서, 주문형 반도체(ASIC), 또는 필드 프로그래머블 게이트 어레이(FPGA), 또는 유사 장치를 비롯하여 임의의 적절한 처리 장치나 시스템을 포함할 수 있다. 도 21은 단일 처리 장치(2300)를 도시하고 있으나, 컴퓨터 시스템(2200)이 2개 이상의 처리 장치를 포함할 수 있음을 이해하길 바란다. 처리 장치(2300)의 일실시예도 도 23에 예시되어 있으며, 이것은 후술한다.The processing device (or plurality of devices) 2300 is coupled to the bus 2205. Processing unit 2300 may include any suitable processing unit or system, including a microprocessor, network processor, application specific semiconductor (ASIC), or field programmable gate array (FPGA), or similar device. 21 illustrates a single processing unit 2300, it is understood that computer system 2200 may include two or more processing units. One embodiment of the processing apparatus 2300 is also illustrated in FIG. 23, which will be described later.

또한, 컴퓨터 시스템(2200)은 버스(2205)에 결합된 시스템 메모리(2210)를 포함하고, 시스템 메모리(2210)는 예를 들어 스태틱 랜덤 액세스 메모리(SRAM), 다이나믹 랜덤 액세스 메모리(DRAM), 동기 DRAM (SDRAM), 또는 더블 데이터 레이트 DRAM (DDRDRAM)과 같은 임의의 적절한 타입 및 개수의 메모리를 포함할 수 있다. 컴퓨터 시스템(2200)의 동작동안, 운영 시스템 및 다른 애플리케이션들이 시스템 메모리(2210)에 상주할 수 있다.In addition, computer system 2200 includes system memory 2210 coupled to bus 2205, which may be, for example, static random access memory (SRAM), dynamic random access memory (DRAM), synchronization, or the like. And any suitable type and number of memories, such as DRAM (SDRAM), or double data rate DRAM (DDRDRAM). During operation of computer system 2200, operating system and other applications may reside in system memory 2210.

컴퓨터 시스템(2200)은 버스(2205)에 결합된 리드 온리 메모리(ROM; 2220)를 더 포함할 수 있다. 동작중, ROM(2220)은 처리 장치(2210)용 임시 명령어 및 변수를 저장할 수 있다. 또한, 컴퓨터 시스템(2200)은 버스(2205)에 결합된 저장 장치(또는 복수의 장치들)(2230)를 포함할 수 있다. 저장 장치(2230)는 예를 들어 하드 디스크 드라이브와 같은 임의의 적절한 비휘발성 메모리를 포함한다. 운영 시스템 및 다른 프로그램들을 저장 장치(2230)에 저장할 수 있다. 게다가, 탈착가능 저장 매체(예를 들어, 플로피 디스크 드라이브 또는 CD ROM 드라이브)에 액세스하기 위한 장치(2240)는 버스(2205)와 결합될 수 있다.Computer system 2200 may further include a read only memory (ROM) 2220 coupled to bus 2205. In operation, the ROM 2220 may store temporary instructions and variables for the processing device 2210. The computer system 2200 can also include a storage device (or a plurality of devices) 2230 coupled to the bus 2205. Storage device 2230 includes any suitable nonvolatile memory, such as, for example, a hard disk drive. The operating system and other programs can be stored in the storage device 2230. In addition, a device 2240 for accessing a removable storage medium (eg, floppy disk drive or CD ROM drive) may be coupled with the bus 2205.

또한, 컴퓨터 시스템(2200)은 버스(2205)에 결합된 하나 이상의 I/O(입력/출력) 장치들(2250)을 포함할 수 있다. 공통 입력 장치들은 다른 데이터 입력 장치들뿐만 아니라 키보드, 마우스와 같은 포인팅 장치를 포함하는 반면, 공통 출력 장치들은 비디오 디스플레이, 인쇄 장치, 및 오디오 출력 장치를 포함한다. 이것은 컴퓨터 시스템(2200)에 결합될 수 있는 I/O 장치 타입들의 일부 예일 뿐이라는 점을 인식할 것이다.Computer system 2200 can also include one or more I / O (input / output) devices 2250 coupled to bus 2205. Common input devices include pointing devices such as keyboards, mice, as well as other data input devices, while common output devices include video displays, printing devices, and audio output devices. It will be appreciated that this is only some examples of I / O device types that may be coupled to computer system 2200.

컴퓨터 시스템(2200)은 버스(2205)에 결합된 네트워크 인터페이스(2260)를 더 포함한다. 네트워크 인터페이스(2260)는 임의의 적절한 하드웨어, 소프트웨어, 또는 시스템(2200)을 네트워크(예를 들어, 네트워크 인터페이스 카드)에 결합할 수 있는 하드웨어와 소프트웨어의 조합을 포함한다. 네트워크 인터페이스(2260)는, 임의의 적절한 프로토콜(예를 들어, 다른 프로토콜들뿐만 아니라 전송 제어 프로토콜/인터넷 프로토콜(TCP/IP), 하이퍼텍스트 전송 프로토콜(HTTP))에 의한 정보 교환을 지원하는 임의의 적절한 매체(예를 들어, 무선, 구리 와이어, 광섬유, 또는 이들의 조합)를 통해 네트워크(또는 복수의 네트워크)와의 링크를 확립할 수 있다.Computer system 2200 further includes a network interface 2260 coupled to the bus 2205. Network interface 2260 includes any suitable hardware, software, or combination of hardware and software that can couple system 2200 to a network (eg, a network interface card). Network interface 2260 may be configured to support information exchange by any suitable protocol (e.g., transmission control protocol / Internet protocol (TCP / IP), hypertext transfer protocol (HTTP) as well as other protocols). Links with a network (or a plurality of networks) may be established through a suitable medium (eg, wireless, copper wire, optical fiber, or a combination thereof).

도 22에 도시한 컴퓨터 시스템(2200)은 이러한 시스템의 예시적인 실시예를 나타내는 것이며 또한 이 시스템은 이해하기 쉽도록 생략된 많은 추가 컴포넌트들을 포함할 수 있음을 이해하길 바란다. 예를 들어, 시스템(2200)은 추가 신호 라인들 및 버스들뿐만 아니라 DMA(다이렉트 메모리 액세스) 제어기와, 처리 장치(2210)와 관련된 칩셋과, 추가 메모리(예를 들어, 캐시 메모리)를 포함할 수 있다. 또한, 컴퓨터 시스템(2200)은 도 22에 도시한 컴포넌트들 모두를 포함하지 않을 수 있음을 이해하길 바란다.It should be understood that the computer system 2200 shown in FIG. 22 represents an exemplary embodiment of such a system and that the system may include many additional components that are omitted for ease of understanding. For example, system 2200 may include a direct memory access (DMA) controller, a chipset associated with processing unit 2210, and additional memory (eg, cache memory) as well as additional signal lines and buses. Can be. In addition, it is to be understood that computer system 2200 may not include all of the components shown in FIG. 22.

상술한 바와 같이, 처리 장치(2300)의 일실시예가 도 23 및 첨부 텍스트에 예시되어 있다. 동 도를 참조하면, 처리 장치(2300)는 다양한 기능 유닛들이 결합된 로컬 버스(2305)를 포함한다. 로컬 버스(2305)는 처리 장치(2300)의 다양한 기능 유닛들을 상호접속하는 하나 이상의 온칩 버스들의 집합을 나타내는 것이다. 이 로컬 버스들을 단일 버스(2305)로 표현함으로써 이해하기 쉬우며, 처리 장 치(2300)가 이에 한정되지 않음을 이해하길 바란다. 당업자라면 처리 장치(2300)가 임의의 적절한 버스 아키텍쳐를 가질 수 있으며 버스들의 임의의 수 및 임의의 조합을 포함할 수 있음을 인식할 것이다.As described above, one embodiment of the processing device 2300 is illustrated in FIG. 23 and accompanying text. Referring to the figure, the processing device 2300 includes a local bus 2305 to which various functional units are combined. Local bus 2305 represents a set of one or more on-chip buses that interconnect various functional units of processing unit 2300. It is easy to understand that these local buses are represented by a single bus 2305, and it is to be understood that the processing unit 2300 is not limited thereto. Those skilled in the art will appreciate that the processing unit 2300 may have any suitable bus architecture and may include any number and any combination of buses.

코어(2310) 및 다수의 처리 엔진(2320)(예를 들어, 처리 엔진(2320a, 2320b,...2320k))은 로컬 버스(2305)에 결합된다. 일실시예에서, 코어(2310)는 범용 처리 시스템을 포함하며, 이것은 운영 시스템을 실행할 수 있다. 또한, 코어(2310)는 처리 장치(2300)의 동작을 제어할 수 있고, 실행되도록 처리 엔진(2320)으로의 명령어 분배와 같은 다양한 관리 기능을 수행할 수 있다. 처리 엔진들(2320a 내지 2320k)의 각각은 임의의 적절한 처리 시스템을 포함하며, 각각은 산술 및 논리 유닛(ALU), 제어기, 및 (판독/기록 동작동안 데이터를 저장하기 위한) 다수의 레지스터를 포함할 수 있다. 또한, 일실시예에서, 각 처리 엔진(2320a 내지 2320k)은 실행의 다중 쓰레드(예를 들어, 4)를 제공한다.Core 2310 and multiple processing engines 2320 (eg, processing engines 2320a, 2320b,... 2820k) are coupled to local bus 2305. In one embodiment, core 2310 includes a general purpose processing system, which may execute an operating system. In addition, the core 2310 may control an operation of the processing device 2300 and may perform various management functions such as distributing instructions to the processing engine 2320 to be executed. Each of the processing engines 2320a-2320k includes any suitable processing system, each comprising an arithmetic and logic unit (ALU), a controller, and a number of registers (for storing data during read / write operations). can do. Also, in one embodiment, each processing engine 2320a-2320k provides multiple threads of execution (eg, 4).

또한, 온칩 메모리 서브시스템(2330)이 로컬 버스(2305)에 결합된다. 단일 유닛으로서 도시하진 않았지만, 온칩 메모리 서브시스템(2330)이 다수의 개별 메모리 유닛들 및/또는 메모리 타입들을 포함할 수 있으며 실제로 다수의 개별 메모리 유닛들 및/또는 메모리 타입들을 포함한다는 점을 이해하길 바란다. 예를 들어, 이러한 온칩 메모리는 플래시 메모리(예를 들어, FlashROM)뿐만 아니라 SRAM(2332) 및/또는 DRAM(2334)(예를 들어, SDRAM이나 DDRDRAM)을 포함할 수 있다. 온칩 메모리에 더하여, 처리 장치(2300)가 오프칩 메모리(예를 들어, ROM(2220), 오프칩 캐시 메모리 등)에 결합될 수 있음을 이해하길 바란다.In addition, on-chip memory subsystem 2330 is coupled to local bus 2305. Although not shown as a single unit, it is to be understood that the on-chip memory subsystem 2330 may include a number of individual memory units and / or memory types and actually includes a number of individual memory units and / or memory types. I hope. For example, such on-chip memory may include SRAM 2332 and / or DRAM 2334 (eg SDRAM or DDRDRAM) as well as flash memory (eg FlashROM). In addition to the on-chip memory, it is to be understood that the processing device 2300 can be coupled to off-chip memory (eg, ROM 2220, off-chip cache memory, etc.).

처리 장치(2300)는 로컬 버스(2305)에 결합된 버스 인터페이스(2340)를 더 포함한다. 버스 인터페이스(2340)는 버스(2205)를 비롯한 컴퓨터 시스템(220)의 다른 컴포넌트들과의 인터페이스를 제공한다. 편의상, 버스 인터페이스(2340)를 단일 기능 유닛으로서 설명한다. 그러나, 실제로는 처리 장치(2300)가 복수의 버스 인터페이스를 포함할 수도 있음을 이해하길 바란다. 예를 들어, 처리 장치(2300)는 다른 것들뿐만 아니라 PCI 버스 인터페이스, DC (인터넷 익스체인지) 버스 인터페이스를 포함할 수 있으며, 버스 인터페이스(2340)는 이러한 하나 이상의 인터페이스들의 집합을 나타낸다.Processing unit 2300 further includes a bus interface 2340 coupled to the local bus 2305. Bus interface 2340 provides an interface with other components of computer system 220, including bus 2205. For convenience, the bus interface 2340 is described as a single functional unit. However, it should be understood that the processing device 2300 may actually include a plurality of bus interfaces. For example, the processing unit 2300 may include a PCI bus interface, a DC (Internet Exchange) bus interface as well as others, and the bus interface 2340 represents such a set of one or more interfaces.

도 23에 대하여 예시하고 설명한 처리 장치(2300)의 실시예는 도 22의 컴퓨터 시스템(2200)에서 이용될 수 있는 처리 장치의 일예일 뿐이며, 또한, 처리 장치(2300)는 도 23에 도시한 컴포넌트들에 더하여 다른 컴포넌트들을 구비할 수 있으며, 이 다른 컴포넌트들은 이해를 돕고자 생략되어 있다는 점을 이해하길 바란다. 예를 들어, 처리 장치(2300)는 다른 기능 유닛들(예를 들어, 명령어 디코더 유닛, 어드레스 번역 유닛 등), 열적 관리 시스템, 클록 회로부, 추가 메모리, 및 레지스터들 포함할 수 있다. 또한, 처리 장치가 도 23에 도시한 모든 소자들을 포함하지 않을 수도 있다는 점을 이해하길 바란다.The embodiment of the processing device 2300 illustrated and described with respect to FIG. 23 is merely an example of a processing device that can be used in the computer system 2200 of FIG. 22, and the processing device 2300 is also a component shown in FIG. 23. In addition to these components, other components may be provided, and it should be understood that these other components are omitted for clarity. For example, the processing device 2300 may include other functional units (eg, an instruction decoder unit, an address translation unit, etc.), a thermal management system, a clock circuitry, additional memory, and registers. It is also to be understood that the processing device may not include all of the elements shown in FIG.

일실시예에서, 컴퓨터 시스템(2200)의 컴포넌트는 개시된 실시예들중 하나 이상의 실시예에 따라 형성된 반도체 와이어(예를 들어, 실리콘 와이어)를 포함한다. 일실시예에 따르면, 컴퓨터 시스템(2200)의 처리 장치(2300)는 개시한 와이어 구조들중 임의의 구조로부터 형성된 하나 이상의 트랜지스터(예를 들어, 수백만의 트랜지스터)를 포함할 수 있다(예를 들어, 도 18(a) 및 18(b) 참조). 일실시예에서, 코어(2310) 및/또는 처리 엔진(2320)은 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 하나의 트랜지스터(또는 복수의 트랜지스터)를 포함한다. 다른 일실시예에서, 메모리 서브시스템(2330)은 개시한 실시예들중 하나 이상의 실시예에 따라 형성된 하나의 트랜지스터(또는 복수의 트랜지스터)를 포함한다. 예를 들어, 일실시예에서, 처리 장치(2300)는 이러한 트랜지스터를 구비하는 DRAM 메모리(2334)를 포함하고(예를 들어, 도 19a 내지 19c 참조), 추가 실시예에서, 이 처리 장치는 이러한 트랜지스터를 구비하는 SRAM 메모리(2332)를 포함한다. 또다른 일실시예에 따르면, 시스템(2200)의 시스템 메모리(2210)(예를 들어, DRAM 장치)는 개시한 와이어 구조들중 임의의 와이어 구조로부터 형성된 하나 이상의 트랜지스터(예를 들어, 수백만개)를 포함한다. 그러나, 시스템(2200)의 다른 컴포넌트들(예를 들어, 네트워크 인터페이스(2260) 등)이 개시한 실시예들에 따라 형성된 장치를 포함할 수 있음을 이해하길 바란다. 또한, 일실시예에서, 개시한 와이어들은 "나노와이어들"을 포함한다.In one embodiment, components of computer system 2200 include semiconductor wires (eg, silicon wires) formed in accordance with one or more of the disclosed embodiments. According to one embodiment, processing device 2300 of computer system 2200 may include (eg, millions of transistors) one or more transistors formed from any of the disclosed wire structures (eg, millions of transistors). 18 (a) and 18 (b)). In one embodiment, core 2310 and / or processing engine 2320 includes one transistor (or plurality of transistors) formed in accordance with one or more of the disclosed embodiments. In another embodiment, memory subsystem 2330 includes one transistor (or plurality of transistors) formed in accordance with one or more of the disclosed embodiments. For example, in one embodiment, processing device 2300 includes DRAM memory 2334 having such transistors (see, eg, FIGS. 19A-19C), and in further embodiments, the processing device is such a device. SRAM memory 2332 comprising transistors. According to another embodiment, system memory 2210 (eg, DRAM device) of system 2200 may include one or more transistors (eg, millions) formed from any of the disclosed wire structures. It includes. However, it is to be understood that other components of system 2200 (eg, network interface 2260, etc.) may include apparatus formed in accordance with the disclosed embodiments. Also, in one embodiment, the disclosed wires include "nanowires."

상술한 상세한 설명 및 첨부 도면은 단지 예시적일 뿐이며 이에 한정되지 않는다. 이러한 상세한 설명 및 첨부 도면은 주로 개시한 실시예들을 보다 명확하게 이해하고자 제시된 것이며 어떠한 불필요한 한정도 없음을 이해하길 바란다. 당업자라면 개시한 실시예들 및 청구범위의 범위로부터 벗어나지 않고서 대체 예들뿐만 아니라 본 명세서에서의 실시예들에 대하여 많은 추가, 삭제, 수정을 고려할 수 있다.The foregoing detailed description and the accompanying drawings are merely illustrative and not restrictive. It is to be understood that these descriptions and the accompanying drawings are primarily presented to more clearly understand the disclosed embodiments, and do not have any unnecessary limitations. Those skilled in the art can consider many additions, deletions, and modifications to the embodiments herein as well as alternatives without departing from the scope of the disclosed embodiments and claims.

Claims (52)

기판 상에 배치된 반도체 본체의 내부 영역 하부에 있는(underlying) 상기 기판의 일부를 산화하는 단계 - 상기 내부 영역은 상기 반도체 본체의 대향하는 단부 영역들 간에 연장됨 - 와,Oxidizing a portion of the substrate underlying the inner region of the semiconductor body disposed on the substrate, the inner region extending between opposing end regions of the semiconductor body; 하부 기판(underlying substrate)의 산화된 일부를 제거하여 상기 반도체 본체의 내부 영역을 상기 기판으로부터 분리하는 언더컷을 형성하는 단계를 포함하는 Removing an oxidized portion of an underlying substrate to form an undercut that separates an interior region of the semiconductor body from the substrate. 방법.Way. 제 1 항에 있어서,The method of claim 1, 상기 반도체 본체의 내부 영역을 산화하여 산화층을 형성하는 단계 - 상기 내부 영역의 내부 코어는 미산화 상태로 있음 - 와,Oxidizing an inner region of the semiconductor body to form an oxide layer, the inner core of the inner region being in an unoxidized state; 상기 반도체 본체의 내부 영역으로부터 상기 산화층을 제거하는 단계Removing the oxide layer from an inner region of the semiconductor body 를 더 포함하고,More, 남아있는 미산화 코어는 상기 대향하는 단부 영역들 간에 연장되는 The remaining unoxidized core extends between the opposite end regions. 방법.Way. 제 2 항에 있어서,The method of claim 2, 상기 반도체 본체의 대향하는 단부 영역들중 제1 단부 영역에 드레인 영역을 형성하고 상기 반도체 본체의 대향하는 단부 영역들중 제2 단부 영역에 소스 영역을 형성하고 단계 - 상기 미산화 내부 코어는 상기 소스 및 드레인 영역들 간에 채널 영역을 제공함 - 와,Forming a drain region in a first end region of opposing end regions of the semiconductor body and a source region in a second end region of opposing end regions of the semiconductor body, the unoxidized inner core being the source Providing a channel region between the drain regions; 상기 내부 코어 위에 게이트 절연 물질층을 증착하는 단계와,Depositing a layer of gate insulating material over the inner core; 상기 게이트 절연층 위에 게이트 전극 물질을 증착하는 단계를 더 포함하는Depositing a gate electrode material over said gate insulating layer; 방법.Way. 제 1 항에 있어서,The method of claim 1, 상기 하부 기판은, 반도체 물질의 베이스층 상부에 있는 절연층을 포함하고, 상기 기판의 제거 부분은 상기 절연층의 일부를 포함하는 The lower substrate includes an insulating layer overlying the base layer of semiconductor material, and the removal portion of the substrate includes a portion of the insulating layer. 방법.Way. 제 1 항에 있어서,The method of claim 1, 상기 반도체 본체는 실리콘을 포함하는 The semiconductor body comprises silicon 방법.Way. 기판 상에 배치된 반도체 본체의 내부 영역을 산화하여 산화층을 형성하는 단계 - 상기 내부 영역은 상기 반도체 본체의 대향하는 단부 영역들 간에 연장됨 - 와,Oxidizing an inner region of a semiconductor body disposed on a substrate to form an oxide layer, the inner region extending between opposing end regions of the semiconductor body; 상기 산화층을 상기 내부 영역으로부터 제거하여 상기 내부 영역의 미산화 내부 코어를 상기 기판으로부터 분리하는 언더컷을 형성하는 단계를 포함하는 Removing the oxide layer from the inner region to form an undercut that separates the unoxidized inner core of the inner region from the substrate. 방법.Way. 제 6 항에 있어서,The method of claim 6, 상기 반도체 본체의 내부 영역 하부에 있는 기판의 일부를 산화하는 단계와,Oxidizing a portion of the substrate under the inner region of the semiconductor body; 상기 하부 기판의 산화 부분을 제거하는 단계를 더 포함하는 Removing the oxidized portion of the lower substrate further; 방법.Way. 제 7 항에 있어서,The method of claim 7, wherein 상기 하부 기판은 반도체 물질의 베이스층 상부에 있는 절연층을 포함하고, 상기 기판의 제거된 부분은 상기 절연층의 일부를 포함하는 The lower substrate includes an insulating layer overlying the base layer of semiconductor material, and the removed portion of the substrate includes a portion of the insulating layer. 방법.Way. 제 6 항에 있어서,The method of claim 6, 상기 반도체 본체는 실리콘을 포함하는 The semiconductor body comprises silicon 방법.Way. 제 6 항에 있어서,The method of claim 6, 상기 반도체 본체의 대향하는 단부 영역들중 제1 단부에 드레인 영역을 형성하고 상기 반도체 본체의 대향하는 단부 영역들중 제2 단부에 소스 영역을 형성하는 단계 - 상기 미산화 내부 코어는 상기 소스 및 드레인 영역들 간에 채널 영역을 제공함 - 와,Forming a drain region at a first end of opposing end regions of the semiconductor body and a source region at a second end of opposing end regions of the semiconductor body, wherein the unoxidized inner core is formed of the source and drain Providing a channel region between regions-and, 상기 내부 코어 위에 게이트 절연 물질층을 증착하는 단계와,Depositing a layer of gate insulating material over the inner core; 상기 게이트 절연 물질층 위에 게이트 전극 물질을 증착하는 단계를 더 포함하는 Depositing a gate electrode material over the layer of gate insulation material; 방법.Way. 반도체층을 패터닝하여 본체를 형성하는 단계 - 기판의 상기 반도체층 부분이 상기 반도체층 하부에 있는 절연층을 포함함 - 와, Patterning a semiconductor layer to form a body, wherein the semiconductor layer portion of the substrate comprises an insulating layer under the semiconductor layer; 상기 기판 상에 마스크 물질층을 증착하는 단계 - 상기 마스크층은 상기 절 연층까지 아래로 연장되며 상기 반도체 본체의 내부 영역을 노출하는 트렌치를 구비하며, 상기 노출된 내부 영역은 상기 마스크층 하부에 있는 반도체 본체의 대향하는 제1 및 제2 단부 영역들 간에 연장됨 - 와, Depositing a layer of mask material on the substrate, the mask layer having a trench extending down to the isolation layer and exposing an inner region of the semiconductor body, the exposed inner region being below the mask layer; Extends between opposing first and second end regions of the semiconductor body; 상기 트렌치 내에 노출된 절연층을 에칭하여 상기 반도체 본체의 내부 영역 하부에 있는 절연층의 일부를 제거하는 단계와,Etching a portion of the insulating layer exposed in the trench to remove a portion of the insulating layer under the inner region of the semiconductor body; 상기 반도체 본체의 노출된 내부 영역을 산화하여 산화물을 형성하는 단계 - 상기 내부 영역의 내부 부분은 미산화 상태로 있음 - 와,Oxidizing an exposed inner region of the semiconductor body to form an oxide, the inner portion of the inner region being in an unoxidized state; 상기 산화물을 상기 반도체 본체의 내부 영역으로부터 제거하는 단계 - 상기 내부 영역의 미산화 부분은 상기 기판으로부터 이격되며 상기 반도체 본체의 제1 및 제2 단부 영역들 간에 연장되는 와이어를 형성함 -를 포함하는 Removing the oxide from the inner region of the semiconductor body, wherein the unoxidized portion of the inner region forms a wire spaced apart from the substrate and extending between the first and second end regions of the semiconductor body. 방법.Way. 제 11 항에 있어서,The method of claim 11, 반도체층을 패터닝하여 본체를 형성하는 상기 단계는,The step of forming a body by patterning a semiconductor layer, 상기 반도체층 위에 산화 배리어층을 증착하는 단계 - 상기 배리어층은 상기 반도체층과 초기 마스크층 간에 배치됨 - 와,Depositing an oxide barrier layer over the semiconductor layer, the barrier layer being disposed between the semiconductor layer and the initial mask layer; 상기 초기 마스크층의 패터닝 및 제거 후에, 상기 배리어층을 제거하는 단계After patterning and removing the initial mask layer, removing the barrier layer 를 포함하고,Including, 상기 반도체 본체의 에지는 상기 배리어층의 제거동안 부분적으로 언더컷되 는 The edge of the semiconductor body is partially undercut during removal of the barrier layer. 방법.Way. 제 11 항에 있어서,The method of claim 11, 상기 마스크층의 증착 전에, 상기 반도체 본체의 내부 영역 위에 희생 물질층을 증착하는 단계와,Prior to depositing the mask layer, depositing a sacrificial material layer over an inner region of the semiconductor body; 상기 마스크층의 증착 후에, 상기 희생 물질층을 제거하여 트렌치를 형성하는 단계를 더 포함하는 After deposition of the mask layer, further comprising removing the sacrificial material layer to form a trench 방법.Way. 제 11 항에 있어서,The method of claim 11, 상기 와이어 위에 게이트 절연 물질층을 증착하는 단계와,Depositing a layer of gate insulating material over the wire; 상기 트렌치 내에 게이트 전극 물질을 증착하는 단계를 더 포함하고,Further comprising depositing a gate electrode material in the trench, 상기 게이트 전극 물질은 상기 게이트 절연층 위에서 연장되는 The gate electrode material extends over the gate insulating layer 방법.Way. 제 14 항에 있어서,The method of claim 14, 상기 마스크층을 제거하는 단계를 더 포함하는 Further comprising removing the mask layer 방법.Way. 제 15 항에 있어서,The method of claim 15, 상기 반도체 본체의 제1 단부 영역 내에 드레인 영역을 형성하는 단계와,Forming a drain region in the first end region of the semiconductor body; 상기 반도체 본체의 제2 단부 영역 내에 소스 영역을 형성하는 단계를 더 포함하는 Forming a source region in a second end region of the semiconductor body; 방법.Way. 제 11 항에 있어서,The method of claim 11, 상기 트렌치 내에 제2 절연 물질층을 증착하는 단계 - 상기 절연 물질은 상기 와이어와 상기 기판 간의 공간을 채움 - 와,Depositing a second layer of insulating material in the trench, the insulating material filling the space between the wire and the substrate; 상기 제2 절연층 내에 제2 트렌치를 형성하는 단계 - 상기 제2 트렌치는 상기 기판의 절연층까지 아래로 연장됨 -를 더 포함하는 Forming a second trench in the second insulating layer, the second trench extending down to the insulating layer of the substrate; 방법.Way. 제 17 항에 있어서,The method of claim 17, 상기 와이어 위에 게이트 절연 물질층을 증착하는 단계와,Depositing a layer of gate insulating material over the wire; 상기 제2 트렌치 내에 게이트 전극 물질을 증착하는 단계Depositing a gate electrode material in the second trench 를 더 포함하고,More, 상기 게이트 전극 물질은 상기 게이트 절연층 위에 연장되는 The gate electrode material extends over the gate insulating layer 방법.Way. 제 18 항에 있어서,The method of claim 18, 상기 마스크층을 제거하는 단계를 더 포함하는 Further comprising removing the mask layer 방법.Way. 제 19 항에 있어서,The method of claim 19, 상기 반도체 본체의 제1 단부 영역 내에 드레인 영역을 형성하는 단계와,Forming a drain region in the first end region of the semiconductor body; 상기 반도체 본체의 제2 단부 영역 내에 소스 영역을 형성하는 단계를 더 포함하는 Forming a source region in a second end region of the semiconductor body; 방법.Way. 제 11 항에 있어서,The method of claim 11, 상기 트렌치 내에 노출된 절연층을 에칭하는 단계 전에, 상기 반도체 본체의 노출된 내부 영역을 산화하여 초기 산화층을 형성하는 단계를 더 포함하고, Before etching the exposed insulating layer in the trench, further comprising oxidizing an exposed inner region of the semiconductor body to form an initial oxide layer, 상기 초기 산화층은 상기 절연층의 에칭동안 제거되는 The initial oxide layer is removed during etching of the insulating layer 방법.Way. 제 11 항에 있어서,The method of claim 11, 상기 반도체 본체는 실리콘을 포함하는 The semiconductor body comprises silicon 방법.Way. 제 22 항에 있어서,The method of claim 22, 상기 기판은 실리콘-온-인슐레이터(SOI) 웨이퍼를 포함하고, 상기 웨이퍼는 상기 절연층 하부에 있는 실리콘 베이스층을 포함하는 The substrate comprises a silicon-on-insulator (SOI) wafer, the wafer comprising a silicon base layer underlying the insulating layer. 방법.Way. 기판에 부착된 제1 단부 영역과,A first end region attached to the substrate, 상기 기판에 부착된 대향하는 제2 단부 영역과,Opposing second end regions attached to the substrate; 상기 기판으로부터 이격되며 상기 제1 및 제2 단부 영역들 간에 연장되는 내 부 영역을 포함하는 An inner region spaced apart from the substrate and extending between the first and second end regions 반도체 구조.Semiconductor structure. 제 24 항에 있어서,The method of claim 24, 상기 내부 영역은 상기 제1 및 제2 단부 영역들보다 상대적으로 좁은 The inner region is relatively narrower than the first and second end regions. 반도체 구조.Semiconductor structure. 제 24 항에 있어서,The method of claim 24, 상기 제1 단부 영역에 형성된 소스 영역과, 상기 제2 단부 영역에 형성된 드레인 영역 - 상기 내부 영역은 상기 소스 영역과 상기 드레인 영역 간에 채널 영역을 제공함 - 과,A source region formed in the first end region and a drain region formed in the second end region, the inner region providing a channel region between the source region and the drain region; 상기 내부 영역 위에 배치된 절연 물질층과,An insulating material layer disposed over the inner region; 상기 절연 물질층 위에 배치된 도전 물질층을 더 포함하는 Further comprising a conductive material layer disposed on the insulating material layer 반도체 구조.Semiconductor structure. 제 24 항에 있어서,The method of claim 24, 상기 기판이 반도체 물질을 갖는 웨이퍼를 포함하는 The substrate comprises a wafer having a semiconductor material 반도체 구조.Semiconductor structure. 제 24 항에 있어서,The method of claim 24, 상기 구조가 실리콘을 포함하는 The structure comprises silicon 반도체 구조.Semiconductor structure. 제 24 항에 있어서,The method of claim 24, 상기 내부 영역의 폭 치수는 약 50㎚ 미만인 The width dimension of the inner region is less than about 50 nm 반도체 구조.Semiconductor structure. 기판과,Substrate, 상기 기판 상에 배치된 트랜지스터A transistor disposed on the substrate 를 포함하고,Including, 상기 트랜지스터는,The transistor, 상기 기판에 부착된 제1 단부 영역과, 상기 기판에 부착된 대향하는 제2 단부 영역과, 상기 기판으로부터 이격되며 상기 제1 및 제2 단부 영역들 간에 연장되는 내부 영역을 갖는 반도체 구조와,A semiconductor structure having a first end region attached to the substrate, an opposing second end region attached to the substrate, and an inner region spaced apart from the substrate and extending between the first and second end regions; 상기 제1 단부 영역에 형성된 소스 영역과, 상기 제2 단부 영역에 형성된 드레인 영역 - 상기 내부 영역은 상기 소스 영역과 상기 드레인 영역 간에 채널 영역을 제공함 - 과, A source region formed in the first end region and a drain region formed in the second end region, the inner region providing a channel region between the source region and the drain region; 상기 내부 영역 위에 배치된 게이트 절연 물질층과,A gate insulating material layer disposed over the inner region; 상기 게이트 절연 물질층 위에 배치된 게이트 전극 물질층을 구비하는 A gate electrode material layer disposed over the gate insulating material layer; 장치.Device. 제 30 항에 있어서,The method of claim 30, 상기 반도체 구조의 내부 영역은 상기 제1 및 제2 단부 영역들보다 상대적으로 좁은 An inner region of the semiconductor structure is relatively narrower than the first and second end regions 장치.Device. 제 30 항에 있어서,The method of claim 30, 상기 반도체 구조는 실리콘을 포함하는 The semiconductor structure comprises silicon 장치.Device. 제 30 항에 있어서,The method of claim 30, 상기 게이트 전극 물질은 폴리실리콘을 포함하는 The gate electrode material comprises polysilicon 장치.Device. 제 30 항에 있어서,The method of claim 30, 상기 반도체 구조의 내부 영역은 약 50㎚ 미만의 폭 치수를 갖는 The inner region of the semiconductor structure has a width dimension of less than about 50 nm. 장치.Device. 제 30 항에 있어서,The method of claim 30, 상기 기판은 반도체 다이의 일부를 포함하는 The substrate includes a portion of a semiconductor die 장치.Device. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 트랜지스터는 상기 다이 상에 형성된 스태틱 랜덤 액세스 메모리(SRAM)의 일부를 포함하는 The transistor includes a portion of static random access memory (SRAM) formed on the die. 장치.Device. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 트랜지스터는 상기 다이 상에 형성된 다이나믹 랜덤 액세스 메모리(DRAM)의 일부를 포함하는 The transistor includes a portion of a dynamic random access memory (DRAM) formed on the die. 장치.Device. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 다이는 처리 장치를 포함하고, 상기 트랜지스터는 상기 다이 상에 배치된 메모리의 일부를 포함하는 The die includes a processing device and the transistor includes a portion of memory disposed on the die. 장치.Device. 제 38 항에 있어서,The method of claim 38, 상기 메모리는 DRAM 또는 SRAM을 포함하는 The memory includes DRAM or SRAM 장치.Device. 제 35 항에 있어서,36. The method of claim 35 wherein 상기 다이는 처리 장치를 포함하고, 상기 트랜지스터는 논리 회로의 일부를 포함하는 The die includes a processing device and the transistor includes a portion of a logic circuit. 장치.Device. 메모리 장치와,A memory device, 상기 메모리 장치에 결합되며 트랜지스터를 구비하는 처리 장치A processing device coupled to the memory device and having a transistor 를 포함하고,Including, 상기 트랜지스터는, The transistor, 상기 처리 장치의 기판에 부착된 제1 단부 영역과, 상기 기판에 부착된 대향하는 제2 단부 영역과, 상기 기판으로부터 이격되며 상기 제1 및 제2 단부 영역들 간에 연장되는 내부 영역을 갖는 반도체 구조와,A semiconductor structure having a first end region attached to a substrate of the processing apparatus, an opposing second end region attached to the substrate, and an inner region spaced apart from the substrate and extending between the first and second end regions Wow, 상기 제1 단부 영역에 형성된 소스 영역과, 상기 제2 단부 영역에 형성된 드레인 영역 - 상기 내부 영역은 상기 소스 영역과 상기 드레인 영역 간에 채널 영역을 제공함 - 과, A source region formed in the first end region and a drain region formed in the second end region, the inner region providing a channel region between the source region and the drain region; 상기 내부 영역 위에 배치된 게이트 절연 물질층과,A gate insulating material layer disposed over the inner region; 상기 게이트 절연 물질층 위에 배치된 게이트 전극 물질층을 구비하는 A gate electrode material layer disposed over the gate insulating material layer; 시스템.system. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 반도체 구조의 내부 영역은 상기 제1 및 제2 단부 영역들보다 상대적으로 좁은 An inner region of the semiconductor structure is relatively narrower than the first and second end regions 시스템.system. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 반도체 구조는 실리콘을 포함하는 The semiconductor structure comprises silicon 시스템.system. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 게이트 전극 물질은 폴리실리콘을 포함하는 The gate electrode material comprises polysilicon 시스템.system. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 반도체 와이어는 약 50㎚ 미만의 폭 치수를 갖는 The semiconductor wire has a width dimension of less than about 50 nm. 시스템.system. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 트랜지스터는 상기 기판 상에 형성된 메모리의 일부를 포함하는 The transistor includes a portion of a memory formed on the substrate 시스템.system. 제 46 항에 있어서,The method of claim 46, 상기 메모리는 스태틱 랜덤 액세스 메모리(SRAM) 또는 다이나믹 랜덤 액세스 메모리(DRAM)를 포함하는 The memory includes static random access memory (SRAM) or dynamic random access memory (DRAM). 시스템.system. 제 41 항에 있어서,42. The method of claim 41 wherein 상기 트랜지스터는 논리 회로의 일부를 포함하는 The transistor comprises a portion of a logic circuit 시스템.system. 기판에 부착된 제1 단부 영역과, 상기 기판에 부착된 대향하는 제2 단부 영역과, 상기 기판으로부터 이격되어 있으며 상기 제1 및 제2 단부 영역들 간에 연장되는 내부 영역을 갖는 반도체 구조와,A semiconductor structure having a first end region attached to a substrate, an opposing second end region attached to the substrate, and an inner region spaced apart from the substrate and extending between the first and second end regions; 상기 제1 단부 영역에 형성된 소스 영역과, 상기 제2 단부 영역에 형성된 드레인 영역 - 상기 내부 영역이 상기 소스 영역과 상기 드레인 영역 간에 채널 영역을 제공함 - 과,A source region formed in the first end region and a drain region formed in the second end region, the inner region providing a channel region between the source region and the drain region; 상기 내부 영역 위에 배치된 게이트 절연 물질층과,A gate insulating material layer disposed over the inner region; 상기 게이트 절연층 위에 배치된 게이트 전극 물질층A gate electrode material layer disposed over the gate insulating layer 을 구비하는 트랜지스터와,A transistor comprising: 상기 소스 영역에 전기적으로 결합된 커패시터를 포함하는 A capacitor electrically coupled to the source region; 메모리.Memory. 제 49 항에 있어서,The method of claim 49, 상기 반도체 구조의 내부 영역은 상기 제1 및 제2 단부 영역들보다 상대적으로 좁은 An inner region of the semiconductor structure is relatively narrower than the first and second end regions 메모리.Memory. 제 49 항에 있어서,The method of claim 49, 상기 드레인 영역에 전기적으로 결합된 비트 라인을 더 포함하는 A bit line electrically coupled to the drain region; 메모리.Memory. 제 49 항에 있어서,The method of claim 49, 상기 드레인 영역은 인접하는 메모리 셀과 공유되는 The drain region is shared with adjacent memory cells 메모리.Memory.
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