KR100815322B1 - 인쇄회로기판 및 그 제조방법 - Google Patents

인쇄회로기판 및 그 제조방법 Download PDF

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KR100815322B1 KR1020070005228A KR20070005228A KR100815322B1 KR 100815322 B1 KR100815322 B1 KR 100815322B1 KR 1020070005228 A KR1020070005228 A KR 1020070005228A KR 20070005228 A KR20070005228 A KR 20070005228A KR 100815322 B1 KR100815322 B1 KR 100815322B1
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Abstract

본 발명은 하우징 부착 시 본딩재에 의한 사이드 컨택 홀의 전기적 불량을 방지할 수 있는 인쇄회로기판 및 그 제조방법에 관한 것이다.
사이드 컨택 홀, PIC, 이미지 센서

Description

인쇄회로기판 및 그 제조방법{Printed Circuit Board and Fabricating Method of the same}
도 1은 종래 기술에 따른 인쇄회로기판을 나타내는 단면도이다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판의 단면도이다.
도 3a 내지 도 3h는 도 2에 도시된 본 발명의 실시 예에 따른 인쇄회로기판의 제조공방법을 나타내는 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
2, 6, 102, 106 : 절연층 4, 10, 104, 110 : 회로패턴
8, 108 : 비아홀 12, 112 : 솔더 레지스트
16, 116 : 금도금층 114 : PIC
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것으로, 특히 PIC가 사이드 컨택 홀의 1/2을 덮도록 형성하여 본딩재에 의한 사이드 컨택 홀의 전기적 불량을 방지할 수 있는 인쇄회로기판 및 그 제조방법에 관한 것이다.
근래에 전자 장치에는 집적회로라 불리는 반도체 칩이 주로 사용된다. 이러한, 반도체 칩은 기판 위에 실장 되어 물리적으로 지지 되고, 기판 회로의 다른 소자와 전기적으로 접속된다.
특히, 전자 제품의 전자 제품의 경박단소화에 따라 반도체 칩의 크기 역시 작아지고 칩의 리드(lead) 또한 작아지며, 리드의 간격 역시 작아지고 있다.
이로 인해, 기존의 인쇄회로기판(Printed Circuit Board)으로는 이러한 반도체 칩을 기판에 직접 실장 할 수 없는 문제가 대두 되었다.
이러한, 문제를 해결하기 위해 등장한 것이 응용 패키지(Package)이다. 이러한, 응용 패키지로는 현재 제품에 응용되고 있으며 여러 가지의 패키지에 대한 연구가 활발하게 진행되고 있다.
도 1은 종래의 인쇄회로기판을 나타내는 도면이다.
도 1을 참조하면, 종래의 인쇄회로기판은 제 1 절연층(2)의 양면에 형성된 제 1 회로패턴(10), 제 1 절연층(2)의 양면에 적층 된 제 2 절연층(6), 제 2 절연층(6)의 상부 및 하부에 형성된 제 2 회로패턴(10), 제 2 절연층(6) 상부의 제 2 회로패턴(10) 중 와이어 본딩 패드를 제외한 나머지 제 2 회로패턴(10)을 보호하기 위해 와이어 본딩 패드를 제외한 나머지 제 2 회로패턴(10) 위에 솔더 레지스트(12), 와이어 본딩 패드 위에 형성된 금도금층(16)을 포함한다.
이와 같은 종래의 인쇄회로기판에서 와이어 본딩 패드와 와이어 본딩 패드 사이에 형성된 제 2 회로패턴(10) 위의 솔더 레지스트(12) 위에는 이미지 센서 또는 IC(Integrated Circuit) 등의 반도체 칩이 부착되고, 반도체 칩의 와이어는 와이어 본딩 패드에 부착되며, 반도체 칩을 보호하기 위한 하우징이 본딩재에 의해 사이드 컨택 홀인 비아홀(8) 주변에 형성된 솔더 레지스트 위에 부착된다.
그러나, 이와 같은 종래의 인쇄회로기판은 하우징 부착 시 본딩재가 사이드 컨택 홀 즉, 비아홀(8) 내부로 흘러들어가 본딩재에 의해 전기적 불량이 발생 되는 문제가 있다.
따라서, 본 발명은 본딩재에 의한 사이드 컨택 홀의 전기적 불량을 방지할 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 인쇄회로기판은 반도체 칩이 부착되는 회로 영역과 상기 회로 영역의 양쪽에 형성된 더미 영역을 포함하고, 상기 회로 영역과 상기 더미 영역 사이에 사이드 컨택 홀이 형성된 인쇄회로기판에 있어서, 제 1 절연층의 양면에 형성된 제 1 회로패턴; 상기 제 1 절연층의 양면에 적층 된 제 2 절연층; 상기 제 2 절연층의 상부 및 하부에 형성된 제 2 회로패턴; 및 상기 회로 영역의 상기 제 2 절연층의 상부에 형성된 제 2 회로패턴 중 와이어 본딩 패드를 제외한 나머지 제 2 회로패턴 위에 적층 되는 PIC(Photo Imageable Coverlay)를 포함하고, 상기 PIC는 상기 사이드 컨택 홀의 1/2이 오픈 되도록 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 인쇄회로기판의 제조방법은 (a) 제 1 절연층의 양면에 제 1 회로패턴을 형성한 후 상기 제 1 절연층의 양면에 제 2 절연층을 적층하는 단계; (b) 상기 제 1 절연층 및 제 2 절연층에 사이드 컨택 홀을 형성하여 회로 영역과 더미 영역으로 분리하는 단계; (c) 상기 제 2 절연층의 상부 및 하부에 제 2 회로패턴을 형성하고, 상기 사이드 컨택 홀 내벽을 전기적으로 연결하는 단계; (d) 상기 제 2 절연층의 상부에 형성된 제 2 회로패턴 위에 PIC(Photo Imageable Coverlay)를 적층 하는 단계; (e) 상기 사이드 컨택 홀의 1/2이 오픈 되도록 상기 PIC를 제거하는 단계; 및 (f) 상기 더미 영역을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.
도 2는 본 발명의 실시 예에 따른 인쇄회로기판을 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 인쇄회로기판은 제 1 절연층(102)의 양면에 형성된 제 1 회로패턴(104), 제 1 절연층(102)의 양면에 적층 된 제 2 절연층(106), 제 2 절연층(106)의 상부 및 하부에 형성된 제 2 회로패턴(110a, 110b), 제 2 절연층(106) 상부의 제 2 회로패턴(110a) 중 와이어 본딩 패드를 제외한 나머지 제 2 회로패턴(110a)을 보호하기 위해 제 2 절연층(106) 상부의 제 2 회로패턴(110a) 중 와이어 본딩 패드를 제외한 나머지 회로패턴 위에 적층 된 감광성 필름 즉, PIC(Photo Imageable Coverlay)(114)를 포함한다.
이때, PIC(114)는 사이드 컨택 홀(side contact hole) 즉, 비아홀(108)이 1/2 정도 오픈되도록 형성된다. 또한, 본 발명의 실시 예에 따른 인쇄회로기판은 제 2 회로패턴(110a) 중 와이어 본딩 패드와 사이드 컨택 홀 즉, 비아홀(108) 내벽에 형성된 금도금층(116)을 더 포함한다.
이러한, 본 발명의 실시 예에 따른 인쇄회로기판에서 제 2 절연층(106)의 하부에 형성된 제 2 회로패턴(110b) 위에는 제 2 절연층(106) 하부에 형성된 제 2 회로패턴(110b)을 보호하기 위해 솔더 레지스트(112)가 형성된다.
이때, 솔더 레지스트(112) 대신 PIC(114)가 형성될 수 있다.
이와 같이 본 발명의 실시 예에 따른 인쇄회로기판은 PIC(114)가 사이드 컨택 홀을 1/2 정도 덮도록 형성되기 때문에 와이어 본딩 패드와 와이어 본딩 패드 사이에 형성된 제 2 회로패턴(110a) 위의 PIC(114) 위에 이미지 센서 또는 IC(Integrated Circuit) 등의 반도체 칩이 부착되고, 반도체 칩의 와이어가 와이어 본딩 패드에 부착되며, 반도체 칩을 보호하기 위한 하우징이 PIC(114) 위에 부착될 때 하우징을 PIC(114) 위에 부착하기 위한 본딩재가 사이드 컨택 홀 내부로 흘러들어가는 것을 방지할 수 있게 된다.
이에 따라, 본 발명의 실시 예에 따른 인쇄회로기판은 사이드 컨택 홀 즉, 비아홀(108)에서 본딩재에 의한 전기적 불량을 방지할 수 있게 된다.
도 3a 내지 도 3h는 도 2에 도시된 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법을 나타내는 공정 단면도이다.
먼저, 제 1 절연층(102)의 양면에 동박이 개재된 동박적층판(Copper Clad Laminate; 이하 "CCL"이라 함)을 준비한 후 화상 형성 공정을 통해 도 3a에 도시된 바와 같이 제 1 절연층(102)의 양면에 내층 회로패턴인 제 1 회로패턴(104)을 형성한다.
여기서, 제 1 절연층(102)은 ABF(Ajinomoto Build-up Film), 프리프레그, 폴리이미드, FR-4 중 어느 하나가 사용된다.
이때, 제 1 회로패턴(104)은 다음 방법에 의해 형성된다.
먼저, 제 1 절연층(102)의 양면에 개재된 동박 위에 드라이 필름을 도포한 후 노광 및 현상 공정을 통해 제 1 회로패턴을 제외한 나머지 부분의 드라이 필름을 제거한다.
이후, 드라이 필름이 제거된 부분을 에칭액으로 에칭하여 드라이 필름이 제거되어 노출된 부분의 동박을 제거한다.
동박을 제거한 후에는 제 1 회로패턴 위에 남아 있는 드라이 필름을 제거하여 제 1 회로패턴을 형성한다.
또한, 제 1 회로패턴(104)은 다음 방법에 의해 형성될 수도 있다.
먼저, 제 1 절연층(102)의 양면에 개재된 동박 위에 드라이 필름을 도포한 후 노광 및 현상 공정을 통해 제 1 회로패턴이 형성될 부분의 드라이 필름을 제거한다.
이후, 드라이 필름이 제거된 동박 위에 전해 동도금 공정을 통해 전해 동도금층을 형성한다.
전해 동도금층을 형성한 후에는 동박 위에 남아 있는 드라이 필름을 제거하고, 에칭액으로 드라이 필름이 제거된 부분의 동박을 제거하여 제 1 회로패턴을 형성한다.
이상, 제 1 회로패턴 형성 방법을 설명하였으나 제 1 회로패턴은 이후에 형성되는 제 2 회로패턴과 동일한 방법으로 형성될 수도 있다.
제 1 회로패턴(104)을 형성한 후 제 1 회로패턴(104)이 형성된 제 1 절연층(102) 위에 제 2 절연층(106)을 올린 후 프레스로 가열, 가압하여 제 1 절연층(102)의 양면에 제 2 절연층(106)을 적층 한다.
이때, 제 2 절연층(106)의 한 면에 동박이 개재된 단면동박적층판이 제 1 절연층(102)의 양면에 적층 될 수도 있다.
여기서, 제 2 절연층(106)은 ABF(Ajinomoto Build-up Film), 프리프레그, 폴리이미드, FR-4 중 어느 하나가 사용된다.
제 2 절연층(106)을 적층 한 후에는 제 2 절연층(106)의 상부와 하부를 전기적으로 도통시키기 위해 CNC(Computer Numerical Control) 드릴을 이용하여 도 3b에 도시된 바와 같이 제 1 절연층(102) 및 제 2 절연층(106)을 관통하는 비아홀(108)을 형성한다.
이때, 비아홀(108)과 비아홀(108) 사이의 인쇄회로기판은 제 2 절연층(106)의 상부에 형성될 제 2 회로패턴 위에 반도체 칩 또는 부품이 부착되는 회로 영역(210)으로 사용되고, 회로 영역(210)의 좌/우의 인쇄회로기판은 부품 부착 시 제거되는 더미 영역(200)으로 사용된다. 이에 대한 상세한 설명은 후술하기로 한다.
비아홀(108)을 형성한 후에는 비아홀(108) 형성 시 드릴링 가공으로 인해 발생 되는 동박의 버(burr)를 제거하기 위한 디버링(Deburring) 공정을 수행하여 비아홀(108) 형성 시 발생 되는 각종 오염과 이물질을 제거한다.
이후, 무전해 동도금 공정을 통해 제 2 절연층(106)의 상부 및 하부와 비아홀(108) 내벽에 시드층을 형성한다.
시드층을 형성한 후에는 시드층 위에 드라이 필름을 도포한 후 노광 및 현상 공정을 통해 외층 회로패턴인 제 2 회로패턴(110a, 110b)이 형성될 부분의 드라이 필름을 제거한다.
이후, 전해 동도금 공정으로 시드층 위에 전해 동도금층을 형성한 후 시드층 위에 남아 있는 드라이 필름을 제거한다.
시드층 위의 드라이 필름을 제거한 후에는 드라이 필름이 제거되어 노출된 시드층을 에칭액으로 제거하여 제 2 회로패턴(110a, 110b)을 형성한다.
이때, 제 2 절연층(106) 위에 동박이 적층 된 단면동박적층판이 제 1 절연층(102)의 양면에 적층 될 경우 제 2 회로패턴(110a, 110b)은 제 1 회로패턴(104) 형성 공정에 의해 형성된다.
제 2 회로패턴(110a, 110b)을 형성한 후에는 제 2 절연층(106)의 하부에 형성된 제 2 회로패턴(110b) 위에 솔더 레지스트(112)를 도포한다. 여기서, 솔더 레지스트(112)는 "인쇄회로기판의 회로패턴을 덮어 부품의 실장 시 이루어지는 납땜에 의해 원하지 않는 접속을 방지하는 피막"을 의미하며, 인쇄회로기판의 회로패턴을 보호하는 보호재 및 회로 간 절연성을 부여하는 역할을 한다.
이후, 솔더 레지스트 패턴이 형성된 아트워크 필름을 솔더 레지스트(112) 위에 밀착시킨 후 노광 및 현상 공정을 통해 도 3d에 도시된 바와 같이 제 2 절연층(106)의 하부에 형성된 제 2 회로패턴(110b) 중 일부가 노출되도록 개구부를 형성한다.
이때, 제 2 절연층(106)의 하부에 형성된 제 2 회로패턴(110b) 위에 솔더 레지스트(112) 대신 PIC를 적층하여 노광 및 현상 공정을 통해 도 3d에 도시된 바와 같이 제 2 절연층(106)의 하부에 형성된 제 2 회로패턴(110b) 중 일부가 노출되도록 개구부를 형성할 수도 있다.
제 2 절연층(106)의 하부에 형성된 제 2 회로패턴(110b) 위에 솔더 레지스트(112)를 적층 한 후에는 도 3e에 도시된 바와 같이 제 2 절연층(106)의 상부에 형성된 제 2 회로패턴(110a) 위에 PIC(114)를 적층한다.
이때, PIC(114)는 40㎛ 내지 50㎛ 정도의 두께로 형성된다.
이후, 노광 및 현상 공정을 통해 도 3f에 도시된 바와 같이 제 2 절연층(106)에 형성된 제 2 회로패턴(110a) 중 와이어 본딩 패드로 사용되는 제 2 회로패턴 위의 PIC(114)를 제거한다.
이때, PIC(114)는 사이드 컨택 홀(side contact hole)로 사용되는 비아홀(108)의 1/2 정도가 오픈 되도록 제거된다.
여기서, PIC(114)를 비아홀(108)의 1/2 정도가 오픈 되도록 형성하는 이유는 이후 와이어 본딩 패드 위에 전해 금도금을 할 경우 전해 금도금액의 유동을 원할 하게 하고, 사이드 컨택 홀 가공 시 홀 크랙(crack)이 발생 되는 것을 방지하기 위 함이다.
이상 설명한 솔더 레지스트(112)와 PIC(114)는 동시에 제 2 절연층(106)의 상부 및 하부에 형성될 수 있다.
이후, 전해 금도금 공정을 통해 도 3g에 도시된 바와 같이 제 2 절연층(106)의 상부에 형성된 제 2 회로패턴(110a) 중 와이어 본딩 패드 위에 금도금층(116)을 형성한다. 이때, 금도금층(116)은 와이어 본딩 패드 뿐만 아니라 비아홀(108)에 형성된 회로패턴 및 비아홀(108) 내벽에도 형성된다.
금도금층(116)을 형성한 후에는 절단기를 이용하여 도 3h에 도시된 바와 같이 더미 영역(200)을 제거한다.
이후, 제 2 회로패턴(110a) 중 와이어 본딩 패드와 와이어 본딩 패드 사이에 형성된 PIC(114) 위에 접착제를 이용하여 이미지 센서 또는 IC(Integrated Circuit) 등과 같은 반도체 칩을 부착시킨다.
그리고, 반도체 칩의 와이어는 와이어 본딩 패드에 부착시킨다.
반도체 칩을 부착시킨 후에는 반도체 칩을 보호하기 위해 사이드 컨택 홀 즉, 비아홀(108)의 1/2을 덮도록 형성된 PIC(114) 위에 본딩재를 도포한 후 하우징을 부착한다.
이상 설명한 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법에서는 내층 회로패턴인 제 1 회로패턴(104) 및 외층 회로패턴인 제 2 회로패턴(110a, 110b)을 갖는 다층 구조로 형성하였으나, 제 1 회로패턴(104)만이 형성된 단층 구조로 형성할 수 있을 뿐만 아니라 인쇄회로기판의 사용 용도에 따라 제 2 회로패턴(110a, 110b) 위에 다수의 절연층 및 회로패턴을 더 형성할 수도 있다.
이와 같이 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법은 PIC(114)가 사이드 컨택 홀 즉, 비아홀(108)의 1/2을 덮도록 형성하여 반도체 칩을 보호하기 위한 하우징 부착 시 본딩재가 비아홀(108) 내부로 흘러들어가는 것을 방지함으로써 본딩재에 의한 전기적 불량을 방지할 수 있다.
또한, 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법은 사이드 컨택 홀 즉, 비아홀(108)의 1/2을 덮도록 PIC(114)를 형성함으로써 전해 금도금 공정 시 비아홀(108) 내부에서의 전해 금도금액의 유동을 원할 하게 할 수 있게 된다.
그리고, 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법은 PIC를 사용함으로써 기존 공정으로 인쇄회로기판을 제조할 수 있게 된다.
상술한 바와 같이, 본 발명은 PIC를 사이드 컨택 홀의 1/2을 덮도록 형성하여 반도체 칩을 보호하기 위한 하우징 부착 시 본딩재가 비아홀 내부로 흘러들어가는 것을 방지함으로써 본딩재에 의한 전기적 불량을 방지할 수 있다.
또한, 본 발명은 사이드 컨택 홀의 1/2을 덮도록 PIC를 형성함으로써 전해 금도금 공정 시 비아홀 내부에서의 전해 금도금액의 유동을 원할 하게 할 수 있다.
그리고, 본 발명은 PIC를 사용함으로써 기존 공정으로 인쇄회로기판을 제조할 수 있다.

Claims (6)

  1. 반도체 칩이 부착되는 회로 영역과 상기 회로 영역의 양쪽에 형성된 더미 영역을 포함하고, 상기 회로 영역과 상기 더미 영역 사이에 사이드 컨택 홀이 형성된 인쇄회로기판에 있어서,
    제 1 절연층의 양면에 형성된 제 1 회로패턴;
    상기 제 1 절연층의 양면에 적층 된 제 2 절연층;
    상기 제 2 절연층의 상부 및 하부에 형성된 제 2 회로패턴; 및
    상기 회로 영역의 상기 제 2 절연층의 상부에 형성된 제 2 회로패턴 중 와이어 본딩 패드를 제외한 나머지 제 2 회로패턴 위에 적층 되는 PIC(Photo Imageable Coverlay)를 포함하고,
    상기 PIC는 상기 사이드 컨택 홀의 1/2이 오픈 되도록 형성되는 것을 특징으로 하는 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 회로 영역의 상기 제 2 절연층 하부에 형성된 제 2 회로패턴은 솔더 레지스트에 의해 보호되는 것을 특징으로 하는 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 회로 영역의 상기 제 2 절연층 하부에 형성된 상기 제 2 회로패턴은 상기 PIC에 의해 보호되는 것을 특징으로 하는 인쇄회로기판.
  4. (a) 제 1 절연층의 양면에 제 1 회로패턴을 형성한 후 상기 제 1 절연층의 양면에 제 2 절연층을 적층하는 단계;
    (b) 상기 제 1 절연층 및 제 2 절연층에 사이드 컨택 홀을 형성하여 회로 영역과 더미 영역으로 분리하는 단계;
    (c) 상기 제 2 절연층의 상부 및 하부에 제 2 회로패턴을 형성하고, 상기 사이드 컨택 홀 내벽을 전기적으로 연결하는 단계;
    (d) 상기 제 2 절연층의 상부에 형성된 제 2 회로패턴 위에 PIC(Photo Imageable Coverlay)를 적층하는 단계;
    (e) 상기 사이드 컨택 홀의 1/2이 오픈 되도록 상기 PIC를 제거하는 단계; 및
    (f) 상기 더미 영역을 제거하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 (c) 단계 이후 상기 제 2 절연층의 하부에 형성된 제 2 회로패턴 위에 솔더 레지스트를 도포하는 단계;
    상기 더미 영역의 제 2 회로패턴 위에 도포 된 솔더 레지스트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
  6. 제 4 항에 있어서,
    상기 (d) 단계는 상기 제 2 절연층의 하부에 PIC를 적층 하는 단계; 및
    상기 더미 영역의 제 2 회로패턴 위의 상기 PIC를 제거하는 단계를 더 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000082827A (ja) * 1998-09-04 2000-03-21 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
KR20020056544A (ko) 2000-12-29 2002-07-10 마이클 디. 오브라이언 반도체 패키지용 기판 및 제조방법
KR20020060656A (ko) 2002-06-24 2002-07-18 민병성 연성 인쇄 회로기판
JP2005268416A (ja) * 2004-03-17 2005-09-29 Fujikura Ltd プリント配線基板およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000082827A (ja) * 1998-09-04 2000-03-21 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
KR20020056544A (ko) 2000-12-29 2002-07-10 마이클 디. 오브라이언 반도체 패키지용 기판 및 제조방법
KR20020060656A (ko) 2002-06-24 2002-07-18 민병성 연성 인쇄 회로기판
JP2005268416A (ja) * 2004-03-17 2005-09-29 Fujikura Ltd プリント配線基板およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101184846B1 (ko) 2011-01-14 2012-09-20 삼성전기주식회사 인쇄회로기판 및 그의 제조방법

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