KR100806350B1 - 반도체 소자 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 본딩 패드를 갖는 반도체 소자, 본딩 패드의 일부 표면을 노출하는 층간 절연막, 본딩 패드의 노출된 일부 표면에 연결되는 재배선 패턴, 및 본딩 패드의 노출된 일부 표면과 이격된 재배선 패턴의 일부 표면을 노출하는 패시베이션막을 포함한다. 층간 절연막은 재배선 패턴 하부에 제공된 공동을 갖는 것을 특징으로 한다.
Figure R1020070008031
패키지, 재배선, 기생 커패시턴스, 공동, 언더컷

Description

반도체 소자 패키지 및 그 제조 방법{Semiconductor Device Package and Method of Fabricating the Same}
도 1은 종래기술에 따른 반도체 소자 패키지를 설명하기 위한 단면도;
도 2는 본 발명의 실시예에 따른 반도체 소자 패키지를 설명하기 위한 평면도;
도 3은 도 2의 A 부분에 대한 확대 평면도;
도 4a 및 도 4b는 각각 도 3의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선에 따라 절단한 단면도들;
도 5a 내지 도 5h는 본 발명의 실시예에 따른 반도체 소자 패키지의 제조 방법을 설명하기 위해 도 3의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도들;
도 6a 내지 도 6h는 본 발명의 실시예에 따른 반도체 소자 패키지의 제조 방법을 설명하기 위해 도 3의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 소자 패키지 10, 110 : 반도체 소자
11, 111 : 금속 배선 12, 112 : 본딩 패드
14, 118 : 층간 절연막 114 : 절연막
114a : 제 1 층간 절연막 114b : 제 2 층간 절연막
115 : 마스크 패턴 116 : 공동
120 : 금속 기저층 20a, 120a : 금속 기저층 패턴
121 : 포토레지스트 패턴 22, 122 : 재배선 패턴
24, 124 : 패시베이션막 126 : 솔더 부재
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더 구체적으로 반도체 소자 패키지 및 그 제조 방법에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소하는 것이다. 반도체 소자 패키지(package) 분야에서 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine pitch Ball Grid Array : FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package : CSP) 등의 반도체 소자 패키지가 개발되고 있다.
현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 반도체 소자 패키지는 소형화 및 경량화 등의 물리적 이점이 있는 반면 아직까지는 종래의 플라스틱 패키지(plastic package)와 대등한 신뢰성을 확보하지 못하고 있으며, 생산 과정에서 소요되는 원부자재 및 공정의 단가가 높아 가격 경쟁력이 떨어지는 단점이 있다. 특히, 현재 칩 스케일 패키지의 대표적인 종 류인 소위 마이크로 볼 그리드 어레이(micro BGA : μBGA) 패키지는 파인 피치 볼 그리드 어레이 또는 칩 스케일 패키지에 비하여 나은 특성이 있기는 하지만, 역시 신뢰도 및 가격 경쟁력이 떨어지는 단점이 있다.
이러한 단점들을 극복하기 위해 개발된 패키지의 한 종류로 반도체 칩의 본딩 패드(bonding pad)의 재배치(redistribution 또는 재배선(rerouting))를 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP : WL-CSP)가 있다.
재배치를 이용한 웨이퍼 레벨 칩 스케일 패키지는 반도체 소자 제조 공정(FABrication : FAB)에서 직접 반도체 기판 위의 본딩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 솔더 볼(solder ball)과 같은 외부 접속 단자를 형성하는 것을 그 구조적 특징으로 한다.
도 1은 종래기술에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 소자 패키지는 금속 배선(11) 및 본딩 패드(bonding pad, 12)를 갖는 반도체 소자(10), 본딩 패드(12)의 일부 표면을 노출하는 층간 절연막(14), 본딩 패드(12)의 노출된 일부 표면에 연결되는 재배선 패턴(22), 및 본딩 패드(12)의 노출된 일부 표면과 이격된 재배선 패턴(22)의 일부 표면을 노출하는 패시베이션막(passivation layer, 124)을 포함할 수 있다. 재배선 패턴(22)과 중첩되는 본딩 패드(12)의 노출된 일부 표면 및 층간 절연막(14) 상에는 금속 기저층(Under Barrier Metal : UBM) 패턴(20a)이 개재될 수 있다.
반도체 소자 패키지는 반도체 소자(10)의 본딩 패드(12)에서 재배선된 재배선 패턴(22)의 노출된 일부 표면에 접속 부재(미도시)가 제공된 구조를 가질 수 있 다. 반도체 소자(10)는 본딩 패드(12)를 제외한 표면을 보호하는 보호층(미도시)을 더 포함할 수 있다.
상기와 같은 반도체 소자 패키지는 반도체 소자의 내부에 있는 금속 배선과 재배선 패턴이 서로 중첩(overlap)된 부위를 가지게 됨으로써, 반도체 소자의 내부에 있는 금속 배선과 재배선 패턴 사이에는 기생 커패시턴스(parasitic capacitance)가 존재한다. 이러한 기생 커패시턴스는 고밀도화, 고속화 및 고성능화됨에 따라 높은 전압을 사용하는 반도체 소자 패키지에서는 동작 특성에 큰 영향을 미치는 잡음(noise)으로 작용하게 된다. 이에 따라, 반도체 소자의 내부에 있는 금속 배선과 재배선 패턴 사이에 존재하는 높아진 기생 커패시턴스는 반도체 소자 패키지의 동작 특성을 저하하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 금속 배선과 재배선 패턴 사이에 존재하는 기생 커패시턴스를 최소화할 수 있는 반도체 소자 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 금속 배선과 재배선 패턴 사이에 존재하는 기생 커패시턴스를 최소화할 수 있는 반도체 소자 패키지의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 본딩 패드를 갖는 반도체 소자, 본딩 패드의 일 부 표면을 노출하는 층간 절연막, 본딩 패드의 노출된 일부 표면에 연결되는 재배선 패턴, 및 본딩 패드의 노출된 일부 표면과 이격된 재배선 패턴의 일부 표면을 노출하는 패시베이션막을 포함할 수 있다. 층간 절연막은 재배선 패턴 하부에 제공된 공동을 갖는 것을 특징으로 할 수 있다.
층간 절연막은 언더컷 부위를 갖는 제 1 층간 절연막, 및 제 1 층간 절연막 및 상기 언더컷 부위를 덮는 제 2 층간 절연막을 포함할 수 있다.
제 1 층간 절연막은 네가티브형 감광성 물질을 포함할 수 있다.
네가티브형 감광성 물질은 포토레지스트, 감광성 폴리이미드 및 폴리벤즈옥사졸 중에서 선택된 적어도 하나를 포함할 수 있다.
제 2 층간 절연막은 제 1 층간 절연막과 동일한 물질일 수 있다.
층간 절연막과 재배선 패턴 사이에 개재되는 금속 기저층을 더 포함할 수 있다.
재배선 패턴의 노출된 일부 표면에 연결되는 접속 부재를 더 포함할 수 있다.
접속 부재는 솔더 볼 또는 본딩 와이어일 수 있다.
접속 부재가 솔더 볼이고, 층간 절연막은 솔더 볼 하부에 제공된 공동 패턴을 더 포함할 수 있다.
공동 패턴은 선형 패턴 형태 또는 동심 도형 패턴 형태일 수 있다.
또한, 상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자 패키지의 제조 방법을 제공한다. 이 방법은 본딩 패드를 갖는 반도체 소자를 준비 하는 것, 본딩 패드의 일부 표면을 노출하는 층간 절연막을 형성하는 것, 본딩 패드의 노출된 일부 표면에 연결되는 재배선 패턴을 형성하는 것, 및 본딩 패드의 노출된 일부 표면과 이격된 재배선 패턴의 일부 표면을 노출하는 패시베이션막을 형성하는 것을 포함할 수 있다. 층간 절연막은 재배선 패턴 하부에 제공된 공동을 갖는 것을 특징으로 할 수 있다.
층간 절연막을 형성하는 것은 언더컷 부위를 갖는 제 1 층간 절연막을 형성하는 것, 제 1 층간 절연막을 덮는 제 2 층간 절연막을 형성하는 것, 및 제 2 층간 절연막 및 제 1 층간 절연막을 패터닝하여 반도체 소자의 본딩 패드의 일부 표면을 노출하는 것을 포함하되, 언더컷 부위는 제 2 층간 절연막이 침투할 수 없는 개구부를 가질 수 있다.
제 1 층간 절연막을 형성하는 것은 본딩 패드를 포함하는 반도체 소자를 덮는 절연막을 형성하는 것, 및 절연막에 노광 및 현상 공정을 수행하여 반도체 소자의 소정 표면을 노출하는 것을 포함하되, 노광 및 현상 공정에 의해 제 1 층간 절연막은 언더컷 부위를 가질 수 있다.
언더컷 부위의 개구부의 크기는 노광 에너지에 의해 조절될 수 있다.
제 1 층간 절연막은 네가티브형 감광성 물질을 포함할 수 있다.
네가티브형 감광성 물질은 포토레지스트, 감광성 폴리이미드 및 폴리벤즈옥사졸 중에서 선택된 적어도 하나를 포함할 수 있다.
제 2 층간 절연막은 제 1 층간 절연막과 동일한 물질일 수 있다.
층간 절연막과 재배선 패턴 사이에 개재되는 금속 기저층을 형성하는 것을 더 포함할 수 있다.
재배선 패턴의 노출된 일부 표면에 연결되는 접속 부재를 형성하는 것을 더 포함할 수 있다.
접속 부재는 솔더 볼 또는 본딩 와이어일 수 있다.
접속 부재는 솔더 볼이고, 층간 절연막은 솔더 볼 하부에 제공된 공동 패턴을 더 포함할 수 있다.
공동 패턴은 선형 패턴 형태 또는 동심 도형 패턴 형태일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 2는 본 발명의 실시예에 따른 반도체 소자 패키지를 설명하기 위한 평면도, 도 3은 도 2의 A 부분에 대한 확대 평면도, 및 도 4a 및 도 4b는 각각 도 3의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선에 따라 절단한 단면도들이다.
도 2 내지 도 4b를 참조하면, 반도체 소자 패키지(100)는 반도체 소자(110), 층간 절연막(118), 재배선 패턴들(122), 패시베이션막(124) 및 접속 부재들(126)을 포함할 수 있다.
반도체 소자(110)는 금속 배선(111) 및 본딩 패드들(112)을 가질 수 있다. 또한, 반도체 소자(110)는 본딩 패드들(112)을 제외한 표면을 보호하는 보호층(미도시)을 더 포함할 수 있다. 본딩 패드들(112)은 시스템 기판(system board) 등과 외부 회로와 반도체 소자(110)의 전기적 연결에 사용될 수 있다. 본딩 패드들(112)은 알루미늄(Al)을 포함할 수 있다.
층간 절연막(118)은 본딩 패드들(112) 각각의 일부 표면을 노출할 수 있다. 본딩 패드들(112) 각각의 노출된 일부 표면은 시스템 기판 등과 같은 외부 회로와 반도체 소자(110)를 전기적으로 연결하는 데 사용될 수 있다. 층간 절연막(118)은 언더컷(undercut) 부위를 갖는 제 1 층간 절연막(114a), 및 제 1 층간 절연막(114a)을 덮는 제 2 층간 절연막(114b)으로 구성될 수 있다. 제 2 층간 절연막(114b)은 제 1 층간 절연막(114a)의 언더컷 부위로 침투되지 않는 형태일 수 있다. 이에 따라, 층간 절연막(118)은 공동(116)을 가질 수 있다.
제 1 층간 절연막(114a)은 네가티브형(negative type) 감광성 물질(photo sensitive material)을 포함할 수 있다. 네가티브형 감광성 물질은 포토레지스트(PhotoResist : PR), 감광성 폴리이미드(Photo Sensitive Polyimide : PSPi) 및 폴리벤즈옥사졸(PolyBenzOxazole : PBO) 중에서 선택된 적어도 하나를 포함할 수 있다.
제 2 층간 절연막(114b)은 제 1 층간 절연막(114a)과 동일한 물질일 수 있다. 제 2 층간 절연막(114b)은 네가티브형 감광성 물질인 포토레지스트, 감광성 폴리이미드 및 폴리벤즈옥사졸 중에서 선택된 적어도 하나를 포함할 수 있다.
재배선 패턴들(122)은 반도체 소자(110)의 본딩 패드들(112) 각각의 노출된 일부 표면에 연결될 수 있다. 재배선 패턴들(122)은 시스템 기판 등과 같은 외부 회로와 반도체 소자(110)를 전기적으로 연결하기 위한 매개물일 수 있다. 재배선 패턴들(122)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 및 이들 금속들의 합금을 포함할 수 있다. 바람직하게는, 재배선 패턴들(122)은 구리를 포함할 수 있다.
재배선 패턴들(122)과 중첩되는 본딩 패드들(112) 각각의 노출된 일부 표면 및 층간 절연막(118) 상에는 금속 기저층 패턴들(120a)이 개재될 수 있다. 금속 기저층 패턴들(120a)은 금, 은, 구리, 니켈, 백금, 티타늄(Ti), 티타늄 텅스텐(TiW) 및 이들 금속들의 합금을 포함하는 단일막 또는 이중막일 수 있다.
패시베이션막(124)은 반도체 소자(110)의 본딩 패드들(112) 각각의 노출된 일부 표면과 이격된 재배선 패턴들(122) 각각의 일부 표면을 노출할 수 있다. 재배선 패턴들(112) 각각의 노출된 일부 표면은 시스템 기판 등과 같은 외부 회로와의 전기적인 접속을 위한 것일 수 있다. 패시베이션막(124)은 포토 솔더 레지스트(Photo Solder Resist : PSR) 또는 감광성 폴리이미드를 포함할 수 있다.
접속 부재들(126)은 재배선 패턴들(122) 각각의 노출된 일부 표면에 제공될 수 있다. 접속 부재들(126)은 시스템 기판 등과 같은 외부 회로와 재배선 패턴 들(122)을 전기적으로 연결하기 위한 매개물일 수 있다. 접속 부재들(126)은 솔더 볼(solder ball) 또는 본딩 와이어(bonding wire)일 수 있다.
본 발명의 반도체 소자 패키지(100)는 반도체 소자(110)의 본딩 패드들(112) 각각에서 재배선된 재배선 패턴들(122) 각각의 노출된 일부 표면에 접속 부재들(126)이 제공된 구조를 가지되, 반도체 소자(110)의 본딩 패드들(112)과 중첩되지 않는 재배선 패턴들(122) 하부에는 공동(116)이 구비될 수 있다.
또한, 접속 부재들(126)이 솔더 볼이면, 층간 절연막(118)은 솔더 볼 하부에 제공된 공동 패턴(117)을 더 포함할 수 있다. 공동 패턴(117)은 선형 패턴 형태 또는 동심 도형 패턴 형태일 수 있다. 선형 패턴 형태는 격자형, 방사형 및 나선형 중에서 선택된 하나를 포함할 수 있다. 동심 도형 패턴 형태는 원형, 정삼각형 및 사각형 중에서 선택된 하나를 포함할 수 있다.
결과적으로, 반도체 소자(110)의 내부에 있는 금속 배선(111)과 재배선 패턴들(122) 사이의 공동(116)에는 유전율이 낮은 공기가 들어간 상태일 수 있다. 이러한 공기가 들어있는 공동(116)은 반도체 소자(110)의 내부에 있는 금속 배선(111)과 재배선 패턴들(122) 사이에 존재하는 기생 커패시턴스를 최소화할 수 있다.
도 5a 내지 도 5h는 본 발명의 실시예에 따른 반도체 소자 패키지의 제조 방법을 설명하기 위해 도 3의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도들이고, 도 6a 내지 도 6h는 본 발명의 실시예에 따른 반도체 소자 패키지의 제조 방법을 설명하기 위해 도 3의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들이다. 반도체 소자 패키지는 웨이퍼 레벨 칩 스케일 패키지이다.
도 5a, 도5b, 도 6a 및 도 6b를 참조하면, 금속 배선(111) 및 본딩 패드들(112)을 갖는 반도체 소자들(110)을 준비한 후, 언더컷 부위를 갖는 제 1 층간 절연막(114a)을 형성할 수 있다. 반도체 소자들(110)은 본딩 패드들(112)을 제외한 표면을 보호하기 위한 보호층을 더 포함할 수 있다.
제 1 층간 절연막(114a)을 형성하는 것은 본딩 패드들(112)을 포함하는 반도체 소자들(110)을 덮는 절연막(114)을 형성할 수 있다. 절연막(114)의 소정 부위를 덮는 마스크 패턴(115)을 형성한 후, 절연막(114)에 마스크 패턴(115)을 마스크로 하는 노광 및 현상 공정을 수행하여 반도체 소자들(110)의 소정 표면을 노출하는 것을 포함할 수 있다. 노광 및 현상 공정에 의해 제 1 층간 절연막(114a)은 언더컷 부위를 가질 수 있다.
절연막(114)은 네가티브형(negative type) 감광성 물질(photo sensitive material)을 포함할 수 있다. 네가티브형 감광성 물질은 포토레지스트(PhotoResist : PR), 감광성 폴리이미드(Photo Sensitive Polyimide : PSPi) 및 폴리벤즈옥사졸(PolyBenzOxazole : PBO) 중에서 선택된 적어도 하나를 포함할 수 있다. 절연막(114)이 네가티브형 감광성 물질을 포함하기 때문에, 노광 및 현상 공정에 의해 제 1 층간 절연막(114a)은 언더컷 부위를 가질 수 있다. 언더컷 부위는 네가티브형 감광성 물질의 슬로프(slope) 특성에 기인할 수 있다. 언더컷 부위의 개구부의 크기는 노광 에너지에 의해 조절될 수 있다.
도 5c 및 도 6c를 참조하면, 마스크 패턴(115)을 제거한 후, 언더컷 부위를 갖는 제 1 층간 절연막(114a)을 덮는 제 2 층간 절연막(114b)을 형성할 수 있다. 제 1 층간 절연막(114a)의 언더컷 부위는 제 2 층간 절연막(114b)이 침투할 수 없는 좁은 개구부를 가질 수 있기 때문에, 제 2 층간 절연막(114b)은 제 1 층간 절연막(114a) 상에 형성될 수 있다. 제 2 층간 절연막(114b)은 제 1 층간 절연막(114a)과 동일한 물질일 수 있다. 제 2 층간 절연막(114b)은 네가티브형 감광성 물질인 포토레지스트, 감광성 폴리이미드 및 폴리벤즈옥사졸 중에서 선택된 적어도 하나를 포함할 수 있다.
이에 따라, 제 1 층간 절연막(114a) 및 제 2 층간 절연막(114b)으로 구성된 층간 절연막(118)이 형성될 수 있다. 결과적으로, 층간 절연막(118)은 공동(116)을 가질 수 있다.
공동(116)을 갖는 층간 절연막(118)을 형성한 후, 층간 절연막(118)을 패터닝하여 반도체 소자들(110)의 본딩 패드들(112) 각각의 일부 표면을 노출할 수 있다. 층간 절연막(118)은 동일한 물질을 사용하는 제 1 층간 절연막(114a) 및 제 2 층간 절연막(114b)으로 구성되기 때문에, 1회의 패터닝 공정으로 반도체 소자들(110)의 본딩 패드들(112) 각각의 일부 표면이 노출될 수 있다.
도 5d 및 도 6d를 참조하면, 반도체 소자들(110)의 본딩 전극들 각각의 일부 표면을 노출한 후, 본딩 전극들 각각의 노출된 일부 표면 및 층간 절연막(118)을 덮는 금속 기저층(120)을 형성할 수 있다. 금속 기저층(120)은 추후 공정인 재배선 패턴을을 형성하는 공정에서 도금용 전극으로 사용될 수 있다. 금속 기저층(120)은 금, 은, 구리, 니켈, 백금, 티타늄, 티타늄 텅스텐 및 이들 금속들의 합금을 포함하는 단일막 또는 이중막일 수 있다. 금속 기저층(120)을 형성하는 것은 물리적 기 상 증착(Physical Vapor Deposition : PVD) 방식인 스퍼터링(sputtering) 증착 방식 또는 증발(evaporation) 증착 방식을 포함할 수 있다.
도 5e, 도 5f, 도 6e, 및 도 6f를 참조하면, 층간 절연막(118)의 공동(116) 상부의 금속 기저층(120)의 표면을 노출하는 포토레지스트 패턴(121)을 형성할 수 있다. 포토레지스트 패턴(121)은 일반적인 사진 공정인 포토레지스트막의 도포, 노광 및 현상 공정에 의해 형성될 수 있다. 포토레지스트 패턴(121)에 의해 재배선 패턴들(122)이 형성될 금속 기저층(130)의 표면이 노출될 수 있다.
포토레지스트 패턴(121)에 의해 노출된 금속 기저층(120) 상에 재배선 패턴들(122)을 형성할 수 있다. 재배선 패턴들(122)을 형성하는 것은 전해 또는 무전해 도금 방식을 포함할 수 있다. 바람직하게는, 재배선 패턴들(122)은 전해 도금 방식으로 형성될 수 있다. 재배선 패턴들(122)은 금, 은, 구리, 니켈, 백금 및 이들 금속들의 합금을 포함할 수 있다. 바람직하게는, 재배선 패턴들(122)은 구리를 포함할 수 있다.
재배선 패턴들(121)을 형성한 후, 포토레지스트 패턴(121)을 제거할 수 있다.
이에 따라, 반도체 소자들(110)의 내부에 있는 금속 배선(111)과 재배선 패턴들(122) 사이에는 공동(116)을 갖는 층간 절연막(118)이 제공될 수 있다. 결과적으로, 반도체 소자들(110)의 내부에 있는 금속 배선(111)과 재배선 패턴들(122) 사이의 공동(116)에는 유전율이 낮은 공기가 들어간 상태일 수 있다. 이러한 공기가 들어있는 공동(116)은 반도체 소자들(110)의 내부에 있는 금속 배선(111)과 재배선 패턴들(122) 사이에 존재하는 기생 커패시턴스를 최소화할 수 있다.
도 5g, 도 5h, 도 6g, 및 도 6h를 참조하면, 재배선 패턴들(122)을 식각 마스크로 금속 기저층(120)을 식각하여 금속 기저층 패턴(120a)을 형성할 수 있다. 금속 기저층(120)을 식각하는 것은 습식 식각 방식을 포함할 수 있다. 이에 따라, 금속 기저층 패턴(120a)은 재배선 패턴들(122)과 중첩되는 본딩 패드들(112) 각각의 노출된 일부 표면 및 층간 절연막(118) 상에 개재될 수 있다.
반도체 소자들(110)의 본딩 패드들(112) 각각의 노출된 일부 표면과 이격된 재배선 패턴들(122) 각각의 일부 표면을 노출하는 패시베이션막(124)을 형성할 수 있다. 패시베이션막(124)을 형성하는 것은 재배선 패턴들(122)을 포함하는 반도체 소자들(110)을 패시베이션 물질로 도포한 후, 패시베이션 물질을 패터닝하여 반도체 소자들(110)의 본딩 패드들(112) 각각의 노출된 일부 표면과 이격된 재배선 패턴들(122) 각각의 일부 표면을 노출하는 것일 수 있다.
재배선 패턴들(122) 각각의 노출된 일부 표면에 접속 부재들(도 2의 126 참조)을 형성할 수 있다. 접속 부재들은 솔더 볼 또는 본딩 와이어일 수 있다. 또한, 접속 부재들이 솔더 볼이면, 층간 절연막(118)은 솔더 볼 하부에 형성된 공동 패턴(도 3의 117 참조)을 더 포함할 수 있다. 공동 패턴은 선형 패턴 형태 또는 동심 도형 패턴 형태일 수 있다. 선형 패턴 형태는 격자형, 방사형 및 나선형 중에서 선택된 하나를 포함할 수 있다. 동심 도형 패턴 형태는 원형, 정삼각형 및 사각형 중에서 선택된 하나를 포함할 수 있다.
이에 따라, 반도체 소자(110)의 내부에 있는 금속 배선(111)과 재배선 패턴 들(122) 사이에 존재하는 기생 커패시턴스가 최소화된 반도체 소자 패키지가 제조될 수 있다.
상기한 본 발명의 실시예에 따른 반도체 소자 패키지는 반도체 소자의 금속 배선과 재배선 패턴 사이에 공기 공동을 구비하는 구조를 가짐으로써, 반도체 소자의 금속 배선과 재배선 패턴 사이에 존재하는 기생 커패시턴스가 최소화될 수 있다. 이에 따라, 높은 전압을 사용하는 반도체 소자 패키지에서도 우수한 동작 특성을 갖는 반도체 소자 패키지 및 그 제조 방법이 제공될 수 있다.
상술한 바와 같이, 본 발명에 따르면 반도체 소자 패키지는 반도체 소자의 금속 배선과 재배선 패턴 사이에 존재하는 기생 커패시턴스를 최소화할 수 있다. 이에 따라, 동작 특성이 우수한 반도체 소자 패키지가 제공될 수 있다.

Claims (22)

  1. 본딩 패드를 갖는 반도체 소자;
    상기 본딩 패드의 일부 표면을 노출하는 층간 절연막;
    상기 본딩 패드의 노출된 상기 일부 표면에 연결되는 재배선 패턴; 및
    상기 본딩 패드의 노출된 상기 일부 표면과 이격된 상기 재배선 패턴의 일부 표면을 노출하는 패시베이션막을 포함하되, 상기 층간 절연막은 상기 재배선 패턴 하부에 제공된 공동을 갖는 것을 특징으로 하는 반도체 소자 패키지.
  2. 제 1항에 있어서,
    상기 층간 절연막은:
    언더컷 부위를 갖는 제 1 층간 절연막; 및
    상기 제 1 층간 절연막 및 상기 언더컷을 덮는 제 2 층간 절연막을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  3. 제 2항에 있어서,
    상기 제 1 층간 절연막은 네가티브형 감광성 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  4. 제 3항에 있어서,
    상기 네가티브형 감광성 물질은 포토레지스트, 감광성 폴리이미드 및 폴리벤즈옥사졸 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  5. 제 2항에 있어서,
    상기 제 2 층간 절연막은 상기 제 1 층간 절연막과 동일한 물질인 것을 특징으로 하는 반도체 소자 패키지.
  6. 제 1항에 있어서,
    상기 층간 절연막과 상기 재배선 패턴 사이에 개재되는 금속 기저층을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  7. 제 1항에 있어서,
    상기 재배선 패턴의 노출된 상기 일부 표면에 연결되는 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  8. 제 7항에 있어서,
    상기 접속 부재는 솔더 볼 또는 본딩 와이어인 것을 특징으로 하는 반도체 소자 패키지.
  9. 제 8항에 있어서,
    상기 접속 부재는 솔더 볼이고,
    상기 층간 절연막은 상기 솔더 볼 하부에 제공된 공동 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  10. 제 9항에 있어서,
    상기 공동 패턴은 선형 패턴 형태 또는 동심 도형 패턴 형태인 것을 특징으로 하는 반도체 소자 패키지.
  11. 본딩 패드를 갖는 반도체 소자를 준비하는 것;
    상기 본딩 패드의 일부 표면을 노출하는 층간 절연막을 형성하는 것;
    상기 본딩 패드의 노출된 상기 일부 표면에 연결되는 재배선 패턴을 형성하는 것; 및
    상기 본딩 패드의 노출된 상기 일부 표면과 이격된 상기 재배선 패턴의 일부 표면을 노출하는 패시베이션막을 형성하는 것을 포함하되, 상기 층간 절연막은 상기 재배선 패턴 하부에 제공된 공동을 갖는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  12. 제 11항에 있어서,
    상기 층간 절연막을 형성하는 것은:
    언더컷 부위를 갖는 제 1 층간 절연막을 형성하는 것;
    상기 제 1 층간 절연막을 덮는 제 2 층간 절연막을 형성하는 것; 및
    상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 패터닝하여, 상기 반도체 소자의 상기 본딩 패드의 상기 일부 표면을 노출하는 것을 포함하되, 상기 언더컷 부위는 상기 제 2 층간 절연막이 침투할 수 없는 개구부를 갖는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  13. 제 12항에 있어서,
    상기 제 1 층간 절연막을 형성하는 것은:
    상기 본딩 패드를 포함하는 상기 반도체 소자를 덮는 절연막을 형성하는 것; 및
    상기 절연막에 노광 및 현상 공정을 수행하여, 상기 반도체 소자의 소정 표면을 노출하는 것을 포함하되, 상기 노광 및 현상 공정에 의해 상기 제 1 층간 절연막은 상기 언더컷 부위를 갖는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  14. 제 13항에 있어서,
    상기 언더컷 부위의 상기 개구부의 크기는 노광 에너지에 의해 조절되는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  15. 제 13항에 있어서,
    상기 제 1 층간 절연막은 네가티브형 감광성 물질을 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  16. 제 15항에 있어서,
    상기 네가티브형 감광성 물질은 포토레지스트, 감광성 폴리이미드 및 폴리벤즈옥사졸 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  17. 제 12항에 있어서,
    상기 제 2 층간 절연막은 상기 제 1 층간 절연막과 동일한 물질인 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  18. 제 11항에 있어서,
    상기 층간 절연막과 상기 재배선 패턴 사이에 개재되는 금속 기저층을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  19. 제 11항에 있어서,
    상기 재배선 패턴의 노출된 상기 일부 표면에 연결되는 접속 부재를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  20. 제 19항에 있어서,
    상기 접속 부재는 솔더 볼 또는 본딩 와이어인 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  21. 제 20항에 있어서,
    상기 접속 부재는 솔더 볼이고,
    상기 층간 절연막은 상기 솔더 볼 하부에 제공된 공동 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
  22. 제 21항에 있어서,
    상기 공동 패턴은 선형 패턴 형태 또는 동심 도형 패턴 형태인 것을 특징으로 하는 반도체 소자 패키지의 제조 방법.
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