KR100804645B1 - 자체 차단형 전류모드 디지털/아날로그 변환기를 가지는연속시간 델타 시그마 변조기 - Google Patents

자체 차단형 전류모드 디지털/아날로그 변환기를 가지는연속시간 델타 시그마 변조기 Download PDF

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Abstract

피드백 경로에 디지털/아날로그 변환기를 포함하는 연속시간 델타 시그마 변조기가 개시된다. 연산 증폭기는 상기 입력 신호와 아날로그 피드백 신호를 입력받는 제1 입력 단자 및 기준 전위에 연결되는 제2 입력 단자들을 포함한다. 디지털/아날로그 변환기는 커플링 커패시터, 제1 제어 신호에 따라 커플링 커패시터의 양단을 각각 기준 전위에 연결하는 제1 스위치들, 각 양단의 전압차가 소정 수준보다 큰 동안에는 일정한 값을 가지지만 상기 양단의 전압차가 소정 수준보다 작아지면 줄어드는 전류를 생성하는 적어도 하나의 전류원, 제1 제어 신호와 활성구간이 겹치지 않는 제2 제어 신호 및 상기 디지털 출력에 따라 커플링 커패시터의 타단과 전류원 사이를 각각 선택적으로 연결하는 제2 스위치들 및 상기 제2 제어 신호에 따라 상기 커플링 커패시터의 일단과 상기 연산 증폭기의 제1 입력 단자를 연결하는 제3 스위치를 포함한다.

Description

자체 차단형 전류모드 디지털/아날로그 변환기를 가지는 연속시간 델타 시그마 변조기{CONTINUOUS TIME DELTA-SIGMA MODULATOR WITH SELF CUT-OFF CURRENT DAC}
도 1은 연속시간 델타 시그마 변조기의 기본적인 구조를 설명하기 위한 블록도이다.
도 2a 및 2b는 도 1의 델타 시그마 변조기의 입력 부분만을 예시한 블록도들이고, 도 2c는 도 2a의 I-DAC과 도 2b의 SC-DAC의 시간에 따른 전류의 변화를 비교한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 자체 차단형 전류모드 디지털/아날로그 변환기(self cut-off I-DAC)를 포함하는 연속시간 델타 시그마 변조기의 입력 부분을 나타내는 회로도이다.
도 4a는 도 3의 자체 차단형 전류모드 디지털/아날로그 변환기의 전류 특성을 나타낸 그래프이고, 도 4b는 도 3의 합산 노드와 제1 노드의 전압 변화를 나타낸 그래프이다.
도 5는 본 발명의 일 실시예에 따른 자체 차단형 전류모드 디지털/아날로그 변환기를 가지는 연속시간 델타 시그마 변조기의 입력 부분을 예시한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 능동 적분기
31 : 자체 차단형 전류모드 디지털/아날로그 변환기
Cc : 커플링 커패시터
32, 33 : 전류원
본 발명은 내부에 디지털-아날로그 변환 피드백 경로를 가지는 전자 회로에 관한 것으로, 더욱 상세하게는 내부에 디지털-아날로그 변환 피드백 경로를 가지는 연속시간 델타 시그마 변조기에 관한 것이다.
델타 시그마 변조기는 높은 정밀도, 낮은 잡음을 제공하며, 전문적인 오디오 시스템, 통신 시스템, 정밀 측정 장치 등에 널리 사용된다.
도 1은 델타 시그마 변조기의 기본적인 구조를 설명하기 위한 블록도이다. 도 1을 참조하면, 연속시간 델타 시그마 변조기(continuous time delta sigma modulator, CTDSM)(10)는 기본적으로 적분기(11), 양자기(12), 피드백 디지털/아날로그 변환기(Digital Analog Converter, DAC)(13)를 포함한다. 입력 신호(VIN)는 싱글엔디드(single-ended) 신호를 예로 하였으나, 차동(differential) 신호일 수도 있다. 입력 측에 입력 저항(RIN)이 더 포함될 수도 있다. 상기 연속시간 델타 시그마 변조기(10)의 구조는 차수(order)나 차동 신호 여부 등에 따라 변형될 수 있지 만, 상기 기본적인 구조를 피해가지 않는다고 볼 수 있다.
상기 CTDSM과 더불어 널리 이용되는 이산시간 델타 시그마 변조기(discrete time delta sigma modulator, DTDSM)의 기본적인 구조도 상기 CTDSM의 구조와 유사하다. 다만, DTDSM의 적분기는 이산 입력 펄스를 입력받는데 비해, CTDSM의 적분기(11)는 시간에 따라 연속하여 가변하는 아날로그 입력 신호를 입력받는다는 점이 다르다.
CTDSM(10)은 아날로그 입력 신호를 적분하기 때문에, 내부의 적분기(11)를 구현할 때 사용되는 연산 증폭기(111)의 출력이 안정화되는 세틀링 시간(settling time) 등의 요구 조건이 DTDSM에 비해 완화될 수 있다. 또, CTDSM은 안티 알리아싱 필터(anti-aliasing filter)가 필요하지 않을 수 있고, 낮은 차수의 구조로도 구현될 수 있으며 전력을 적게 소모하는 장점이 있다.
상기 적분기(11)는 입력 신호(VIN)를 입력 저항(RIN)으로 나눈 값인 입력 전류(IIN)와 아날로그 변환된 피드백 신호(IF)를 합산한 전류를 적분한다. 상기 적분기(11)가 선형성을 가질수록 전체 델타 시그마 변조기(10)의 특성도 좋아진다. 도 1에서 상기 적분기(11)는 연산 증폭기(111)와 커패시터(CI)를 이용한 능동 RC 형태로 예시된다.
상기 양자기(12)는 상기 적분기(11)의 출력을 양자화하여 그 결과를 디지털 출력(Q)으로 출력하며, 상기 피드백 DAC(13)는 상기 디지털 출력(Q)을 피드백하여 아날로그 피드백 신호(IF)로 변환한다. 변환된 피드백 신호(IF)는 합산 노드(NSUM)에 서 입력 전류(IIN)와 합산되어 상기 적분기(11)에 인가한다.
상기 피드백 DAC(13)는 다양한 형태로 구현될 수 있는데, 기본적으로 양자기(12)의 디지털 출력(Q)에 상응하는 아날로그 피드백 전류(IF)를 상기 합산 노드(NSUM)에 제공하는 것이 그 목적이다. 그러한 DAC로는 소정의 전류원들을 구비하고 디지털 출력에 따라 상기 전류원들의 출력을 조합하여 아날로그 전류를 제공하는 전류 DAC(I-DAC)와, 소정의 전압원들, 스위치들 및 커패시터를 이용하여 매 클럭마다 소정의 전하를 공급하거나 공급받는 방법으로 아날로그 전류를 제어하는 스위치드 커패시터 DAC(switched capacitor DAC, SC-DAC)가 대표적이라 할 수 있다.
도 2a는 도 1의 델타 시그마 변조기의 입력 부분만을 예시한 블록도로서, 피드백 DAC를 전류 DAC로 구현한 경우이다.
도 2a를 참조하면, 전류 DAC(13A)은 제1 및 제2 전류원(21,22)을 포함하며, 상기 제1 및 제2 전류원(21, 22)은 양자기(12)의 디지털 출력(Q)에 따라 제1 및 제2 스위치(S1, S2)에 의해 상기 합산 노드(NSUM)에 각각 연결되거나 단절된다. 상기 전류 DAC(13a)는 상기 디지털 출력(Q)의 형태에 따라서 상기 디지털 출력(Q)의 한 주기 또는 반주기 동안 소정의 피드백 전류를 합산 노드에 제공한다.
도 2b는 도 1의 델타 시그마 변조기의 입력 부분만을 예시한 블록도로서, 피드백 DAC를 스위치드 커패시터 DAC로 구현한 경우이다.
도 2b를 참조하면, 스위치드 커패시터(CS)의 양단에 각각 제1 내지 제3 충전 스위치들(SC1, SC2, SC3) 제1 및 제2 방전 스위치들(SD1, SD2)이 배치되어 있다. 상기 제1 및 제2 충전 스위치는 제1 및 제2 전압원(23, 24))과 상기 스위치드 커패시터(CS)를 연결하며, 상기 제3 충전 스위치(SC3)는 상기 스위치드 커패시터(CS)와 상기 합산 노드(NSUM)를 연결한다. 제1 제어 신호(φ1)에 의해 상기 제1 및 제2 방전 스위치들(SD1, SD2)이 온(on)되며, 제1 제어 신호(φ1)와는 그 활성 구간이 겹치지 않는 제2 제어 신호(φ2)에 의해 상기 디지털 출력(Q)에 따라 상기 제1 충전 스위치 또는 제2 충전 스위치(SC1, SC2)와, 상기 제3 충전 스위치(SC3)가 온되어 상기 제1 전압원(23) 또는 제2 전압원(24)이 상기 스위치드 커패시터(CS)를 통해 상기 합산 노드(NSUM)와 연결된다. 상기 제2 제어 신호(φ2)에 따라 상기 제1 전압원(23) 또는 제2 전압원(24)이 상기 스위치드 커패시터(CS)와 연결되면, 상기 스위치드 커패시터(CS)가 급속하게 충전되기 때문에 충전초기에는 상기 합산 노드(NSUM)에는 임펄스 형태의 전류가 나타난다.
도 2a 또는 도 2b는 어느 쪽이든 디지털 출력에 상응하는 양의 전하를 적분 커패시터에 전달하는 것이 목적이므로, 전달되는 전하량의 총합은 같다.
도 2c는 도 2a의 I-DAC과 도 2b의 SC-DAC의 시간에 따른 전류의 변화를 비교한 그래프이다. 도 2c를 참조하면, I-DAC의 전류는 그 크기가 전반적으로 낮고 일정한 특징이 있고, SC-DAC의 전류는 그 크기가 초기에는 급증하다가 최고치 이후 급감하며 나중에는 매우 작아지는 특성이 있다.
DAC의 전류는 적분기에 인가되므로, 적분기를 구성하는 연산 증폭기의 전류 구동 능력과 많은 연관이 있다. 상기 I-DAC의 경우에는 비교적 작은 전류가 일정하게 흐르므로, 연산 증폭기는 전류 구동 능력이 낮아도 되며 실제로 구현할 경우 전력을 적게 소모한다. 반면, SC-DAC의 경우에는 초기에 큰 전류를 흘리므로, 연산 증폭기는 전류 구동 능력이 좋아야 하며 실제로 구현할 경우 전력을 많이 소모한다.
한편, 상기 스위치들을 컨트롤하는 클럭은 지터를 가질 수 있는데, 상기 I-DAC의 경우에는 디지털 출력의 주기의 뒷부분에서도 일정한 전류를 흘리므로 지터에 비례하는 양의 전하가 더 공급되거나 덜 공급되어 오차가 커진다. 반면, SC-DAC의 경우에는 디지털 출력의 주기의 뒷부분에서는 전류가 매우 작아지므로 지터가 있더라도 그 오차는 미미해진다.
상술하였듯이, 종래의 I-DAC 또는 SC-DAC를 이용하여 피드백 DAC를 구현할 경우에, 델타 시그마 변조기는 전력 소모를 줄이기 위해 I-DAC을 채용하면 지터에 민감하거나, 반대로 지터에 둔감하도록 SC-DAC을 채용하면 전력 소모가 많아지는 문제가 있어 최적의 설계에 어려움이 있다.
이를 개선하기 위해 SC-DAC을 채용하면서 스위칭 커패시터와 합산 노드 사이에 소정 크기의 저항을 삽입하는 구조도 제안되었으나, 이는 초기의 전류 크기를 제한하기는 하지만, 나중의 전류 감소도 함께 제한하기 때문에 지터에 대해 민감해지는 문제가 있어 상술한 문제점을 해소할 수 없다.
본 발명의 목적은 자체적으로 전류를 차단할 수 있는 전류공급원과 이를 이용한 전류모드 디지털/아날로그 변환기를 제공하는 것이다.
본 발명의 다른 목적은 자체적으로 전류를 차단할 수 있는 전류모드 디지털/아날로그 변환기를 가지는 연속시간 델타 시그마 변조기를 제공하는 것이다.
또한, 본 발명의 또다른 목적은 자체적으로 전류를 차단할 수 있는 전류모드 디지털/아날로그 변환기를 피드백 경로에 가지는 전자 회로를 제공하는 것이다.
본 발명의 일 실시예에 따른 전자 회로는 디지털 피드백 출력을 아날로그 피드백 신호로 변환하여 피드백하는 디지털/아날로그 변환기와, 제1 입력 단자는 입력 신호와 상기 아날로그 피드백 신호를 합산하여 입력받고 제2 입력 단자는 기준 전위에 연결된 연산 증폭기를 이용한 능동 적분기를 포함하는 것으로서, 상기 디지털/아날로그 변환기는, 커플링 커패시터, 제1 제어 신호에 따라 상기 커플링 커패시터의 양단을 각각 상기 기준 전위에 연결하는 제1 스위치들, 각 양단의 전압차가 소정 수준보다 큰 동안에는 일정한 값을 가지지만 상기 양단의 전압차가 소정 수준보다 작아지면 줄어드는 전류를 생성하는 적어도 하나의 전류원, 상기 제1 제어 신호와 활성구간이 겹치지 않는 제2 제어 신호 및 상기 디지털 출력에 따라 상기 커플링 커패시터의 타단과 상기 전류원 사이를 각각 선택적으로 연결하는 제2 스위치들 및 상기 제2 제어 신호에 따라 상기 커플링 커패시터의 일단과, 상기 연산 증폭기의 제1 입력 단자를 연결하는 제3 스위치를 포함한다.
실시예에 따라, 상기 전류원은 상기 각 양단의 전압차가 소정 수준보다 작아지는 시점이 상기 제2 제어 신호가 비활성화되는 시점보다 이르도록 상기 전류를 생성할 수 있다.
실시예에 따라, 상기 전류원은 문턱 전압 이상의 게이트-소스 전압으로 바이어스되는 MOS(metal oxide semiconductor) 트랜지스터를 포함하며, 이 경우 상기 전류는 상기 MOS 트랜지스터의 드레인 전류를 기초로 생성될 수 있다. 또한, 상기 양단의 전압차는 상기 MOS 트랜지스터의 드레인-소스 전압일 수 있다.
실시예에 따라, 상기 전자 회로는 상기 입력 신호와 상기 제1 입력 단자를 결합시키는 입력 저항을 더 포함할 수 있다.
실시예에 따라, 상기 입력 신호 및 상기 아날로그 피드백 신호는 싱글 엔디드 신호일 수도 있고, 차동 신호일 수 있다.
본 발명의 다른 실시예에 따른 전자 회로는 커플링 커패시터, 제1 제어 신호에 따라 상기 커플링 커패시터의 양단을 각각 상기 기준 전위에 연결하는 제1 스위치들, 각 양단의 전압차가 소정 수준보다 큰 동안에는 일정한 값을 가지지만 상기 양단의 전압차가 소정 수준보다 작아지면 줄어드는 전류를 생성하는 적어도 하나의 전류원, 상기 제1 제어 신호와 활성구간이 겹치지 않는 제2 제어 신호 및 상기 디지털 출력에 따라 상기 커플링 커패시터의 타단과 상기 전류원 사이를 각각 선택적으로 연결하는 제2 스위치들, 기준 전위에 각각 가상적이거나 직접 연결되는 제1 및 제2 입력 단자들을 가지는 연산 증폭기 및 상기 제2 제어 신호에 따라 상기 커플링 커패시터의 일단과, 상기 연산 증폭기의 제1 입력 단자를 연결하는 제3 스위 치를 포함한다.
실시예에 따라, 상기 전류원은 상기 각 양단의 전압차가 소정 수준보다 작아지는 시점이 상기 제2 제어 신호가 비활성화되는 시점보다 이르도록 상기 전류를 생성할 수 있다.
실시예에 따라, 상기 전류원은 문턱 전압 이상의 게이트-소스 전압으로 바이어스되는 MOS(metal oxide semiconductor) 트랜지스터를 포함하며, 이 경우 상기 전류는 상기 MOS 트랜지스터의 드레인 전류를 기초로 생성될 수 있다. 또한, 상기 양단의 전압차는 상기 MOS 트랜지스터의 드레인-소스 전압일 수 있다.
실시예에 따라, 상기 전자 회로는 상기 입력 신호와 상기 제1 입력 단자를 결합시키는 입력 저항을 더 포함할 수 있다.
실시예에 따라, 상기 입력 신호 및 상기 아날로그 피드백 신호는 싱글 엔디드 신호일 수도 있고, 차동 신호일 수 있다.
본 발명의 다른 실시예에 따른 연속시간 델타 시그마 변조기는 입력 신호와 아날로그 피드백 신호를 입력받는 연산 증폭기를 이용한 능동 적분기, 디지털 출력을 생성하는 양자기 및 상기 디지털 출력을 상기 아날로그 피드백 신호로 변환하는 디지털/아날로그 변환기를 포함하는 것으로써, 상기 연산 증폭기는 상기 입력 신호와 아날로그 피드백 신호를 입력받는 제1 입력 단자 및 기준 전위에 연결되는 제2 입력 단자들을 포함하고, 상기 디지털/아날로그 변환기는 커플링 커패시터, 제1 제어 신호에 따라 상기 커플링 커패시터의 양단을 각각 상기 기준 전위에 연결하는 제1 스위치들, 각 양단의 전압차가 소정 수준보다 큰 동안에는 일정한 값을 가지지 만 상기 양단의 전압차가 소정 수준보다 작아지면 줄어드는 전류를 생성하는 적어도 하나의 전류원, 상기 제1 제어 신호와 활성구간이 겹치지 않는 제2 제어 신호 및 상기 디지털 출력에 따라 상기 커플링 커패시터의 타단과 상기 전류원 사이를 각각 선택적으로 연결하는 제2 스위치들 및 상기 제2 제어 신호에 따라 상기 커플링 커패시터의 일단과 상기 연산 증폭기의 제1 입력 단자를 연결하는 제3 스위치를 포함한다.
실시예에 따라, 상기 전류원은 상기 각 양단의 전압차가 소정 수준보다 작아지는 시점이 상기 제2 제어 신호가 비활성화되는 시점보다 이르도록 상기 전류를 생성할 수 있다.
실시예에 따라, 상기 전류원은 문턱 전압 이상의 게이트-소스 전압으로 바이어스되는 MOS(metal oxide semiconductor) 트랜지스터를 포함하며, 이 경우 상기 전류는 상기 MOS 트랜지스터의 드레인 전류를 기초로 생성될 수 있다. 또한, 상기 양단의 전압차는 상기 MOS 트랜지스터의 드레인-소스 전압일 수 있다.
실시예에 따라, 상기 연속시간 델타 시그마 변조기는 상기 입력 신호와 상기 제1 입력 단자를 결합시키는 입력 저항을 더 포함할 수 있다.
실시예에 따라, 상기 입력 신호 및 상기 아날로그 피드백 신호는 싱글 엔디드 신호일 수도 있고, 차동 신호일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "결합되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 결합되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 결합되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 3은 본 발명의 일 실시예에 따른 자체 차단형 전류모드 디지털/아날로그 변환기(self cut-off I-DAC)를 포함하는 연속시간 델타 시그마 변조기(CTDSM)의 입력 부분을 나타내는 회로도이다.
도 3을 참조하면, 상기 자체 차단형 I-DAC(31)는 상기 CTDSM(미도시)의 피드백 경로를 구성할 수 있으며, 상기 CTDSM의 디지털 출력(Q)에 따라 소정의 피드백 전류 신호(IF)를 합산 노드(NSUM)에 제공한다. 입력 신호(VIN)를 입력 저항(RIN)으로 나눈 값인 입력 전류(IIN)는 상기 합산 노드(NSUM)에서 상기 피드백 신호(IF)와 합산되고, 합산된 전류 성분은 적분 커패시터(CI)에서 적분된다. 능동 적분기(11)는 적분 커패시터(CI)와 연산 증폭기(111)로 구성되며, 상기 연산 증폭기(111)는 그 입력 단자가 기준 전위에 직접 또는 가상적으로 연결된다.
상기 자체 차단형 I-DAC(31)는 설명의 편의를 위해 1비트 DAC를 예로 들었으며, 제1 및 제2 전류원들(32, 33), 제1 및 제2 방전 스위치들(SD1, SD2), 제1 내지 제3 충전 스위치(SC1, SC2, SC3) 및 커플링 커패시터(CC)로 구현된다.
상기 자체 차단형 I-DAC(31)는 도 2a에서 설명한 전류 DAC를 기본으로 하여, 전류원들(32, 33)과 합산 노드(NSUM) 사이에 커플링 커패시터(CC)를 삽입한 구조라고 할 수 있다. 상기 자체 차단형 I-DAC(31)은 일견 도 2b의 SD-DAC과 유사한 구조로 보이나, 근본적인 동작이 서로 다르다. SD-DAC의 스위치드 커패시터(CS)가 기본적으로 빠른 스위칭을 통해 전하를 전달함으로써 등가의 저항처럼 동작시키기 위함임에 반해, 상기 커플링 커패시터(CC)는 제1 및 제2 노드(N1, N2)의 전압이 다를 수 있도록 하기 위함이라는 점이 다르다.
상기 CTDSM의 디지털 출력(Q)은 1비트 혹은 멀티비트 디지털 신호이고, 상기 제1 및 제2 전류원(32, 33)은 각각 해당 디지털 출력비트의 논리값 0과 1에 해당하 는 제1 및 제2 전류(I1, I2)를 생성한다. 이때, 상기 제1 및 제2 전류(I1, I2)는 그 크기는 서로 같고 부호는 반대일 수 있다. 상기 제1 및 제2 전류원(32, 33)은, 양단의 전압차가 소정 수준보다 큰 동안에는 일정한 값을 가지지만, 상기 양단의 전압차가 소정 수준보다 작아지면 줄어드는 특성의 전류들을 각각 생성한다. 상기 전류원(32, 33)의 양단의 전압차가 소정 수준에 이르는 시간을 조절하면 상기 전류원(32, 33)은 지터에 매우 강한 특성을 가질 수 있다.
상기 제1 및 제2 충전 스위치(SC1, SC2)는 제1 노드(N1)에서 제1 및 제2 전류원(32, 33)과 상기 커플링 커패시터(CC)를 연결하며, 상기 제3 충전 스위치(SC3)는 제2 노드(N2)에서 상기 커플링 커패시터(CC)와 상기 합산 노드(NSUM)를 연결한다.
제1 위상(phase)을 가지는 제1 제어 신호(φ1)에 의해 상기 제1 및 제2 방전 스위치들(SD1, SD2)이 온(on)되며, 상기 커플링 커패시터(CC)의 양단, 즉 제1 및 제2 노드(N1, N2)의 전위는 기준 전위로 같아지며 상기 커플링 커패시터(CC)에 충전된 전하는 모두 방전된다. 이때, 제2 제어 신호(φ2)에 따라 상기 제3 충전 스위치(SC3)는 오프이므로 상기 커플링 커패시터(CC)는 상기 합산 노드(NSUM) 및 상기 전류원들(32, 33)과는 각각 전기적으로 차단된다. 한편, 합산 노드(NSUM)는 상기 능동 적분기(11) 내의 연산 증폭기(111)의 입력 단자에 연결되는데, 상기 입력 단자가 상기 기준 전위에 연결되므로 결국 합산 노드(NSUM)도 기준 전위를 갖게 된다.
상기 커플링 커패시터(CC)의 양단 전압이 기준 전위로 된 후에, 제2 위상을 가지는 제2 제어 신호(φ2) 및 상기 디지털 출력(Q)에 따라 상기 제1 충전 스위치 또는 제2 충전 스위치(SC1, SC2)와, 상기 제3 충전 스위치(SC3)가 온되면 상기 제1 전류원 또는 제2 전류원(32, 33)이 상기 커플링 커패시터(CC)를 통해 상기 합산 노드(NSUM)와 연결된다. 한편, 제1 제어 신호(φ1)에 따라 상기 제1 및 제2 방전 스위치들(SD1, SD2)은 오프된다.
제2 제어 신호(φ2)가 인가되면 제1 노드(N1)에서는 제1 전류 또는 제2 전류(I1, I2)가 흐르므로, 상기 제1 노드(N1)의 전위는 흐르는 전류의 부호에 따라 점점 낮아지거나 점점 높아진다. 그러나 제2 노드(N2) 또는 합산 노드(NSUM)의 전위는 기준 전위와 가상으로 연결되어 있으므로 기준 전위로 계속 유지된다. 상기 제1 전류원 또는 제2 전류원(32, 33)은 양단의 전압차가 소정 수준보다 작아지면 줄어든다. 만약, 상기 제2 제어 신호(φ2)가 비활성화되기 충분한 시간 전에 상기 제1 및 제2 전류원(32, 33) 양단의 전압차가 소정 수준보다 작아지도록 설정할 수 있다면, 상기 제2 제어 신호(φ2)가 큰 지터를 가진 경우에도 지터에 따른 오차를 최소화할 수 있다.
제2 제어 신호(φ2)가 인가된 직후에는 상기 커플링 커패시터(CC)의 양단은 기준 전위를 가지는데, 이 상태에서 상기 제1 전류 또는 제2 전류(I1, I2)가 제1 노드(N1)로부터 상기 커플링 커패시터(CC)에 강제로 인가되므로, 상기 합산 노드(NSUM)에서도 상기 커플링 커패시터(CC)로 상기 제1 전류 또는 제2 전류(I1, I2)에 상응하는 전류, 즉 피드백 전류(IF)가 흐른다.
이렇게 하여, 상기 자체 차단형 I-DAC는 상기 제1 전류 또는 제2 전류(I1, I2)와 같은 크기의 피드백 전류(IF)를 생성하여 상기 합산 노드(NSUM)에 전달하며, 초기에는 피드백 전류(IF)를 일정한 크기로 공급하다가 제2 제어 신호(φ2)가 비활성화되기 전에 피드백 전류(IF)를 스스로 차단할 수 있다.
도 4a는 도 3의 자체 차단형 I-DAC의 전류 특성을 나타낸 그래프이고, 도 4b는 도 3의 합산 노드와 제1 노드의 전압 변화를 나타낸 그래프이다.
상기 자체 차단형 I-DAC의 제1 및 제2 전류원(32, 33)이 제공하는 제1 또는 제2 전류(I1, I2)는 부호만 다를 뿐 실질적으로 동일한 특성을 가지므로, 제1 전류(I1)에 대해서만 설명하기로 한다.
도 4a를 참조하면, 제2 제어 신호(φ2)와 제1 전류(I1)의 상대적인 파형이 나타나 있다. 상기 제2 제어 신호(φ2)는 기준 시간(t0)부터 종료 시간(t1)까지 활성화된다. 상기 제1 전류(I1)는 제1 구간, 즉 기준 시간(t0) 직후부터 차단 시 간(tc)까지 소정의 크기를 가지고 일정하게 유지되다가, 제2 구간, 즉 상기 소정의 시간(tc) 이후부터 종료 시간(t1)까지 줄어든다.
도 3의 자체 차단형 I-DAC는 종래의 I-DAC을 기초로 커플링 커패시터(CC)를 추가한 구조를 가졌으며, 피드백 전류(IF)는 상기 제1 및 제2 전류원에 의해 도 4a의 제1 전류(I1)와 같은 파형을 갖는다. 즉, 피드백 전류(IF)는 초기에는 일정한 크기를 가지다가 제2 제어 신호(φ2)의 주기가 끝나기 전에 크게 감소한다.
상기 자체 차단형 I-DAC의 동작에서는 전달되는 전하의 전체 양이 가장 중요하다. 전하의 전달은 제2 제어 신호(φ2)가 활성화되는 순간부터 시작되므로, 제2 제어 신호(φ2)가 시작하는 시점의 지터는 중요하지 않다. 종래 기술에서는 제2 제어 신호(φ2)가 끝나는 시점의 지터는 전달되는 전하의 양을 변화시키기 때문에 상기 종래의 I-DAC의 동작에 큰 영향을 미칠 수 있었다. 그러나, 도 3과 같은 본 발명의 일 실시예에 따르는 자체 차단형 I-DAC를 이용하면, 상기 제2 제어 신호(φ2)가 끝나는 시점에서는 피드백 전류(IF)가 매우 작거나 없기 때문에 지터에 의한 영향도 거의 없다. 또한, 상기 피드백 전류(IF)를 인가받는 상기 CTDSM의 능동 적분기(11) 내의 연산 증폭기(111)가 큰 전류 구동 능력을 가지지 않아도 된다.
만약 차단 시간(tc)을 조절함으로써 제2 제어 신호(φ2)가 비활성화되기 전 에 피드백 전류(IF)의 크기가 0이 된다면, 지터에 대한 영향을 완전히 없앨 수도 있다.
도 4b를 참조하면, 기준 시간(t0)에서, 상기 커플링 커패시터(CC)의 양단은 제1 제어 신호(φ1)에 의해 기준 전위(VR)와 연결된 직후이므로, 도 3의 제1 노드(N1)는 기준 전위(VR)를 가진다. 또, 합산 노드(NSUM) 또는 제2 노드(N2)는 기준 전위(VR)를 가지는 상기 연산 증폭기(111)의 입력 단자와 연결되므로 역시 기준 전위를 가진다. 기준 시간(t0) 이후에, 상기 합산 노드(NSUM)의 전위(VSUM)는 기준 전위(VR)를 유지하는 반면, 상기 제1 노드(N1)의 전위는 제1 전류(I1)가 흐름에 따라 조금씩 낮아진다.
상기 제1 노드(N1)의 전위가 계속 낮아지다가 상기 차단 시간(tc)에서 소정의 전위보다 낮아지는데, 차단 시간(tc) 이후에 제1 전류(I1)의 크기가 줄어들면 상기 제1 노드(N1)의 전위(VN1)는 그 전보다 완만하게 0에 가까워진다.
다만, 도 4b에는 나타나지 않았지만, 제1 전류의 방향이 다른 경우라면, 제1 노드의 전위는 조금씩 높아질 것이지만, 그 원리는 동일하다.
도 5는 본 발명의 일 실시예에 따른 자체 차단형 I-DAC를 가지는 연속시간 델타 시그마 변조기(CTDSM)의 입력 부분을 예시한 회로도이다.
도 5를 참조하면, 상기 자체 차단형 I-DAC는 도 3과 마찬가지로 상기 CTDSM 의 피드백 경로를 구성하며 상기 CTDSM의 디지털 출력(Q)에 따라 소정의 피드백 전류(IF)를 합산 노드(NSUM)에 제공한다. 입력 신호(IIN)는 상기 합산 노드(NSUM)에서 상기 피드백 전류(IF)와 합산되고, 합산된 전류 성분은 적분 커패시터(CI)에서 적분된다.
상기 자체 차단형 I-DAC는, 설명의 편의를 위해 1비트 DAC를 예로 들면, 제1 및 제2 전류원들(32, 33), 제1 및 제2 방전 스위치들, 제1 내지 제3 충전 스위치 및 커플링 커패시터로 구현된다. 상기 제1 및 제2 전류원들(32, 33)은 트랜지스터들(MN, MP)을 각각 포함한다. 상기 제1 및 제2 트랜지스터(MN, MP)의 각 드레인 전류를 제1 및 제2 전류(I1, I2)라 하고, 각각 논리값 0과 1에 상응한다. 상기 제1 트랜지스터(MN)는 NMOS (n-type metal oxide semiconductor) 트랜지스터이고, 상기 제2 트랜지스터(MP)는 PMOS (n-type metal oxide semiconductor) 트랜지스터일 수 있다. 상기 제1 및 제2 트랜지스터(MN, MP)는 각각 턴온되기 충분한 게이트-소스 전압들(VNB, VPB)로 각각 바이어스되어 있으며, 고전원전압(VDD)과 저전원전압(VSS)은 각각 상기 기준 전위보다 높거나 낮다.
도 3과 마찬가지로, 제1 위상(phase)을 가지는 제1 제어 신호(φ1)에 의해 제1 및 제2 방전 스위치(SD1, SD2)들이 온되며, 커플링 커패시터(CC)의 양단, 즉 제1 및 제2 노드(N1, N2)의 전위는 기준 전위로 같아지며 상기 커플링 커패시터(CC)에 충전된 전하는 모두 방전된다. 합산 노드(NSUM)도 기준 전위를 갖게 된다. 상기 기 준 전위는 어떤 MOS 트랜지스터를 포화(saturation) 모드에서 동작시킬 수 있을 정도로 충분히 높은 크기를 가진다. 제2 제어 신호(φ2)에 따라 제3 충전 스위치(SC3)는 오프이므로 상기 커플링 커패시터(CC)는 상기 합산 노드(NSUM) 및 전류원들(32, 33)과는 각각 전기적으로 차단된다.
상기 커플링 커패시터(CC)의 양단 전압이 기준 전위로 된 후에, 제2 위상을 가지는 제2 제어 신호(φ2) 및 상기 디지털 출력(Q)에 따라 상기 제1 충전 스위치 또는 제2 충전 스위치(SC1, SC2)와, 상기 제3 충전 스위치(SC3)가 온되면 상기 제1 전류원 또는 제2 전류원(32, 33)이 상기 커플링 커패시터(CC)를 통해 상기 합산 노드(NSUM)와 연결된다. 한편, 제1 제어 신호(φ1)에 따라 상기 제1 및 제2 방전 스위치들(SD1, SD2)은 오프된다.
상기 디지털 출력(Q)이 0일 때를 가정하여 설명하면, 상기 제1 트랜지스터(MN)가 제1 충전 스위치(SC1)에 의해 상기 커플링 커패시터(CC)에 연결된다. 상기 제1 트랜지스터 (MN)의 게이트에는 바이어스 전압(VNB)이 공급되므로 상기 제1 트랜지스터(MN)는 턴온된 상태이며, 드레인, 즉 제1 노드(N1)의 전위는 기준 전위로 상기 제1 트랜지스터(MN)를 포화 모드로 동작시키기에 충분하다. 따라서, 상기 제1 트랜지스터(MN)의 드레인에서는 바이어스 전압(VNB)에 의해 결정되는 일정한 크기의 드레인 전류(ID1)가 생성된다. 상기 드레인 전류(ID1)에 의해 상기 제1 노드(N1)의 전위는 기준 전위에서 천천히 선형으로 낮아진다. 상기 제1 노드(N1)의 전위가 일정 수준보다 떨어지면, 또는 제1 트랜지스터(MN)의 드레인-소스 전압이 일정 수준보다 작아지면, 상기 제1 트랜지스터(MN)는 트라이오드(triode) 모드로 동작하게 되고, 상기 드레인 전류(ID1)는 감소하기 시작한다. 제1 노드(N1)의 전위는 계속해서 떨어지기 때문에 상기 드레인 전류(ID1)는 결국 거의 0에 가까워지며, 이로써 상기 자체 차단형 I-DAC는 출력되는 피드백 전류(IF)를 자체적으로 차단할 수 있다.
만약 상기 디지털 출력(Q)이 1이라면 상기 제2 트랜지스터(MP)가 제2 충전 스위치(SC2)를 통해 상기 커플링 커패시터(CC)와 연결된다. 상기 제2 트랜지스터(SC2)는 PMOS 트랜지스터라는 점만 다를 뿐이고 기본적인 동작은 디지털 출력(Q)이 0인 경우에 제1 트랜지스터(MN)의 동작과 실질적으로 유사하다. 다만, 상기 제2 트랜지스터(MP)가 동작하면, 상기 제1 노드(N1)의 전위는 기준 전위보다 점점 높아진다. 그러다가 PMOS인 제2 트랜지스터(MP)의 소스-드레인 전압이 일정 수준보다 작아지면, 상기 제2 트랜지스터(MP)는 트라이오드 모드로 동작하게 되고, 드레인 전류는 감소하기 시작하며, 곧 차단된다.
제1 및 제2 트랜지스터(MN, MP)의 드레인 전류는 상기 커플링 커패시터(CC)에 음전하 또는 양전하를 충전시키는데 상기 커플링 커패시터(CC)에서 전하량 보존 법칙이 성립하여야 하기 때문에, 합산 노드(NSUM)로부터 상기 커플링 커패시터(CC)로 상기 드레인 전류와 동일한 크기의 피드백 전류(IF)가 생성된다.
도 3 및 도 5에서 1비트 DAC를 예로 들어 설명하였지만, 멀티비트 양자기가 사용된 경우에는 멀티비트 DAC에서도 본 발명의 기술적인 사상을 용이하게 적용할 수 있음은 당연하다. 또, 입력과 출력이 싱글엔디드 신호인 경우를 예로 들어 설명하였지만, 입력 또는 출력이 차동 신호인 경우에도 본 발명의 기술적인 사상을 용이하게 적용할 수 있음은 당연하다. 또한, 전류원은 MOS 트랜지스터로 구현한 경우를 예로 들었지만, 적절히 바이어스된 바이폴라 정션 트랜지스터(Bipolar Junction Transistor) 등으로도 구현할 수 있다.
위에서는 델타 시그마 변조기에 사용되는 경우를 예로 들어 설명하였지만, 본 발명은 디지털 출력을 아날로그 신호로 변환하여 피드백하는 DAC를 가진 전자 회로라면 어떤 응용 회로에도 적용할 수 있다. 특히, 본 발명은 상기 아날로그 신호를 연산 증폭기를 이용한 능동 적분기의 입력단에 인가하는 구조의 전자 회로에 적용할 수 있다.
연산 증폭기와 DAC를 포함하고, 디지털 신호를 변환한 아날로그 신호를 연산 증폭기를 통해 입력받도록 구성된 전자 회로나, 스스로 차단되는 전류원이 필요한 어떤 전자 회로에도 폭넓게 적용할 수 있다.
현재의 반도체 공정 기술을 이용하여 본 발명의 실시예들을 실제로 구현할 경우에는, 공정변화에 의한 전류원의 크기 변화나 커플링 커패시터 크기변화에 따 라, 전류원의 차단시간이 달라지고 그 결과 DAC에서 전달되는 전하량이 변화할 수 있다. 일반적으로, 고해상도 ADC나 각종 필터에서는 자가보정(self-calibration) 회로나 자가수정(auto-tuning) 회로를 추가하여 공정 상의 문제점을 보정한다. 본 발명의 실시예들도 상기 전류원이나 커플링 커패시터의 공정상 오차를 보정하기 위한 상기 자가 보정 회로나 자가 수정 회로를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 자체 차단형 전류 DAC 및 피드백 경로에 이를 포함하는 전자 회로는 지터에 강하고 내부의 연산 증폭기의 전류 구동 능력 요구치를 경감할 수 있다. 따라서, 전체적인 설계상의 부담을 줄일 수 있고, 전력 소모도 줄일 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 디지털 출력을 아날로그 신호로 변환하여 피드백하는 디지털/아날로그 변환기와, 제1 입력 단자는 입력 신호와 상기 아날로그 피드백 신호를 합산하여 입력받고 제2 입력 단자는 기준 전위에 연결된 연산 증폭기를 이용한 능동 적분기를 포함하는 전자 회로에 있어서,
    상기 디지털/아날로그 변환기는,
    커플링 커패시터;
    제1 제어 신호에 따라 상기 커플링 커패시터의 양단을 각각 상기 기준 전위에 연결하는 제1 스위치들;
    각 양단의 전압차가 소정 수준보다 큰 동안에는 일정한 값을 가지지만 상기 양단의 전압차가 소정 수준보다 작아지면 줄어드는 전류를 생성하는 적어도 하나의 전류원;
    상기 제1 제어 신호와 활성구간이 겹치지 않는 제2 제어 신호 및 상기 디지털 출력에 따라 상기 커플링 커패시터의 타단과 상기 전류원 사이를 각각 선택적으로 연결하는 제2 스위치들; 및
    상기 제2 제어 신호에 따라 상기 커플링 커패시터의 일단과, 상기 연산 증폭기의 제1 입력 단자를 연결하는 제3 스위치를 포함하는 전자 회로.
  2. 제1항에 있어서, 상기 전류원은 상기 각 양단의 전압차가 소정 수준보다 작 아지는 시점이 상기 제2 제어 신호가 비활성화되는 시점보다 이르도록 상기 전류를 생성하는 것을 특징으로 하는 전자 회로.
  3. 제1항에 있어서, 상기 전류원은 문턱 전압 이상의 게이트-소스 전압으로 바이어스되는 MOS(metal oxide semiconductor) 트랜지스터를 포함하며,
    상기 전류는 상기 MOS 트랜지스터의 드레인 전류를 기초로 생성되는 것을 특징으로 하는 전자 회로.
  4. 제3항에 있어서, 상기 양단의 전압차는 상기 MOS 트랜지스터의 드레인-소스 전압인 것을 특징으로 하는 전자 회로.
  5. 제1항에 있어서, 상기 입력 신호와 상기 제1 입력 단자를 결합시키는 입력 저항을 더 포함하는 것을 특징으로 하는 전자 회로.
  6. 제1항에 있어서, 상기 입력 신호 및 상기 아날로그 피드백 신호는 차동 신호인 것을 특징으로 하는 전자 회로.
  7. 제1항에 있어서, 상기 전류원의 공정상 오차를 보정하기 위한 자가 보정 회로(self-calibration circuit)를 더 포함하는 것을 특징으로 하는 전자 회로.
  8. 제1항에 있어서, 상기 커플링 커패시턴스의 공정상 오차를 보정하기 위한 자가 수정 회로(self-tuning circuit)를 더 포함하는 것을 특징으로 하는 전자 회로.
  9. 커플링 커패시터;
    제1 제어 신호에 따라 상기 커플링 커패시터의 양단을 각각 상기 기준 전위에 연결하는 제1 스위치들;
    각 양단의 전압차가 소정 수준보다 큰 동안에는 일정한 값을 가지지만 상기 양단의 전압차가 소정 수준보다 작아지면 줄어드는 전류를 생성하는 적어도 하나의 전류원;
    상기 제1 제어 신호와 활성구간이 겹치지 않는 제2 제어 신호 및 상기 디지털 출력에 따라 상기 커플링 커패시터의 타단과 상기 전류원 사이를 각각 선택적으로 연결하는 제2 스위치들;
    기준 전위에 각각 가상적이거나 직접 연결되는 제1 및 제2 입력 단자들을 가지는 연산 증폭기; 및
    상기 제2 제어 신호에 따라 상기 커플링 커패시터의 일단과, 상기 연산 증폭기의 제1 입력 단자를 연결하는 제3 스위치를 포함하는 전자 회로.
  10. 제9항에 있어서, 상기 전류원은 상기 각 양단의 전압차가 소정 수준보다 작아지는 시점이 상기 제2 제어 신호가 비활성화되는 시점보다 이르도록 상기 전류를 생성하는 것을 특징으로 하는 전자 회로.
  11. 제9항에 있어서, 상기 전류원은 문턱 전압 이상의 게이트-소스 전압으로 바이어스되는 MOS(metal oxide semiconductor) 트랜지스터를 포함하며,
    상기 전류는 상기 MOS 트랜지스터의 드레인 전류를 기초로 생성되는 것을 특징으로 하는 전자 회로.
  12. 제11항에 있어서, 상기 양단의 전압차는 상기 MOS 트랜지스터의 드레인-소스 전압인 것을 특징으로 하는 전자 회로.
  13. 제9항에 있어서, 상기 입력 신호와 상기 제1 입력 단자를 결합시키는 입력 저항을 더 포함하는 것을 특징으로 하는 전자 회로.
  14. 제9항에 있어서, 상기 입력 신호 및 상기 아날로그 피드백 신호는 차동 신호인 것을 특징으로 하는 전자 회로.
  15. 제9항에 있어서, 상기 전류원의 공정상 오차를 보정하기 위한 자가 보정 회로(self-calibration circuit)를 더 포함하는 것을 특징으로 하는 전자 회로.
  16. 제9항에 있어서, 상기 커플링 커패시턴스의 공정상 오차를 보정하기 위한 자가 수정 회로(self-tuning circuit)를 더 포함하는 것을 특징으로 하는 전자 회로.
  17. 입력 신호와 아날로그 피드백 신호를 입력받는 연산 증폭기를 이용한 능동 적분기, 디지털 출력을 생성하는 양자기 및 상기 디지털 출력을 상기 아날로그 피드백 신호로 변환하는 디지털/아날로그 변환기를 포함하는 연속시간 델타 시그마 변조기에 있어서,
    상기 연산 증폭기는 상기 입력 신호와 아날로그 피드백 신호를 입력받는 제1 입력 단자 및 기준 전위에 연결되는 제2 입력 단자들을 포함하고,
    상기 디지털/아날로그 변환기는
    커플링 커패시터;
    제1 제어 신호에 따라 상기 커플링 커패시터의 양단을 각각 상기 기준 전위에 연결하는 제1 스위치들;
    각 양단의 전압차가 소정 수준보다 큰 동안에는 일정한 값을 가지지만 상기 양단의 전압차가 소정 수준보다 작아지면 줄어드는 전류를 생성하는 적어도 하나의 전류원;
    상기 제1 제어 신호와 활성구간이 겹치지 않는 제2 제어 신호 및 상기 디지털 출력에 따라 상기 커플링 커패시터의 타단과 상기 전류원 사이를 각각 선택적으로 연결하는 제2 스위치들; 및
    상기 제2 제어 신호에 따라 상기 커플링 커패시터의 일단과 상기 연산 증폭기의 제1 입력 단자를 연결하는 제3 스위치를 포함하는 연속시간 델타 시그마 변조기.
  18. 제17항에 있어서, 상기 전류원은 상기 각 양단의 전압차가 소정 수준보다 작아지는 시점이 상기 제2 제어 신호가 비활성화되는 시점보다 이르도록 상기 전류를 생성하는 것을 특징으로 하는 연속시간 델타 시그마 변조기.
  19. 제17항에 있어서, 상기 전류원은 문턱 전압 이상의 게이트-소스 전압으로 바이어스되는 MOS(metal oxide semiconductor) 트랜지스터를 포함하며,
    상기 전류는 상기 MOS 트랜지스터의 드레인 전류를 기초로 생성되는 것을 특징으로 하는 연속시간 델타 시그마 변조기.
  20. 제19항에 있어서, 상기 양단의 전압차는 상기 MOS 트랜지스터의 드레인-소스 전압인 것을 특징으로 하는 연속시간 델타 시그마 변조기.
  21. 제17항에 있어서, 상기 입력 신호와 상기 제1 입력 단자를 결합시키는 입력 저항을 더 포함하는 것을 특징으로 하는 연속시간 델타 시그마 변조기.
  22. 제17항에 있어서, 상기 입력 신호 및 상기 아날로그 피드백 신호는 차동 신호인 것을 특징으로 하는 연속시간 델타 시그마 변조기.
  23. 제17항에 있어서, 상기 전류원의 공정상 오차를 보정하기 위한 자가 보정 회 로(self-calibration circuit)를 더 포함하는 것을 특징으로 하는 연속시간 델타 시그마 변조기.
  24. 제17항에 있어서, 상기 커플링 커패시턴스의 공정상 오차를 보정하기 위한 자가 수정 회로(self-tuning circuit)를 더 포함하는 것을 특징으로 하는 연속시간 델타 시그마 변조기.
KR1020060109217A 2006-11-07 2006-11-07 자체 차단형 전류모드 디지털/아날로그 변환기를 가지는연속시간 델타 시그마 변조기 KR100804645B1 (ko)

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