JP2024511397A - 補償されたデジタル・アナログ変換器（ｄａｃ） - Google Patents

Abstract

回路が、デジタル・アナログ変換器（ＤＡＣ）（２００）と補償回路（２１０）とを含む。ＤＡＣ（２００）は、第１端子（ＶＡ）と第２端子（ＶＢ）とを有する。補償回路（２１０）は、第３の端子（２１１）と第４の端子（２１２）とを有する。第３の端子（２１１）は第１の端子（ＶＡ）に結合され、第４の端子（２１２）は第２の端子（ＶＢ）に結合される。補償回路（２１０）は、第２の端子（ＶＢ）上の電圧の増加に応答して第１の端子（ＶＡ）に電流を供給し、第２の端子（ＶＢ）上の電圧の減少に応答して第１の端子（ＶＡ）から電流を吸い込むように構成される。

Description

デジタル・アナログ変換器（ＤＡＣ）は、デジタル信号をアナログ信号に変換する。電流ステアリングＤＡＣはＤＡＣの一種であり、電流源と２つ又はそれ以上のトランジスタとを含む。トランジスタの制御端子（例えば、それらのゲート）は、デジタル入力信号又はその論理反転によって制御される。ＤＡＣへのデジタル入力信号の１つの状態に応答して、第１のトランジスタがオンにされて、電流源からの電流を、電流ステアリングＤＡＣの１つの出力端子に流す。デジタル入力信号の別の状態に応答して、別のトランジスタがオンにされて、電流源かの電流を、電流ステアリングＤＡＣの別の出力端子に流す。電流ステアリングＤＡＣは、例えば、アナログ・デジタル変換器（ＡＤＣ）において用いられるシグマデルタ変調器において用いられ得る。

一例において、回路が、デジタル・アナログ変換器（ＤＡＣ）と、補償回路とを含む。ＤＡＣは、第１の端子と第２の端子とを有する。補償回路は、第３の端子及び第４の端子を有する。第３の端子は第１の端子に結合され、第４の端子は第２の端子に結合される。補償回路は、第２の端子上の電圧の増加に応答して第１の端子に電流を供給し、第２の端子上の電圧の減少に応答して第１の端子から電流を吸い込むように構成される。

電流ステアリングＤＡＣの例示の実装を示す。

ｐ型金属酸化物半導体電界効果トランジスタを含む補償された電流ステアリングＤＡＣの例示の実装を示す。

図２の電流ステアリングＤＡＣの例示の実装を、付加的な詳細と共に示す。

図２、図３、及び図５に示されるような、複数の補償された電流ステアリングＤＡＣを含む二次デルタシグマ変調器の例を示す。

ｎ型金属酸化物半導体電界効果トランジスタを含む補償された電流ステアリングＤＡＣの例示の実装を示す。

上述のように、電流ステアリングＤＡＣは、ＤＡＣの１つの出力端子又はＤＡＣの別の出力端子に電流を「ステアする」トランジスタを有する。トランジスタ間の閾値電圧不整合、及び、電流ステアリングＤＡＣが用いられ得るデルタシグマ変調器からのフィードバック効果は、望ましくないことに高調波及び雑音を導入し得る。そのような高調波及び雑音は、信号対雑音比（ＳＮＲ）を劣化させ得、例えば、シグマデルタ変調器が用いられるシグマデルタアナログ・デジタル変換器（ＡＤＣ）からの出力信号を歪ませ得る。図１は、高調波と雑音の問題を説明するために用いられる。

図１は、電流ステアリングＤＡＣ１００の例である。この例では、電流ステアリングＤＡＣ１００が、トランジスタＭＰ０、ＭＰ１、ＰＣＡＳ、及びＰＢＩＡＳを含む。トランジスタＰＢＩＡＳは、ｐ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）である。バイアス電圧ＢＩＡＳ１が、ＰＢＩＡＳトランジスタのゲートに供給され、それによって、トランジスタＰＢＩＡＳに固定基準電流ＩＲＥＦ１を生成させる。トランジスタＰＢＩＡＳは電流源として動作する。トランジスタＰＢＩＡＳのドレインは、電流源（トランジスタＰＢＩＡＳ）の出力抵抗を増加させるためのカスコードトランジスタとして動作するトランジスタＰＣＡＳのソースに接続されている。バイアス電圧ＢＩＡＳ２が、ＰＣＡＳトランジスタのゲートに供給される。

トランジスタＰＣＡＳのドレインは、ＶＡと標示された端子においてＰＭＯＳトランジスタＭＰ０及びＭＰ１のソースに結合される。電流ステアリングＤＡＣ１００はシングルビットのＤＡＣであり、そのシングルビットのデジタル入力は、デジタル入力信号Ｑ及びその論理反転ＱＺである。デジタル入力信号Ｑが、ＭＰ０トランジスタのゲートに結合され、ＱＺがトランジスタＭＰ１のゲートに結合される。端子ＶＰ及びＶＭは、電流ステアリングＤＡＣの出力端子である。トランジスタＭＰ０のドレインは端子ＶＰに結合され、トランジスタＭＰ１のドレインは端子ＶＭに結合される。ＩＲＥＦ１参照電流は、デジタル入力信号の状態に応じて、トランジスタＭＰ０を介して端子ＶＰに、又はトランジスタＭＰ１を介して端子ＶＭに流れる。信号Ｑが低である（したがってＱＺがハイである）場合、ＩＲＥＦ１参照電流は、トランジスタＭＰ０を介して端子ＶＰに流れる。逆に、信号ＱＺが低である（したがって、Ｑがハイである）場合、ＩＲＥＦ１参照電流は、トランジスタＭＰ１を介して端子ＶＭに流れる。端子ＶＰ及びＶＭは、電流ステアリングＤＡＣ１００が用いられ得るデルタシグマ変調器などのシステム内の他の構成要素に結合される。電流ステアリングＤＡＣを用いたデルタシグマ変調器の一例が図４に提供されており、以下に説明する。

コンデンサＣｐａｒが、端子ＶＡと接地との間に結合されて示されている。コンデンサＣｐａｒは、トランジスタＭＰ０、ＭＰ１、ＰＣＡＳの寄生静電容量、及び端子ＶＡとの間のレイアウト配路静電容量を表す。トランジスタＭＰ０及びＭＰ１の場合、コンデンサＣｐａｒは、ＭＰ１及びＭＰ０のゲート・ソース静電容量（ＣＧＳ）、ソース・ボディ静電容量（ＣＳＢ）、並びにドレイン・ソース静電容量（ＣＤＳ）を表す。トランジスタＰＣＡＳの場合、コンデンサＣｐａｒは、ゲート・ドレイン静電容量（ＣＧＤ）、ドレイン・ボディ静電容量（ＣＤＢ）、及びＣＤＳを表す。

理想的な場合（すなわち、寄生キャパシタＣｐａｒがない場合）、総ＩＲＥＦ１電流は、それぞれのトランジスタＭＰ０又はＭＰ１を介してＶＰ端子又はＶＭ端子のいずれかに流れる。端子ＶＡ上の電圧は、デジタル入力の遷移（例えば、Ｑが低から高へ又は高から低へ変化すること）が生じる毎に増加又は減少し得る。場合によっては、トランジスタＭＰ０及びＭＰ１が飽和領域で動作する。トランジスタＭＰ０の閾値電圧がトランジスタＭＰ１の閾値電圧に等しい場合、端子ＶＡ上の電圧は、固定電圧のままであり、信号Ｑ及びＱＺの状態のデジタル入力変化の間に変化しない。しかし、製造公差により、トランジスタＭＰ０とＭＰ１の閾値電圧に差が生じることがある。閾値電圧差は、デジタル入力変化中に端子ＶＡの電圧の変化を引き起こす。例えば、端子ＶＡの電圧は、どのトランジスタの閾値電圧が他方のトランジスタの閾値電圧よりも高いか低いかに応じて、トランジスタＭＰ０とＭＰ１との間の閾値電圧差の量だけ増加又は減少し得る。

いくつかの実装において、トランジスタＭＰ０及びＭＰ１は、それらの線形領域において動作する。そのような実装では、Ｑ及びＱＺのデータ遷移（例えば、Ｑが「０」から「１」に変化し、ＱＺが「１」から「０」に変化する）の間、端子ＶＡ上の電圧は、ＶＰ＋ＶＤＳ（ここで、ＶＤＳは、オンであるトランジスタＭＰ０又はＭＰ１のドレイン・ソース電圧である）まで増加する。いくつかの実装において、ＶＤＳの大きさは概して２～３ｍＶであり得る。端子ＶＰとＶＭとの間の電圧は、いくらかのオフセット電圧と共に信号スイングを有する。オフセット電圧は、いくつかの実装において概して１０～２０ｍＶであり得る。

端子ＶＡの電圧の急激な増加に応答する寄生コンデンサＣｐａｒの存在により、コンデンサＣｐａｒの両端の電圧は増加し、そのため電流が、矢印１１０によって示されるように、端子ＶＡからコンデンサＣｐａｒへ流れる。逆に、端子ＶＡの電圧の減少に応答して、コンデンサＣｐａｒの両端の電圧は減少し、そのため、電流が、矢印１１１によって示されるように、コンデンサＣｐａｒから端子ＶＡへ流れる。（端子ＶＡ上の電圧の増加に起因して）コンデンサＣｐａｒが充電されるシナリオでは、ＩＲＥＦ１電流の一部がコンデンサＣｐａｒに供給される。したがって、コンデンサＣｐａｒが端子ＶＡから電流を受け取ると、全ＩＲＥＦ１より少ない電流が、オンであるトランジスタＭＰ０又はＭＰ１のいずれかを介して流れる。（端子ＶＡ上の電圧の低下に起因して）コンデンサＣｐａｒが放電されるシナリオでは、コンデンサＣｐａｒによって供給される電流が、端子ＶＡに供給され、トランジスタＰＢＩＡＳからのＩＲＥＦ１電流に付加される。したがって、コンデンサＣｐａｒが端子ＶＡに電流を供給するとき、オンであるトランジスタＭＰ０又はＭＰ１のいずれかを介して全ＩＲＥＦ１電流よりも多い電流が流れる。いずれの場合も、デジタル信号Ｑ及びＱＺがトランジスタＭＰ０及びＭＰ１のゲートに遷移する間、ＭＰ０又はＭＰ１（オンであるほうのトランジスタ）を介する電流は、ＩＲＥＦ１の大きさから一時的に逸脱する。寄生コンデンサＣｐａｒが完全に充電又は放電されると、コンデンサＣｐａｒへの（１１０）又はコンデンサＣｐａｒからの（１１１）電流は０Ａまで低下し、ＭＰ０又はＭＰ１を介するドレイン電流はＩＲＥＦ１まで戻る。上記のデータ遷移に起因するＩＲＥＦ１の上下の逸脱は、残念ながら、電流ステアリングＤＡＣからの出力電流（トランジスタＭＰ０、ＭＰ１を介する電流）に高調波を生じさせ、折り返し雑音に起因するノイズフロアを増大させる。

図２は、補償回路２１０を用いることによって上述の高調波及びノイズフロアの課題を低減又は排除する、補償された電流ステアリングＤＡＣ２００の例を示す。補償回路２１０は、コンデンサＣｐａｒへの又はコンデンサＣｐａｒからの余分な電流フローにもかかわらず、ＭＰ０又はＭＰ１を介する電流がＩＲＥＦ１にほぼ等しいことを保証する。補償回路２１０は、トランジスタＭ２１と、補償コンデンサＣｃｏｍｐと、バイアス電流回路Ｉｂｉａｓ（「Ｉｂｉａｓ」はバイアス電流回路及びそれが生成する電流の両方を指す）とを含む。この例では、トランジスタＭ２１は、ｎ型金属酸化物半導体電界効果トランジスタ（ＮＭＯＳトランジスタ）である。トランジスタＭ２１のドレインは供給電圧端子に結合され、トランジスタＭ２１のソースは、補償コンデンサＣｃｏｍｐに、及び端子ＶＣにおいてバイアス電流源回路Ｉｂｉａｓに結合される。トランジスタＭ２１を介するドレイン電流は、Ｉ＿Ｍ２１として示される。補償コンデンサＣｃｏｍｐを介する電流は、Ｉ＿ｃｏｍｐとして示される。寄生キャパシタＣｐａｒを介する電流はＩ＿ｃｐａｒとして示される。電流Ｉ＿ｃｐａｒ及びＩ＿ｃｏｍｐは、一方向の実線の矢印及び反対方向の破線の矢印として示されている。実線の矢印は、端子ＶＡ上の電圧の増加（及びコンデンサＣｐａｒ充電）に応答する電流Ｉ＿ｃｐａｒ及びＩ＿ｃｏｍｐの方向を表し、一方、破線の矢印は、端子ＶＡ上の電圧の減少（及びコンデンサＣｐａｒ放電）に応答する電流Ｉ＿ｃｐａｒ及びＩ＿ｃｏｍｐの方向を表す。

トランジスタＭ２１のゲートは、補償回路２１０の第１の端子２１１を提供する。補償コンデンサＣｃｏｍｐは、補償回路２１０の第２の端子２１２（トランジスタＭ２１のソースに結合されたキャパシタ端子の反対側）を提供する。補償回路端子２１１は端子ＶＡに結合される。補償回路の補償コンデンサＣｃｏｍｐ（したがって端子２１２）は、トランジスタＰＢＩＡＳとＰＣＡＳとの間の接続点（図２にＶＢと標示された端子）に結合される。

端子ＶＡ上の電圧が上昇すると、端子ＶＡから寄生コンデンサＣｐａｒに電流Ｉ＿ｃｐａｒが流れ、それにより寄生コンデンサが充電される。寄生キャパシタＣｐａｒへのＩ＿ｃｐａｒの電流の流れの方向は、実線の矢印として表される。端子ＶＡ上の電圧の増加はまた、トランジスタＭ２１のゲート・ソース間電圧（Ｖｇｓ）を増加させる。トランジスタＭ２１のＶｇｓの増大は、トランジスタＭｌを介するドレイン電流（Ｉ_Ｍ２１）の増大を引き起こす。Ｉｂｉａｓは固定電流であるので、電流Ｉ＿Ｍ２１が増加するにつれて、Ｉｂｉａｓを超える電流Ｉ＿Ｍ２１のその部分は、Ｉ＿ｃｏｍｐ（実線の矢印）として補償コンデンサＣｃｏｍｐを介して端子ＶＢに流れる。したがって、端子ＶＡ上の電圧が増大すると、電流Ｉ＿ｃｐａｒが端子ＶＡから寄生キャパシタＣｐａｒに流れ、ほぼ等しい大きさの電流Ｉ＿ｃｏｍｐが補償コンデンサＣｃｏｍｐから端子ＶＢに流れる。端子ＶＡを出る電流Ｉ＿ｃｐａｒ及び端子ＶＢに入るほぼ等しい大きさの電流Ｉ＿ｃｏｍｐの正味の効果は、補償された電流ステアリングＤＡＣ２００へのデジタル入力信号Ｑ及びＱＺの遷移中であっても、トランジスタＭＰ０又はＭＰ１のいずれかを介する電流がＩｒｅｆ１にほぼ等しいことである。

端子ＶＡ上の電圧が低下すると、寄生コンデンサＣｐａｒから端子ＶＡに電流Ｉ＿ｃｐａｒが流れ（破線矢印）、それにより寄生コンデンサが放電される。端子ＶＡ上の電圧の減少はまた、トランジスタＭ２１のＶｇｓを減少させる。トランジスタＭ２１のＶｇｓの減少は、トランジスタを介する電流Ｉ＿Ｍ２１の減少を引き起こす。電流Ｉ＿Ｍ２１が固定電流Ｉｂａｓの大きさ未満に減少すると、Ｉ＿ｃｏｍｐ電流（破線矢印）は、Ｉ＿Ｍ２１とＩ＿ｃｏｍｐの和がＩｂｉａｓにほぼ等しくなるように、端子ＶＢからコンデンサＣｏｍｐを介して端子ＶＣに流れる。したがって、端子ＶＡ上の電圧が減少すると、寄生キャパシタＣｐａｒから端子ＶＡに電流Ｉ＿ｃｐａｒが流れ、ほぼ等しい大きさの電流Ｉ＿ｃｏｍｐが端子ＶＢから補償コンデンサＣｃｏｍｐに流れる。端子ＶＡに流れる電流Ｉ＿ｃｐａｒ及び端子ＶＢから流れるほぼ等しい大きさの電流Ｉ＿ｃｏｍｐの正味の効果は、オンであるトランジスタＭＰ０又はＭＰ１のいずれかを介する電流が、補償された電流ステアリングＤＡＣ２００へのデジタル入力信号Ｑ及びＱＺの遷移中であっても、Ｉｒｅｆ１にほぼ等しいことである。

補償回路２１０は、共通ドレインタイプの構成を有する。この構成の電圧利得は、理想的には１であるが、実際問題として１よりわずかに少なくなり得る（例えば、１よりも量αだけ少ない）。電流Ｉ＿ｃｏｍｐは、キャパシタＣｃｏｍｐの静電容量をキャパシタＣｐａｒの静電容量と等しくすることによって、値αを考慮して（すなわち、α×Ｃｃｏｍｐ＝Ｃｐａｒ）、電流Ｉ＿ｃｐａｒにほぼ等しくされる。Ｉｂｉａｓの電流値は、増幅器が十分な帯域幅を有するように選択される。したがって、端子ＶＣの電圧は、端子ＶＡの電圧を追跡することができる。

上述のように、補償回路２１０は、端子ＶＢに電流を供給するか又は端子ＶＢから電流を吸い込むことによって、端子ＶＡ上の電圧の変化に応答する。補償回路２１０による端子ＶＢへの又は端子ＶＢからの電流は、寄生キャパシタＣｐａｒを充電又は放電する電流とほぼ等しい大きさの電流であり、それによって、ＭＰ０（又はＭＰ１）を介する電流をＩｒｅｆ１にほぼ等しくする。

図３は、補償された電流ステアリングＤＡＣ２００と同様であるが、付加的な詳細を有する、補償された電流ステアリングＤＡＣ３００を示す。付加的な詳細は、イネーブルスイッチＰ＿ＥＮ、及びバイアス電流源回路Ｉｂｉａｓの実装を含むことである。イネーブルスイッチＰ＿ＥＮはこの例ではＰＭＯＳトランジスタであり、ＶＤＤとＰＢＩＡＳトランジスタとの間を結合する。イネーブルスイッチＰ＿ＥＮのゲートへの信号は、ＥＮと呼ばれる信号である。ＥＮ信号は、Ｐ＿ＥＮをオン／オフする。Ｐ＿ＥＮがオフ状態にあるとき、補償された電流ステアリングＤＡＣ３００はディセーブルされ、Ｐ＿ＥＮがオン状態にあるとき、補償された電流ステアリングＤＡＣ３００はイネーブルされる。

バイアス電流源回路Ｉｂｉａｓは、ＮＭＯＳトランジスタＭ２及びＭ３によって形成された電流ミラーに結合される電流源３０６を含む。電流源３０６は、トランジスタＭ２を介して流れる電流Ｉｂｉａｓを生成する。一例では、電流ミラーの電流比は１：１であり、そのため、トランジスタＭ３を介する電流もまた、図３に示されるようにほぼＩｂｉａｓである。

本明細書において記載される補償された電流ステアリングＤＡＣは、スタンドアロンＤＡＣとして、又はＡＤＣなどのより大きなシステムの一部として用いることができる。記載された補償された電流ステアリングＤＡＣを使用し得るＡＤＣの例には、シグマデルタＡＤＣ、逐次比較レジスタ（ＳＡＲ）ＡＤＣ、及びパイプラインＡＤＣが含まれる。本明細書に記載の電流ステアリングＤＡＣは、チャージポンプの一部として用いることもできる。

図４は、二次（ただし、ＡＤＣは任意の次数であり得る）シグマデルタ変調器ベースのＡＤＣ４００の例示の実装を示す。図４の例では、シグマデルタ変調器ベースのＡＤＣは、積分器４１５及び４１９と、コンパレータ４２０と、補償された電流ステアリングＤＡＣ４０２及び４１２とを含む。一例において、補償された電流ステアリングＤＡＣ４０２及び４１２の各々が、図２及び図３の補償された電流ステアリングＤＡＣ２００又は３００について示されるように実装される。補償された電流ステアリングＤＡＣ４１２は、上述のトランジスタＰＢＩＡＳ及びＰＣＡＳを表す、ＰＢＩＡＳ１及びＰＣＡＳ１トランジスタを含む。図２からのトランジスタＭＰ０及びＭＰ１も同様に示されている。電流ステアリングＤＡＣ４１２内の補償回路４１０が、上述のように端子ＶＡ及びＶＢに接続する。一例において、補償回路４１０は、図２又は図３の補償回路２１０について示されるように実装される。同様に、補償された電流ステアリングＤＡＣ４０２は、上述のトランジスタＰＢＩＡＳ及びＰＣＡＳを表す（端子ＶＢ１で共に接続された）トランジスタＰＢＩＡＳ２及びＰＣＡＳ２を含む。図２及び図３のトランジスタＭＰ０及びＭＰ１は、それぞれ、ＤＡＣ４０２のトランジスタＭＰ２及びＭＰ３として示され、それらのソースは端子ＶＡ１において共に接続される。電流ステアリングＤＡＣ４０２内の補償回路４１１が、上述のように端子ＶＡ１及びＶＢ１に接続する。一例において、補償回路４１１は、図２又は図３の補償回路２１０について示されるように実装される。

シグマデルタ変調器ベースＡＤＣ４００へのアナログ入力信号は、入力電圧ＶＩＮＰとＶＴＮＭとの間の電圧の差として符号化される。積分器４１５は、２つの抵抗・コンデンサ対Ｒ４１／Ｃ４１及びＲ４２／Ｃ４２を含む。電圧ＶＩＮＰは、そのそれぞれの抵抗器Ｒ４１に供給され、電圧ＶＩＮＭはその抵抗器Ｒ４２に供給される。抵抗器Ｒ４１は、図示のように端子２１６においてそれぞれのコンデンサＣ４１に接続され、抵抗器Ｒ４２は、端子４１７においてそれぞれのコンデンサＣ４２に接続される。端子４１６上の電圧は、ＶＡＰ（なお、端子４１６はＶＡＰ端子４１６とも呼ばれる）と示され、端子４１７上の電圧は、ＶＡＭ（なお、端子４１７はＶＡＭ端子４１７とも呼ばれる）と示される。補償された電流ステアリングＤＡＣ４０２のトランジスタＭＰ２のドレインは端子ＶＡＰに結合され、補償された電流ステアリングＤＡＣ４０２のトランジスタＭＰ３のドレインは、端子ＶＡＭに結合される。補償された電流ステアリングＤＡＣ４０２の場合、ＶＡＰ端子４１６及びＶＡＭ端子４１７は、それぞれ、図２のＶＰ端子及びＶＭ端子である。

積分器４１９は、トランスコンダクタンス増幅器（Ｇｍ）４１８と、コンデンサＣ４３及びＣ４４とを含む。Ｇｍ４１８の正の入力は、ＶＡＰ端子４１６において抵抗器Ｒ４１及びコンデンサＣ４１に結合される。Ｇｍ４１８の負の入力は、ＶＡＭ端子４１７において抵抗器Ｒ４２及びコンデンサＣ４２に結合される。この例では、抵抗Ｒ４１及びＲ４２は同じ抵抗を有し、コンデンサＣ４１及びＣ４２は同じ静電容量を有する。したがって、ＶＡＰ端子４１６上の電圧はＧｍ４１８の正の入力に供給され、ＶＡＭ端子４１７上の電圧はＧｍ４１８の負の入力に供給される。Ｇｍ４１８の正の出力は、端子４２１においてコンパレータ４２０の正の入力に結合され、Ｇｍ４１８の負の出力は、端子４２２においてコンパレータ４２０の負の入力に結合される。

コンデンサＣ４３は、図示のように、端子４２２と接地との間に結合される。同様に、コンデンサＣ４４は、端子４２１と接地との間に結合される。この例では、コンデンサＣ４３及びＣ４４が同じ静電容量を有する。Ｇｍ４１８からの電流、並びに補償された電流ステアリングＤＡＣ４０２からの電流は、コンデンサＣ４４及びＣ４３を充電し、それによって、ＶＰ端子４２１とＶＭ端子４２２との間に差動電圧を形成する。コンパレータ４２０は、上述のデジタル信号Ｑ及びその論理反転ＱＺを出力する。Ｑは、ＶＰ端子４２１上の電圧がＶＭ端子４２２上の電圧よりも高いことに応答して、コンパレータ４２０によってハイにアサートされる（及びＱＺがローにアサートされる）。Ｑは、ＶＰ端子４２１上の電圧がＶＭ端子４２２上の電圧よりも低いことに応答して、コンパレータ４２０によって強制的にローにされる（及びＱＺが強制的にハイにされる）。Ｑ信号は、トランジスタＭＰ０及びＭＰ２のゲートに接続され、ＱＺ信号は、トランジスタＭＰ１及びＭＰ３のゲートに接続される。クロック信号（ＣＬＫ）は、コンパレータ４２０にＶＰ端子４２１及びＶＭ端子４２２上の入力をサンプリングさせるために用いられる。補償された電流ステアリングＤＡＣ４１２のトランジスタＭＰ０のドレインはＶＰ端子４２１に接続され、トランジスタＭＰ１のドレインはＶＭ端子４２２に接続される。補償された電流ステアリングＤＡＣ４１２の場合、ＶＰ端子４２１及びＶＭ端子４２２は、それぞれ、図２のＶＰ端子及びＶＭ端子である。

補償された電流ステアリングＤＡＣ４０２及び４１２は、Ｑ信号がローであることに応答して、それぞれ、ＶＡＰ端子４１６及びＶＰ端子４２１に電流を注入し、トランジスタＭＰ２及びＭＰ０をオンにする。逆に、補償された電流ステアリングＤＡＣ４０２及び４１２は、ＱＺ信号がローであることに応答して、それぞれ、ＶＡＭ端子４１７及びＶＭ端子４２２に電流を注入し、トランジスタＭＰ３及びＭＰ１をオンにする。補償回路４１１は、上述のように、端子ＶＡ１上の電圧の変化に応答して、端子ＶＢ１に電流を供給するか又は端子ＶＢ１から電流を吸い込む。同様に、補償回路４１０は、端子ＶＡ上の電圧の変化に応答して、端子ＶＢに電流を供給するか又は端子ＶＢから電流を吸い込む。

電流ステアリングＤＡＣの信号対雑音比（ＳＮＲ）は、補償回路（例えば、補償回路２１０）を含めることによって増加させることができる。下記の表１は、記載された補償回路（例えば、図１の電流ステアリングＤＡＣ１００）を有さず、記載された補償回路（例えば、補償された電流ステアリングＤＡＣ２００（図２））を有する、電流ステアリングＤＡＣを有するシグマデルタＡＤＣのＳＮＲを示す。ＳＮＲ値は、様々なオフセット電圧に対して提供される。オフセット電圧は、データ遷移中のＶＡ端子上の電圧の変化を表す。０ｍＶのオフセットでは、２つのタイプの電流ステアリングＤＡＣ間のＳＮＲにほとんど又は全く差がない。しかしながら、補償された電流ステアリングＤＡＣを有するシグマデルタＡＤＣのＳＮＲは、２０ｍＶ、４０ｍＶ、及び６０ｍＶのオフセット電圧について補償されない電流ステアリングＤＡＣを有するシグマデルタＡＤＣの場合よりも高い。例えば、補償なしの電流ステアリングＤＡＣのＳＮＲはオフセット電圧が存在しない場合には５８ｄＢであるが、４０ｍＶのオフセットの存在下で４３．２ｄＢまで減少するが、本明細書に記載されるような補償回路を用いることによって、ＳＮＲは４０ｍＶのオフセットで５５．５ｄＢである。

図２及び図３の補償された電流ステアリングＤＡＣがＰＭＯＳトランジスタを含む一方、本明細書において記載される補償回路は、ＮＭＯＳトランジスタベースの電流ステアリングＤＡＣと共に用いることができる。図５は、ＮＭＯＳトランジスタを含む補償された電流ステアリングＤＡＣ５００を示す。補償された電流ステアリングＤＡＣ５００は、ＮＭＯＳトランジスタＭＮ０、ＭＮ１、ＮＣＡＳ、及びＮＢＩＡＳと、補償回路５１０とを含む。補償回路５１０は、トランジスタＭ５１と、補償コンデンサＣｃｏｍｐ５１と、バイアス電流回路Ｉｂｉａｓ５１（「Ｉｂｉａｓ５１」は、バイアス電流回路及びそれが生成する電流の両方を指す）とを含む。この例では、トランジスタＭ５１はＰＭＯＳトランジスタである。トランジスタＭ５１のドレインは接地に結合され、トランジスタＭ５１のソースは、補償コンデンサＣｃｏｍｐ５１に結合され、端子ＶＣ５１においてバイアス電流源回路Ｉｂｉａｓ５１に結合される。トランジスタＭ５１を介するドレイン電流は、Ｉ＿Ｍ５１として示される。補償コンデンサＣｃｏｍｐを介する電流は、Ｉ＿ｃｏｍｐ５１として示される。寄生キャパシタＣｐａｒを介する電流は、Ｉ＿ｃｐａｒ５１として示される。

トランジスタＭ５１のゲートは、補償回路５１０の第１の端子５１１を提供する。補償コンデンサＣｃｏｍｐ５１は、補償回路２１０の第２の端子５１２（トランジスタＭ５１のソースに結合されたキャパシタ端子の反対側）を提供する。補償回路端子５１１は端子ＶＡ５１に結合される。補償回路の補償コンデンサＣｃｏｍｐ５１（及びしたがって端子５１２）は、トランジスタＮＢＩＡＳとＮＣＡＳとの間の接続点（図５にＶＢ５１と標示された端子）に結合される。

端子ＶＡ５１上の電圧が増加すると、電流Ｉ＿ｃｐａｒ５１（実線の矢印）が端子ＶＡ５１から寄生コンデンサＣｐａｒに流れ、それによって寄生コンデンサＣｐａｒを充電する。端子ＶＡ５１上の電圧の増加はまた、トランジスタＭ５１のＶｇｓを減少させる。トランジスタＭ５１のＶｇｓの減少は、トランジスタＭ５１を介するドレイン電流（Ｉ＿Ｍ５１）の減少を引き起こす。Ｉｂｉａｓ５１は固定電流であるため、電流Ｉ＿Ｍ５１の減少に伴い、Ｉ＿Ｍ５１を超えるＩｂｉａｓ５１の部分は、補償コンデンサＣｃｏｍｐを介して電流Ｉ＿ｃｏｍｐ５１として端子ＶＢ５１に流れる（実線矢印）。したがって、端子ＶＡ５１上の電圧が増大すると、電流Ｉ＿ｃｐａｒ５１が端子ＶＡ５１から寄生キャパシタＣｐａｒに流れ、ほぼ等しい大きさの電流Ｉ＿ｃｏｍｐ５１が補償コンデンサＣｃｏｍｐから端子ＶＢ５１に流れる。

端子ＶＡ５１上の電圧が低下すると、寄生コンデンサＣｐａｒから端子ＶＡに電流Ｉ＿ｃｐａｒが流れ（破線矢印）、それにより寄生コンデンサＣｐａｒが放電される。端子ＶＡ５１上の電圧の減少はまた、トランジスタＭ５１のＶｇｓを増加させる。トランジスタＭ５１のＶｇｓの増大は、トランジスタＭ５１を介する電流Ｉ＿Ｍ５１の増大を引き起こす。電流Ｉ＿Ｍ５１が固定電流Ｉｂｉａｓ５１の大きさを超えて増加すると、Ｉ＿Ｍ５１とＩ＿ｃｏｍｐ５１の和がＩｂｉａｓ５１にほぼ等しくなるように、Ｉ＿ｃｏｍｐ５１電流（破線矢印）が端子ＶＢ５１からコンデンサＣｃｏｍｐ５１を介して端子ＶＣ５１に流れる。したがって、端子ＶＡ５１上の電圧が減少すると、電流Ｉ＿ｃｐａｒ５１が寄生キャパシタＣｐａｒから端子ＶＡ５１に流れ、ほぼ等しい大きさの電流Ｉ＿ｃｏｍｐ５１が端子ＶＢ５１から補償コンデンサＣｃｏｍｐ５１に流れる。

本明細書では、「結合する」という用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが或る行為を実施するための信号を生成するためにデバイスＢを制御する場合、（Ａ）第１の例において、デバイスＡが直接接続によってデバイスＢに結合されるか、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を変更しない場合に、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合されて、デバイスＢがデバイスＡによって生成された制御信号を介してデバイスＡによって制御される。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

1. 回路であって、
   第１の端子及び第２の端子を有するデジタル・アナログ変換器（ＤＡＣ）と、
   第３の端子及び第４の端子を有する補償回路と、
   を含み、
   前記第３の端子が前記第１の端子に結合され、前記第４の端子が前記第２の端子に結合され、前記補償回路が、前記第２の端子上の電圧の増加に応答して前記第１の端子に電流を供給し、前記第２の端子上の電圧の減少に応答して前記第１の端子から電流を吸い込むように構成される、
   回路。
2. 請求項１に記載の回路であって、前記補償回路が、
   ゲート、ドレイン、及びソースを有するトランジスタであって、前記ゲートが第４の端子である、前記トランジスタと、
   前記ソースに結合される端子を有するコンデンサであって、前記第３の端子である別の端子を有する、前記コンデンサと、
   を含む、回路。
3. 請求項２に記載の回路であって、前記補償回路が、前記ソースに結合される電流源回路をさらに含む、回路。
4. 請求項３に記載の回路であって、前記電流源回路が、前記ソースと、接地又は供給電圧端子のうちの一方との間に結合される、回路。
5. 請求項１に記載の回路であって、前記ＤＡＣが電流ステアリングＤＡＣである、回路。
6. 請求項１に記載の回路であって、前記ＤＡＣが、電流ステアリングシングルビットＤＡＣである、回路。
7. 請求項６に記載の回路であって、前記ＤＡＣが、
   前記第２の端子において第２のトランジスタに結合される第１のトランジスタと、
   バイアス電流を供給するように構成される第３のトランジスタと、
   前記第１の端子において前記第３のトランジスタに結合される第４のトランジスタであって、前記第２の端子において前記第１及び第２のトランジスタに結合される前記第４のトランジスタとと、
   を含む、回路。
8. 電流ステアリングデジタル・アナログ変換器であって、
   第１のトランジスタと、
   第２のトランジスタと、
   第１の端子を有するバイアス電流トランジスタと、
   前記第１の端子に結合される第３のトランジスタであって、前記第１及び第２のトランジスタに結合される第２の端子を有する前記第３のトランジスタと、
   第３の端子と第４の端子とを有する補償回路であって、前記第３の端子が前記第１の端子に結合され、前記第４の端子が前記第２の端子に結合され、前記補償回路が、前記第２の端子上の電圧の増加に応答して前記第１の端子に電流を供給し、前記第２の端子上の電圧の減少に応答して前記第１の端子から電流を吸い込むように構成される、前記補償回路と、
   を含む、電流ステアリングデジタル・アナログ変換器。
9. 請求項８に記載の電流ステアリングデジタル・アナログ変換器であって、前記補償回路が、
   第４の端子であるゲート、ドレイン、及びソースを有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
   前記ソースに結合される端子を有するコンデンサであって、前記第３の端子である別の端子を有する前記コンデンサと、
   を含む、電流ステアリングデジタル・アナログ変換器。
10. 請求項９に記載の電流ステアリングデジタル・アナログ変換器であって、前記補償回路が、前記ソースに結合される電流回路をさらに含む、電流ステアリングデジタル・アナログ変換器。
11. 請求項１０に記載の電流ステアリングデジタル・アナログ変換器であって、前記電流源回路が、前記ソースと、接地又は供給電圧端子のうちの１つとの間に結合される、電流ステアリングデジタル・アナログ変換器。
12. 請求項８に記載の電流ステアリングデジタル・アナログ変換器であって、前記補償回路が、
    電流源回路と、
    前記電流源回路に結合される端子を有し、前記第３の端子である別の端子を有するコンデンサと、
    を含む、電流ステアリングデジタル・アナログ変換器。
13. 請求項８に記載の電流ステアリングデジタル・アナログ変換器であって、前記第３のトランジスタがカスコードトランジスタである、電流ステアリングデジタル・アナログ変換器。
14. 回路であって、
    第１のアナログ・デジタル変換器（ＡＤＣ）端子及び第２のＡＤＣ端子を有するシグマデルタ変調器ベースのＡＤＣと、
    第１、第２、第３、及び第４のデジタル・アナログ変換器（ＤＡＣ）端子を有するＤＡＣであって、前記第１のＤＡＣ端子が前記第１のＡＤＣ端子に結合され、前記第２のＤＡＣ端子が前記第２のＡＤＣ端子に結合される、前記ＤＡＣと、
    第１の補償回路端子と第２の補償回路端子とを有する補償回路と、
    を含み、
    前記第１の補償回路端子が前記第３のＤＡＣ端子に結合され、前記第２の補償回路端子が前記第４のＤＡＣ端子に結合され、前記補償回路が、前記第４のＤＡＣ端子上の電圧の増加に応答して前記第３のＤＡＣ端子に電流を供給し、前記第４のＤＡＣ端子上の電圧の減少に応答して前記第３のＤＡＣ端子から電流を吸い込むように構成される、
    回路。
15. 請求項１４に記載の回路であって、前記補償回路が、
    ゲート、ドレイン、及びソースを有するトランジスタであって、前記ゲートが前記第２の補償回路端子である、前記トランジスタと、
    前記ソースに結合される端子を有するコンデンサであって、前記第１の補償回路端子である別の端子を有する前記コンデンサと、
    を含む、回路。
16. 請求項１４に記載の回路であって、前記補償回路が、前記ソースに結合される電流回路をさらに含む、回路。
17. 請求項１４に記載の回路であって、前記ＤＡＣが電流ステアリングＤＡＣである回路。
18. 請求項１４に記載の回路であって、前記ＤＡＣが、電流ステアリングシングルビットＤＡＣである、回路。
19. 請求項１４に記載の回路であって、前記ＤＡＣが第１のＤＡＣであり、前記補償回路が第１の補償回路であり、
    第５、第６、第７、及び第８のＤＡＣ端子を有する第２のＤＡＣであって、前記第５のＤＡＣ端子が第３のＡＤＣ端子に結合され、前記第６のＤＡＣ端子が第４のＡＤＣ端子に結合される、前記第２のＤＡＣと、
    第３の補償回路端子及び第４の補償回路端子を有する第２の補償回路であって、前記第３の補償回路端子が前記第７のＤＡＣ端子に結合され、前記第４の補償回路端子が前記第８のＤＡＣ端子に結合される、前記第２の補償回路と、
    をさらに含む、回路。
20. 請求項１９に記載の回路であって、前記第２の補償回路が、前記第８のＤＡＣ端子上の電圧の増加に応答して前記第７のＤＡＣ端子に電流を供給し、前記第８のＤＡＣ端子上の電圧の減少に応答して前記第７のＤＡＣ端子から電流を吸い込むように構成される、回路。
    
    

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