JP2024511397A - 補償されたデジタル・アナログ変換器(dac) - Google Patents
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Abstract
回路が、デジタル・アナログ変換器(DAC)(200)と補償回路(210)とを含む。DAC(200)は、第1端子(VA)と第2端子(VB)とを有する。補償回路(210)は、第3の端子(211)と第4の端子(212)とを有する。第3の端子(211)は第1の端子(VA)に結合され、第4の端子(212)は第2の端子(VB)に結合される。補償回路(210)は、第2の端子(VB)上の電圧の増加に応答して第1の端子(VA)に電流を供給し、第2の端子(VB)上の電圧の減少に応答して第1の端子(VA)から電流を吸い込むように構成される。
Description
デジタル・アナログ変換器(DAC)は、デジタル信号をアナログ信号に変換する。電流ステアリングDACはDACの一種であり、電流源と2つ又はそれ以上のトランジスタとを含む。トランジスタの制御端子(例えば、それらのゲート)は、デジタル入力信号又はその論理反転によって制御される。DACへのデジタル入力信号の1つの状態に応答して、第1のトランジスタがオンにされて、電流源からの電流を、電流ステアリングDACの1つの出力端子に流す。デジタル入力信号の別の状態に応答して、別のトランジスタがオンにされて、電流源かの電流を、電流ステアリングDACの別の出力端子に流す。電流ステアリングDACは、例えば、アナログ・デジタル変換器(ADC)において用いられるシグマデルタ変調器において用いられ得る。
一例において、回路が、デジタル・アナログ変換器(DAC)と、補償回路とを含む。DACは、第1の端子と第2の端子とを有する。補償回路は、第3の端子及び第4の端子を有する。第3の端子は第1の端子に結合され、第4の端子は第2の端子に結合される。補償回路は、第2の端子上の電圧の増加に応答して第1の端子に電流を供給し、第2の端子上の電圧の減少に応答して第1の端子から電流を吸い込むように構成される。
上述のように、電流ステアリングDACは、DACの1つの出力端子又はDACの別の出力端子に電流を「ステアする」トランジスタを有する。トランジスタ間の閾値電圧不整合、及び、電流ステアリングDACが用いられ得るデルタシグマ変調器からのフィードバック効果は、望ましくないことに高調波及び雑音を導入し得る。そのような高調波及び雑音は、信号対雑音比(SNR)を劣化させ得、例えば、シグマデルタ変調器が用いられるシグマデルタアナログ・デジタル変換器(ADC)からの出力信号を歪ませ得る。図1は、高調波と雑音の問題を説明するために用いられる。
図1は、電流ステアリングDAC100の例である。この例では、電流ステアリングDAC100が、トランジスタMP0、MP1、PCAS、及びPBIASを含む。トランジスタPBIASは、p型金属酸化物半導体電界効果トランジスタ(PMOSトランジスタ)である。バイアス電圧BIAS1が、PBIASトランジスタのゲートに供給され、それによって、トランジスタPBIASに固定基準電流IREF1を生成させる。トランジスタPBIASは電流源として動作する。トランジスタPBIASのドレインは、電流源(トランジスタPBIAS)の出力抵抗を増加させるためのカスコードトランジスタとして動作するトランジスタPCASのソースに接続されている。バイアス電圧BIAS2が、PCASトランジスタのゲートに供給される。
トランジスタPCASのドレインは、VAと標示された端子においてPMOSトランジスタMP0及びMP1のソースに結合される。電流ステアリングDAC100はシングルビットのDACであり、そのシングルビットのデジタル入力は、デジタル入力信号Q及びその論理反転QZである。デジタル入力信号Qが、MP0トランジスタのゲートに結合され、QZがトランジスタMP1のゲートに結合される。端子VP及びVMは、電流ステアリングDACの出力端子である。トランジスタMP0のドレインは端子VPに結合され、トランジスタMP1のドレインは端子VMに結合される。IREF1参照電流は、デジタル入力信号の状態に応じて、トランジスタMP0を介して端子VPに、又はトランジスタMP1を介して端子VMに流れる。信号Qが低である(したがってQZがハイである)場合、IREF1参照電流は、トランジスタMP0を介して端子VPに流れる。逆に、信号QZが低である(したがって、Qがハイである)場合、IREF1参照電流は、トランジスタMP1を介して端子VMに流れる。端子VP及びVMは、電流ステアリングDAC100が用いられ得るデルタシグマ変調器などのシステム内の他の構成要素に結合される。電流ステアリングDACを用いたデルタシグマ変調器の一例が図4に提供されており、以下に説明する。
コンデンサCparが、端子VAと接地との間に結合されて示されている。コンデンサCparは、トランジスタMP0、MP1、PCASの寄生静電容量、及び端子VAとの間のレイアウト配路静電容量を表す。トランジスタMP0及びMP1の場合、コンデンサCparは、MP1及びMP0のゲート・ソース静電容量(CGS)、ソース・ボディ静電容量(CSB)、並びにドレイン・ソース静電容量(CDS)を表す。トランジスタPCASの場合、コンデンサCparは、ゲート・ドレイン静電容量(CGD)、ドレイン・ボディ静電容量(CDB)、及びCDSを表す。
理想的な場合(すなわち、寄生キャパシタCparがない場合)、総IREF1電流は、それぞれのトランジスタMP0又はMP1を介してVP端子又はVM端子のいずれかに流れる。端子VA上の電圧は、デジタル入力の遷移(例えば、Qが低から高へ又は高から低へ変化すること)が生じる毎に増加又は減少し得る。場合によっては、トランジスタMP0及びMP1が飽和領域で動作する。トランジスタMP0の閾値電圧がトランジスタMP1の閾値電圧に等しい場合、端子VA上の電圧は、固定電圧のままであり、信号Q及びQZの状態のデジタル入力変化の間に変化しない。しかし、製造公差により、トランジスタMP0とMP1の閾値電圧に差が生じることがある。閾値電圧差は、デジタル入力変化中に端子VAの電圧の変化を引き起こす。例えば、端子VAの電圧は、どのトランジスタの閾値電圧が他方のトランジスタの閾値電圧よりも高いか低いかに応じて、トランジスタMP0とMP1との間の閾値電圧差の量だけ増加又は減少し得る。
いくつかの実装において、トランジスタMP0及びMP1は、それらの線形領域において動作する。そのような実装では、Q及びQZのデータ遷移(例えば、Qが「0」から「1」に変化し、QZが「1」から「0」に変化する)の間、端子VA上の電圧は、VP+VDS(ここで、VDSは、オンであるトランジスタMP0又はMP1のドレイン・ソース電圧である)まで増加する。いくつかの実装において、VDSの大きさは概して2~3mVであり得る。端子VPとVMとの間の電圧は、いくらかのオフセット電圧と共に信号スイングを有する。オフセット電圧は、いくつかの実装において概して10~20mVであり得る。
端子VAの電圧の急激な増加に応答する寄生コンデンサCparの存在により、コンデンサCparの両端の電圧は増加し、そのため電流が、矢印110によって示されるように、端子VAからコンデンサCparへ流れる。逆に、端子VAの電圧の減少に応答して、コンデンサCparの両端の電圧は減少し、そのため、電流が、矢印111によって示されるように、コンデンサCparから端子VAへ流れる。(端子VA上の電圧の増加に起因して)コンデンサCparが充電されるシナリオでは、IREF1電流の一部がコンデンサCparに供給される。したがって、コンデンサCparが端子VAから電流を受け取ると、全IREF1より少ない電流が、オンであるトランジスタMP0又はMP1のいずれかを介して流れる。(端子VA上の電圧の低下に起因して)コンデンサCparが放電されるシナリオでは、コンデンサCparによって供給される電流が、端子VAに供給され、トランジスタPBIASからのIREF1電流に付加される。したがって、コンデンサCparが端子VAに電流を供給するとき、オンであるトランジスタMP0又はMP1のいずれかを介して全IREF1電流よりも多い電流が流れる。いずれの場合も、デジタル信号Q及びQZがトランジスタMP0及びMP1のゲートに遷移する間、MP0又はMP1(オンであるほうのトランジスタ)を介する電流は、IREF1の大きさから一時的に逸脱する。寄生コンデンサCparが完全に充電又は放電されると、コンデンサCparへの(110)又はコンデンサCparからの(111)電流は0Aまで低下し、MP0又はMP1を介するドレイン電流はIREF1まで戻る。上記のデータ遷移に起因するIREF1の上下の逸脱は、残念ながら、電流ステアリングDACからの出力電流(トランジスタMP0、MP1を介する電流)に高調波を生じさせ、折り返し雑音に起因するノイズフロアを増大させる。
図2は、補償回路210を用いることによって上述の高調波及びノイズフロアの課題を低減又は排除する、補償された電流ステアリングDAC200の例を示す。補償回路210は、コンデンサCparへの又はコンデンサCparからの余分な電流フローにもかかわらず、MP0又はMP1を介する電流がIREF1にほぼ等しいことを保証する。補償回路210は、トランジスタM21と、補償コンデンサCcompと、バイアス電流回路Ibias(「Ibias」はバイアス電流回路及びそれが生成する電流の両方を指す)とを含む。この例では、トランジスタM21は、n型金属酸化物半導体電界効果トランジスタ(NMOSトランジスタ)である。トランジスタM21のドレインは供給電圧端子に結合され、トランジスタM21のソースは、補償コンデンサCcompに、及び端子VCにおいてバイアス電流源回路Ibiasに結合される。トランジスタM21を介するドレイン電流は、I_M21として示される。補償コンデンサCcompを介する電流は、I_compとして示される。寄生キャパシタCparを介する電流はI_cparとして示される。電流I_cpar及びI_compは、一方向の実線の矢印及び反対方向の破線の矢印として示されている。実線の矢印は、端子VA上の電圧の増加(及びコンデンサCpar充電)に応答する電流I_cpar及びI_compの方向を表し、一方、破線の矢印は、端子VA上の電圧の減少(及びコンデンサCpar放電)に応答する電流I_cpar及びI_compの方向を表す。
トランジスタM21のゲートは、補償回路210の第1の端子211を提供する。補償コンデンサCcompは、補償回路210の第2の端子212(トランジスタM21のソースに結合されたキャパシタ端子の反対側)を提供する。補償回路端子211は端子VAに結合される。補償回路の補償コンデンサCcomp(したがって端子212)は、トランジスタPBIASとPCASとの間の接続点(図2にVBと標示された端子)に結合される。
端子VA上の電圧が上昇すると、端子VAから寄生コンデンサCparに電流I_cparが流れ、それにより寄生コンデンサが充電される。寄生キャパシタCparへのI_cparの電流の流れの方向は、実線の矢印として表される。端子VA上の電圧の増加はまた、トランジスタM21のゲート・ソース間電圧(Vgs)を増加させる。トランジスタM21のVgsの増大は、トランジスタMlを介するドレイン電流(I_M21)の増大を引き起こす。Ibiasは固定電流であるので、電流I_M21が増加するにつれて、Ibiasを超える電流I_M21のその部分は、I_comp(実線の矢印)として補償コンデンサCcompを介して端子VBに流れる。したがって、端子VA上の電圧が増大すると、電流I_cparが端子VAから寄生キャパシタCparに流れ、ほぼ等しい大きさの電流I_compが補償コンデンサCcompから端子VBに流れる。端子VAを出る電流I_cpar及び端子VBに入るほぼ等しい大きさの電流I_compの正味の効果は、補償された電流ステアリングDAC200へのデジタル入力信号Q及びQZの遷移中であっても、トランジスタMP0又はMP1のいずれかを介する電流がIref1にほぼ等しいことである。
端子VA上の電圧が低下すると、寄生コンデンサCparから端子VAに電流I_cparが流れ(破線矢印)、それにより寄生コンデンサが放電される。端子VA上の電圧の減少はまた、トランジスタM21のVgsを減少させる。トランジスタM21のVgsの減少は、トランジスタを介する電流I_M21の減少を引き起こす。電流I_M21が固定電流Ibasの大きさ未満に減少すると、I_comp電流(破線矢印)は、I_M21とI_compの和がIbiasにほぼ等しくなるように、端子VBからコンデンサCompを介して端子VCに流れる。したがって、端子VA上の電圧が減少すると、寄生キャパシタCparから端子VAに電流I_cparが流れ、ほぼ等しい大きさの電流I_compが端子VBから補償コンデンサCcompに流れる。端子VAに流れる電流I_cpar及び端子VBから流れるほぼ等しい大きさの電流I_compの正味の効果は、オンであるトランジスタMP0又はMP1のいずれかを介する電流が、補償された電流ステアリングDAC200へのデジタル入力信号Q及びQZの遷移中であっても、Iref1にほぼ等しいことである。
補償回路210は、共通ドレインタイプの構成を有する。この構成の電圧利得は、理想的には1であるが、実際問題として1よりわずかに少なくなり得る(例えば、1よりも量αだけ少ない)。電流I_compは、キャパシタCcompの静電容量をキャパシタCparの静電容量と等しくすることによって、値αを考慮して(すなわち、α×Ccomp=Cpar)、電流I_cparにほぼ等しくされる。Ibiasの電流値は、増幅器が十分な帯域幅を有するように選択される。したがって、端子VCの電圧は、端子VAの電圧を追跡することができる。
上述のように、補償回路210は、端子VBに電流を供給するか又は端子VBから電流を吸い込むことによって、端子VA上の電圧の変化に応答する。補償回路210による端子VBへの又は端子VBからの電流は、寄生キャパシタCparを充電又は放電する電流とほぼ等しい大きさの電流であり、それによって、MP0(又はMP1)を介する電流をIref1にほぼ等しくする。
図3は、補償された電流ステアリングDAC200と同様であるが、付加的な詳細を有する、補償された電流ステアリングDAC300を示す。付加的な詳細は、イネーブルスイッチP_EN、及びバイアス電流源回路Ibiasの実装を含むことである。イネーブルスイッチP_ENはこの例ではPMOSトランジスタであり、VDDとPBIASトランジスタとの間を結合する。イネーブルスイッチP_ENのゲートへの信号は、ENと呼ばれる信号である。EN信号は、P_ENをオン/オフする。P_ENがオフ状態にあるとき、補償された電流ステアリングDAC300はディセーブルされ、P_ENがオン状態にあるとき、補償された電流ステアリングDAC300はイネーブルされる。
バイアス電流源回路Ibiasは、NMOSトランジスタM2及びM3によって形成された電流ミラーに結合される電流源306を含む。電流源306は、トランジスタM2を介して流れる電流Ibiasを生成する。一例では、電流ミラーの電流比は1:1であり、そのため、トランジスタM3を介する電流もまた、図3に示されるようにほぼIbiasである。
本明細書において記載される補償された電流ステアリングDACは、スタンドアロンDACとして、又はADCなどのより大きなシステムの一部として用いることができる。記載された補償された電流ステアリングDACを使用し得るADCの例には、シグマデルタADC、逐次比較レジスタ(SAR)ADC、及びパイプラインADCが含まれる。本明細書に記載の電流ステアリングDACは、チャージポンプの一部として用いることもできる。
図4は、二次(ただし、ADCは任意の次数であり得る)シグマデルタ変調器ベースのADC400の例示の実装を示す。図4の例では、シグマデルタ変調器ベースのADCは、積分器415及び419と、コンパレータ420と、補償された電流ステアリングDAC402及び412とを含む。一例において、補償された電流ステアリングDAC402及び412の各々が、図2及び図3の補償された電流ステアリングDAC200又は300について示されるように実装される。補償された電流ステアリングDAC412は、上述のトランジスタPBIAS及びPCASを表す、PBIAS1及びPCAS1トランジスタを含む。図2からのトランジスタMP0及びMP1も同様に示されている。電流ステアリングDAC412内の補償回路410が、上述のように端子VA及びVBに接続する。一例において、補償回路410は、図2又は図3の補償回路210について示されるように実装される。同様に、補償された電流ステアリングDAC402は、上述のトランジスタPBIAS及びPCASを表す(端子VB1で共に接続された)トランジスタPBIAS2及びPCAS2を含む。図2及び図3のトランジスタMP0及びMP1は、それぞれ、DAC402のトランジスタMP2及びMP3として示され、それらのソースは端子VA1において共に接続される。電流ステアリングDAC402内の補償回路411が、上述のように端子VA1及びVB1に接続する。一例において、補償回路411は、図2又は図3の補償回路210について示されるように実装される。
シグマデルタ変調器ベースADC400へのアナログ入力信号は、入力電圧VINPとVTNMとの間の電圧の差として符号化される。積分器415は、2つの抵抗・コンデンサ対R41/C41及びR42/C42を含む。電圧VINPは、そのそれぞれの抵抗器R41に供給され、電圧VINMはその抵抗器R42に供給される。抵抗器R41は、図示のように端子216においてそれぞれのコンデンサC41に接続され、抵抗器R42は、端子417においてそれぞれのコンデンサC42に接続される。端子416上の電圧は、VAP(なお、端子416はVAP端子416とも呼ばれる)と示され、端子417上の電圧は、VAM(なお、端子417はVAM端子417とも呼ばれる)と示される。補償された電流ステアリングDAC402のトランジスタMP2のドレインは端子VAPに結合され、補償された電流ステアリングDAC402のトランジスタMP3のドレインは、端子VAMに結合される。補償された電流ステアリングDAC402の場合、VAP端子416及びVAM端子417は、それぞれ、図2のVP端子及びVM端子である。
積分器419は、トランスコンダクタンス増幅器(Gm)418と、コンデンサC43及びC44とを含む。Gm418の正の入力は、VAP端子416において抵抗器R41及びコンデンサC41に結合される。Gm418の負の入力は、VAM端子417において抵抗器R42及びコンデンサC42に結合される。この例では、抵抗R41及びR42は同じ抵抗を有し、コンデンサC41及びC42は同じ静電容量を有する。したがって、VAP端子416上の電圧はGm418の正の入力に供給され、VAM端子417上の電圧はGm418の負の入力に供給される。Gm418の正の出力は、端子421においてコンパレータ420の正の入力に結合され、Gm418の負の出力は、端子422においてコンパレータ420の負の入力に結合される。
コンデンサC43は、図示のように、端子422と接地との間に結合される。同様に、コンデンサC44は、端子421と接地との間に結合される。この例では、コンデンサC43及びC44が同じ静電容量を有する。Gm418からの電流、並びに補償された電流ステアリングDAC402からの電流は、コンデンサC44及びC43を充電し、それによって、VP端子421とVM端子422との間に差動電圧を形成する。コンパレータ420は、上述のデジタル信号Q及びその論理反転QZを出力する。Qは、VP端子421上の電圧がVM端子422上の電圧よりも高いことに応答して、コンパレータ420によってハイにアサートされる(及びQZがローにアサートされる)。Qは、VP端子421上の電圧がVM端子422上の電圧よりも低いことに応答して、コンパレータ420によって強制的にローにされる(及びQZが強制的にハイにされる)。Q信号は、トランジスタMP0及びMP2のゲートに接続され、QZ信号は、トランジスタMP1及びMP3のゲートに接続される。クロック信号(CLK)は、コンパレータ420にVP端子421及びVM端子422上の入力をサンプリングさせるために用いられる。補償された電流ステアリングDAC412のトランジスタMP0のドレインはVP端子421に接続され、トランジスタMP1のドレインはVM端子422に接続される。補償された電流ステアリングDAC412の場合、VP端子421及びVM端子422は、それぞれ、図2のVP端子及びVM端子である。
補償された電流ステアリングDAC402及び412は、Q信号がローであることに応答して、それぞれ、VAP端子416及びVP端子421に電流を注入し、トランジスタMP2及びMP0をオンにする。逆に、補償された電流ステアリングDAC402及び412は、QZ信号がローであることに応答して、それぞれ、VAM端子417及びVM端子422に電流を注入し、トランジスタMP3及びMP1をオンにする。補償回路411は、上述のように、端子VA1上の電圧の変化に応答して、端子VB1に電流を供給するか又は端子VB1から電流を吸い込む。同様に、補償回路410は、端子VA上の電圧の変化に応答して、端子VBに電流を供給するか又は端子VBから電流を吸い込む。
電流ステアリングDACの信号対雑音比(SNR)は、補償回路(例えば、補償回路210)を含めることによって増加させることができる。下記の表1は、記載された補償回路(例えば、図1の電流ステアリングDAC100)を有さず、記載された補償回路(例えば、補償された電流ステアリングDAC200(図2))を有する、電流ステアリングDACを有するシグマデルタADCのSNRを示す。SNR値は、様々なオフセット電圧に対して提供される。オフセット電圧は、データ遷移中のVA端子上の電圧の変化を表す。0mVのオフセットでは、2つのタイプの電流ステアリングDAC間のSNRにほとんど又は全く差がない。しかしながら、補償された電流ステアリングDACを有するシグマデルタADCのSNRは、20mV、40mV、及び60mVのオフセット電圧について補償されない電流ステアリングDACを有するシグマデルタADCの場合よりも高い。例えば、補償なしの電流ステアリングDACのSNRはオフセット電圧が存在しない場合には58dBであるが、40mVのオフセットの存在下で43.2dBまで減少するが、本明細書に記載されるような補償回路を用いることによって、SNRは40mVのオフセットで55.5dBである。
図2及び図3の補償された電流ステアリングDACがPMOSトランジスタを含む一方、本明細書において記載される補償回路は、NMOSトランジスタベースの電流ステアリングDACと共に用いることができる。図5は、NMOSトランジスタを含む補償された電流ステアリングDAC500を示す。補償された電流ステアリングDAC500は、NMOSトランジスタMN0、MN1、NCAS、及びNBIASと、補償回路510とを含む。補償回路510は、トランジスタM51と、補償コンデンサCcomp51と、バイアス電流回路Ibias51(「Ibias51」は、バイアス電流回路及びそれが生成する電流の両方を指す)とを含む。この例では、トランジスタM51はPMOSトランジスタである。トランジスタM51のドレインは接地に結合され、トランジスタM51のソースは、補償コンデンサCcomp51に結合され、端子VC51においてバイアス電流源回路Ibias51に結合される。トランジスタM51を介するドレイン電流は、I_M51として示される。補償コンデンサCcompを介する電流は、I_comp51として示される。寄生キャパシタCparを介する電流は、I_cpar51として示される。
トランジスタM51のゲートは、補償回路510の第1の端子511を提供する。補償コンデンサCcomp51は、補償回路210の第2の端子512(トランジスタM51のソースに結合されたキャパシタ端子の反対側)を提供する。補償回路端子511は端子VA51に結合される。補償回路の補償コンデンサCcomp51(及びしたがって端子512)は、トランジスタNBIASとNCASとの間の接続点(図5にVB51と標示された端子)に結合される。
端子VA51上の電圧が増加すると、電流I_cpar51(実線の矢印)が端子VA51から寄生コンデンサCparに流れ、それによって寄生コンデンサCparを充電する。端子VA51上の電圧の増加はまた、トランジスタM51のVgsを減少させる。トランジスタM51のVgsの減少は、トランジスタM51を介するドレイン電流(I_M51)の減少を引き起こす。Ibias51は固定電流であるため、電流I_M51の減少に伴い、I_M51を超えるIbias51の部分は、補償コンデンサCcompを介して電流I_comp51として端子VB51に流れる(実線矢印)。したがって、端子VA51上の電圧が増大すると、電流I_cpar51が端子VA51から寄生キャパシタCparに流れ、ほぼ等しい大きさの電流I_comp51が補償コンデンサCcompから端子VB51に流れる。
端子VA51上の電圧が低下すると、寄生コンデンサCparから端子VAに電流I_cparが流れ(破線矢印)、それにより寄生コンデンサCparが放電される。端子VA51上の電圧の減少はまた、トランジスタM51のVgsを増加させる。トランジスタM51のVgsの増大は、トランジスタM51を介する電流I_M51の増大を引き起こす。電流I_M51が固定電流Ibias51の大きさを超えて増加すると、I_M51とI_comp51の和がIbias51にほぼ等しくなるように、I_comp51電流(破線矢印)が端子VB51からコンデンサCcomp51を介して端子VC51に流れる。したがって、端子VA51上の電圧が減少すると、電流I_cpar51が寄生キャパシタCparから端子VA51に流れ、ほぼ等しい大きさの電流I_comp51が端子VB51から補償コンデンサCcomp51に流れる。
本明細書では、「結合する」という用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスAが或る行為を実施するための信号を生成するためにデバイスBを制御する場合、(A)第1の例において、デバイスAが直接接続によってデバイスBに結合されるか、又は(b)第2の例において、介在構成要素CがデバイスAとデバイスBとの間の機能的関係を変更しない場合に、デバイスAは介在構成要素Cを介してデバイスBに結合されて、デバイスBがデバイスAによって生成された制御信号を介してデバイスAによって制御される。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
Claims (20)
- 回路であって、
第1の端子及び第2の端子を有するデジタル・アナログ変換器(DAC)と、
第3の端子及び第4の端子を有する補償回路と、
を含み、
前記第3の端子が前記第1の端子に結合され、前記第4の端子が前記第2の端子に結合され、前記補償回路が、前記第2の端子上の電圧の増加に応答して前記第1の端子に電流を供給し、前記第2の端子上の電圧の減少に応答して前記第1の端子から電流を吸い込むように構成される、
回路。 - 請求項1に記載の回路であって、前記補償回路が、
ゲート、ドレイン、及びソースを有するトランジスタであって、前記ゲートが第4の端子である、前記トランジスタと、
前記ソースに結合される端子を有するコンデンサであって、前記第3の端子である別の端子を有する、前記コンデンサと、
を含む、回路。 - 請求項2に記載の回路であって、前記補償回路が、前記ソースに結合される電流源回路をさらに含む、回路。
- 請求項3に記載の回路であって、前記電流源回路が、前記ソースと、接地又は供給電圧端子のうちの一方との間に結合される、回路。
- 請求項1に記載の回路であって、前記DACが電流ステアリングDACである、回路。
- 請求項1に記載の回路であって、前記DACが、電流ステアリングシングルビットDACである、回路。
- 請求項6に記載の回路であって、前記DACが、
前記第2の端子において第2のトランジスタに結合される第1のトランジスタと、
バイアス電流を供給するように構成される第3のトランジスタと、
前記第1の端子において前記第3のトランジスタに結合される第4のトランジスタであって、前記第2の端子において前記第1及び第2のトランジスタに結合される前記第4のトランジスタとと、
を含む、回路。 - 電流ステアリングデジタル・アナログ変換器であって、
第1のトランジスタと、
第2のトランジスタと、
第1の端子を有するバイアス電流トランジスタと、
前記第1の端子に結合される第3のトランジスタであって、前記第1及び第2のトランジスタに結合される第2の端子を有する前記第3のトランジスタと、
第3の端子と第4の端子とを有する補償回路であって、前記第3の端子が前記第1の端子に結合され、前記第4の端子が前記第2の端子に結合され、前記補償回路が、前記第2の端子上の電圧の増加に応答して前記第1の端子に電流を供給し、前記第2の端子上の電圧の減少に応答して前記第1の端子から電流を吸い込むように構成される、前記補償回路と、
を含む、電流ステアリングデジタル・アナログ変換器。 - 請求項8に記載の電流ステアリングデジタル・アナログ変換器であって、前記補償回路が、
第4の端子であるゲート、ドレイン、及びソースを有する金属酸化物半導体電界効果トランジスタ(MOSFET)と、
前記ソースに結合される端子を有するコンデンサであって、前記第3の端子である別の端子を有する前記コンデンサと、
を含む、電流ステアリングデジタル・アナログ変換器。 - 請求項9に記載の電流ステアリングデジタル・アナログ変換器であって、前記補償回路が、前記ソースに結合される電流回路をさらに含む、電流ステアリングデジタル・アナログ変換器。
- 請求項10に記載の電流ステアリングデジタル・アナログ変換器であって、前記電流源回路が、前記ソースと、接地又は供給電圧端子のうちの1つとの間に結合される、電流ステアリングデジタル・アナログ変換器。
- 請求項8に記載の電流ステアリングデジタル・アナログ変換器であって、前記補償回路が、
電流源回路と、
前記電流源回路に結合される端子を有し、前記第3の端子である別の端子を有するコンデンサと、
を含む、電流ステアリングデジタル・アナログ変換器。 - 請求項8に記載の電流ステアリングデジタル・アナログ変換器であって、前記第3のトランジスタがカスコードトランジスタである、電流ステアリングデジタル・アナログ変換器。
- 回路であって、
第1のアナログ・デジタル変換器(ADC)端子及び第2のADC端子を有するシグマデルタ変調器ベースのADCと、
第1、第2、第3、及び第4のデジタル・アナログ変換器(DAC)端子を有するDACであって、前記第1のDAC端子が前記第1のADC端子に結合され、前記第2のDAC端子が前記第2のADC端子に結合される、前記DACと、
第1の補償回路端子と第2の補償回路端子とを有する補償回路と、
を含み、
前記第1の補償回路端子が前記第3のDAC端子に結合され、前記第2の補償回路端子が前記第4のDAC端子に結合され、前記補償回路が、前記第4のDAC端子上の電圧の増加に応答して前記第3のDAC端子に電流を供給し、前記第4のDAC端子上の電圧の減少に応答して前記第3のDAC端子から電流を吸い込むように構成される、
回路。 - 請求項14に記載の回路であって、前記補償回路が、
ゲート、ドレイン、及びソースを有するトランジスタであって、前記ゲートが前記第2の補償回路端子である、前記トランジスタと、
前記ソースに結合される端子を有するコンデンサであって、前記第1の補償回路端子である別の端子を有する前記コンデンサと、
を含む、回路。 - 請求項14に記載の回路であって、前記補償回路が、前記ソースに結合される電流回路をさらに含む、回路。
- 請求項14に記載の回路であって、前記DACが電流ステアリングDACである回路。
- 請求項14に記載の回路であって、前記DACが、電流ステアリングシングルビットDACである、回路。
- 請求項14に記載の回路であって、前記DACが第1のDACであり、前記補償回路が第1の補償回路であり、
第5、第6、第7、及び第8のDAC端子を有する第2のDACであって、前記第5のDAC端子が第3のADC端子に結合され、前記第6のDAC端子が第4のADC端子に結合される、前記第2のDACと、
第3の補償回路端子及び第4の補償回路端子を有する第2の補償回路であって、前記第3の補償回路端子が前記第7のDAC端子に結合され、前記第4の補償回路端子が前記第8のDAC端子に結合される、前記第2の補償回路と、
をさらに含む、回路。 - 請求項19に記載の回路であって、前記第2の補償回路が、前記第8のDAC端子上の電圧の増加に応答して前記第7のDAC端子に電流を供給し、前記第8のDAC端子上の電圧の減少に応答して前記第7のDAC端子から電流を吸い込むように構成される、回路。
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