KR100803697B1 - 반도체 소자 및 이를 형성하기 위한 방법 - Google Patents

반도체 소자 및 이를 형성하기 위한 방법 Download PDF

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Abstract

채널 영역이 액티브 패턴 측벽에 수직으로 형성되는 반도체 소자 및 이를 형성하는 방법에 있어서, 상기 반도체 소자는, 제1 액티브 패턴과, 제2 액티브 패턴과 게이트를 포함한다. 제1 액티브 패턴은 기판 상에 구비되며, 상부 및 하부를 포함하며 상기 상부가 점차 감소되는 선폭을 갖는다. 제2 액티브 패턴은 상기 제1 액티브 패턴 상에 구비되고, 기둥 형상을 갖는다. 게이트는 상기 제2 액티브 패턴을 통하여 채널이 형성되도록 상기 제2 액티브 패턴을 감싸며 구비된다. 상기와 같이 상기 상부의 선폭이 점차 감소되는 제1 액티브 패턴에 불순물을 주입하여 비트 라인을 형성할 시, 인접한 비트 라인들 사이의 상호 간섭을 억제시킬 수 있다.

Description

반도체 소자 및 이를 형성하기 위한 방법{Semiconductor device and method of forming the same}
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 4 및 도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도 및 사시도이다.
도 6 및 도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도 및 사시도이다.
도 8 내지 도 23은 도 4 및 도 5에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 사시도들 및 단면도들이다.
도 24 내지 도 31은 도 6 및 도 7에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 사시도들 및 단면도들이다.
본 발명은 반도체 소자 및 이를 형성하기 위한 방법에 관한 것이다. 보다 상세하게는, 액티브 패턴 측벽에 수직하게 채널 영역이 형성되는 반도체 소자 및 이를 형성하기 위한 방법에 관한 것이다.
종래의 반도체 메모리 장치에 있어서, 일반적으로 트랜지스터는 전자(electron) 또는 홀(hole)을 공급하는 소스 영역(source region), 소스 영역으로부터 공급된 전자 또는 홀을 받아서 고갈시키는 드레인 영역(drain region), 그리고, 이러한 전자 또는 홀의 흐름을 제어하는 게이트 전극(gate electrode)을 구비한다. 상기 트랜지스터는 전자 또는 홀의 흐름 제어가 게이트 전극에 인가된 전압에 의한 전계 방식일 경우, 이러한 구조를 전계 효과 트랜지스터라 일컫는다. 또한, 소스 영역으로부터 유입된 전자 또는 홀이 드레인 영역으로 지나가는 영역을 채널 영역(channel region)이라 부르며, 대체로 채널 영역은 소스 영역과 드레인 영역 사이에 존재한다. 게이트 전극과 채널 영역을 전기적으로 절연시키기 위하여 이들 사이에 게이트 절연막(gate dielectric layer)이 형성된다.
근래 들어 반도체 메모리 장치의 집적도가 크게 증가함에 따라 트랜지스터의 게이트 전극의 길이도 급격하게 감소하고 있다. 이와 같이 게이트 전극의 길이가 감소함에 따라 단채널(short channel) 효과와 같은 문제점이 발생하게 된다. 대체로 단채널 효과는 여러 가지 문제점들을 통칭하는 것으로 대표적으로 트랜지스터의 누설 전류의 증가, 항복 전압의 감소 및 드레인 전압에 따른 전류의 지속적인 증가 등을 포함한다.
이러한 단채널 효과는 트랜지스터의 소스 영역과 드레인 영역 사이의 거리가 감소됨에 따라 유발되기 때문에, 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역의 길이를 증가시키기 위하여 리세스된 채널을 갖는 트랜지스터가 개발되었다. 예를 들면, 한국등록특허 제589056호에는 하부가 타원 형태로 확장된 리세스 내부에 매립된 게이트 전극 및 이의 제조 방법이 개시되어 있다. 즉, 기판의 표면상에 형성되는 게이트 선폭이 작게 형성되더라도 기판의 하부에 매립되는 게이트 전극의 폭을 증가시킴으로써 채널 길이를 용이하게 증가시킬 수 있다.
그러나, 이와 같은 리세스된 채널을 갖는 트랜지스터는 하부가 확장된 리세스 내부에 게이트 전극을 보이드 또는 심의 생성 등과 같은 공정 상의 다양한 어려움이 있다. 따라서, 충분한 반도체 소자의 수율 및 원하는 트랜지스터의 특성을 확보하기 어렵다.
더 나아가, 반도체 장치의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라, 현재 노광 한계치 이하의 디자인 룰을 갖는 MOS 트랜지스터의 개발이 요구되고 있다. 이에 따라, 사실상 소스/드레인 영역을 동일 평면상에 형성시키는 플래너 타입(planar type)의 트랜지스터를 기가 비트 대 메모리 장치에 적용하는 것은 거의 한계에 다다랐다.
이러한 이유로 소스/드레인 영역을 상하로 배치시켜 수직 채널을 유도하는 트랜지스터 구조가 제안되었다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이 다.
도 1을 참조하면, 수직 채널을 유도하기 위한 트랜지스터는, 기판(10) 상에 필라 액티브 패턴들(12)을 형성한다. 상기 필라 액티브 패턴들(12)의 하부 측벽 일부를 리세스시키고, 상기 리세스된 부위에 게이트 절연막 패턴들(16) 및 게이트 전극들(18) 포함하는 게이트들(20)을 형성한다. 이어서, 상기 필라 액티브 패턴들(12)에 의해 노출된 기판(10)으로 불순물을 주입하여 불순물 영역(도시되지 않음)을 형성한다. 상기 불순물 영역이 형성된 기판(10)을 패터닝하여 일 방향으로 연장하며 서로 평행한 핀 액티브 패턴들(14) 및 비트 라인들(12)을 형성한다.
상기 비트 라인들(12)은 상기 불순물 영역들이 전기적으로 분리됨으로써 형성된다. 또한, 상기 비트 라인들(12)은 트랜지스터의 소스/드레인으로도 기능할 수 있다.
그러나, 반도체 소자의 집적도가 향상됨에 따라 상기 핀 액티브 패턴들(14) 사이가 더욱 인접해지고, 상기 핀 액티브 패턴들(14) 사이가 인접해지면, 상기 핀 액티브 패턴들(14) 상부 표면에 형성된 비트 라인들(12) 사이도 인접해진다. 이로써, 인접한 비트 라인들(12) 사이에 상호 간섭이 발생되어 기생 커패시턴스를 유도되는 문제들이 초래되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 인접한 비트 라인들 사이의 상호 간섭을 억제하기 위한 반도체 소자를 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기와 같은 반 도체 소자를 형성하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자는, 기판 상에 구비되며, 상부 및 하부를 포함하며 상기 상부가 점차 감소되는 선폭을 갖는 제1 액티브 패턴과, 상기 제1 액티브 패턴 상에 구비되고, 기둥 형상을 갖는 제2 액티브 패턴과, 상기 제2 액티브 패턴을 통하여 채널이 형성되도록 상기 제2 액티브 패턴을 감싸는 게이트를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 액티브 패턴은 곡면 형태의 측면을 가질 수 있으며, 상기 반도체 소자는, 상기 제1 액티브 패턴의 상부에 구비되는 불순물 영역을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 액티브 패턴의 상부는, 수직 방향으로 배치된 제1 측면과, 상기 제1 측면의 하단부로부터 연장된 곡면 형태의 제2 측면을 포함할 수 있으며, 상기 반도체 소자는 상기 제1 액티브 패턴의 상부에 구비되는 불순물 영역을 더 포함하며, 상기 불순물 영역은 상기 제1 측면과, 상기 제2 측면의 상부 일부에 구비될 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 반도체 소자를 형성하는 방법에 있어서, 기판에, 상부 및 하부를 포함하며 상기 상부가 점차 감소되는 선폭을 갖는 제1 액티브 패턴을 형성한다. 상기 제1 액티브 패턴 상에, 기둥 형상을 갖는 제2 액티브 패턴을 형성한다. 상기 제2 액티브 패턴을 통하여 채널이 형성되도록 상기 제2 액티브 패턴을 감싸는 게이트를 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 액티브 패턴은, 기판을 패터닝하여 예비 제1 액티브 패턴을 형성하고, 상기 예비 제1 액티브 패턴을 등방성 식각하여, 곡면 형태의 측면을 갖도록 형성될 수 있다. 이때, 상기 제1 액티브 패턴들의 상부에 불순물 영역을 더 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 액티브 패턴은, 기판을 패터닝하여 예비 제1 액티브 패턴을 형성하고, 상기 예비 제1 액티브 패턴의 상부 및 측면에 희생 패턴을 형성하며, 상기 희생 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여 수직 방향으로 배치된 제1 측면과 상기 제1 측면의 하단부로부터 연장된 곡면 형태의 제2 측면을 포함하는 상부를 갖도록 형성될 수 있다. 이때, 상기 제1 액티브 패턴의 상부에 불순물 영역을 더 형성할 수 있으며, 상기 불순물 영역은 상기 제1 측면과 상기 제2 측면을 상부 일부에 형성될 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자는, 기판 상에 일 방향으로 연장하며 서로 평행하며, 상부 및 하부를 포함하고 상기 상부는 점차 감소되는 선폭을 갖는 핀 액티브 패턴들, 상기 핀 액티브 패턴들의 상부 표면 부위에 구비되는 비트 라인들과, 상기 핀 액티브 패턴들 상에 서로 이격되어 구비되는 필라 액티브 패턴들과, 상기 필라 액티브 패턴들을 통하여 채널들이 형성되도록 상기 필라 액티브 패턴들을 감사는 게이트들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 핀 액티브 패턴들은 곡면 형태의 측면을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 각각의 핀 액티브 패턴의 상부는, 수직 방 향으로 배치된 제1 측면과, 상기 제1 측면의 하단부로부터 연장된 곡면 형태의 제2 측면을 포함할 수 있다. 이때, 상기 비트 라인들은 상기 제1 측면과, 상기 제2 측면의 상부 일부에 각각 구비될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는, 상기 필라 액티브 패턴들의 상부에 각각 구비되는 불순물 영역들을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 기판을 패터닝하여 필라 액티브 패턴들을 형성한다. 상기 필라 액티브 패턴들에 의해 노출된 기판에 불순물을 주입하여 불순물 영역들을 형성한다. 상기 필라 액티브 패턴들 측벽을 감싸는 게이트들을 형성하다. 일 방향으로 연장되고 서로 평행하며, 상기 필라 액티브 패턴들 및 게이트들을 감싸는 마스크 패턴들을 형성한다. 상기 마스크 패턴들을 식각 마스크로 사용하여 불순물 영역들이 형성된 기판을 식각하여 전기적으로 서로 분리된 비트 라인들과, 점차 감소되는 선폭을 갖는 상부와 상기 상부로부터 연장되는 하부를 포함하는 핀 액티브 패턴들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 비트 라인들 및 핀 액티브 패턴들은, 상기 마스크 패턴들을 식각 마스크로 사용하여 상기 기판을 이방성 식각하여, 수직된 측벽을 포함하는 예비 핀 액티브 패턴들 및 예비 비트 라인들을 형성하고, 상기 예비 핀 액티브 패턴들 및 예비 비트 라인들을 등방성 식각하여 곡면인 측벽을 갖도록 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 마스크 패턴들을 이용하여 상기 기판 을 패터닝하여 예비 핀 액티브 패턴들을 형성하고, 상기 예비 핀 액티브 패턴들의 측면들에 희생 패턴들을 형성하며, 상기 마스크 패턴들 및 희생 패턴들을 식각 마스크로 사용하여 상기 기판을 식각하여 수직 방향으로 배치된 제1 측면들과 상기 제1 측면들의 하단부로부터 연장된 곡면 형태의 제2 측면을 포함하는 상부를 갖는 핀 액티브 패턴들과, 상기 제1 측면들과 제2 측면들의 상부에 비트 라인들을 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 필라 액티브 패턴들의 상부에 제2 불순물 영역을 더 형성할 수 있다.
상기와 같은 본 발명에 따르면, 비트 라인들이 형성된 핀 액티브 패턴들의 상부가 점차 감소되는 선폭을 가짐으로써, 인접하는 비트 라인들 사이의 상호 간섭이 감소된다. 따라서 상기 인접하는 비트 라인들 사이에서 발생되는 기생 커패시턴스를 감소시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되 는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 소자 및 이를 형성하기 위한 방법에 대해 상세하게 설명하면 다음과 같다.
우선, 본 발명의 실시예들에 따른 반도체 소자를 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2를 참조하면, 반도체 소자는, 기판(100) 상에 구비된 제1 액티브 패턴(134), 상기 제1 액티브 패턴(134) 상에 구비된 제2 액티브 패턴(112)과, 상기 제2 액티브 패턴(112)을 감싸는 게이트(118)를 포함한다. 또한, 상기 반도체 소자는, 상기 제1 액티브 패턴(134) 상부 표면에 구비된 제1 불순물 영역(132)과, 상기 제2 액티브 패턴(112) 상부 표면에 구비된 제2 불순물 영역(도시되지 않음)을 더 포함한다. 여기에서 언급되지 않은 102, 104, 108은 각각 마스크 패턴, 패드 산화 막 패턴 및 식각 방지막 패턴이다.
기판(100)으로는 실리콘 또는 게르마늄을 포함하는 반도체 기판 또는 SOI(silicon on isolation) 기판을 사용할 수 있다.
제1 액티브 패턴(134)은 상기 기판(100) 상에 구비되며, 상기 기판(100)과 동일한 물질을 포함한다. 상기 제1 액티브 패턴(134)은 사각 바(bar) 형상을 갖는다.
상기 제1 액티브 패턴(134)은 상부 및 하부를 포함하며, 상기 제1 액티브 패턴(134)의 상부는 점차 감소되는 선폭을 갖는다. 또한, 상기 제1 액티브 패턴(134)은 곡면 형태의 측면을 갖는다.
제1 불순물 영역(132)은 상기 제1 액티브 패턴(134)의 상부 표면 부위에 구비된다. 이때, 상기 제1 액티브 패턴(134)의 상부가 상술한 바와 같이 점차 감소하는 선폭을 가짐으로써, 상기 제1 불순물 영역(132)이 다수 개 구비되는 경우, 인접하는 제1 불순물 영역(132)들 사이의 상호 간섭을 감소시킬 수 있다.
상기 제1 불순물 영역(132)은 3족 또는 5족 원소들로부터 선택된 하나 또는 그들의 조합을 포함하며, 이후에 설명되는 제2 불순물 영역과 함께, 트랜지스터의 소스/드레인으로 기능할 수 있다.
제2 액티브 패턴(112)은 기둥 형상을 가지며, 상기 제1 액티브 패턴(134) 상에 구비된다.
보다 상세하게 상기 제2 액티브 패턴(112)은 상부 및 하부를 포함하며, 상기 제2 액티브 패턴(112)의 상부가 하부보다 넓은 단면적으로 가질 수 있다. 이로써, 상기 제2 액티브 패턴(112)의 측면은 단차를 가질 수 있다. 예를 들어, 상기 제2 액티브 패턴(112)이 원기둥 형상을 가질 경우, 상기 제2 액티브 패턴(112)의 상부는 제1 지름을 가지며, 상기 제2 액티브 패턴(112)의 하부는 상기 상부의 중심과 동일한 중심을 가지며 제1 지름보다 작은 제2 지름을 가질 수 있다.
게이트(118)는 게이트 절연막 패턴(114) 및 게이트 전극(116)을 포함하며, 상기 제2 액티브 패턴(112)의 하부에 순차적으로 구비된다.
보다 상세하게 설명하면, 상기 제2 액티브 패턴(112)의 하부는 상부와 단차를 가진다. 즉, 상기 단차부에 게이트 절연막 패턴(114) 및 게이트 전극(116)이 구비된다. 상기 게이트 절연막 패턴(114)은 산화물을 포함하며, 게이트 전극(116)은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 또는 금속 질화물을 포함할 수 있다.
한편, 도시되어 있지는 않지만, 다른 실시예에 따르면, 제2 액티브 패턴은 상부 및 하부가 동일한 단면적을 가질 수 있으며, 상기 제2 액티브 패턴의 하부 감싸는 게이트 절연막 패턴 및 게이트 전극을 포함하는 게이트가 형성될 수 있다.
제2 불순물 영역은 제2 액티브 패턴(112)의 상부 표면 부위에 구비된다. 상기 제2 불순물 영역의 불순물은 상기 제1 불순물 영역(132)의 불순물과 동일할 수 있다.
이로써, 제1 액티브 패턴(134) 및 제2 액티브 패턴(112)을 포함하는 기판(100)에, 게이트(118), 제1 불순물 영역(132) 및 제2 불순물 영역을 포함하는 트랜지스터를 형성할 수 있다. 상기 게이트(118)가 제2 액티브 패턴(112)의 하부를 감싸며, 상기 게이트(118) 상하로 불순물 영역들이 구비됨으로써, 제2 액티브 패턴(112)을 통하여 수직된 채널이 형성될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
상기 예비 핀 액티브 패턴들의 상부에 형성된다.상기 예비 핀 액티브 패턴들의 상부에 형성된다. 도 3을 참조하면, 반도체 소자는, 기판(200) 상에 구비된 제1 액티브 패턴(238), 상기 제1 액티브 패턴(238) 상에 구비된 제2 액티브 패턴(212)과, 상기 제2 액티브 패턴(212)을 감싸는 게이트(218)를 포함한다. 또한, 상기 반도체 소자는, 상기 제1 액티브 패턴(238) 상부 표면에 구비된 제1 불순물 영역(236)과, 상기 제2 액티브 패턴(212) 상부 표면에 구비된 제2 불순물 영역(도시되지 않음)을 더 포함한다. 여기에서 언급되지 않은 도면 부호 202, 204, 208, 214 및 216은 마스크 패턴, 패드 산화막 패턴, 식각 방지막 패턴, 게이트 절연막 패턴 및 게이트 전극이다.
제1 액티브 패턴(238)은 상기 기판(200) 상에 구비되며, 상기 기판(200)과 동일한 물질을 포함한다. 상기 제1 액티브 패턴(238)은 사각 바(bar) 형상을 갖는다.
상기 제1 액티브 패턴(238)은 상부 및 하부를 포함하며, 상기 제1 액티브 패턴(238)의 상부는 점차 감소되는 선폭을 갖는다. 보다 상세하게 설명하면, 상기 제1 액티브 패턴(238)의 상부는 수직 방향으로 배치된 제1 측면과, 상기 제1 측면의 하단부로부터 연장된 곡면 형태의 제2 측면을 포함한다. 상기 제1 액티브 패턴(238)의 하부는 상기 제2 측면을 연장하는 곡면 형태를 갖는다.
제1 불순물 영역(236)은 상기 제1 액티브 패턴(238)의 상부 표면 부위에 구비된다. 보다 구체적으로, 상기 제1 액티브 패턴(238) 상부의 제1 측면과, 제2 측면의 상부 일부에 구비된다.
이때, 상기 제1 액티브 패턴(238)의 상부가 상술한 바와 같이 점차 감소하는 선폭을 가짐으로써, 상기 제1 불순물 영역(236)이 다수 개 구비되는 경우, 인접하는 제1 불순물 영역(236)들 사이의 상호 간섭을 감소시킬 수 있다.
상기 상세하게 설명되지 않은 제2 액티브 패턴(212), 게이트(218) 및 제2 불순물 영역의 설명은 도 2에 도시된 반도체 소자의 구성 요소들과 동일하여 생략하기로 한다.
이어서, 도 2 및 도 3에 도시된 반도체 소자를 포함하는 반도체 소자 어레이를 설명하기로 한다.
도 4는 도 2에 도시된 반도체 소자를 포함하는 반도체 소자 어레이를 설명하기 위한 개략적인 사시도이고, 도 5는 도 4에 도시된 반도체 소자 어레이를 설명하기 위한 개략적인 단면도이다.
도 4 및 도 5를 참조하면, 반도체 소자 어레이는, 기판(100) 상에 구비된 핀 액티브 패턴(134)들, 상기 핀 액티브 패턴(134)들 상에 구비된 필라 액티브 패턴(112)들, 상기 필라 액티브 패턴(112)들 측벽에 감싸며 구비되는 게이트(118)들 을 포함한다. 또한, 상기 반도체 소자는 상기 핀 액티브 패턴(134)들 표면 부위들에 구비된 비트 라인(132)들과, 상기 필라 액티브 패턴(112)들 표면 부위들에 구비된 불순물 영역들(도시되지 않음)을 더 포함한다.
기판(100)은 실리콘 또는 게르마늄을 포함하는 반도체 기판 또는 SOI 기판일 수 있다.
핀 액티브 패턴(134)들은 상기 기판(100) 상에 일 방향으로 연장하고, 서로 평행하며 서로 이격되어 구비된다.
상기 핀 액티브 패턴(134)들은 상부 및 하부를 포함하며, 상기 핀 액티브 패턴(134)들의 상부는 점차 감소되는 선폭을 갖는다. 본 실시예에 따르면, 상기 핀 액티브 패턴(134)들의 상부가 점차 감소되는 선폭을 갖기 위해, 상기 핀 액티브 패턴(134)들의 측면이 곡면 형상을 갖는다.
비트 라인(132)은 불순물이 도핑된 영역들로써, 트랜지스터의 소스/드레인으로 기능할 수도 있다. 상기 불순물은 3족 또는 5족 원소들 중 선택된 하나 또는 그들의 조합을 포함할 수 있다.
상기 비트 라인(132)은 상기 핀 액티브 패턴(134)들의 연장 방향을 따라 연장되며, 상기 핀 액티브 패턴(134)들의 상부에 구비된다. 전술한 바와 같이 상기 핀 액티브 패턴(134)들의 상부가 점차 감소하는 선폭을 가짐으로써, 상기 핀 액티브 패턴(134)들의 상부에 구비된 비트 라인(132)들 사이의 이격 거리가 증가하게 된다. 따라서 인접한 비트 라인(132)들 사이의 상호 간섭이 감소하게 되어 기생 커패시턴스와 같은 문제를 방지할 수 있다.
필라 액티브 패턴(112)들은 상기 핀 액티브 패턴(134)들 상에 서로 이격되어 구비된다. 또한, 상기 필라 액티브 패턴(112)들의 연장 방향과 수직된 방향으로 일렬로 구비된다.
상기 필라 액티브 패턴(112)들은 상부 및 하부를 포함하며, 상기 상부는 제1 단면적을 가지며, 상기 하부는 상기 제1 단면적보다 작은 제2 단면적을 갖는다. 따라서, 상기 필라 액티브 패턴(112)들의 상부 및 하부의 측면이 단차를 갖게 된다.
예를 들어, 상기 필라 액티브 패턴(112)들이 원기둥 형상일 때, 상기 필라 액티브 패턴(112)들의 상부는 제1 직경을 가지며, 상기 필라 액티브 패턴(112)들의 하부는 상기 제1 직경보다 작은 제2 직경을 갖게 된다.
게이트(118)들은 게이트 절연막 패턴(114)들 및 게이트 전극(116)들을 각각 포함한다. 상기 게이트 절연막 패턴(114)들은 산화물을 포함하며, 상기 게이트 전극(116)들은 금속, 불순물이 도핑된 폴리실리콘, 금속 실리사이드 또는 금속 질화물 등을 포함할 수 있다.
상기 게이트(118)들은 상기 필라 액티브 패턴(112)들의 하부 부위에 상기 필라 액티브 패턴(112)들을 감싸며 구비된다. 이때, 상기 게이트(118)들의 두께는 상기 필라 액티브 패턴(112)들의 상부 및 하부의 단차와 실질적으로 동일하다. 따라서, 상기 게이트 전극(116)들의 표면과 상기 필라 액티브 패턴(112)들의 상부 측면 표면이 동일한 면상에 위치하게 된다.
도시되어 있지는 않지만, 후속 공정에 의해 상기 게이트 전극(116)들은 워드 라인들에 의해 상기 핀 액티브 패턴(134)들과 수직된 방향으로 서로 전기적으로 연 결될 수 있다.
한편, 도시되어 있지는 않지만, 다른 실시예에 따르면, 필라 액티브 패턴들은 상부 및 하부가 동일한 단면적을 가질 수 있으며, 상기 제2 액티브 패턴의 하부를 감싸는 워드 라인들이 구비될 수 있다. 즉, 상기 게이트 절연막 패턴들 및 게이트 전극들이 구비되지 않을 수 있다.
불순물 영역들은 상기 필라 액티브 패턴(112)들 상부 표면 부위에 구비된다. 상기 불순물 영역들은 비트 라인(132)들에 포함된 불순물과 동일한 물질을 포함할 수 있다.
상기 불순물 영역들은 비트 라인(132)들과 함께, 트랜지스터의 소스/드레인으로 기능할 수 있다. 예를 들어, 상기 비트 라인(132)들이 소스들로 기능할 경우, 상기 불순물 영역들은 드레인들로 기능할 수 있다.
이로써, 기판(100) 상에, 필라 액티브 패턴(112)들 하부 측벽을 감싸며 구비되는 게이트(118)들, 비트 라인(132)들 및 불순물 영역들을 포함하는 트랜지스터가 구비된다. 상기 트랜지스터의 채널 영역들은 상기 필라 액티브 패턴(112)들을 통하여 상하로 형성되는 수직 채널들일 수 있다.
여기에서 설명되지 않은 도면 부호 102, 104 및 108은 각각 마스크 패턴들, 패드 산화막 패턴들 및 식각 방지막 패턴들이다.
도 6은 도 3에 도시된 반도체 소자를 포함하는 반도체 소자 어레이를 설명하기 위한 개략적인 사시도이고, 도 7은 도 6에 도시된 반도체 소자 어레이를 설명하 기 위한 개략적인 단면도이다.
도 6 및 도 7을 참조하면, 반도체 소자 어레이는, 기판(200) 상에 구비된 핀 액티브 패턴(238)들, 상기 핀 액티브 패턴(238)들 상에 구비된 필라 액티브 패턴(212)들, 상기 필라 액티브 패턴(212)들 측벽에 감싸며 구비되는 게이트(218)들을 포함한다. 또한, 상기 반도체 소자는 상기 핀 액티브 패턴(238)들 표면 부위들에 구비된 비트 라인(236)들과, 상기 필라 액티브 패턴(212)들 표면 부위들에 구비된 불순물 영역(도시되지 않음)들을 더 포함한다.
핀 액티브 패턴(238)들은 상기 기판(200) 상에 일 방향으로 연장하고, 서로 평행하며 이격되어 구비된다.
상기 핀 액티브 패턴(238)들은 상부 및 하부를 포함하며, 상기 핀 액티브 패턴(238)들의 상부는 점차 감소되는 선폭을 갖는다. 본 실시예에 따르면, 상기 핀 액티브 패턴(238)들의 상부는 수직 방향으로 배치된 제1 측면들과, 상기 제1 측면들의 하단부로부터 연장되며 곡면 형태를 갖는 제2 측면들을 포함한다. 상기 핀 액티브 패턴(238)들의 하부는 상기 제2 측면들의 하단부로부터 연장되며 곡면 형태를 갖는다.
비트 라인(236)은 불순물이 도핑된 영역들로써, 트랜지스터의 소스/드레인으로 기능할 수도 있다. 상기 불순물은 3족 또는 5족 원소들 중 선택된 하나 또는 그들의 조합을 포함할 수 있다.
상기 비트 라인(236)들은 상기 핀 액티브 패턴(238)들의 연장 방향을 따라 연장되며, 상기 핀 액티브 패턴(238)들의 상부에 구비된다. 보다 구체적으로 상기 핀 액티브 패턴(238)들 상부의 제1 측면들과, 상기 제2 측면들의 상부 일부에 구비될 수 있다.
전술한 바와 같이 상기 핀 액티브 패턴(238)들의 상부가 점차 감소하는 선폭을 가짐으로써, 상기 핀 액티브 패턴(238)들의 상부에 구비된 비트 라인(236)들 사이의 이격 거리가 증가하게 된다. 따라서 인접한 비트 라인(236)들 사이의 상호 간섭이 감소하게 되어 기생 커패시턴스와 같은 문제를 방지할 수 있다. 게다가, 비트 라인들의 상부는 식각되지 않아 상기 비트 라인들의 저항이 크게 감소하지 않아, 상기 비트 라인들이 종래와 유사한 저 저항을 가질 수 있다.
상세하게 설명되지 않은 필라 액티브 패턴들, 게이트들 및 불순물 영역들은 도 4 및 도 5에 도시된 반도체 소자의 어레이에서 설명한 구성 요소들과 동일하여 그 설명을 생략하기로 한다. 또한, 설명되지 않은 도면 부호 202, 204, 208, 214 및 216은 각각 마스크 패턴들, 패드 산화막 패턴들, 식각 저지막 패턴들, 게이트 절연막 패턴들 및 게이트 전극들이다.
이하, 도 4 내지 도 7에 도시된 반도체 소자들을 실시예들에 따라 형성하는 방법에 대하여 설명하기로 한다.
도 8 내지 도 23은 도 4 및 도 5에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 사시도 및 공정 단면도들이다. 특히, 도 8, 10, 12, 14, 16, 18, 20 및 22는 도 4에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 사시도들이며, 도 9, 11, 13, 15, 17, 19, 21 및 23은 도 5에 도시된 반도체 소자를 형성하기 위한 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 8 및 도 9를 참조하면, 기판(100) 상에 패드 산화막(도시되지 않음) 및 마스크 패턴(102)들을 순차적으로 형성한다.
상기 기판(100)은 실리콘 또는 게르마늄을 포함하는 반도체 기판 또는 SOI(silicon on isolation) 기판일 수 있다.
상기 패드 산화막은 열 산화 공정 또는 화학 기상 증착 공정에 의해 형성될 수 있으며, 상기 기판(100)과 마스크 패턴(102)들 사이에서 스트레스를 감소시키는 기능을 수행한다.
상기 마스크 패턴(102)들은 질화물을 포함하며, 예컨대 실리콘 질화물일 수 있다.
상기 마스크 패턴(102)들을 형성하는 방법에 대하여 보다 상세하게 설명하면, 상기 패드 산화막 상에 제1 마스크막(도시되지 않음)을 형성하고, 상기 제1 마스크막 상에 포토레지스트 패턴들(도시되지 않음) 형성한다. 상기 포토레지스트 패턴들을 형성하기 이전에 사진 공정 시 발생되는 난반사를 억제하기 위하여 유기 반사 방지막을 더 형성할 수 있다. 이어서, 상기 포토레지스트 패턴들을 식각 마스크로 사용하여 상기 유기 반사 방지막 및 제1 마스크막을 순차적으로 식각하여 유기 반사 방지막 패턴들 및 마스크 패턴(102)들을 형성한다. 상기 마스크 패턴(102)들을 형성한 후, 상기 유기 반사 방지막 패턴들 및 포토레지스트 패턴은 에싱(ashing) 또는 스트립(strip) 공정에 의해 제거된다.
이어서, 상기 마스크 패턴(102)들을 식각 마스크로 상기 패드 산화막을 식각하여 패드 산화막 패턴(104)을 형성할 수 있다.
도 10 및 도 11을 참조하면, 상기 마스크 패턴(102)들 및 패드 산화막 패턴(104)들을 식각 마스크로 사용하여 상기 기판(100)을 식각하여, 제1 높이를 갖는 제1 예비 필라 액티브 패턴(105)들을 형성한다.
이때, 상기 식각 공정을 이방성 식각 공정을 사용하며, 상기 식각 공정에 의해 상기 제1 예비 필라 액티브 패턴(105)들의 측면은 수직된 면을 가질 수 있다.
이어서, 상기 제1 패턴들 및 기판(100)을 따라 연속적으로 식각 방지막(106)을 형성한다. 상기 식각 방지막(106)은 산화막, 질화막 또는 산화막 및 질화막이 적층된 막일 수 있다. 상기 식각 방지막(106)은 이후 등방성 식각하는 동안 상기 제1 예비 필라 액티브 패턴(105)들의 측벽이 식각되는 것을 방지하기 위한 막으로써, 상세한 설명은 이후에 하기로 한다.
도 12 및 도 13을 참조하면, 상기 마스크 패턴(102)들을 식각 마스크로 상기 식각 방지막(106)을 이방성 식각하여 상기 제1 예비 필라 액티브 패턴(105)들의 측벽에 식각 방지막 패턴(108)들을 형성한다.
계속해서, 상기 제1 예비 필라 액티브 패턴(105)들 및 식각 방지막 패턴(108)들에 의해 노출된 기판(100)을 지속적으로 이방성 식각하여, 상기 제1 높이보다 높은 제2 높이를 가지며, 측면이 수직된 면을 갖는 제2 예비 필라 액티브 패턴(110)들을 형성한다.
도 14 및 도 15를 참조하면, 상기 마스크 패턴(102)들 및 식각 방지막 패 턴(108)들을 식각 마스크로 사용하여 상기 제2 예비 필라 액티브 패턴(110)들을 등방성 식각하여 필라 액티브 패턴(112)들을 형성한다.
상기 필라 액티브 패턴(112)들은 제2 높이를 가지며, 상기 식각 방지막 패턴(108)들에 의해 식각되지 않아 수직된 면을 갖는 상부들과, 등방성 식각되어 리세스를 갖는 상부들을 포함한다.
보다 상세하게 설명하면, 상기 등방성 식각 공정을 수행하는 동안 상기 식각 방지막 패턴(108)들에 의해 마스킹된 제2 예비 필라 액티브 패턴(110)들의 상부는 거의 식각되지 않으며, 상기 제2 예비 필라 액티브 패턴(110)들의 하부는 상부보다 작은 단면적을 갖도록 식각된다. 이렇게 형성된 필라 액티브 패턴(112)들의 하부에는 리세스가 형성되며, 상기 리세스로 인하여 상기 필라 액티브 패턴(112)들의 측면이 단차를 갖게된다.
도 16 및 도 17을 참조하면, 상기 필라 액티브 패턴(112)들의 하부를 감싸는 게이트(118)들이 형성된다.
보다 상세하게 설명하면, 상기 필라 액티브 패턴(112)들 및 마스크 패턴(102)들이 형성된 기판(100) 표면에 열 산화 공정을 수행하여 열 산화막을 형성한다. 상기 열 산화막은 상기 필라 액티브 패턴(112)들의 하부 리세스들 표면들과, 기판(100) 상에 얇게 형성된다. 여기에서, 상세하게 도시되어 있지는 않지만 상기 리세스 표면들 상에 형성된 열 산화막은 게이트 절연막 패턴(114)으로 기능하며, 기판(100) 상에 형성된 열 산화막은 후속 공정에서 이온 주입 공정 시 기판(100)의 손상을 억제하는 기능을 수행할 수 있다.
이어서, 상기 열 산화막이 형성된 기판(100) 상에, 상기 필라 액티브 패턴(112)들이 매립되도록 도전막(도시되지 않음)을 형성한다. 상기 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물을 포함할 수 있다. 계속해서, 상기 필라 액티브 패턴(112)들의 상부를 노출시키도록 상기 도전막의 상부를 제거한다.
상기 도전막을 마스크 패턴(102)들로 이방성 식각하여 상기 필라 액티브 패턴(112)들 하부의 리세스들을 완전하게 매립하는 게이트 전극(116)들을 형성한다. 이로써, 필라 액티브 패턴(112)들 하부 리세스 내부에 게이트 절연막 패턴(114)들 및 게이트 전극(116)들을 포함하는 게이트(118)들을 형성할 수 있다.
한편, 상기 게이트 전극(116)들의 표면이 상기 필라 액티브 패턴(112)들의 상부 표면과 동일한 면상에 위치하게 된다. 또한, 도시되어 있지는 않지만, 인접한 게이트 전극(116)들은 후속 공정에서 핀 액티브 패턴들의 연장 방향과 수직된 방향으로 워드 라인들을 통해 전기적으로 연결될 수 있다.
도 18 및 도 19를 참조하면, 상기 마스크 패턴(102)들을 이온 주입 마스크로 사용하여 상기 기판(100)으로 불순물을 이온 주입하여 예비 제1 불순물 영역(120)들을 형성한다. 상기 불순물은 3족 또는 5족 원소들 중 하나 또는 그들의 조합을 포함할 수 있다.
상기 예비 제1 불순물 영역(120)들은 상기 기판(100) 표면으로 불순물을 이온 주입하고, 이어서 열 확산을 수행한다. 상기 열 확산에 의해 도시된 바와 같이 불순물이 상기 필라 액티브 패턴(112)들 아래로 이동하게 된다. 상기 확산 공정에 서 인접하는 예비 제1 불순물 영역(120)들이 접하여도 무관하다.
도 20 및 도 21을 참조하면, 상기 필라 액티브 패턴(112)들의 측면 및 마스크 패턴(102)들의 상부 상에, 일 방향으로 연장하며 서로 평행한 희생 패턴(126)들을 형성한다.
보다 구체적으로, 상기 필라 액티브 패턴(112)들 사이를 매립하도록 상기 마스크 패턴(102)들 상에 제1 희생막(도시되지 않음)을 형성한다. 상기 제1 희생막은 상기 기판(100)과 식각 선택비를 갖는 물질을 포함한다. 본 실시예에서는 제1 희생막으로 산화막을 사용하며, 상기 산화막은 갭 매립 특성이 우수한 BPSG(boro-phospho-sililcate glass), TOSZ(Tonen Silazene), USG(undoped silicate glass), SOG(spin on glass), FOX(flowable oxide), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP-CVD 산화물 등을 포함할 수 있다.
상기 마스크 패턴(102)들의 상부면이 노출되도록 상기 제1 희생막의 상부를 연마한다. 상기 연마 공정은 화학 기계적 연마 공정, 에치 백 또는 이들의 혼합 공정으로 수행될 수 있다.
상기 상부면이 연마된 제1 희생막 상에 제2 희생막(도시되지 않음)을 형성한다. 상기 제2 희생막은 TEOS 산화물을 포함할 수 있다.
상기 제2 희생막 상에 유기 반사 방지막(도시되지 않음) 및 포토레지스트 패턴(도시되지 않음)들을 순차적으로 형성한다. 상기 유기 반사 방지막은 비정질 탄소막(amorphous carbon layer) 및 실리콘 산질화막을 포함할 수 있다. 상기 포토레지스트 패턴들은 상기 필라 액티브 패턴(112)들의 선폭보다 넓고, 일 방향으로 연 장하는 바 형상을 가지며, 서로 평행하고, 등간격으로 이격되어 형성된다.
상기 포토레지스트 패턴들을 식각 마스크로 사용하여 상기 유기 반사 방지막 및 제2 희생막을 이방성 식각하여 유기 반사 방지막 패턴들(도시되지 않음) 및 제2 희생 패턴들(122)을 형성한다. 계속해서, 상기 제1 희생막을 지속적으로 이방성 식각하여, 일 방향으로 연장되고 서로 평행하며, 상기 필라 액티브 패턴(112)들의 측면에 제1 희생 패턴들을 형성한다. 이로써, 제1 희생 패턴들(124) 및 제2 희생 패턴(122)들을 포함하는 희생 패턴(126)들을 형성한다.
상기 희생 패턴(126)들을 형성한 후, 포토레지스트 패턴들 및 유기 반사 방지막 패턴들을 에싱 및 스트립 공정으로 제거한다.
도 22 및 23을 참조하면, 상기 희생 패턴(126)들을 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하여 예비 핀 액티브 패턴(130)들과, 전기적으로 분리된 예비 비트 라인(128)들을 형성한다.
상기 예비 핀 액티브 패턴(130)들은 수직된 측면을 가진다. 즉, 예비 핀 액티브 패턴(130)들의 상부 및 하부는 동일한 단면적을 갖는다.
그리고, 상기 예비 비트 라인(128)들은 상기 예비 핀 액티브 패턴(130)들의 상부에서, 상기 예비 핀 액티브 패턴(130)들의 연장 방향과 동일한 방향으로 연장되어 형성된다.
다시 도 4 및 도 5를 참조하면, 상기 희생 패턴(126)들을 식각 마스크로 사용하여 상기 예비 핀 액티브 패턴(130)들을 등방성 식각하여, 핀 액티브 패턴(134)들과 비트 라인(132)들을 형성한다.
핀 액티브 패턴(134)들은 곡면 형태의 측면을 가진다. 즉, 상기 핀 액티브 패턴(134)들의 상부는 점차 감소하는 선폭을 갖는 상부를 포함한다.
비트 라인(132)들은 상기 점차 감소하는 선폭을 갖는 상부에 형성되며, 인접한 비트 라인(132)들 사이의 거리가 증가하게 된다. 이로 인하여 상기 인접하는 비트 라인(132)들 사이의 상호 간섭이 감소하며, 특히 기생 커패시턴스 등이 감소하게 된다.
상기 핀 액티브 패턴(134)들 및 비트 라인(132)들이 형성된 후, 상기 희생 패턴(126)들을 제거한다.
도시되어 있지는 않지만, 상기 마스크 패턴(102)들을 제거한 후, 노출된 필라 액티브 패턴(112)들 상에 불순물 영역들을 형성한다. 상기 불순물 영역들은 비트 라인(132)들과 함께 트랜지스터의 소스/드레인으로 기능하게 된다.
도 24 내지 도 31은 도 6 및 도 7에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 사시도들 및 공정 단면도들이다. 특히, 도 24, 26, 28 및 30은 도 6에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 개략적인 공정 사시도들이고, 도 25, 27, 29 및 31은 도 7에 도시된 반도체 소자를 형성하기 위한 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 24 및 도 25를 참조하면, 도 8 내지 도 21을 참조로 설명한 것과 동일한 공정을 수행함으로써, 기판(200) 상에 마스크 패턴(202)들 및 필라 액티브 패턴(212)들을 형성하고, 상기 필라 액티브 패턴(212)들 하부 측면을 감싸는 게이 트(218)들과, 상기 필라 액티브 패턴(212)들에 의해 노출된 기판(200) 상부 표면에 제1 불순물 영역(220)들을 형성한 후, 상기 마스크 패턴(202)들의 상부와 필라 액티브 패턴(212)들의 측면 상에 희생 패턴(226)들을 형성한다. 설명되지 않은 도면 부호 204, 208, 214, 216, 222 및 224는 각각 패드 산화막 패턴, 제1 식각 저지막 패턴, 게이트 절연막 패턴, 게이트 전극, 제1 희생 패턴 및 제2 희생 패턴이다.
이어서, 상기 희생 패턴(226)들을 이용하여 상기 제1 불순물 영역(220)들의 상부 일부를 식각한다. 이때, 상기 제1 불순물 영역(220)들이 전기적으로 분리되지 않도록 한다.
도 26 및 도 27을 참조하면, 상기 희생 패턴(226)들 및 상부 일부가 식각된 제1 불순물 영역(220)들 상에 연속적으로 제2 식각 방지막(228)을 형성한다.
상기 제2 식각 방지막(228)은 기판(200)과 식각 선택비를 갖는 물질을 포함하며, 예컨대, 산화물을 포함할 수 있다. 상기 산화물의 예로서는 MTO(middle temperature oxide)을 들 수 있다.
도 28 및 도 29를 참조하면, 상기 제2 식각 방지막(228)을 이방성 식각하여 상기 희생 패턴(226)들 측벽에 제2 식각 방지막 패턴(230)들 형성한다.
상기 제2 식각 방지막 패턴(230)들 및 희생 패턴(226)들을 식각 마스크로 사용하여 상기 기판(200)을 이방성 식각하여, 예비 핀 액티브 패턴(234)들 및 예비 비트 라인(232)들을 형성한다.
상기 예비 핀 액티브 패턴(234)들은 수직된 측면을 가지며, 상기 예비 비트 라인(232)들은 상기 제1 불순물 영역(220)들을 전기적으로 분리시키도록 식각하여 형성될 수 있다. 이때, 상기 예비 비트 라인(232)들은 상기 예비 핀 액티브 패턴(234)들의 상부를 따라 연장된다.
도 30 및 도 31을 참조하면, 상기 제2 식각 방지막 패턴(230) 및 희생 패턴(226)들을 식각 마스크로 사용하여 상기 예비 핀 액티브 패턴(234)들을 등방성 식각하여, 핀 액티브 패턴(238)들 및 비트 라인(236)들을 형성한다.
상기 핀 액티브 패턴(238)들은, 수직 방향으로 배치된 제1 측면들과, 상기 제1 측면들의 하단부로부터 연장되며 곡면 형태를 갖는 제2 측면들을 포함하는 상부들과, 상기 제2 측면들로부터 연장되며 곡면 형태를 갖는 하부를 포함한다.
보다 상세하게 설명하면, 상기 등방성 식각 공정을 수행하는 동안 상기 제2 식각 방지막 패턴(230)에 의해 마스킹된 핀 액티브 패턴(238)들의 상부 제1 측면들은 거의 식각되지 않고, 핀 액티브 패턴(238)들 상부의 제2 측면들 및 하부가 등방성 식각하여 곡면 형태의 측면을 갖는다.
상기 비트 라인(236)들은 상기 핀 액티브 패턴(238)들의 상부에 형성된다. 보다 상세하게 설명하면, 상기 핀 액티브 패턴(238)들의 상부 제1 측면들과, 제2 측면들의 상부 일부에 형성된다.
상기와 같은 구조에 의해, 인접한 비트 라인(236)들의 이격 거리가 증가하게 된다. 특히, 비트 라인(236)들의 하부 거리가 증가하게 된다. 이로써, 상기 비트 라인(236)들 사이의 기생 커패시턴스 등과 같은 상호 간섭을 감소시킬 수 있다. 또한, 상기 비트 라인들의 상부는 식각되지 않아 상기 비트 라인들은 종래의 비트 라인들과 유사한 저 저항을 가질 수 있다.
다시, 도 6 및 도 7을 참조하면, 상기 제2 식각 방지막 패턴(230)들을 제거한다.
도시되어 있지는 않지만, 마스크 패턴(202)들을 제거한 후, 필라 액티브 패턴(212)들의 상부로 불순물을 주입하여 불순물 영역들을 형성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 점차 선폭이 감소하는 상부를 포함하는 핀 액티브 패턴들 상부에 형성된 비트 라인들은, 인접하는 비트 라인들 사이의 이격 거리가 증가하게 되어, 상호 간섭이 감소하게 된다. 따라서, 상기 인접하는 비트 라인들 사이의 기생 커패시턴스가 감소할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 기판 상에 구비되며, 상부 및 하부를 포함하며 상기 상부가 점차 감소되는 선폭을 갖는 제1 액티브 패턴;
    상기 제1 액티브 패턴 상에 구비되고, 기둥(pillar) 형상을 갖는 제2 액티브 패턴; 및
    상기 제2 액티브 패턴을 통하여 채널이 형성되도록 상기 제2 액티브 패턴을 감싸는 게이트를 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 액티브 패턴은 곡면 형태의 측면을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서, 상기 제1 액티브 패턴의 상부에 구비되는 불순물 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 액티브 패턴의 상부는, 수직 방향으로 배치된 제1 측면과, 상기 제1 측면의 하단부로부터 연장된 곡면 형태의 제2 측면을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 제1 액티브 패턴의 상부에 구비되는 불순물 영역을 더 포함하며, 상기 불순물 영역은 상기 제1 측면과, 상기 제2 측면의 상부 일부에 구비되는 것을 특징으로 하는 반도체 소자.
  6. 기판에, 상부 및 하부를 포함하며 상기 상부가 점차 감소되는 선폭을 갖는 제1 액티브 패턴을 형성하는 단계;
    상기 제1 액티브 패턴 상에, 기둥 형상을 갖는 제2 액티브 패턴을 형성하는 단계; 및
    상기 제2 액티브 패턴을 통하여 채널이 형성되도록 상기 제2 액티브 패턴을 감싸는 게이트를 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  7. 제6항에 있어서, 상기 제1 액티브 패턴을 형성하는 단계는,
    기판을 패터닝하여 예비 제1 액티브 패턴을 형성하는 단계; 및
    상기 예비 제1 액티브 패턴을 등방성 식각하여, 곡면 형태의 측면을 갖는 제1 액티브 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 제1 액티브 패턴의 상부에 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제6항에 있어서, 상기 제1 액티브 패턴을 형성하는 단계는,
    기판을 패터닝하여 예비 제1 액티브 패턴을 형성하는 단계;
    상기 예비 제1 액티브 패턴의 상부 및 측면에 희생 패턴을 형성하는 단계; 및
    상기 희생 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여, 수직 방향으로 배치된 제1 측면과, 상기 제1 측면의 하단부로부터 연장된 곡면 형태의 제2 측면을 포함하는 상부를 포함하는 제1 액티브 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 제1 액티브 패턴의 상부에 불순물 영역을 형성하는 단계를 더 포함하며, 상기 불순물 영역을 상기 제1 측면과, 상기 제2 측면의 상부 일부에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 기판 상에 일 방향으로 연장하며 서로 평행하며, 상부 및 하부를 포함하고 상기 상부는 점차 감소되는 선폭을 갖는 핀 액티브 패턴들(fin active patterns);
    상기 핀 액티브 패턴들의 상부 표면 부위에 구비된 비트 라인들(bit lines);
    상기 핀 액티브 패턴들 상에 서로 이격되어 구비되는 필라 액티브 패턴들(pillar active pattern); 및
    상기 필라 액티브 패턴들을 통하여 채널들(channels)이 형성되도록 상기 필라 액티브 패턴들을 감싸는 게이트들(gates)을 포함하는 반도체 소자.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 각각의 핀 액티브 패턴들의 상부는, 수직 방향으로 배치된 제1 측면들과, 상기 제1 측면들의 하단부들로부터 연장된 곡면 형태의 제2 측면들을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 비트 라인들은 상기 제1 측면들과, 상기 제2 측면들의 상부 일부에 각각 구비되는 것을 특징으로 하는 반도체 소자.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 필라 액티브 패턴들의 상부에 각각 구비되는 불순물 영역들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 기판을 패터닝하여 필라 액티브 패턴들을 형성하는 단계;
    상기 필라 액티브 패턴들에 의해 노출된 기판에 불순물을 주입하여 불순물 영역들을 형성하는 단계;
    상기 필라 액티브 패턴들 측벽을 감싸는 게이트들을 형성하는 단계;
    일 방향으로 연장되고 서로 평행하며, 상기 필라 액티브 패턴들 및 게이트들을 감싸는 마스크 패턴들을 형성하는 단계; 및
    상기 마스크 패턴들을 식각 마스크로 사용하여 불순물 영역들이 형성된 기판 을 식각하여, 전기적으로 서로 분리된 비트 라인들과, 점차 감소되는 선폭을 갖는 상부와 상기 상부로부터 연장되는 하부를 포함하는 핀 액티브 패턴들을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  17. 제16항에 있어서, 상기 비트 라인들 및 핀 액티브 패턴들을 형성하는 단계는,
    상기 마스크 패턴들을 식각 마스크로 사용하여 상기 기판을 이방성 식각하여, 수직된 측벽을 갖는 예비 핀 액티브 패턴들 및 예비 비트 라인들을 형성하는 단계; 및
    상기 예비 핀 액티브 패턴들 및 예비 비트 라인들을 등방성 식각하여 곡면인 측벽을 갖는 핀 액티브 패턴들 및 비트 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제16항에 있어서, 상기 비트 라인들 및 핀 액티브 패턴들을 형성하는 단계는,
    상기 마스크 패턴들을 이용하여 상기 기판을 패터닝하여 예비 핀 액티브 패턴들을 형성하는 단계;
    상기 예비 핀 액티브 패턴들의 측면들에 희생 패턴들을 형성하는 단계; 및
    상기 마스크 패턴들 및 희생 패턴들을 식각 마스크로 사용하여 상기 기판을 식각하여, 수직 방향으로 배치된 제1 측면들과 상기 제1 측면들의 하단부들로부터 연장된 곡면 형태의 제2 측면들을 포함하는 상부들 갖는 핀 액티브 패턴들과, 상기 제1 측면들과 제2 측면들의 상부에 비트 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 필라 액티브 패턴들의 상부에 불순물 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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