KR100787738B1 - 이미지 센서 및 이미지 센서 모듈 - Google Patents

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Abstract

화질 및 판독 스피드의 열화를 초래하지 않고, 소형화, 저소비 전력화, 고속화를 가능하게 하는 이미지 센서를 제공한다. 전원에 접속된 포토 다이오드(31) 및 리세트 트랜지스터(32)와, 포토 다이오드(31)의 신호 전압을 검출하는 검출 트랜지스터(33)와, 검출 트랜지스터(33)를 선택하고, 신호 전압을 판독하는 선택 트랜지스터(34)로 이루어지는 화소 셀(14)과, MOS 트랜지스터 등으로 구성되는 주변 회로(12)와 입출력 회로(13) 등으로 구성한다. 리세트 트랜지스터(32) 및 검출 트랜지스터(33)의 게이트 절연막(60A)을, 선택 트랜지스터(34)의 게이트 절연막(60B)보다 두껍게 형성한다.
화질, 판독 스피드, 검출 트랜지스터, 선택 트랜지스터

Description

이미지 센서 및 이미지 센서 모듈{IMAGE SENSOR AND IMAGE SENSOR MODULE}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 소형화 및 고성능화를 가능하게 하는 CMOS 이미지 센서에 관한 것이다.
고체 촬상 소자로서, CCD 이미지 센서 및 CMOS 이미지 센서가 사용되고 있다. CCD 이미지 센서는, 고감도·고화질이라는 특징을 갖고 있다. 한편, CMOS 이미지 센서는, 단일 전원 구동이 가능하여, 소비 전력이 CCD 이미지 센서의 1/10이라는 특징을 갖고 있다. 최근, CMOS 이미지 센서는 그 특징을 살려 휴대 전화, 휴대 단말기에 탑재되고 있다.
CMOS 이미지 센서는, 촬상 소자와 신호 처리 회로를 동일 반도체 기판 상에 형성할 수 있고, 또한 시스템 LSI 등의 반도체 집적 회로와 동일한 제조 공정으로 제조할 수 있는 우수한 특징을 갖고 있다.
도 1은 CMOS 이미지 센서의 구성을 도시하는 블록도이다.
도 1을 참조하면, CMOS 이미지 센서(200)는, 수광부(201)와, 수광부(201)를 제어하는 구동 회로(202)와, 수광부(201)가 수광한 광량을 판독하여 디지털 데이터로 변환하는 판독 회로(203) 등으로 구성되어 있다. 수광부(201)는, 다수의 화소 셀로 구성되어 있고, CIF(Common Intermediate Format, 352 화소×288 화소)나 VGA(Video Graphics Array, 640 화소×480 화소) 등과 같이 텔레비전 전화나 PC의 화상에 맞추어, 화소 셀이 매트릭스 형상으로 배치되어 있다. 수광부(201)에 결상된 이미지는 각각의 화소 셀로 분해되고, 광량에 따른 전압으로 변환된다.
도 2는 화소 셀의 등가 회로를 도시하는 도면이다.
도 2를 참조하면, 화소 셀은, 수광한 광량에 비례한 신호 전하를 광전 변환에 의해 생성하여 축적하는 포토다이오드(211)와, 포토다이오드(211)에 축적된 신호 전하를 전압으로서 반복하여 판독하기 위한 3개의 n 채널 MOS 트랜지스터(212∼214)로 구성되어 있다. 이하, 화소 셀의 구체적인 동작을 설명한다.
우선, 리세트 신호가 리세트 트랜지스터(212)에 입력되면, 리세트 트랜지스터(212)가 온으로 되고, 포토다이오드(211)의 캐소드의 전압이 리세트 전압(=전원 전압 VM)으로 세트된다. 계속해서 일정 시간 수광하면 광전 효과에 의해 광량에 비례한 전자가 발생하고, 캐소드에 축적되어, 캐소드의 전압이 강하한다. 셀렉트 신호에 의해 선택 트랜지스터(214)가 온으로 되면, 포토다이오드(211)의 캐소드의 전압이 검출 트랜지스터(213)의 게이트를 통하여, 선택 트랜지스터(214)로부터 도 1에 도시하는 판독 회로(203)로 판독된다.
이 광전 효과에 의한 발생 전자수가 동일하면, 포토다이오드(211)의 접합 용량과 검출 트랜지스터(213)의 게이트 용량의 합이 작을수록, 포토다이오드(211)의 캐소드의 전압 변화량이 커진다. 따라서 포토다이오드(211)의 접합 용량 및 검출 트랜지스터(213)의 게이트 용량이 작을수록 광량에 대한 감도가 향상된다.
한편, CMOS 이미지 센서의 고화소수화 즉 화질 향상, 및 소형화 등이 요구되고 있다. 이들 요구에 응하기 위해서는, 화소 셀이나 구동 회로 등의 소형화가 필요하게 되기 때문에, 스케일링칙에 따라, 보다 미세한 룰의 프로세스를 적용하는 것을 생각할 수 있다. 이러한 방법으로는, CMOS 트랜지스터의 게이트 길이를 축소함과 함께 게이트 절연막의 박막화가 필요하게 된다. 예를 들면, 게이트 길이 0.35㎛의 프로세스에서는 게이트 절연막의 막 두께는 7∼8㎚, 0.25㎛ 프로세스에서는 약 5㎚, 0.18㎛에서는 약 3㎚ 두께의 게이트 절연막이 필요하게 된다.
그러나, 보다 미세한 프로세스를 적용하면 여러가지 문제가 발생한다. 이하 이들 문제에 대하여 상세히 설명한다.
우선, 게이트 절연막을 박막화하면, 일반적으로 게이트 누설 전류가 증대한다. 도 2에 도시하는 검출 트랜지스터(213)의 게이트 전극은 포토다이오드(211)의 캐소드와 접속되어 있으므로, 검출 트랜지스터(213)의 게이트 누설 전류가 증대하면 캐소드에 축적되어 있는 신호 전하를 파괴해 버린다. 특히, 0.25㎛ 이하의 프로세스에서는, 게이트 절연막의 두께가 5㎚∼2.5㎚로 되고, 게이트 누설 전류가 증대한다. 광전 변환에 의한 진정한 신호에 대하여 게이트 누설 전류에 의한 의사 신호가 증가하고, S/N비를 저하시키는 문제로 된다. 특히 어두운 곳에서 촬영하는 경우에는, 진정한 신호가 미소하기 때문에 어두운 화상에, 게이트 누설 전류에 의한 의사 신호가 백점으로 되어 나타나, 현저히 화질을 저하시키는 원인으로 된다.
또한, 게이트 절연막을 박막화하면, 검출 트랜지스터(213)의 게이트 용량이 증가한다. 검출 트랜지스터(213)는, 포토다이오드(211)의 캐소드와 접속되어 있으 므로, 포토다이오드(211)의 접합 용량과 검출 트랜지스터(213)의 게이트 용량의 합이 증가하고, 전술한 바와 같이, 광전 효과에 의해 발생한 신호 전하에 대한 전압 변화량이 작아져, 광량에 대한 감도가 저하한다는 문제가 발생한다.
또한, 포토다이오드(211)의 캐소드를 리세트 전압으로 설정하기 위한 리세트 신호의 레벨은 높은 쪽이 바람직하다. 리세트 트랜지스터(212)의 특성의 개체 차에 기인하는 리세트 전압의 변동을 억제하기 위해서이다. 그러나, 리세트 신호의 레벨이 높을수록, 리세트 트랜지스터(212)의 게이트 누설 전류가 증가한다. 특히 게이트 절연막의 막 두께가 5㎚ 이하로 되면 게이트 누설 전류가 증대되어 게이트 절연막의 신뢰성이 저하한다고 하는 문제가 발생한다.
또한, 미세한 룰의 프로세스에서는, 핫 캐리어의 발생이나 단채널 효과를 억제하기 위해, n 채널 MOS 트랜지스터의 LDD(Lightly Doped Drain) 또는 소스/드레인 영역을 고농도이면서 얕은 As 이온으로 형성하는 것이 일반적으로 행해지게 되어 있다. 또한, 기판의 불순물 농도도 고농도로 설정되기 때문에, 소스/드레인 영역과 기판과의 접합부에 형성되는 공핍층의 접합 용량이 증가한다. 그 때문에, 이 접합부를 충방전하는 신호 전압의 판독 동작 속도가 저하한다고 하는 문제를 발생시킨다. 특히 게이트 길이가 0.25㎛∼0.18㎛의 룰의 프로세스에서는, LDD 또는 소스/드레인의 하부에, 소스/드레인 영역으로부터의 공핍층의 신장을 작게 하는 포켓 영역을 형성하는 경우가 많다. 포켓 영역은 기판과 동일한 극성으로 고농도의 불순물 영역으로 형성되므로, 소스/드레인 영역과 포켓 영역과의 접합부에 형성되는 공핍층에 의해 접합 용량이 더 증가되어, 신호 전압의 판독 동작 속도가 더 저하한 다고 하는 문제가 발생한다.
<발명의 개시>
따라서, 본 발명은 상기의 문제점을 감안하여 이루어진 것으로, 본 발명의 개괄 목적은, 화질 및 판독 스피드의 열화를 초래하지 않고, 소형화, 저소비 전력화, 고속화를 가능하게 하는 이미지 센서 및 이미지 센서 모듈을 제공하는 것이다.
본 발명의 일 관점에 의하면, 제1 전원과 제2 전원 사이에 직렬 접속된 리세트 트랜지스터 및 포토다이오드와, 상기 제1 전원에 접속되어, 상기 포토다이오드의 신호를 검출하는 검출 트랜지스터와, 상기 검출 트랜지스터를 선택하는 선택 트랜지스터를 포함하는 이미지 센서로서, 상기 검출 트랜지스터의 게이트 절연막은, 상기 선택 트랜지스터의 게이트 절연막보다 두꺼운 이미지 센서가 제공된다.
본 발명에 따르면, 검출 트랜지스터의 게이트 절연막은, 선택 트랜지스터의 게이트 절연막보다 두껍게 형성되어 있다. 따라서, 게이트 누설 전류를 억제할 수 있어, 포토다이오드에 축적된 신호 전하를 고밀도로 유지함과 함께, 노이즈를 억제할 수 있다. 또한, 선택 트랜지스터의 게이트 절연막은 얇게 형성되어 있으므로, 스케일링칙에 따라 트랜지스터를 미소화 및 고속화할 수 있다. 그 결과, 화소 셀의 집적화 및 고화질화, 고속화, 저소비 전력화가 가능하게 된다.
상기 리세트 트랜지스터의 게이트 절연막은, 상기 선택 트랜지스터의 게이트 절연막보다 두꺼운 구성으로 해도 된다. 게이트 누설 전류의 증가를 초래하지 않고, 리세트 신호의 전압을 높게 설정하는 것이 가능해져, 그 결과, 리세트 전압의 변동을 억제할 수 있고, 또한 임계값의 변동을 방지하여, 게이트 절연막의 신뢰성 을 확보할 수 있다.
본 발명의 다른 관점에 따르면, 제1 전원과 제2 전원 사이에 직렬 접속된 리세트 트랜지스터 및 포토다이오드와, 상기 제1 전원에 접속되어, 상기 포토다이오드의 신호를 검출하는 검출 트랜지스터와, 상기 검출 트랜지스터를 선택하는 선택 트랜지스터와, 주변 회로를 구성하는 트랜지스터를 포함하는 이미지 센서로서, 상기 검출 트랜지스터의 게이트 절연막은, 상기 주변 회로를 구성하는 트랜지스터의 게이트 절연막보다 두꺼운 이미지 센서가 제공된다.
본 발명에 따르면, 전술한 검출 트랜지스터의 작용, 효과가 발휘됨과 함께, 주변 회로의 트랜지스터의 게이트 절연막은 얇게 형성되어 있으므로, 주변 회로의 트랜지스터를 미소화 및 고속화할 수 있고, 주변 회로의 고집적화 및 고속화가 가능하게 된다.
도 1은 CMOS 이미지 센서의 구성을 도시하는 블록도.
도 2는 화소 셀의 등가 회로를 도시하는 도면.
도 3은 본 발명의 실시 형태의 CMOS 이미지 센서의 개요 구성을 도시하는 도면.
도 4는 하나의 화소 셀(14)의 등가 회로를 도시하는 도면.
도 5는 하나의 화소 셀(14)의 레이아웃을 도시하는 도면.
도 6은 제1 실시예의 CMOS 이미지 센서를 도시하는 단면도.
도 7a∼도 7k는 제1 실시예의 CMOS 이미지 센서의 제조 공정을 도시하는 도 면.
도 8은 화소 셀에 형성되는 레지스트의 레이아웃을 도시하는 도면.
도 9는 제2 실시예의 CMOS 이미지 센서를 도시하는 단면도.
도 10a∼도 10d는 제2 실시예의 CMOS 이미지 센서의 제조 공정을 도시하는 도면.
도 11은 제3 실시예의 CMOS 이미지 센서를 도시하는 단면도.
도 12는 제4 실시예의 CMOS 이미지 센서를 도시하는 단면도.
도 13은 제5 실시예의 CMOS 이미지 센서를 도시하는 단면도.
도 14a∼도 14c는 제5 실시예의 CMOS 이미지 센서의 제조 공정을 도시하는 도면.
도 15는 제6 실시예의 CMOS 이미지 센서의 개요 구성을 도시하는 도면.
도 16은 제6 실시예의 변형예의 CMOS 이미지 센서의 개요 구성을 도시하는 도면.
도 17은 제6 실시예의 그 밖의 변형예의 CMOS 이미지 센서의 개요 구성을 도시하는 도면.
도 18은 제7 실시예의 이미지 센서 모듈을 도시하는 단면도.
도 19는 4개의 트랜지스터를 포함하는 화소 셀의 등가 회로를 도시하는 도면.
도 20은 4개의 트랜지스터를 포함하는 화소 셀의 레이아웃을 도시하는 도면.
<발명을 실시하기 위한 최량의 형태>
이하, 도면에 기초하여 본 발명의 실시 형태 및 실시예를 설명한다.
도 3은 본 발명의 실시 형태의 CMOS 이미지 센서의 개요 구성을 도시하는 도면이다.
도 3을 참조하면, 이 CMOS 이미지 센서(10)는, 수광부(11)와, 주변 회로(12)와, 입출력 회로(13) 등으로 구성되어 있다.
수광부(11)는 다수의 화소 셀(14)로 구성되어 있고, 예를 들면 화소 셀(14)이 매트릭스 형상으로 배치되어 있다.
또한, 주변 회로(12)는, 화소 셀(14)의 제어를 행하는 구동 회로(15)와 화소 셀(14)의 신호를 판독하는 판독 회로(16)와 A/D 컨버터(17) 등으로 구성되어 있다. 여기서, 구동 회로(15)는, 각각의 화소 셀(14)과 리세트 신호선(18) 및 셀렉트 신호선(19) 등으로 접속되어 있고, 리세트 신호나 셀렉트 신호에 의해 화소 셀(14)의 제어를 행한다. 판독 회로(16)는, 구동 회로(15)에 의해 선택된 화소 셀(14)로부터 아날로그의 화상 신호를 순차적으로 판독한다. A/D 컨버터(17)는, 아날로그의 화상 신호를 디지털 변환하여 입출력 회로(13) 등에 송신한다. 이들의 주변 회로(12)는, CMOS 트랜지스터 등으로 구성되고, 주로 로직 회로로 구성되어 있다.
또한, 입출력 회로(13)는, 전원 전압의 입력부(20), 외부로부터의 클럭 신호 등의 타이밍 신호의 입력부(21), 수광부(11)로부터 판독된 화상 신호의 외부에의 출력부(22) 등으로 구성되어 있다.
도 4는 하나의 화소 셀(14)의 등가 회로를 도시하는 도면이다.
도 5는 하나의 화소 셀(14)의 레이아웃을 도시하는 도면이다. 도 5에서, G, S, D는 각각 게이트, 소스, 드레인을 나타내고, 이들 문자는, 전반적인 위치를 나타내고 있다. 또한, 도 4에서 도시하는 이 화소 셀(14)의 등가 회로는 배경 기술란에서 설명한 도 2에 도시되어 있는 것과 마찬가지이다. 즉, 도 4에서 도시하는 본 실시의 형태의 포토다이오드(31) 및 리세트 트랜지스터(32), 검출 트랜지스터(33), 선택 트랜지스터(34)는, 도 2에서 도시하는, 포토다이오드(211) 및, 리세트 트랜지스터(212), 검출 트랜지스터(213), 선택 트랜지스터(214)에 대응하고 있다. 또한, 이하, 도 4 및 도 5에 도시하는 부호를 이용하여 설명한다.
도 4 및 도 5를 참조하면, 화소 셀(14)은, 활성 영역(25)에 형성된, 포토다이오드(31)와, 리세트 트랜지스터(32)와, 검출 트랜지스터(33)와, 선택 트랜지스터(34) 등으로 구성되어 있다. 또한 활성 영역(25) 상에는, 게이트 전극(38), 컨택트 플러그(39), 배선층(40) 등이 형성된다. 화소 셀(14)의 회로의 기본적인 동작은, 배경 기술에서 설명한 바와 마찬가지이므로, 설명을 생략한다.
이하, 본 발명에 따른 실시예에 대하여 설명한다. 또한, 주변 회로(12) 및 입출력 회로(13)에는, n 채널 및 p 채널 MOS 트랜지스터가 형성되어 있지만, 실시예에서는 n 채널 MOS 트랜지스터에 대해서만 설명하고, p 채널 MOS 트랜지스터에 대해서는 설명을 생략한다. p 채널 MOS 트랜지스터는, 실시예에서 설명하는 n 채널 MOS 트랜지스터와 도우펀트 이온의 도전형 이외에는 마찬가지로 하여 형성할 수 있다.
[제1 실시예]
화소 셀 내의 리세트 트랜지스터, 검출 트랜지스터의 게이트 절연막이, 선택 트랜지스터 및 주변 회로의 트랜지스터의 절연막보다 두껍게 형성되어 있는 CMOS 이미지 센서의 예이다.
도 6은 본 실시예의 CMOS 이미지 센서를 도시하는 단면도이다. 또한, 도 6은, 화소 셀(14) 내의 소자와, 주변 회로(12) 및 입출력 회로(13)의 일부 소자를 도시하고 있다. 또한, 도 6의 화소 셀(14)의 단면도는, 화소 셀(14) 내의 모든 소자의 단면이 나타나도록, 도 5에서 도시하는 활성 영역(25)을 따라 절단한 도면이다.
도 6을 참조하면, CMOS 이미지 센서(50)는, 포토다이오드(31) 및 3개의 n 채널 MOS 트랜지스터(32∼34)로 이루어지는 화소 셀(14), MOS 트랜지스터 등으로 이루어지는 주변 회로(12)와 입출력 회로(13)로 구성되어 있다. 화소 셀(14) 내의 3개의 n 채널 MOS 트랜지스터(32∼34)는, 리세트 트랜지스터(32) 및, 검출 트랜지스터(33), 선택 트랜지스터(34)이다. 여기서 특히 특징적인 것은, 리세트 트랜지스터(32) 및 검출 트랜지스터(33), 입출력 회로(13)의 트랜지스터(36)의 게이트 절연막(60A)은, 선택 트랜지스터(34)의 게이트 절연막(60B)보다 두껍게 형성되어 있는 것이다. 한편, 선택 트랜지스터(34)와 주변 회로(12)의 트랜지스터(35)에는, 보다 미소한 룰의 프로세스가 적용되어 얇은 게이트 절연막(60B)이 형성되고, 게이트 길이가 짧게 형성되어 있는 것이다. 단, 주변 회로(12)의 트랜지스터에서도, 예를 들면 도 3에 도시하는 구동 회로(15) 내에서 전압이 높은 리세트 신호가 인가되는 트랜지스터에는 두꺼운 게이트 절연막(60A)이 형성된다. 또한, 본 회로의 동작은, 전술한 도 2에서 설명한 바와 마찬가지이다.
이하, 본 실시예의 CMOS 이미지 센서(50)의 제조 공정을 도 7a∼도 7k를 참조하면서 설명한다.
도 7a∼도 7k는 본 실시예의 CMOS 이미지 센서(50)의 제조 공정을 도시하는 도면이다.
도 7a를 참조하면, 우선, p형의 실리콘 기판(62) 상에, LOCOS(Local Oxidation of Silicon)법이나 STI(Shallow Trench Isolation)법 등에 의해 소자 분리 영역(63)을 형성한다.
도 7a의 공정에서는 또한, 웰 영역을 형성하는 이온 주입을 행한다. 화소 셀(14) 내의 리세트 트랜지스터(32)와 검출 트랜지스터(33), 및 입출력 회로(13)의 트랜지스터(36)를 형성하는 영역의 웰 영역(64A)의 불순물 농도를, 화소 셀(14) 내의 선택 트랜지스터(34)나 주변 회로(12)의 트랜지스터(35)를 형성하는 영역의 웰 영역(64B)의 불순물 농도보다 낮게 설정한다.
구체적으로 설명하면, 리세트 트랜지스터(32)와 검출 트랜지스터(33), 입출력 회로(13)의 트랜지스터(36)를 형성하는 영역만이 개구하는 레지스트(66)를 레지스트 프로세스에 의해 형성한다. 계속해서, 이 개구부(66-1, 66-2)에 이온 주입법에 의해 p형의 도우펀트 이온, 예를 들면 B+을 주입하여 웰 영역(64A)을 형성한다. 예를 들면, 에너지를 140keV∼300keV, 주입량을 5×1012㎝-2∼3×1013㎝ -2로 설정 주입한다.
도 7a의 공정에서는 또한, 임계값 제어용의 채널 영역(65A)을 형성한다. 주 입량은, 선택 트랜지스터(34) 및 주변 회로(12)의 트랜지스터(36)의 채널 영역보다 낮게 한다. 예를 들면, 이온 주입법에 의해 p형의 도우펀트 이온, 예를 들면 B+을, 에너지를 10keV∼30keV, 주입량을 1×1012㎝-2∼1×1013㎝-2로 설정하여 주입한다.
계속해서 도 7b의 공정에서, 화소 셀(14) 내의 선택 트랜지스터(34) 및 주변 회로(12)의 트랜지스터(35)를 형성하는 영역에 웰 영역(64B)을 형성한다. 구체적으로 설명하면, 선택 트랜지스터(34) 및 주변 회로(12)의 트랜지스터(35)를 형성하는 영역만이 개구하는 레지스트(67)를 레지스트 프로세스에 의해 형성한다. 계속해서, 개구부(67-1, 67-2)에 이온 주입법에 의해, 예를 들면 B+를, 에너지를 140keV∼300keV, 주입량을 5×1012㎝-2∼3×1013㎝-2로 설정하여 주입한다. 또한, 동일한 레지스트(67)를 이용하여 임계값 제어용의 채널 영역(65B)을 형성한다. 예를 들면, 이온 주입법에 의해, p형의 도우펀트 이온, 예를 들면 B+을, 에너지를 10keV∼30keV, 주입량을 5×1012㎝-2∼2×1013㎝-2로 설정하여 주입한다.
또한, 이 임계값 제어용의 채널 영역(65B)을 형성할 때에, 선택 트랜지스터(34)의 게이트 전극의 드레인측의 측벽 절연막(도 7i의 공정에서 형성되는 게이트 전극(77)의 측벽 절연막(85))의 외측이 실리콘 기판(62)에 접하는 위치로부터 가로 방향의 0.2㎛ 이내로, 채널 영역(65B)을 제한해도 된다. 선택 트랜지스터(34)의 드레인의 접합 용량을 저감시킬 수 있어서, 보다 고속의 판독이 가능하게 된다.
이와 같이, 리세트 트랜지스터(32)의 웰 영역(64A)의 불순물 농도를 낮게 하면, 드레인 영역과 웰 영역(64A)과의 접합 전계가 낮아지므로, 접합 누설 전류를 억제하여, 화질을 향상시킬 수 있다. 또한 접합 용량이 감소하기 때문에 포토다이오드(31)의 감도 향상으로도 이어진다. 또한, 검출 트랜지스터(33)의 웰 영역(64A)의 불순물 농도를 저감시키면, 드레인 영역의 접합 용량이 저감되므로, 검출 트랜지스터의 동작 속도의 고속화가 가능하게 된다.
계속해서 도 7c의 공정에서, 레지스트(67)를 박리한 후의 도 7b의 구조체의 표면의 실리콘 자연 산화막을 HF 처리 등에 의해 제거하고, 린스·건조 후, 열 산화에 의해 실리콘 산화막을 형성한다. 예를 들면 퍼니스를 이용하여 드라이 O2 분위기 속에서 800℃∼850℃의 온도로 설정하여 열 산화 처리를 행한다. 이에 따라 예를 들면 두께가 6㎚∼8㎚인 실리콘 산화막으로 이루어지는 게이트 절연막(70)이 형성된다.
계속해서 도 7d의 공정에서, 레지스트 프로세스에 의해, 화소 셀(14) 내의 리세트 트랜지스터(32)와 검출 트랜지스터(33), 포토다이오드(31), 입출력 회로(13)의 트랜지스터(36)를 형성하는 영역을 레지스트(72)로 마스크하고, 그 밖의 영역의 게이트 절연막을 HF 처리 및 과황산 처리에 의해 제거한다. 이 레지스트(72)는, 화소 셀(14) 내에서는, 예를 들면 도 8에 도시한 바와 같이 형성된다. 도 8은, 화소 셀(14)에 형성되는 레지스트(72)의 레이아웃을 도시하는 도면이다. 도 8을 참조하면, 선택 트랜지스터(34)의 영역 외에는 레지스트(72)로 마스크되어 있으 므로, 소자 분리 영역(63)의 필드 산화막의 막 두께의 감소를 억제할 수 있다.
계속해서 도 7e의 공정에서, 레지스트(72)를 박리한 후, 다시 열 산화 처리를 행하고, 두께 2.5㎚∼6㎚의 실리콘 산화막으로 이루어지는 게이트 절연막을 더 형성한다. 이 때, 레지스트를 박리하는 처리에서는, 예를 들면, 플라즈마 애싱 등의 드라이 프로세스와 박리액을 사용한 웨트 프로세스를 조합하여 행한다. 웨트 프로세스에 의해 실리콘 기판 표면에 잔류하는 레지스트 잔사를 제거하여, 청정하게 할 수 있다. 또한, 열 산화에 의해, 화소 셀 내의 리세트 트랜지스터(32)와 검출 트랜지스터(33) 및 입출력 회로(13)의 트랜지스터(36)를 형성하는 영역에서는, 예를 들면 두께 6㎚ 이상의 실리콘 산화막으로 이루어지는 게이트 절연막(60A)이 형성되고, 그 밖의 트랜지스터에서는, 예를 들면 두께 2.5㎚∼6㎚의 실리콘 산화막으로 이루어지는 게이트 절연막(60B)이 형성된다.
이와 같이 리세트 트랜지스터(32)의 게이트 절연막(60A)을 두껍게 형성했으므로, 게이트 누설 전류의 증가를 초래하지 않고, 리세트 신호의 전압을 높게 설정할 수 있다. 그 결과, 게이트 절연막의 신뢰성을 확보하면서 리세트 트랜지스터(32)의 임계값의 변동을 억제할 수 있다. 리세트 신호에 대하여 리세트 트랜지스터(32)가 온되는 타이밍의 변동을 방지할 수 있다. 또한, 검출 트랜지스터(33)의 게이트 절연막(60A)을 두껍게 형성했으므로 게이트 누설 전류를 억제하여, 포토다이오드(31)의 캐소드에 축적되어 있는 신호 전하를 고밀도로 유지 가능하게 된다. 그 결과, 화질이 열화하지 않는다.
계속해서 도 7f의 공정에서, CVD법 등에 의해, 게이트 절연막(60A, 60B) 상 에 게이트 전극(75∼79)으로 되는 두께 150㎚∼200㎚의 폴리실리콘막을 형성한다. 이 때, 플라즈마 CVD법 등에 의해, 두께 10㎚∼50㎚의 실리콘 질화막 등으로 이루어지는 반사 방지막을 형성해도 된다. 게이트 전극을 형성하기 위한 포토리소그래피 공정의 패터닝의 정밀도를 향상시킬 수 있다.
도 7f의 공정에서는 또한 n 채널 MOS 트랜지스터(32∼36)를 형성하는 영역의 폴리실리콘막에, P+를 주입하여 800℃ 정도에서 어닐링을 행하고, 폴리실리콘막의 전기 저항을 개선한다. 예를 들면, P+를 10keV∼30keV로 가속하여, 1×1015∼1×1016㎝02의 농도로 주입한다. 바람직하게는 3×1015㎝-2∼1×10 16㎝-2로 농도를 설정한다. 이 공정은, 후술하는 도 7k의 공정에서, 리세트 트랜지스터(32)의 실리사이드가 형성되지 않는 게이트 전극의 일부의 전기 저항을 저감시킬 수 있는 점에서 유효하다. 또한, 이와 같이 폴리실리콘막의 P+ 농도를 예를 들면 3×1015㎝-2 ∼1×1016㎝-2로 하는 경우에는, 폴리실리콘막 상에, 반사 방지막으로서 두께 수십 ㎚의 실리콘 질화막 혹은 실리콘 산질화막을 형성해도 된다. 후술하는 도 7h 및 도 7j의 공정에서, LDD 영역 및 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 시에, 불순물 이온이 게이트 전극(75∼79)을 관통하여 실리콘 기판(62)에 도달하는 것을 방지할 수 있다.
이 때, 레지스트 프로세스에 의해, 폴리실리콘막에 주입하는 P+ 농도를 화소 셀(14) 내와, 주변 회로(12) 및 입출력 회로(13)에서 상이하게 해도 된다. 예를 들면, 화소 셀 내에만 P+ 농도를 예를 들면 6×1015㎝-2 이상으로 높게 하고, 주변 회로(12) 및 입출력 회로(13)에는 6×1015㎝-2 이하로 해도 된다.
도 7f의 공정에서는 또한 레지스트 프로세스 및 RIE(이방성 에칭)법에 의한 드라이 에칭에 의해, 폴리실리콘막을 에칭하여 게이트 전극(75∼79)을 형성한다. 이 때, 게이트 절연막(60A, 60B)의 막 두께에 맞추어 게이트 길이를 설정한다. 예를 들면, 게이트 절연막(60A, 60B)의 두께가 약 5㎚에서는, 게이트 길이를 최소 0.25㎛로 설정하고, 두께가 3㎚에서는 최소 0.18㎛로 설정한다. 이에 의해, 화소 셀(14) 및 주변 회로(12)의 집적화를 도모할 수 있어, CMOS 이미지 센서의 소형화가 가능하게 된다. 드라이 에칭은, 구체적으로 설명하면, 염소계의 가스, 예를 들면 CCl2F2, C2Cl2F4 등을 사용하여, 평행 평판형 RIE 장치에 의해 행한다.
계속해서 도 7g의 공정에서, 포토다이오드(31)를 형성하는 영역만이 개구하는 레지스트(80)를 레지스트 프로세스에 의해 형성한다. 즉, 화소 셀(14) 내의 포토다이오드(31)를 형성하는 영역을 제외한 영역 및 주변 회로(12), 입출력 회로(13)를 레지스트(80)로 마스크한다. 계속해서, 이 개구부(80-1)에 P+를 주입하여 포토다이오드(31)의 n형 확산층(81)을 형성한다. 예를 들면, 이온 주입법에 의해, 에너지를 10keV∼30keV, 주입량을 1×1013㎝-2∼5×1015㎝-2로 설정하여 주입한다. 이 결과, p형 기판과 n형 확산층(81)과의 pn 접합에 의한 포토다이오드(31)가 형성 된다.
계속해서 도 7h의 공정에서, n 채널 트랜지스터의 LDD 영역을 형성한다. 주변 회로(12)와 그 외의 영역에서 주입하는 불순물 이온종을 상이하게 한다. 예를 들면, 주변 회로(12)를 레지스트 프로세스에 의해 레지스트로 마스크를 하여(도시 생략), 그 외의 영역에, P+를 주입하여 n형의 LDD 영역(82A)을 형성한다. 예를 들면, 이온 주입법에 의해, 에너지를 10keV∼30keV, 주입량을 1×1013㎝-2∼1×1014 ㎝-2로 설정한다.
도 7h의 공정에서는 또한, 주변 회로(12) 이외의 영역을 레지스트 프로세스에 의해 레지스트(83)로 마스크를 하여, 주변 회로(12)의 n 채널 트랜지스터(35)에는 As+, 또는 As+ 및 P+을 주입하여, n형의 LDD 영역(82B)을 형성한다. 예를 들면, 이온 주입법에 의해, 에너지를 10keV∼30keV, 주입량을 1×1013㎝-2∼1×1014 ㎝-2로 설정한다. 또한 이 LDD 영역(82B)의 하측에 B+를 주입하여 포켓 영역을 형성해도 된다. 예를 들면, 이온 주입법에 의해, 에너지를 30keV∼50keV, 주입량을 1×1012㎝-2∼1×1013㎝-2로 설정한다. 계속해서, N2 분위기 속에서 900℃∼1000℃로 설정하여 10∼60초의 RTP(Rapid Thermal Process) 처리를 행한다.
이와 같이, 주변 회로(12)의 LDD 영역(82B)은, As+, 또는 As+ 및 P+에 의해 형성하면, 열 처리 온도가 1000℃인 경우, As+는 실리콘 내의 확산 계수가 P+보다 1/10 정도이므로, LDD 영역(82B)의 하단의 농도 분포가 급경사로 되고, 급경사의 접합이 형성되어 고성능의 트랜지스터가 형성된다. 한편, 화소 셀(14) 내의 n 채널 트랜지스터의 LDD 영역(82A)를 P+에 의해 형성했으므로, LDD 영역(82A)의 하단의 농도 분포가 확대되어, LDD 영역(82A)과 기판(62) 사이에 형성되는 공핍층의 접합 용량이 저감된다. 그 결과, 화소 셀(14) 내의 n 채널 트랜지스터의 동작 속도를 향상시킬 수 있다. 또한, 포토다이오드(31)의 접합 용량도 저감되므로, 포토다이오드(31)의 감도를 향상시킬 수 있다.
계속해서 도 7i의 공정에서, 레지스트를 박리한 도 7h의 구조체 상에 전체를 피복하도록 실리콘 산화막을 퇴적시킨다. 예를 들면, CVD법에 의해 SiH4와 O2의 가스를 사용하여, 두께 50㎚∼150㎚의 실리콘 산화막을 퇴적시킨다.
도 7i의 공정에서는 또한, 게이트 전극(75)을 담지하는 게이트 측벽막(85)을 형성한다. 레지스트 프로세스와 RIE법에 의한 드라이 에칭에 의해, 실리콘 산화막을 에치백하고, 게이트 측벽막(85), 또한 리세트 트랜지스터(32)의 드레인 영역 및 게이트 전극(75)의 일부, 포토다이오드(31)의 영역 상의 실리콘 산화막(86)을 남긴다.
계속해서 도 7j의 공정에서, 화소 셀(14) 내와 입출력 회로(13)의 n 채널 트랜지스터의 소스/드레인 영역을 형성한다. 우선, 레지스트 프로세스에 의해 포토다이오드(31)와 주변 회로(12)의 트랜지스터(35)의 영역을 레지스트로 마스크하고( 도시 생략), P+를 주입하여 n형의 소스/드레인 영역(88A)을 형성한다. 예를 들면, 이온 주입법에 의해, 에너지를 10keV∼30keV, 주입량을 5×1014㎝-2∼5×1015 ㎝-2로 설정한다.
도 7j의 공정에서는 또한, 레지스트 프로세스에 의해 주변 회로(12)의 트랜지스터를 형성하는 영역만 개구하여, 이온 주입법에 의해 As+를 주입하여 n형의 소스/드레인 영역(88B)을 형성한다. 예를 들면, 에너지를 10keV∼40keV, 주입량을 1×1015㎝-2∼5×1015㎝-2로 설정한다. 이와 같이 하여 소스/드레인 영역을 형성하면, 전술한 LDD 영역과 마찬가지의 효과를 얻을 수 있다.
계속해서 도 7k의 공정에서, 살리사이드에 의해 소스/드레인 영역의 컨택트 영역 및 게이트 전극(75)에 실리사이드를 형성한다. 구체적으로 설명하면, 우선, 소스/드레인 영역의 기판 표면과 게이트 전극 상의 자연 산화막과 HF 처리 등에 의해, 자연 산화막을 제거한다. 계속해서, 스퍼터법 등에 의해 두께 5㎚∼30㎚의 Ti, Co, Ta 등의 금속막을, 전체를 피복하도록 하여 형성한다. 계속해서, 650℃∼750℃의 온도로 설정하여 30초∼90초의 RTA 처리를 행한다. 이 열 처리에 의해 금속막과 실리콘이 반응하여 실리사이드, 즉 TiSi2, CoSi2, TaSi2 등으로 이루어지는 컨택트층(91)이 형성된다. 또한, 실리콘 산화막이 형성되는 영역에는 실리사이드는 형성되지 않는다. 계속해서 웨트 처리에 의해 실리사이드를 형성하지 않은 금속을 제거한다. 계속해서, 재차 예를 들면 약 800℃, 약 30초의 RTA 처리를 행한 다.
도 7k의 공정에서는 또한, 표면의 전체를 피복하도록 절연막(92)을 형성한다. 구체적으로 설명하면, 플라즈마 CVD법에 의해 절연막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 적층막을 형성한다. 예를 들면, 두께 10㎚∼100㎚의 실리콘 산화막을, 표면 전체를 피복하도록 하여 형성하고, 그 위에 실리콘 질화막을 두께 50㎚∼200㎚ 형성한다.
도 7k의 공정에서는 또한, 플라즈마 CVD법에 의해 두께 100㎚∼1500㎚의 실리콘 산화막으로 이루어지는 층간 절연막(93)을 형성한다. 그리고, CMP법에 의해 층간 절연막(93)을 평탄화한다.
도 7k의 공정에서는 또한, 레지스트 프로세스 및 드라이 에칭에 의해 컨택트홀을 형성하고, W 등의 금속막의 매립, 및 CMP 법에 의해 평탄화하여, 컨택트 플러그(39)를 형성하고, 통상적인 CMOS 프로세스의 메탈 배선을 형성함으로써 CMOS 이미지 센서(50)가 형성된다.
전술한 바와 같이, 본 실시예에 따르면, 화소 셀(14) 내의 선택 트랜지스터(34)의 게이트 절연막(60B)은 얇게 형성되어 있다. 예를 들면 스케일링칙에 따라, 선택 트랜지스터(34)를 미소화할 수 있고, 화소 셀의 집적화 및 고화질화, 고속화, 저소비 전력화가 가능하게 된다. 한편, 화소 셀(14) 내의 리세트 트랜지스터(32) 및 검출 트랜지스터(33), 입출력 회로(13)의 트랜지스터(36)의 게이트 절연막(60A)은, 선택 트랜지스터(34) 및 주변 회로(12)의 트랜지스터(35)의 게이트 절연막(60B)보다 두껍게 형성되어 있다. 따라서, 리세트 트랜지스터(32)는, 게이트 누설 전류의 증가를 초래하지 않고, 리세트 신호의 전압을 높게 설정할 수 있고, 그 결과, 임계값의 변동을 방지하고, 리세트 신호에 대하여 트랜지스터가 온하는 타이밍의 변동을 방지할 수 있다. 또한, 검출 트랜지스터(33)는, 게이트 누설 전류를 억제함으로써, 포토다이오드(31)의 캐소드에 축적되어 있는 신호 전하를 고밀도로 유지 가능해져, 그 결과, 화질이 열화되지 않는다.
또한, 주변 회로(12)의 트랜지스터(35)의 게이트 절연막(60B)은 얇게 형성되어 있다. 따라서, 예를 들면 스케일링칙에 따라, 트랜지스터(35)를 미소화할 수 있어 주변 회로(12)의 고집적화가 가능하게 된다.
또한, 주변 회로(12)의 트랜지스터(35)의 LDD 영역(82B) 및 소스/드레인 영역은, As+, 또는 As+ 및 P+로 형성되어 있으므로, 급경사의 접합이 형성되어 고성능의 트랜지스터가 형성된다.
한편, 화소 셀(14) 내의 n 채널 트랜지스터(32∼34)의 LDD 영역(82A) 및 소스/드레인 영역(88A)은, P+에 의해 형성되어 있으므로, IDD 영역(82) 및 소스/드레인 영역(88A)과 p형의 실리콘 기판(62) 사이에 형성되는 공핍층의 접합 용량이 저감되어, 이들 트랜지스터의 동작 속도 32∼34를 향상시킬 수 있게 된다. 또한, 포토다이오드(31)의 접합 용량도 저감되므로, 포토다이오드의 감도를 향상시킬 수 있다.
[제2 실시예]
본 실시예는, 화소 셀 내의 검출 트랜지스터 및, 리세트 트랜지스터, 선택 트랜지스터의 게이트 절연막이, 주변 회로의 트랜지스터의 게이트 절연막보다 두껍게 형성되어 있는 CMOS 이미지 센서의 예이다.
도 9는, 본 실시예의 CMOS 이미지 센서의 단면도를 도시하는 도면이다. 도 9는, 화소 셀(14) 내의 소자와, 주변 회로(12) 및 입출력 회로(13)의 일부의 소자를 도시하고 있다. 이하, 도 9에서, 전술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 9를 참조하면, CMOS 이미지 센서(100)는, 포토다이오드(31) 및 3개의 n 채널 MOS 트랜지스터(32∼34)로 이루어지는 화소 셀(14), MOS 트랜지스터(35, 36) 등으로 이루어지는 주변 회로(12)와 입출력 회로(13) 등으로 구성되어 있다. 여기서 특히 특징적인 것은, 리세트 트랜지스터(32) 및 검출 트랜지스터(33), 선택 트랜지스터(34)에는, 두꺼운 게이트 절연막(60A)이 형성되어 있는 것이다. 한편, 주변 회로(12) 및 입출력 회로(13)의 MOS 트랜지스터에는, 보다 미소한 룰의 프로세스가 적용되어 얇은 게이트 절연막(60B)이 형성되고, 게이트 길이가 짧게 형성되어 있는 것이다. 단, 주변 회로(12)의 트랜지스터 중, 예를 들면 도 3에 도시하는 구동 회로(15) 내에서 전압이 높은 리세트 신호가 인가되는 트랜지스터에는 두꺼운 게이트 절연막(60A)이 형성된다.
이러한 구성에 따르면, 선택 트랜지스터(34)의 게이트 전극(77)에는 전원 전압보다도 높은 전압의 셀렉트 신호를 인가해도, 게이트 누설 전류의 증가를 초래하지 않는다. 그 결과, 선택 트랜지스터의 소자 특성, 예를 들면 임계값 전압의 변동에 의한 온으로 되는 타이밍의 변동을 억제할 수 있다. 또한, 리세트 트랜지스 터(32) 및 검출 트랜지스터(33)에 대해서는, 제1 실시예에서 설명한 효과와 마찬가지의 효과를 얻을 수 있다.
이하, 본 실시예의 CMOS 이미지 센서의 제조 공정을 도 10a∼도 10d를 참조하면서 설명한다.
도 10a∼도 10d는, 본 실시예의 CMOS 이미지 센서의 제조 공정을 도시하는 도면이다.
도 10a의 공정에서, 제1 실시예의 도 7a의 공정과 마찬가지로 하여, 소자 분리 영역(63)을 형성한다. 계속해서, 웰 영역을 형성하는 이온 주입을 행한다. 화소 셀(14) 내의 3개의 트랜지스터(32∼34)의 웰 영역(64A)의 불순물 농도를, 주변 회로(12) 및 입출력 회로(13)의 트랜지스터(35, 36)의 웰 영역(64B)의 불순물 농도보다 낮게 설정한다. 구체적으로 설명하면, 이들 3개의 트랜지스터(32∼34)의 영역만이 개구하는 레지스트(66)를 레지스트 프로세스에 의해 형성한다. 계속해서 이 개구부에 이온 주입법에 의해 p형의 도우펀트 이온, 예를 들면 B+을 주입하여 웰 영역을 형성한다. 주입 조건은 제1 실시예의 도 7a에서 설명한 것과 마찬가지이다. 이와 같이, 선택 트랜지스터(34)의 웰 영역(64A)의 불순물 농도를 낮게 하면, 드레인 영역의 접합 용량이 낮게 되므로, 동작의 고속화가 가능하게 된다. 리세트 트랜지스터 및 검출 트랜지스터에 대해서는, 제1 실시예에서 설명한 효과와 마찬가지의 효과를 얻을 수 있다. 또한, 동일한 레지스트(66)를 이용하여, 임계값 제어용의 채널 영역(65A)을 제1 실시예와 마찬가지로 하여 형성한다.
계속해서, 도 10b의 공정에서, 주변 회로(12) 및 입출력 회로(13)의 트랜지스터(35, 36)가 형성되는 영역에 웰 영역(64B)을 형성한다. 구체적으로 설명하면, 도 10b에 도시하는 레지스트(67)를 레지스트 프로세스에 의해 형성하고, 도 7b의 공정에서 설명한 조건에 의해 행한다. 또한, 동일한 레지스트(67)를 이용하여, 임계값 제어용의 채널 영역(65A)을 제1 실시예와 마찬가지로 하여 형성한다.
계속해서, 제1 실시예의 도 7c에서 설명한 열 산화에 의해, 게이트 절연막(70)을 실리콘 기판 상에 형성한다.
계속해서, 도 10c의 공정에서, 레지스트 프로세스에 의해, 화소 셀(14) 내의 3개의 트랜지스터(32∼34)를 형성하는 영역을 레지스트(72)로 마스크하고, 주변 회로(12) 및 입출력 회로(13)의 트랜지스터(35, 36)가 형성되는 영역의 게이트 절연막(70)을 HF 처리 및 과황산 처리에 의해 제거한다. 계속해서, 도 7e의 공정에서 설명한 열 산화를 마찬가지로 하여 행하여, 3개의 트랜지스터(32∼34)를 형성하는 영역에서는, 두께 6㎚ 이상의 게이트 절연막(60A)이 형성되고, 주변 회로(12) 및 입출력 회로(13)의 트랜지스터(35, 36)에서는, 두께 2.5㎚∼6㎚의 게이트 절연막(60B)이 형성된다.
계속해서, 도 10d의 공정에서, 이하 제1 실시예의 도 7f∼도 7i의 공정을 행한다. 화소 셀(14) 내의 3개의 트랜지스터(32∼34)의 LDD 영역(82A) 및 소스/드레인 영역(88A)에는, 제1 실시예의 리세트 트랜지스터(32) 및 검출 트랜지스터(33)와 동일한 조건에서 주입을 행한다. 한편, 주변 회로(12) 및 입출력 회로(13)의 트랜지스터(35, 36)의 LDD 영역(82B) 및 소스/드레인 영역(88B)에는, 제1 실시예의 주 변 회로(12)의 트랜지스터(35)와 동일한 조건에서 주입을 행한다. 또한, 제1 실시예에서 예시한 바와 같이, 게이트 절연막(60A, 60B)의 막 두께에 맞추어 게이트 길이를 설정한다. 이상에 의해, 본 실시예의 CMOS 이미지 센서(100)가 형성된다.
전술한 바와 같이, 본 실시예에 따르면, 리세트 트랜지스터(32) 및 검출 트랜지스터(33) 외에, 선택 트랜지스터(34)의 게이트 절연막(60B)이, 두껍게 형성되어 있다. 따라서, 선택 트랜지스터(34)의 게이트 전극(77)에 전원 전압보다도 높은 전압의 셀렉트 신호를 인가해도, 게이트 누설 전류의 증가를 초래하지 않고, 그 결과, 선택 트랜지스터(34)의 임계값의 변동에 기인하는 포토다이오드(31)로부터의 신호 전압의 변동을 억제할 수 있다. 또한, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
[제3 실시예]
본 실시예는, 화소 셀 내의 리세트 트랜지스터의 게이트 절연막이, 검출 트랜지스터 및 선택 트랜지스터, 주변 회로의 트랜지스터의 게이트 절연막보다 두껍게 형성되어 있는 CMOS 이미지 센서의 예이다.
도 11은, 본 실시예의 CMOS 이미지 센서(110)의 단면도를 도시하는 도면이다. 도 11은, 화소 셀(14) 내의 소자와, 주변 회로(12) 및 입출력 회로(13)의 일부의 소자를 도시하고 있다. 이하, 도 11에서, 전술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 11을 참조하면, CMOS 이미지 센서(110)는, 포토다이오드(31) 및 3개의 n 채널 MOS 트랜지스터로 이루어지는 화소 셀(14), MOS 트랜지스터 등으로 이루어지 는 주변 회로(12)와 입출력 회로(13) 등으로 구성되어 있다. 여기서 특히 특징적인 것은, 리세트 트랜지스터(32)에는, 두꺼운 게이트 절연막(60A)이 형성되어 있는 것이다. 한편, 검출 트랜지스터(33), 선택 트랜지스터(34), 주변 회로(12) 및 입출력 회로(13)의 MOS 트랜지스터(35, 36)에는, 보다 미소한 룰의 프로세스가 적용되어 얇은 게이트 절연막이 형성되고, 게이트 길이가 짧게 형성되어 있는 것이다. 단, 주변 회로(12)의 트랜지스터 중, 예를 들면 도 3에 도시하는 구동 회로(15) 내에서 전압이 높은 리세트 신호가 인가되는 트랜지스터에는 두꺼운 게이트 절연막(60A)이 형성된다.
본 실시예의 CMOS 이미지 센서(110)는, 전술한 제1 실시예 및 제2 실시예의 제조 공정으로부터 용이하게 제조 가능하다.
예를 들면, 리세트 트랜지스터(32)의 웰 영역(64A)은 다른 트랜지스터의 웰 영역(64B)의 불순물 농도보다 낮게 설정된다. 주입 조건은 제1 실시예의 도 7a, 도 7b의 공정과 마찬가지이다. 이와 같이 리세트 트랜지스터(32)의 웰 영역(64A)의 불순물 농도를 낮게 하면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 리세트 트랜지스터(32)의 게이트 절연막(60A), LDD 영역(84A) 및 소스/드레인 영역(84B)의 형성 조건도 제1 실시예와 마찬가지로 하여 행한다.
본 실시예에 따르면, 화소 셀(14) 내의 리세트 트랜지스터(32)의 게이트 절연막(60A)은, 트랜지스터(33∼36)의 절연막(60B)보다 두껍게 형성되어 있다. 따라서, 게이트 절연막이 얇은 트랜지스터를 미소화하고, 화소 셀을 미소화할 수 있다. 그 결과, 화소 셀의 집적화, 고화질화, 고속화, 저소비 전력화가 가능하게 된다. 또 주변 회로(12)의 트랜지스터 중, 예를 들면 도 3에 도시하는 구동 회로(15) 내에서 전압이 높은 리세트 신호가 인가되는 트랜지스터에는 두꺼운 게이트 절연막(60A)이 형성되어도 된다. 이러한 트랜지스터의 게이트 누설 전류를 억제할 수 있다.
[제4 실시예]
본 실시예는, 화소 셀 내의 검출 트랜지스터의 게이트 절연막이, 리세트 트랜지스터 및 선택 트랜지스터, 주변 회로의 트랜지스터의 게이트 절연막보다 두껍게 형성되어 있는 CMOS 이미지 센서의 예이다.
도 12는, 본 실시예의 CMOS 이미지 센서의 단면도를 도시하는 도면이다. 도 12는 화소 셀(14) 내의 소자와, 주변 회로(12) 및 입출력 회로(13)의 일부의 소자를 도시하고 있다. 이하, 도 12에서, 전술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 12를 참조하면, CMOS 이미지 센서(120)는, 포토다이오드(31) 및 3개의 n 채널 MOS 트랜지스터로 이루어지는 화소 셀(14), MOS 트랜지스터 등으로 이루어지는 주변 회로(12)와 입출력 회로(13) 등으로 구성되어 있다. 여기서 특히 특징적인 것은, 검출 트랜지스터(33)에는, 두꺼운 게이트 절연막(60A)이 형성되어 있는 것이다. 한편, 리세트 트랜지스터(32), 선택 트랜지스터(34), 주변 회로(12)의 MOS 트랜지스터에는, 보다 미소한 룰의 프로세스가 적용되어 얇은 게이트 절연막이 형성되고, 게이트 길이가 짧게 형성되어 있는 것이다.
본 실시예의 CMOS 이미지 센서(120)는, 전술한 제1 실시예 및 제2 실시예의 제조 공정으로부터 용이하게 제조 가능하다.
예를 들면, 검출 트랜지스터(33)의 웰 영역(64A)은 다른 트랜지스터의 웰 영역(64B)의 불순물 농도보다 낮게 설정한다. 주입 조건은 제1 실시예의 도 7a, 도 7b의 공정과 마찬가지이다. 이와 같이 검출 트랜지스터(33)의 웰 영역의 불순물 농도를 낮게 하면, 드레인 영역의 접합 용량이 낮게 되므로, 동작의 고속화가 가능하게 된다.
또한, 검출 트랜지스터(33)의 게이트 절연막(60A), LDD 영역(84A) 및 소스/드레인 영역(84B)의 형성 조건도 제1 실시예와 마찬가지로 하여 행한다.
또한, 리세트 트랜지스터(32)에 박막, 예를 들면 2.5㎚∼6㎚의 게이트 절연막(60B)을 적용했으므로, 리세트 트랜지스터(32)의 게이트에 높은 리세트 신호의 레벨을 인가할 수 없어, 리세트 트랜지스터(32)의 소자 특성, 예를 들면 임계값 전압의 소자 사이의 변동이 문제로 될 것으로도 추찰된다. 그러나, 리세트 트랜지스터(32)의 임계값 전압을, 예를 들면, 게이트 길이를 짧게 설계하여, 0.2V∼0.5V로 설정함으로써, 2V 이하의 전원 전압이라도 임계값의 변동의 영향을 받지 않고, 포토다이오드(31)의 캐소드의 전압을 리세트할 수 있다.
본 실시예에 따르면, 화소 셀(14) 내의 검출 트랜지스터(33)의 게이트 절연막은, 두껍게 형성되고, 리세트 트랜지스터(32) 및 선택 트랜지스터(33) 및 주변 회로(12)의 트랜지스터의 게이트 절연막은 이들보다 얇게 형성되어 있다. 따라서, 게이트 절연막이 얇은 트랜지스터의 게이트 길이를 미소화하여, 화소 셀을 미소화할 수 있다. 또한 주변 회로(12) 및 입출력 회로(13)도 미소화할 수 있다. 그 결 과, 화소 셀의 집적화, 고화질화, 고속화, 저소비 전력화가 가능하게 된다.
[제5 실시예]
본 실시예는, 화소 셀 내 및 주변 회로의 트랜지스터의 게이트 절연막이 입출력 회로의 트랜지스터의 게이트 절연막보다 얇게 형성되어 있는 CMOS 이미지 센서의 예이다.
도 13은 본 실시예의 CMOS 이미지 센서(130)의 단면도를 도시하는 도면이다. 도 13은 화소 셀(14) 내의 소자와, 주변 회로(12) 및 입출력 회로(13)의 일부의 소자를 도시하고 있다. 이하, 도 13에서, 전술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 13을 참조하면, CMOS 이미지 센서는, 포토다이오드(31) 및 3개의 n 채널 MOS 트랜지스터로 이루어지는 화소 셀(14), MOS 트랜지스터 등으로 이루어지는 주변 회로(12)와 입출력 회로(13) 등으로 구성되어 있다. 여기서 특히 특징적인 것은, 화소 셀(14) 내의 3개의 트랜지스터 및 주변 회로(12)의 트랜지스터에는, 박막의 게이트 절연막(61B)이 형성되고, 입출력 회로(13)의 MOS 트랜지스터에는, 후막의 게이트 절연막(60A)이 형성되어 있는 것이다.
이러한 구성에 의해, 화소 셀(14) 내 및 주변 회로(12)의 MOS 트랜지스터에는, 보다 미소한 룰의 프로세스가 적용되어 게이트 길이가 짧게 형성되고, 트랜지스터를 미소화할 수 있다. 그 결과 화소 셀(14) 및 주변 회로(12)를 소형화하여, 고집적화가 가능하게 된다. 한편, 이와 같이 게이트 절연막(61B)을 얇게, 예를 들면 2㎚ 정도로 하면 게이트 누설 전류의 증가의 문제가 발생하는 경우도 있기 때문 에, 게이트 절연막(61B)을 실리콘 산질화막, 혹은 실리콘 질화막으로 구성해도 된다. 이들의 막은, 실리콘 산화막과 비교하여 막이 치밀하고, 막 내의 댕글링 본드가 적기 때문에, 게이트 누설 전류의 증가를 초래하지 않아 박막화가 가능하게 된다.
실리콘 질화막은, 예를 들면 CVD법에 의해 형성된다. 또한, 실리콘 산질화막은, CVD법 혹은 열 산화에 의해 형성한 실리콘 산화막을, 플라즈마 질화 처리를 행하여 실리콘 산질화막으로 변환한다.
이하, 본 실시예의 일례인 CMOS 이미지 센서(130)의 제조 공정을 도 14a∼도 14c 및 도 15를 참조하면서 설명한다.
도 14a∼도 14c는, 본 실시예의 일례인 CMOS 이미지 센서(130)의 제조 공정을 도시하는 도면이다.
도 14a의 공정에서, 제1 실시예의 도 7a의 공정과 마찬가지로 하여, 소자 분리 영역(63)을 형성한다. 계속해서, 웰 영역을 형성하는 이온 주입을 행한다. 화소 셀(14) 내의 3개의 트랜지스터(32∼34)를 형성하는 영역 및 주변 회로(12)의 트랜지스터(36)를 형성하는 영역의 웰 영역(64B)의 불순물 농도를, 입출력 회로(13)의 트랜지스터 형성하는 영역의 웰 영역의 불순물 농도(64A)보다 높게 설정한다. 구체적으로 설명하면, 도 7a 및 도 7b의 공정의 주입 조건과 마찬가지로 하여 행하여, 웰 영역(64A, 64B)을 형성한다. 임계값 제어용의 채널 영역(65A, 65B)도 마찬가지로 하여 형성한다.
계속해서 도 14b의 공정에서, 도 7c∼도 7e의 공정과 마찬가지로 하여, 화소 셀(14) 내 및 주변 회로(12)의 트랜지스터를 형성하는 영역에, 두께 2.5㎚∼6㎚의 실리콘 산화막으로 이루어지는 게이트 절연막(60B)을 형성하고, 입출력 회로(13)의 트랜지스터를 형성하는 영역에 두께 6㎚ 이상의 실리콘 산화막으로 이루어지는 게이트 절연막(60A)을 형성한다.
도 14b의 공정에서는 또한, 레지스트 프로세스에 의해 입출력 회로(13)의 트랜지스터를 형성하는 영역을 레지스트(131)로 마스크한다. 계속해서, 게이트 절연막(60B)의 실리콘 산화막을 플라즈마 질화 처리에 의해, 실리콘 산질화막으로 이루어지는 게이트 산질화막(61B)으로 변환한다. 구체적으로 설명하면, 리모트 플라즈마 장치의 플라즈마 발생기에 의해, 질소 래디컬 N*을 발생시켜, 20℃∼600℃의 온도에서 가열된 실리콘 기판이 배치되어 있는 챔버에, 질소 래디컬 N*을 도입하여, 게이트 절연막(60B)의 실리콘 산화막과 질소 래디컬 N*을 반응시킨다.
그 결과, 도 14c에 도시한 바와 같이, 화소 셀(14) 내 및 주변 회로(12)의 트랜지스터(32∼35)에서는, 두께 2.5㎚∼6㎚의 실리콘 산질화막으로 이루어지는 게이트 절연막(61B)이 형성되고, 입출력 회로(13)의 트랜지스터(36)에서는, 두께 6㎚ 이상의 실리콘 산화막으로 이루어지는 게이트 절연막(60A)이 형성된다.
계속해서, 이하 제1 실시예의 도 7f∼도 7i의 공정과 마찬가지의 공정을 행한다. 이상에 의해, 본 실시예의 CMOS 이미지 센서(130)가 형성된다.
본 실시예에 따르면, 화소 셀(14) 내의 3개의 트랜지스터 및 주변 회로(12)의 트랜지스터의 게이트 절연막(61B)은 실리콘 산질화막에 의해 얇게 형성되어 있 다. 게이트 누설 전류의 증가를 수반하지 않고, 트랜지스터의 미소화가 가능해져서, 화소 셀을 미소화할 수 있다. 그 결과, 화소 셀의 집적화, 고화질화, 고속화, 저소비 전력화가 가능하게 된다. 한편, 입출력 회로(13)의 트랜지스터(36)의 게이트 절연막(60A)은 두껍게 형성되어 있으므로, 게이트 누설 전류의 증가를 초래하지 않고 높은 전압을 게이트 전극에 인가할 수 있다. 또한, 입출력 회로(13)에는 외부로부터 공급되는 전원 전압을 강압하여, 주변 회로(12) 및 화소 셀(14) 등의 내부 회로에 공급하는 강압 회로를 설치해도 된다. CMOS 이미지 센서(130)의 저전압 구동에 의해, 저소비 전력화가 한층 더 가능하게 된다.
[제6 실시예]
본 실시예는, 도 3에 도시한 CMOS 이미지 센서에 더 전원 승압 회로를 설치한 예이다.
도 15는 전원 승압 회로를 구비한 CMOS 이미지 센서의 개요 구성을 도시하는 도면이다. 도 15에서, 전술한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 15를 참조하면, 이 CMOS 이미지 센서(140)는, 수광부(11)와, 주변 회로(12)와, 입출력 회로(13) 등으로 구성되고, 입출력 회로(13)에는 전원 승압 회로(141)가 설치되어 있다.
전원 승압 회로(141)는, 외부 전원이 예를 들면 1.8V에서도 2.5V 이상 예를 들면 3.3V로 승압하여, 리세트 신호선(18)을 구동하는 구동 회로(15)에 공급함으로써, 3.3V의 리세트 신호를 리세트 트랜지스터(32)에 공급할 수 있다. 여기서, 전 원 승압 회로(141)에 이용되는 CMOS 트랜지스터의 게이트 절연막에는 제1 실시예에서 설명한, 예를 들면 두께 6㎚ 이상의 것이 이용된다. 또한, 구동 회로(15)의 CMOS 트랜지스터에도 마찬가지로 예를 들면 두께 6㎚ 이상의 게이트 절연막이 이용된다. 이러한 구성에 의해, 2.5V 이상의 신호 전압에서도 CMOS 트랜지스터의 신뢰성을 높일 수 있다.
도 16은 본 실시예의 변형예로서, 주변 회로(12)에 아날로그 처리 회로를 설치한 CMOS 이미지 센서의 개요 구성을 도시하는 도면이다.
도 16을 참조하면, CMOS 이미지 센서(145)는, 주변 회로(12)의 신호 판독 회로(16)와 A/D 컨버터(17) 사이에 아날로그 처리 회로(146)가 접속된 구성으로 되어 있다. 아날로그 처리 회로(146)는, 노이즈 제거 회로나 오토 게인 컨트롤 증폭기(AGC) 등으로 구성되고, 아날로그의 화상 신호의 품질을 높일 수 있다. 그리고, A/D 컨버터(17)에 의해 화상 신호가 디지털로 변환되어 입출력 회로(13)에 송신된다. 또한, 이 A/D 컨버터(17)의 트랜지스터에 높은 전압을 사용하기 위해 후막의 게이트 절연막(60A)을 이용해도 된다.
또한, 도 17은 본 실시예의 그 밖의 변형예로서, 본 실시예에 메모리를 설치한 CMOS 이미지 센서의 개요 구성을 도시하는 도면이다.
도 17을 참조하면, CMOS 이미지 센서(150)는, 메모리(151)가 A/D 컨버터(17)에 접속된 구성으로 되어 있다. 메모리(151)는, 예를 들면 플래시 메모리 또는 DRAM 등이며, A/D 컨버터(17)로부터 송출된 화상 신호의 디지털 데이터를 보존할 수 있어, 필요에 따라 입출력 회로(13)의 화상 신호 출력부(22)를 통하여 외부에 출력된다. 이들 메모리(151)의 셀부에는, 높은 게이트 전압이 인가되는 경우가 있다. 이러한 메모리(151)의 셀부에는, 상기 제1 실시예∼제5 실시예에서 설명한 후막의 게이트 절연막(60A)을 사용할 수 있으며, 공정수를 증가시키지 않고 CMOS 이미지 센서(150)에 메모리를 혼재할 수 있다.
또한, 본 실시예 및 그 변형예에서, 제1 실시예∼제5 실시예의 수광부(11) 및 주변 회로(12), 입출력 회로(13)를 이용할 수 있다.
[제7 실시예]
본 실시예는, CMOS 이미지 센서와 광학 렌즈 등이 탑재된 이미지 센서 모듈의 예이다.
도 18은 본 실시예의 CMOS 이미지 센서가 탑재된 이미지 센서 모듈을 도시하는 단면도이다.
도 18을 참조하면, 이미지 센서 모듈(160)은, 기판(161)과, 기판(161) 상에 실장된 CMOS 이미지 센서(162)와, CMOS 이미지 센서(162)의 신호를 처리하는 신호 처리 IC(163)와, 피사체로부터의 광을 집광하는 렌즈(164)와, 자외선 등을 컷트하는 필터(165)와, 케이싱(166) 등으로 구성되어 있다.
피사체로부터 반사하여 온 광을 렌즈(164)가 집광하고, 필터(165)로 자외선 혹은 적외선을 컷트하고, 결상한 영상을 CMOS 이미지 센서(162)가, 전압 신호로 변환하고 다시 아날로그로부터 디지털로 변환하여, 신호 처리 IC(163)로 송출하고, 신호 처리 IC(163)가 영상으로서 재구성한다. 본 실시예의 특징은 CMOS 이미지 센서(162)에 있으며, 상기 제1 실시예∼제6 실시예의 CMOS 이미지 센서가 이용된다. 광학 렌즈(164), 신호 처리 IC(163) 등은 공지이므로 설명을 생략한다.
이상 본 발명의 바람직한 실시예에 대하여 상술했지만, 본 발명은 이러한 특정한 실시 형태에 한정되는 것은 아니며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
예를 들면, 제1 실시예 내지 제5 실시예에서는, 주변 회로(12)의 n 채널 MOS 트랜지스터의 LDD 영역 및 소스/드레인 영역에는 As+을 주입한 예를 기재했지만, P+을 주입해도 된다. 소스/드레인 영역의 접합 용량이 저하하므로, 동작 속도를 향상시킬 수 있다. 또한, 공정수의 감소에 의해 코스트 저감이 가능하게 된다.
또한, 상기에서는 화소 셀 내가 3개의 트랜지스터로 형성되어 있는 예에 대하여 설명했지만, 예를 들면 등가 회로에서 도시하는 도 19와 같이, 트랜스퍼 트랜지스터(170)를, 포토다이오드(31)와 검출 트랜지스터(32) 사이에 직렬로 접속한 4 트랜지스터 픽셀의 이미지 센서이어도, 상기 제1 실시예∼제5 실시예를 적용할 수 있다.
도 20은, 4개의 트랜지스터를 포함하는 화소 셀의 레이아웃을 도시하는 도면이다. 포토다이오드(31)와 리세트 트랜지스터(32)의 사이에 트랜스퍼 트랜지스터(170)가 설치되어 있다. 트랜스퍼 트랜지스터(170) 이외의 구성 요소는 도 5에서 도시한 것과 마찬가지이므로, 설명을 생략한다.
트랜스퍼 트랜지스터(170)의 드레인과, 리세트 트랜지스터(32)의 소스를 접속하는 확산층을 플로우팅 디퓨젼이라고 한다. 플로우팅 디퓨젼에는 검출 트랜지 스터(33)의 게이트가 접속되어 있다.
트랜스퍼 트랜지스터(170)는, 포토 다이오드(31)에 발생한 신호 전하의 플로우팅 디퓨죤에의 전송을 게이트에 입력되는 전송 신호에 의해 제어한다. 게이트 절연막이 박막화되어, 신뢰성을 확보하기 위해 트랜스퍼 트랜지스터(170)의 게이트에 충분히 높은 전압을 인가할 수 없는 경우 상기의 전송이 불충분하게 될 가능성이 있다. 전하 전송이 불충분한 경우에는, 전송되지 않는 전하가 포토다이오드(31)에 남기 때문에, 감도 저하나 잔상의 원인이 되어 화질을 저하시키게 된다. 또한 게이트 산화막이 박막화되어 트랜스퍼 트랜지스터(170)의 게이트 누설 전류가 커지는 경우에도, 신호 전하의 전송 시에 게이트 누설 전류가 노이즈 전하로서 신호에 혼합되기 때문에 화질을 저하시키게 된다. 따라서, 도 19 및 도 20에 도시하는 4 트랜지스터 픽셀을 구성하는 트랜스퍼 트랜지스터(170)에, 그 밖의 3개의 트랜지스터(32∼34)와 동시에 혹은 독립적으로 후막 게이트 절연막을 이용함으로써, CMOS 이미지 센서의 화질을 향상시킬 수 있다. 예를 들면, 트랜스퍼 트랜지스터(170)의 게이트 절연막의 막 두께는, 선택 트랜지스터(34)의 게이트 절연막보다 두껍게 형성되어도 되고, 그 밖의 3개의 트랜지스터(32∼34)의 게이트 절연막보다 두껍게 형성되어도 된다. 혹은 4개의 트랜지스터의 게이트 절연막을, 주변 회로보다 두껍게 형성해도 된다.
트랜스퍼 트랜지스터(170)에 후막 게이트 절연막을 이용할 때에는, 트랜스퍼 트랜지스터(170)의 웰을, 박막 게이트 절연막을 이용하는 트랜지스터의 웰보다도 낮은 불순물 농도로 형성한다. 또한, 트랜스퍼 트랜지스터(170)의 LDD 영역, 소스/드레인 영역을 P+ 주입에 의해 형성함으로써, LDD 영역과 기판, 소스/드레인 영역과 기판 사이에 형성되는 공핍층의 접합 용량 및 접합 누설 전류가 저감되어, 트랜스퍼 트랜지스터(170)의 동작 속도를 향상시킬 수 있다.
또한, 이상의 설명에 관하여 이하의 부기를 개시한다.
(부기 1)
제1 전원과 제2 전원 사이에 직렬 접속된 리세트 트랜지스터 및 포토다이오드와,
상기 제1 전원에 접속되어, 상기 포토다이오드의 신호를 검출하는 검출 트랜지스터와,
상기 검출 트랜지스터를 선택하는 선택 트랜지스터를 포함하는 이미지 센서로서,
상기 검출 트랜지스터의 게이트 절연막은, 상기 선택 트랜지스터의 게이트 절연막보다 두껍고, 상기 검출 트랜지스터의 게이트 길이 또는 게이트 폭은 상기 선택 트랜지스터의 게이트 길이 또는 게이트 폭보다도 각각 큰 것을 특징으로 하는 이미지 센서.
(부기 2)
상기 리세트 트랜지스터의 게이트 절연막은, 상기 선택 트랜지스터의 게이트 절연막보다 두껍고, 상기 리세트 트랜지스터의 게이트 길이 또는 게이트 폭은 상기 선택 트랜지스터의 게이트 길이 또는 게이트 폭보다도 각각 큰 것을 특징으로 하는 부기 1의 이미지 센서.
(부기 3)
상기 검출 트랜지스터 및 리세트 트랜지스터는, 동일한 게이트 절연막을 갖는 것을 특징으로 하는 부기 1 또는 부기 2의 이미지 센서.
(부기 4)
제1 전원과 제2 전원 사이에 직렬 접속된 리세트 트랜지스터 및 포토다이오드와,
상기 제1 전원에 접속되어, 상기 포토다이오드의 신호를 검출하는 검출 트랜지스터와,
상기 검출 트랜지스터를 선택하는 선택 트랜지스터를 포함하는 이미지 센서로서,
상기 리세트 트랜지스터의 게이트 절연막은, 상기 선택 트랜지스터의 게이트 절연막보다 두껍고, 상기 리세트 트랜지스터의 게이트 길이 또는 게이트 폭은 상기 선택 트랜지스터의 게이트 길이 또는 게이트 폭보다도 큰 것을 특징으로 하는 이미지 센서.
(부기 5)
상기 검출 트랜지스터 또는 상기 리세트 트랜지스터의 불순물 영역의 불순물 농도는, 상기 선택 트랜지스터의 대응하는 불순물 영역의 불순물 농도보다 낮은 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나의 이미지 센서.
(부기 6)
상기 검출 트랜지스터 및 리세트 트랜지스터의 LDD 영역, 소스 영역 및 드레인 영역은, 인이 주입되어 이루어지는 것을 특징으로 하는 부기 1 내지 부기 5 중 어느 하나의 이미지 센서.
(부기 7)
제1 전원과 제2 전원 사이에 직렬 접속된 리세트 트랜지스터 및 포토다이오드와,
상기 제1 전원에 접속되어, 상기 포토다이오드의 신호를 검출하는 검출 트랜지스터와,
상기 검출 트랜지스터를 선택하는 선택 트랜지스터와,
주변 회로를 구성하는 트랜지스터를 포함하는 이미지 센서로서,
상기 검출 트랜지스터의 게이트 절연막은, 상기 주변 회로를 구성하는 트랜지스터의 게이트 절연막보다 두꺼운 것을 특징으로 하는 이미지 센서.
(부기 8)
상기 주변 회로를 구성하는 트랜지스터는, CMOS 트랜지스터인 것을 특징으로 하는 부기 7의 이미지 센서.
(부기 9)
상기 주변 회로는 A/D 컨버터를 포함하는 것을 특징으로 하는 부기 5 또는 부기 6의 이미지 센서.
(부기 10)
상기 선택 트랜지스터의 게이트 절연막은, 상기 주변 회로를 구성하는 트랜지스터의 게이트 절연막보다 두꺼운 것을 특징으로 하는 부기 7 내지 부기 9 중 어느 하나의 이미지 센서.
(부기 11)
상기 검출 트랜지스터 및 리세트 트랜지스터는, 동일한 게이트 절연막을 갖는 것을 특징으로 하는 부기 7 내지 부기 10 중 어느 하나의 이미지 센서.
(부기 12)
상기 게이트 절연막은, 실리콘 산화막, 실리콘 산질화막 및 실리콘 질화막 중 어느 하나로 이루어지는 것을 특징으로 하는 부기 1 내지 부기 11 중 어느 하나의 이미지 센서.
(부기 13)
상기 검출 트랜지스터 또는 상기 리세트 트랜지스터의 웰 영역의 불순물 농도는, 상기 주변 회로를 구성하는 트랜지스터의 웰 영역의 불순물 농도보다 낮은 것을 특징으로 하는 부기 7 내지 부기 12 중 어느 하나의 이미지 센서.
(부기 14)
상기 검출 트랜지스터 또는 상기 리세트 트랜지스터의 LDD 영역, 소스 영역 및 드레인 영역 중 적어도 하나는 인이 주입되어 형성되어 있는 것을 특징으로 하는 부기 7 내지 부기 13 중 어느 하나의 이미지 센서.
(부기 15)
상기 주변 회로를 구성하는 트랜지스터의 불순물 영역에는 비소, 또는 비소 및 인이 주입되어 형성되어 있는 것을 특징으로 하는 부기 14의 이미지 센서.
(부기 16)
상기 리세트 트랜지스터와 포토다이오드 사이에 트랜스퍼 트랜지스터가 직렬로 접속되어 있고, 상기 검출 트랜지스터의 게이트가 리세트 트랜지스터와 트랜스퍼 트랜지스터를 접속하는 확산층에 접속되어 있는 것을 특징으로 하는 부기 1 내지 부기 15 중 어느 하나의 이미지 센서.
(부기 17)
상기 트랜스퍼 트랜지스터의 게이트 산화막은, 상기 선택 트랜지스터의 게이트 절연막보다 두껍고, 상기 트랜스퍼 트랜지스터의 게이트 길이 또는 게이트 폭은 상기 선택 트랜지스터의 게이트 길이 또는 게이트 폭보다도 각각 큰 것을 특징으로 하는 부기 16의 이미지 센서.
(부기 18)
리세트 트랜지스터와 포토다이오드 사이에 트랜스퍼 트랜지스터가 직렬로 접속되고, 검출 트랜지스터의 게이트가 리세트 트랜지스터와 트랜스퍼 트랜지스터를 접속하는 확산층에 접속되고, 상기 검출 트랜지스터를 선택하는 선택 트랜지스터가 접속되어 있는 이미지 센서로서,
상기 트랜스퍼 트랜지스터의 게이트 산화막이 리세트 트랜지스터, 검출 트랜지스터, 및 선택 트랜지스터의 게이트 산화막보다 두꺼운 것을 특징으로 하는 이미지 센서.
(부기 19)
상기 트랜스퍼 트랜지스터의 소스 영역 및 드레인 영역은 인이 주입되어 형성되어 있는 것을 특징으로 하는 부기 16 내지 부기 18 중 어느 하나의 이미지 센서.
(부기 20)
화소 셀과 주변 회로를 포함하는 CMOS 이미지 센서로서,
상기 픽셀 내의 n 채널 트랜지스터의 LDD 영역, 소스 영역 및 드레인 영역 중 적어도 하나는 인만이 주입되어 형성되고,
상기 주변 회로의 n 채널 트랜지스터의 LDD 영역, 소스 영역 및 드레인 영역 중 적어도 하나는 비소를 포함하는 불순물 원소가 주입되어 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
(부기 21)
플래시 메모리 및 DRAM 중 적어도 하나를 더 구비한 것을 특징으로 하는 부기 1 내지 부기 20 중 어느 하나의 이미지 센서.
(부기 22)
부기 1 내지 부기 21 중 어느 하나의 이미지 센서와, 광학 렌즈를 적어도 포함하는 이미지 센서 모듈.
(부기 23)
상기 리세트 트랜지스터, 검출 트랜지스터, 선택 트랜지스터, 및 트랜스퍼 트랜지스터의 게이트 절연막이, 모두 주변 회로의 트랜지스터의 게이트 절연막보다도 두꺼운 것을 특징으로 하는 부기 16의 이미지 센서.
이상 상술한 것으로부터 분명히 알 수 있듯이, 본 발명에 따르면, 화질 및 판독 스피드의 열화를 초래하지 않고, 소형화, 저소비 전력화, 고속화를 가능하게 하는 이미지 센서 및 그 이미지 센서 모듈을 제공할 수 있다.

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  4. 리세트 트랜지스터와 포토다이오드 사이에 트랜스퍼 트랜지스터가 직렬로 접속되고, 검출 트랜지스터의 게이트가 리세트 트랜지스터와 트랜스퍼 트랜지스터를 접속하는 확산층에 접속되고, 상기 검출 트랜지스터를 선택하는 선택 트랜지스터가 접속되어 있는 이미지 센서로서,
    상기 트랜스퍼 트랜지스터의 게이트 산화막이 리세트 트랜지스터, 검출 트랜지스터, 및 선택 트랜지스터의 게이트 산화막보다 두꺼운 것을 특징으로 하는 이미지 센서.
  5. 화소 셀과 주변 회로를 포함하는 CMOS 이미지 센서로서,
    픽셀 내의 n 채널 트랜지스터의 LDD 영역, 소스 영역 및 드레인 영역 중 적어도 하나는 인만이 주입되어 형성되고,
    상기 주변 회로의 n 채널 트랜지스터의 LDD 영역, 소스 영역 및 드레인 영역 중 적어도 하나는 비소를 포함하는 불순물 원소가 주입되어 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  6. 제4항 또는 제5항의 이미지 센서와, 광학 렌즈를 적어도 포함하는 이미지 센서 모듈.
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