KR100785374B1

KR100785374B1 - 발광 다이오드 및 이의 제조 방법

Info

Publication number: KR100785374B1
Application number: KR1020060092674A
Authority: KR
Inventors: 김경훈
Original assignee: 서울옵토디바이스주식회사
Priority date: 2006-09-25
Filing date: 2006-09-25
Publication date: 2007-12-18

Abstract

본 발명은 발광 다이오드 및 이의 제조 방법에 관한 것으로, 기판과, 기판 상에 형성된 n형 반도체층과, n형 반도체층 상에 형성된 활성층과, 활성층 상에 형성된 p형 반도체층과, p형 반도체층 상에 형성된 p 전극 및 소정 영역 노출된 n형 반도체층 상에 형성된 n 전극을 포함하며, 이러한 n형 반도체층 및 p형 반도체층 중 적어도 어느 하나는 언도프 반도체층과 도핑된 반도체층이 교대로 적층된 초격자 구조로 형성되는 발광 다이오드 및 이의 제조 방법이 제공된다.

발광 다이오드, n형 반도체층, p형 반도체층, 초격자 구조

Description

발광 다이오드 및 이의 제조 방법 {Light emitting diode and method for manufacturing the same}

도 1은 종래 기술에 따른 발광 다이오드의 개략적인 단면도이다.

도 2는 본 발명에 따른 발광 다이오드의 개략적인 단면도이다.

도 3a 내지 도 3c는 도 2에 도시된 발광 다이오드의 n형 반도체층, 활성층 및 p형 반도체층의 단면도이다.

도 4a 내지 4i는 본 발명에 따른 발광 다이오드를 제조하기 위한 제조 공정 단면도이다.

도 5는 본 발명에 따른 발광 다이오드의 n형 반도체층 또는 p형 반도체층 제조시 사용되는 소스의 공급 순서를 개략적으로 도시한 도이다.

*도면의 주요 부분에 대한 부호의 설명*

10; 기판 20; 버퍼층

30; n형 반도체층 31; 제1 언도프 반도체층

32; n형 도핑된 반도체층 40; 활성층

41; 웰층 42; 배리어층

51; 제2 언도프 반도체층 52; p형 도핑된 반도체층

60; p 전극 70; n 전극

본 발명은 발광 다이오드 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 n형 반도체층 및 p형 반도체층 중 적어도 어느 하나는 언도프 반도체층과 도핑된 반도체층이 교대로 적층된 초격자 구조로 형성된 발광 다이오드 및 이의 제조 방법에 관한 것이다.

도 1은 종래 기술에 따른 발광 다이오드의 개략적인 단면도이다. 도 1을 참조하면, 발광 다이오드(10)는 기판(1)상에 순차적으로 적층되어 형성된 버퍼층(2), n형 반도체층(3), 활성층(4), p형 반도체층(5)을 포함하며, 그리고 p형 반도체층(5) 상에 형성된 p 전극(6) 및 식각을 통하여 소정 영역 노출된 n형 반도체층(3) 상에 형성된 n 전극(7)을 포함한다.

도 1에 도시된 종래 기술에 따르면, 발광 다이오드의 각 층은 주로 유기 금속 화학 기상 증착법(MOCVD;metal organic chemical vapor deposition)을 사용하여 성장시킨다. 이때, n형 반도체층(3) 또는 p형 반도체층(5)을 성장하기 위해서는 반응 챔버 내에 주 재료를 포함하는 금속 유기 가스와, 암모니아 및 n형 또는 p형 도펀트를 동시 공급하여, 상호 반응시킨다. 그러나, 이와 같이 주 재료와 도펀트를 동시에 주입하게 되면, 도펀트와 주 재료의 성장에 있어서, 상호 충돌이 발생하게 된다. 그 결과, 충분한 도펀트 혼합 비율(dopant incorporation rate)을 얻을 수 없으며, 또한 도펀트로 인한 층의 변형(strain) 현상을 피할 수 없으며, 변위 밀 도(dislocation density)가 증가되어 결정 품질이 저하되는 문제점이 발생하였다.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 이루고자 하는 기술적 과제는 변위 밀도를 억제하여 높은 결정 품질을 갖는 발광 다이오드 및 이의 제조 방법을 제공하기 위한 것이다.

상기 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판; 상기 기판 상에 형성된 n형 반도체층; 상기 n형 반도체층 상에 형성된 활성층; 상기 활성층 상에 형성된 p형 반도체층; 상기 p형 반도체층 상에 형성된 p 전극; 및 소정 영역 노출된 n형 반도체층 상에 형성된 n 전극을 포함하며, 상기 n형 반도체층 및 p형 반도체층 중 적어도 어느 하나는 언도프 반도체층과 도핑된 반도체층이 교대로 적층된 초격자 구조로 형성되는 것을 특징으로 하는 발광 다이오드가 제공된다.

상기 활성층은 적어도 하나의 웰층과 적어도 하나의 배리어층이 교대로 적층된 양자 우물 구조로 형성된다.

상기 n형 반도체층 및 p형 반도체층은 질화 갈륨계 반도체층을 포함한다.

상기 언도프 반도체층은 질화 갈륨(GaN)을 포함하며, 상기 도핑된 반도체층은 질화 실리콘(Si_xN_y) 또는 질화 마그네슘(Mg_uN_v)을 포함한다.

상기 기판과 상기 n형 반도체층 사이에 형성된 버퍼층을 더 포함한다.

상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 기판 상에 n형 반도체층을 형성하는 단계; 상기 n형 반도체층 상에 활성층을 형성하는 단계; 및 상기 활성층 상에 p형 반도체층을 형성하는 단계를 포함하며, 상기 n형 반도체층을 형성하는 단계 및 p형 반도체층을 형성하는 단계 중 적어도 어느 한 단계는 언도프 반도체층과 도핑된 반도체층을 교대로 적층하여 초격자 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 발광 다이오드 제조 방법이 제공된다.

상기 초격자 구조를 형성하는 단계는 질소(N)를 포함하는 제1 소스, 갈륨(Ga)을 포함하는 제2 소스를 반응시켜, 언도프 반도체층을 형성하는 단계; 및 상기 제2 소스의 공급을 중단하고, n형 도펀트를 포함하는 제3 소스 또는 p형 도펀트를 포함하는 제4 소스를 공급하여, 공급된 제3 소스 또는 제4 소스와 제1 소스를 반응시켜 도핑된 반도체층을 형성하는 단계; 및 상기 언도프 반도체층을 형성하는 단계와 도핑된 반도체층을 형성하는 단계를 소정 주기 동안 반복 수행하는 단계를 포함한다.

상기 제1 소스는 암모니아(NH3)를 포함하며, 상기 제2 소스는 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa)을 포함하며, 상기 제3 소스는 실란(SiH₄)을 포함하며, 상기 제4 소스는 Cp2Mg(Biscyclopentadienyl- magnesium)를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 2는 본 발명에 따른 발광 다이오드의 개략적인 단면도이며, 도 3a 내지 도 3c는 도 2에 도시된 발광 다이오드의 n형 반도체층, 활성층 및 p형 반도체층의 단면도이다.

도 2 및 도 3을 참조하면, 발광 다이오드(100)는 기판(10), 버퍼층(20), n형 반도체층(30), 활성층(40), p형 반도체층(50), p 전극(60) 및 n 전극(70)을 포함한다.

기판(10)의 재료로는 실리콘(Si), 실리콘 카바이드(SiC) 및 사파이어 등 다양한 물질이 사용될 수 있다. 이러한 기판(10) 상에 버퍼층(20), n형 반도체층(30), 활성층(40) 및 p형 반도체층(50)이 순차적으로 적층되어 형성된다.

버퍼층(20)은 기판(10)과 n형 반도체층(30) 사이의 스트레스를 완충시키는 역할을 수행한다. 이러한 버퍼층(20)으로는 언도프 GaN(undoped-GaN), AlN, GaInN, AlGaInN, SiN 등의 다양한 물질이 사용될 수 있으며, 버퍼층의 두께 및 성장 온도 등은 발광 다이오드의 특성에 따라 변화될 수 있다.

n형 반도체층(30)은 예를 들면, GaN 등을 포함한 여러 가지 조성의 질화물계 화합물이 사용될 수 있다. n형 반도체층(30)은 제1 언도프 반도체층(31)과 n형 도핑된 반도체층(32)이 교대로 적층된 초격자 구조로 형성되며, 이때, 제1 언도프 반도체층(31)과 n형 도핑된 반도체층(32)은 수 십페어(pair) 내지 수 백페어로 형성될 수 있다. n형 도핑된 반도체층(32) 형성 시 사용되는 n형 도펀트로는 Si, Ge, Sn, Te, S 등이 사용될 수 있으며, 본 실시예에서는 Si을 함유한 SiH₄ 등이 사용되 나, 이에 한정되는 것은 아니다.

이와 같이, n형 도핑된 반도체층(32)을 지속적으로 성장시키지 않고, 제1 언도프 반도체층(31)을 중간에 배치시켜, n형 도핑된 반도체층(32)을 간헐적으로 성장시키면, 층의 하부에서부터 상부로 전달되는 변위(dislocation)를 제1 언도프 반도체층(31)이 중단시키므로, n형 반도체층(30)의 변형을 최소화할 수 있으며, 결정 품질을 높일 수 있게 된다.

활성층(40)은 에너지 밴드갭이 작은 웰층(well)(41)과 웰층(41) 보다 에너지 밴드갭이 큰 배리어층(barrier)(42)이 교대로 적층되어 형성된 양자 우물(Quantum Well) 구조로 형성된다. 이때, 활성층(40)은 웰층(41)과 배리어층(42)이 한 번 또는 여러 번 교대로 적층 형성되어, 단일 양자 우물구조 또는 다중 양자 우물구조를 가질 수 있다.

웰층(41)으로는 InGaN이 사용될 수 있으며, 웰층(41)의 In의 조성에 따라서 밴드갭 에너지가 결정되어 자외선에서 적색까지의 다양한 파장을 얻을 수 있다. 배리어층(42)으로는 GaN이 사용될 수 있다.

p형 반도체층(50)은 예를 들면, GaN 등을 포함한 여러 가지 조성의 질화물계 화합물이 사용될 수 있다. p형 반도체층(50)은 제2 언도프 반도체층(51)과 p형 도핑된 반도체층(52)이 교대로 적층된 초격자 구조로 형성되며, 이때, 제2 언도프 반도체층(51)과 p형 도핑된 반도체층(52)은 수 십페어(pair) 내지 수 백페어로 형성될 수 있다. 이때, p형 반도체층(50) 성장시 사용되는 p형 도펀트로는 Zn, Cd, Be, Mg, Ca, Sr, Ba 등이 사용될 수 있으며, 본 실시예에서는 Mg를 함유한 Cp2Mg(Biscyclopentadienyl-magnesium)가 사용되나, 이에 한정되는 것은 아니다.

상기에서 살펴본 바와 같이, p형 도핑된 반도체층(52)을 지속적으로 성장시키지 않고, 제2 언도프 반도체층(51)을 중간에 배치시켜, p형 도핑된 반도체층(52)을 간헐적으로 성장시키면, 층의 하부에서부터 상부로 전달되는 변위(dislocation)를 제2 언도프 반도체층(51)이 중단시키므로, p형 반도체층(50)의 변형을 최소화할 수 있으며, 결정 품질을 높일 수 있게 된다.

한편, 본 실시예의 경우, n형 반도체층(30)과 p형 반도체층(50) 양자 모두 초격자 구조로 형성하는 것을 예로서 설명하고 있으나, 이에 한정되는 것은 아니며, n형 반도체층(30) 및 p형 반도체층(50) 중 어느 하나 만을 초격자 구조로 형성할 수도 있다.

p형 반도체층(50)의 상부에는 p 전극(60)이 형성되며, 소정 영역이 노출된 n형 반도체층(30) 상에는 n 전극(70)이 형성된다.

도 4a 내지 4i는 본 발명에 따른 발광 다이오드를 제조하기 위한 제조 공정 단면도이며, 도 5는 본 발명에 따른 발광 다이오드의 n형 반도체층 또는 p형 반도체층 제조시 사용되는 소스의 공급 순서를 개략적으로 도시한 도이다.

도 4a를 참조하면, 우선 기판(10)을 준비하며, 이러한 기판(10) 상에 버퍼층(20)을 형성한다. 이때, 기판의 재료(10)로는 실리콘(Si), 실리콘 카바이드(SiC) 및 사파이어 등 다양한 물질이 사용될 수 있으며, 본 실시예에서는 사파이어를 기판의 재료로 사용하나, 이에 한정되는 것은 아니다.

기판(10)을 소정 온도로 열 세척(thermal cleaning)을 한 다음에, 암모니아(NH₃)와 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa)을 공급하고, 소정 온도에서 반응시키면, 기판(10) 상에 언도프 GaN(undoped-GaN)이 형성된다. 본 실시예의 경우, 버퍼층(20)으로 언도프 GaN를 사용하나, 버퍼층(20)의 재료가 이에 한정되는 것은 아니며, AlN, GaInN, AlGaInN, SiN 등의 다양한 물질이 사용될 수 있다.

도 4b 내지 도 4d를 참조하면, 버퍼층(20) 상에 제1 언도프 반도체층(31) 및 n형 도핑된 반도체층(32)을 교대로 적층하여 초격자 구조를 형성한 후, 이를 수 십 내지 수 백번 반복 수행하여, 이와 같은 초격자 구조를 수 십 페어 내지 수 백 페어 형성한다. 본 실시예의 경우, 제1 언도프 반도체층(31)과 n형 도핑된 반도체층(32)의 순서로 형성하는 것을 예로서 설명하고 있으나, 이의 순서는 바뀌어도 무방하다.

우선, 버퍼층(20) 상에 제1 언도프 반도체층(31)을 형성하기 위하여, MOCVD 시스템의 반응 챔버에 질소(N)를 포함하는 제1 소스 예를 들면, 암모니아(NH₃) 및 갈륨(Ga)을 포함하는 제2 소스 예를 들면, 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa)을 공급하여, 제1 소스와 제2 소스를 반응시킨다. 그 결과, 버퍼층(20) 상에 언도프 GaN으로 이루어진 제1 언도프 반도체층(31)이 형성된다(도 4b 참조).

그리고 나서, 제1 소스의 공급은 유지한 채, 제2 소스의 공급을 중단한다. 제2 소스의 공급을 중단하면서, n형 도펀트를 포함하는 제3 소스 예를 들면, Si을 포함하는 SiH₄또는SiH₆ 등을 공급하여, 제1 소스와 제3 소스를 반응시킨다. 그 결과, 제1 언도프 반도체층(31) 상에 질화 실리콘(Si_xN_y)으로 이루어진 n형 도핑된 반도체층(32)이 형성된다(도 4c 참조). 그리고 나서, 제1 소스의 공급은 유지한 채, 제3 소스의 공급을 중단하며, 제2 소스를 공급하면서, 상기 과정을 반복하여 수행하게 된다(도 4d, 도 5 참조). 이때, 제2 소스의 공급 시간(t₁)과 중단 시간(t₂) 및 제3 소스 또는 이하에서 상술될 제4 소스의 공급 시간(t₄)과 중단 시간(t₃)은 성장 조건 등에 따라서 변화될 수 있다.

본 실시예의 경우, n형 반도체층(30)의 주 재료로 GaN을 사용하고 있으나, 이에 한정되는 것은 아니며, 여러 가지 조성의 질화물계 화합물이 사용될 수 있으며, n형 도펀트 즉, 제3 소스로는 Si을 포함하는 SiH₄ 또는SiH₆ 등을 사용하고 있으나, 이외에도 Ge, Sn, Te, S 등을 포함하는 재료가 사용될 수 있다.

도 4e를 참조하면, n형 반도체층(30) 상에 양자 우물구조로 형성된 활성층(40)의 구성요소인 웰층(41)을 형성한 후, 웰층(41) 상에 배리어층(42)을 형성한다. 이러한 웰층(41)과 배리어층(42)은 한 번 또는 여러 번 교대로 적층 형성되어, 단일 양자 우물구조 또는 다중 양자 우물구조를 형성할 수 있다.

도 4f 내지 도 4h를 참조하면, 활성층(40) 상에 제2 언도프 반도체층(51) 및 p형 도핑된 반도체층(52)을 교대로 적층하여 초격자 구조를 형성한 후, 이를 수 십 내지 수 백번 반복 수행하여, 이와 같은 초격자 구조를 수 십 페어 내지 수 백 페어 형성한다. 본 실시예의 경우, 제2 언도프 반도체층(51)과 p형 도핑된 반도체층(52)의 순서로 형성하는 것을 예로서 설명하고 있으나, 이의 순서는 바뀌어도 무방하다.

우선, 활성층(40) 상에 제2 언도프 반도체층(51)을 형성하기 위하여, MOCVD 시스템의 반응 챔버에 질소(N)를 포함하는 제1 소스 예를 들면, 암모니아(NH₃) 및 갈륨(Ga)을 포함하는 제2 소스 예를 들면, 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa)을 공급하여, 제1 소스와 제2 소스를 반응시킨다. 그 결과, 활성층(40) 상에 언도프 GaN으로 이루어진 제2 언도프 반도체층(51)이 형성된다(도 4f 참조).

그리고 나서, 제1 소스의 공급은 유지한 채, 제2 소스의 공급을 중단한다. 제2 소스의 공급을 중단하면서, p형 도펀트를 포함하는 제4 소스 예를 들면, Mg을 포함하는 Cp2Mg 등을 공급하여, 제1 소스와 제4 소스를 반응시킨다. 그 결과, 제2 언도프 반도체층(51) 상에 질화 마그네슘(Mg_uN_v)으로 이루어진 p형 도핑된 반도체층(52)이 형성된다(도 4g 참조). 그리고 나서, 제1 소스의 공급은 유지한 채, 제4 소스의 공급을 중단하며, 제2 소스를 공급하면서, 상기 과정을 반복하여 수행하게 된다(도 4h, 도 5 참조).

본 실시예의 경우, p형 반도체층(50)의 주 재료로 GaN을 사용하고 있으나, 이에 한정되는 것은 아니며, 여러 가지 조성의 질화물계 화합물이 사용될 수 있으며, p형 도펀트 즉, 제4 소스로는 Mg을 포함하는 Cp2Mg 등을 사용하고 있으나, 이외에도 Zn, Cd, Be, Ca, Sr, Ba 등을 포함하는 재료가 사용될 수 있다.

도 4i를 참조하면, p형 반도체층(50)에서부터 n형 반도체층(30)의 일부분까지 건식 식각 등의 에칭방법을 사용하여 식각한다. 그리고 나서, p형 반도체층(50) 상에는 p 전극(60)을 형성하며, 소정 영역이 노출된 n형 반도체층(30) 상에는 n 전극(70)을 형성한다.

이상에서 설명한 것은 본 발명에 따른 발광 다이오드 및 이의 제조 방법의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

전술한 바와 같이 본 발명에 따르면, 발광 다이오드의 n형 반도체층 및 p형 반도체층 중 적어도 어느 하나는 언도프 반도체층과 도핑된 반도체층이 교대로 적층된 초격자 구조로 형성함으로써, 언도프 반도체층과 도핑된 반도체층의 성장 시 상호 충돌이 발생하는 것을 예방하여, 도펀트로 인한 층의 변형 현상을 방지할 수 있게 된다. 그 결과, 변위 밀도를 억제하여 결정 품질이 개선될 수 있다.

Claims

기판;

상기 기판 상에 형성된 n형 반도체층;

상기 n형 반도체층 상에 형성된 활성층;

상기 활성층 상에 형성된 p형 반도체층;

상기 p형 반도체층 상에 형성된 p 전극; 및

소정 영역 노출된 n형 반도체층 상에 형성된 n 전극을 포함하며,

상기 n형 반도체층 및 p형 반도체층 중 적어도 어느 하나는 언도프 반도체층과 도핑된 반도체층이 교대로 적층된 초격자 구조로 형성되는 것을 특징으로 하는 발광 다이오드.
제1항에 있어서,

상기 활성층은 적어도 하나의 웰층과 적어도 하나의 배리어층이 교대로 적층된 양자 우물 구조로 형성되는 것을 특징으로 하는 발광 다이오드.
제1항 또는 제2항에 있어서,

상기 n형 반도체층 및 p형 반도체층은 질화 갈륨계 반도체층을 포함하는 것을 특징으로 하는 발광 다이오드.
제3항에 있어서,

상기 언도프 반도체층은 질화 갈륨(GaN)을 포함하며, 상기 도핑된 반도체층은 질화 실리콘(Si_xN_y) 또는 질화 마그네슘(Mg_uN_v)을 포함하는 것을 특징으로 하는 발광 다이오드.
제1항 또는 제2항에 있어서,

상기 기판과 상기 n형 반도체층 사이에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 발광 다이오드.
기판 상에 n형 반도체층을 형성하는 단계;

상기 n형 반도체층 상에 활성층을 형성하는 단계; 및

상기 활성층 상에 p형 반도체층을 형성하는 단계를 포함하며, 상기 n형 반도체층을 형성하는 단계 및 p형 반도체층을 형성하는 단계 중 적어도 어느 한 단계는,

언도프 반도체층과 도핑된 반도체층을 교대로 적층하여 초격자 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 발광 다이오드 제조 방법.
제6항에 있어서,

상기 초격자 구조를 형성하는 단계는,

질소(N)를 포함하는 제1 소스, 갈륨(Ga)을 포함하는 제2 소스를 반응시켜, 언도프 반도체층을 형성하는 단계; 및

상기 제2 소스의 공급을 중단하고, n형 도펀트를 포함하는 제3 소스 또는 p형 도펀트를 포함하는 제4 소스를 공급하여, 공급된 제3 소스 또는 제4 소스와 제1 소스를 반응시켜 도핑된 반도체층을 형성하는 단계; 및

상기 언도프 반도체층을 형성하는 단계와 도핑된 반도체층을 형성하는 단계를 소정 주기 동안 반복 수행하는 단계를 포함하는 것을 특징으로 하는 발광 다이오드 제조 방법.
제7항에 있어서,

상기 제1 소스는 암모니아(NH3)를 포함하며, 상기 제2 소스는 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa)을 포함하며, 상기 제3 소스는 실란(SiH₄)을 포함하며, 상기 제4 소스는 Cp2Mg(Biscyclopentadienyl-magnesium)를 포함하는 것을 특징으로 하는 발광 다이오드 제조 방법.