KR100785015B1 - 실리콘 나노 결정을 플로팅 게이트로 구비하는 비휘발성메모리 소자 및 그 제조방법 - Google Patents
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Abstract
실리콘 나노 결정을 플로팅 게이트로 구비하는 비휘발성 메모리 소자 및 그 제조방법이 개시되어 있다. 개시된 본 발명은 소오스와 드레인사이의 기판 상에 게이트 적층물을 구비하는 메모리 소자에 있어서, 상기 게이트 적층물은 터널링막, 스토리지 노드 및 컨트롤 산화막을 포함하고, 상기 스토리지 노드는 실리콘 나노 결정을 포함하는 실리콘 산화막(SiO2)이고, 상기 컨트롤 산화막의 두께는 5nm~30nm인 것을 특징으로 하는 메모리 소자 및 그 제조 방법을 제공한다. 상기 터널링막의 두께는 2.5nm~5nm이고, 상기 스토리지 노드의 두께는 10nm~14nm일 수 있다.
Description
도 1 내지 도 4는 본 발명의 실시예에 의한 단층의 실리콘 나노 결정을 플로팅 게이트로 구비하는 비휘발성 메모리 소자의 제조방법을 단계별로 나타낸 단면도이다.
도 5는 이중의 실리콘 나노 결정층을 포함하는 스토리지 노드로 포함하는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 게이트 적층물의 단면도이다.
도 6 내지 도 8은 단층의 실리콘 나노 결정을 포함하는 비휘발성 메모리 소자의 리텐션 타임(retention time) 특성을 나타낸 그래프들이다.
도 9 내지 도 14는 이중의 실리콘 나노 결정층을 포함하는 비휘발성 메모리 소자의 리텐션 타임 특성을 나타낸 그래프들이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42:터널링막
44:실리콘 리치막(silicon-rich film)
46:컨트롤 산화막
44a:실리콘 나노 결정을 포함하는 실리콘 산화막(SiO2)
44b:실리콘 나노 결정 48:게이트 전극막
50:감광막 패턴 NC:나노 결정층
S, SS1:게이트 적층물 S1, D1:제1 및 제2 불순물 영역
1. 발명의 분야
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로써, 보다 자세하게는 실리콘 나노 결정을 플로팅 게이트(스토리지 노드)로 구비하는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
2. 관련기술의 설명
최근에 소개되고 있는 메모리 소자는 대부분 기존의 플래시 메모리와 달리 기존의 휘발성 메모리 소자의 이점도 갖는 비휘발성 메모리 소자이다. 이와 같은 비휘발성 메모리 소자의 예로는 PRAM, MRAM, FRAM, RRAM, SONOS 메모리 소자 등을 들 수 있다. 또한, 최근에는 나노 결정을 스토리지 노드로 사용하는 메모리 소자가 차세대 비휘발성 메모리 소자로 소개되고 있는데, 그 일예가 실리콘 나노 결정(Si nanocrystal)을 플로팅 게이트(floating gate)로 사용하는 비휘발성 메모리 소자(Nonvolatile floating gate memory)(이하, Si NC NFGM라 함)이다.
Si NC NFGM에 대해서는 연구가 활발히 진행되고 있으나, 현재까지 만들어진 Si NC NFGM(이하, 종래 기술에 의한 NFGM)은 메모리 윈도우(memory window)가 너무 작고, 리텐션 타임(retention time) 특성이나 인듀어런스 사이클(endurance cycle) 특성이 종래 기술에 의한 NFGM을 실용화할 수 있을 정도의 수준까지 나오지 않고 있다. 따라서 현재로서는 종래 기술에 의한 NFGM을 실용화하기는 어렵다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 메모리 윈도우를 크게 할 수 있고, 리텐션 타임 특성과 같은 동작 특성을 개선할 수 있는 Si NC NFGM을 제공한다.
본 발명이 이루고자 하는 다른 기술적 과제를 상기 NFGM의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소오스와 드레인사이의 기판 상에 게이트 적층물을 구비하는 메모리 소자에 있어서, 상기 게이트 적층물은 터널링막, 스토리지 노드 및 컨트롤 산화막을 포함하고, 상기 컨트롤 산화막의 두께는 5nm~30nm인 것을 특징으로 하는 메모리 소자를 제공한다.
이러한 메모리 소자에서 상기 터널링막의 두께는 2.5nm~5nm일 수 있다.
상기 스토리지 노드의 두께는 10nm~14nm일 수 있다.
상기 스토리지 노드는 실리콘 나노 결정을 포함하는 실리콘 산화막(SiO2)일 수 있다. 또한, 상기 스토리지 노드는 제1 나노 결정층, 중간 절연막 및 제2 나노 결정층을 포함할 수 있다. 이때, 상기 제1 및 제2 나노 결정층의 두께는 각각 2nm~6nm 정도일 수 있다.
상기 중간 절연막은 실리콘 산화막(SiO2)이고, 그 두께는 3nm~5nm 정도일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 소오스와 드레인사이의 기판 상에 스토리지 노드를 포함하는 게이트 적층물이 형성된 메모리 소자의 제조 방법에 있어서, 상기 기판 상에 터널링막, 실리콘 리치막 및 컨트롤 산화막을 순차적으로 적층하는 단계, 상기 실리콘 리치막을 실리콘 나노 결정을 포함하는 실리콘 산화막(SiO2)으로 변화시키는 단계 및 상기 컨트롤 산화막, 상기 실리콘 산화막 및 상기 터널링막을 순차적으로 패터닝하여 상기 게이트 적층물을 형성하는 단계를 포함하되, 상기 실리콘 리치막은 SiOx(1.5<x<1.7)로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법을 제공한다.
상기 실리콘 리치막은 초고진공 증착 환경을 제공하는 이온 빔 스퍼터링 적층(Ion Beam Sputtering Deposition) 방법으로 형성할 수 있다.
상기 터널링막은 2.5nm~5nm의 두께로 형성할 수 있고, 상기 실리콘 리치막은 10nm~14nm의 두께로 형성할 수 있다. 또한, 상기 컨트롤 산화막은 5nm~30nm의 두께로 형성할 수 있다.
상기 실리콘 나노 결정을 포함하는 실리콘 산화막은 상기 실리콘 리치막을 어닐링하여 형성할 수 있다.
상기 실리콘 리치막을 상기 실리콘 나노 결정을 포함하는 실리콘 산화막으로 변화시키는 단계는 상기 컨트롤 산화막을 형성하기 전에 실시할 수 있다.
상기 컨트롤 산화막을 형성하기 전에 상기 실리콘 리치막 상에 중간 절연막 및 다른 실리콘 리치막(SiOx)(1.5<x<1.7)을 순차적으로 더 형성하고, 상기 실리콘 리치막을 변화시키는 단계에서 상기 다른 실리콘 리치막도 실리콘 나노 결정을 포함하는 실리콘 산화막(SiO2)으로 변화시킬 수 있다. 이때, 상기 실리콘 리치막과 상기 다른 실리콘 리치막은 각각 2nm~6nm의 두께로 형성할 수 있다. 그리고 상기 다른 실리콘 리치막은 이온 빔 스퍼터링 적층 방법으로 형성할 수 있다. 또한, 상기 중간 절연막은 3nm~5nm의 두께로 형성할 수 있다.
상기 실리콘 리치막을 상기 실리콘 나노 결정을 포함하는 실리콘 산화막으로 변화시키는 단계는 상기 게이트 적층물을 형성한 후 실시할 수 있다.
상기 실리콘 리치막과 상기 다른 실리콘 리치막은 모두 상기 게이트 적층물을 형성한 후 나노 결정을 포함하는 실리콘 산화막(SiO2)으로 변화시킬 수 있다.
이러한 본 발명을 이용하면, Si NC NFGM의 동작 특성, 예컨대 리텐션 타임 특성을 개선시킬 수 있고, 메모리 윈도우 또한 크게 할 수 있다.
이하, 본 발명의 실시예에 의한 NFGM 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1을 참조하면, 기판(40) 상에 터널링막(42), 실리콘 리치막(silicon-rich film)(44) 및 컨트롤 산화막(46)을 순차적으로 형성한다. 터널링막(42)은 2.5nm∼5nm의 두께로 형성할 수 있는데, 바람직하게는 3nm 정도로 형성할 수 있다. 터널링막(42)은, 예를 들면 실리콘 산화막(SiO2)으로 형성할 수 있다. 실리콘 리치막(44)은 10~14nm, 바람직하게는 12nm의 두께로 형성할 수 있고, 예를 들면 SiOx 막(1.5<x<1.7)으로 형성할 수 있다. 실리콘 리치막(44)은 여러 적층방식으로 형성할 수 있으나, 초고진공(Ultra High Vacuum)의 증착 환경을 조성하여 막의 결함 밀도를 줄일 수 있고, 저온 성장이 가능한 이온빔 스퍼터링 증착(Ion Beam Sputtering Deposition) 장비를 이용하여 형성할 수 있다. 컨트롤 산화막(46)은 5∼30nm의 두께로 형성할 수 있다. 컨트롤 산화막(46)은 터널링막(42)과 동일한 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다.
터널링막(42), 실리콘 리치막(44) 및 컨트롤 산화막(46)을 순차적으로 형성한 후, 그 결과물을 소정 온도에서 소정 시간 동안 어닐링한다. 예컨대, 터널링막(42)과 컨트롤 산화막(46)이 모두 실리콘 산화막(SiO2)으로 형성되고, 실리콘 리치막(44)은 SiOx(1.5<x<1.7)로 형성되는 경우, 상기 소정 온도는, 예를 들면 1100℃일 수 있고, 상기 소정 시간은 20분 정도일 수 있다.
한편, 실리콘 리치막(44)은 비정질 실리콘막일 수도 있다.
상기 어닐링에 의해 실리콘 리치막(44)에 실리콘 나노 결정이 형성되면서 실리콘 리치막(44)은 나머지 부분은 도 2에 도시한 바와 같이 일반적인 실리콘 산화막(SiO2)(44a)으로 변화된다. 따라서 상기 어닐링 후의 실리콘 리치막(44)은 실리콘 나노 결정(44b)을 포함하는 실리콘 산화막(SiO2)(44a)으로 된다. 이와 같이 실리콘 나노 결정(44b)을 포함하는 실리콘 산화막(SiO2)(44a)을 이하에서는 나노 결정층(NC)이라 한다. 나노 결정층(NC)은 플로팅 게이트로 사용되고, 나노 결정(44b)에 전자가 트랩된다. 나노 결정층(NC)은 실리콘 나노 결정(44b)만으로 이루어진 층을 의미할 수도 있다.
도 3을 참조하면, 상기 어닐링이 완료된 후, 컨트롤 산화막(46) 상에 게이트 전극막(48)을 형성한다. 게이트 전극막(48)은 컨트롤 게이트로 사용된다. 전극막(48)은, 예를 들면 알루미늄으로 형성할 수 있으나, 다른 금속으로 형성할 수도 있다. 게이트 전극막(48) 상에 감광막 패턴(50)을 형성한다. 감광막 패턴(50)은 게이트 전극막(48)의 소정 영역을 한정한다. 감광막 패턴(50)을 식각 마스크로 하여 기판(40) 상에 적층된 적층물을 기판(40)이 노출될 때가지 이방성식각한다. 이후, 감광막 패턴(50)을 제거한다. 이 결과, 도 4에 도시한 바와 같이, 기판(40)의 주어진 영역 상에 게이트 적층물(S)이 형성된다. 이렇게 게이트 적층물(S)을 형성한 후, 기판(40)의 도전성 불순물을 이온 주입하여 기판(40)의 게이트 적층물(S) 왼쪽과 오른쪽에 제1 및 제2 불순물 영역(S1, D1)을 형성한다. 이때, 상기 도전성 불순물은 기판(40)과 반대되는 타입의 불순물, 예를 들면 n형 불순물일 수 있다. 제1 및 제2 불순물 영역(S1, D1) 중에서 어느 하나는 소오스이고, 나머지는 드레인이다.
한편, 상기 제조 방법에서, 실리콘 리치막(44)에 대한 어닐링은 도 4의 게이트 적층물(S)을 형성한 다음, 실시할 수도 있다. 그리고 게이트 전극막(48)으로 사용되는 물질이 상기 어닐링을 견딜 수 있는 물질인 경우, 도 1의 상기 어닐링은 게이트 전극막(48)이 컨트롤 산화막(46) 상에 형성된 후 실시할 수도 있다. 또한, 도 1에서 상기 어닐링은 실리콘 리치막(48)을 형성한 다음, 컨트롤 산화막(46)이 형성되기 전에 실시할 수도 있다.
도 5는 게이트 적층물(SS1)에 두 개의 나노 결정층(NC1, NC2)이 구비된 NFGM 을 보여준다.
도 5를 참조하면, 게이트 적층물(SS1)은 제1 및 제2 불순물 영역(S1, D1)사이의 기판(40) 상에 형성되어 있고, 순차적으로 형성된 터널링막(42), 제1 나노 결정층(NC1), 중간 절연막(MO), 제2 나노 결정층(NC2), 컨트롤 산화막(46) 및 게이트 전극막(48)을 포함한다. 제1 및 제2 나노 결정층(NC1, NC2)은 각각 2~6nm의 두께로 형성하고, 도 4의 나노 결정층(NC)과 동일한 물질로 형성할 수 있다. 중간 절연막(MO)은, 예를 들면 실리콘 산화막(SiO2)으로 형성할 수 있으며, 3nm~5nm의 두께, 바람직하게는 4nm로 형성할 수 있다.
이러한 게이트 적층물(SS1)의 형성 방법은 도 1 내지 도 4에 도시한 게이트 적층물(S)의 형성 방법으로 형성할 수 있다. 다만, 도 5에 도시한 게이트 적층물(SS1)은 두 개의 나노 결정층(NC1, NC2)을 포함하고 있기 때문에, 어닐링 순서나 횟수는 다를 수 있다.
예를 들면, 도 5의 게이트 적층물(SS1)을 형성하는 과정에서 제1 및 제2 나노 결정층(NC1, NC2)을 형성하기 위한 어닐링은 어닐링을 통해서 제1 및 제2 나노 결정층(NC1, NC2)으로 변화되는 제1 및 제2 실리콘 리치막(미도시)을 형성한 다음, 실시할 수 있다.
또한, 제1 및 제2 나노 결정층(NC1, NC2)을 형성하기 위한 어닐링은 제1 및 제2 어닐링을 포함할 수 있다. 이때, 상기 제1 어닐링은 상기 제1 실리콘 리치막을 형성한 다음, 상기 제2 실리콘 리치막을 형성하기 전에 혹은 중간 절연막(MO)을 형성하기 전에 실시한다. 그리고 상기 제2 어닐링은 상기 제2 실리콘 리치막을 형성 한 후에 실시한다. 상기 제1 및 제2 어닐링의 온도와 시간은 동일할 수 있다.
다음에는 상술한 조건으로 형성한 본 발명의 NFGM에 대한 동작 특성에 대해 설명한다.
도 6 내지 도 8은 단층의 나노 결정층을 스토리지 노드로 게이트 적층물에 구비하는 도 4에 도시한 NFGM의 리테션 타임 특성을 보여준다.
도 6 내지 도 8에 나타낸 리텐션 타임 특성은 상온보다 높은 온도, 예를 들면 85℃에서 측정한 것이고, 도 9 내지 도 11에 나타낸 리텐션 타임 특성 또한 마찬가지다.
도 6은 도 4의 게이트 적층물(S)에서 컨트롤 산화막(46), 나노 결정층(NC) 및 터널링막(42)의 두께가 각각 5nm, 12nm 및 3nm일 때의 리텐션 타임 특성을 보여주고, 도 7은 상기 두께가 각각 15nm, 12nm 및 3nm일 때의 리텐션 타임 특성을 보여주며, 도 8은 상기 두께가 각각 30nm, 12nm 및 3nm일 때의 리텐션 타임 특성을 보여준다. 곧, 도 6 내지 도 8은 컨트롤 산화막(46)의 두께만 변화시켰을 때의 리텐션 타임 특성을 보여준다.
도 6 내지 도 8에서 제1 그래프들(G61, G71, G81)은 데이터가 기록되었을 때, 곧 NFGM이 프로그래밍 된 후, 시간에 따른 NFGM의 문턱전압(Vt)의 변화를 나타내고, 제2 그래프들(G62, G72, G82)은 기록된 데이터를 소거한 후, 시간에 따른 NFGM의 문턱전압의 변화를 나타낸다.
도 6 내지 도 8을 비교하면, 나노 결정층(NC) 및 터널링막(42)의 두께를 각각 12nm와 3nm로 고정한 상태에서 컨트롤 산화막(46)의 두께만 변화시킨 경우, 리 텐션 특성은 크게 다르지 않음을 알 수 있다. 곧, 데이터가 기록된 후의 문턱전압(각 도의 제1 그래프(G61, G71, G81))과 데이터가 소거된 후의 문턱전압(각 도의 제2 그래프(G62, G72, G82))의 차는 시간이 105초(sec)가 지난 후, 감소하기 시작하지만, 106초가 되어서도 그 차는 0.3V보다 크다는 것을 알 수 있다. 종래 기술에 의한 NFGM에서 상기 두 문턱전압의 차가 104초(sec) 정도에서 이미 0.2V 정도로 감소됨을 감안할 때, 본 발명의 리텐션 타임 특성은 종래보다 훨씬 우수함을 알 수 있다.
이와 같이 본 발명의 NFGM에서 데이터가 기록된 후의 문턱전압과 데이터가 소거된 후의 문턱전압의 차가 종래보다 크고 상기 차의 감소율도 종래보다 작다는 것은 결국 게이트 전압-드레인 전류(Vg-Id) 특성을 나타내는 그래프에서 그래프의 쉬프트가 크다는 것을 의미하는 바, 자연히 본 발명에 의한 NFGM에서 메모리 윈도우 또한 종래보다 넓어지게 된다.
도 9 내지 도 11은 이중층의 나노 결정층을 스토리지 노드로 게이트 적층물에 구비하는 도 5에 도시한 NFGM의 리테션 타임 특성을 보여준다.
도 9는 도 5의 게이트 적층물(SS1)에서 컨트롤 산화막(46), 제2 나노 결정층(NC2), 중간 절연막(MO), 제1 나노 결정층(NC1) 및 터널링막(42)의 두께가 각각 5nm, 4nm, 4nm, 4nm 및 3nm일 때의 리텐션 타임 특성을 보여주고, 도 10은 상기 두께가 각각 5nm, 6nm, 4nm, 2nm 및 3nm일 때의 리텐션 타임 특성을 보여주며, 도 11은 상기 두께가 각각 5nm, 2nm, 4nm, 6nm 및 3nm일 때의 리텐션 타임 특성을 보여 준다. 그리고 도 12 내지 도 14는 게이트 적층물(SS1)에서 다른 두께는 도 9 내지 도 11과 동일하게 유지하고, 컨트롤 산화막(46)의 두께만 5nm에서 15nm로 변화하였을 때의 리텐션 특성을 보여준다.
도 9 내지 도 14에서 제1 그래프들(G91, G101, G111, G121, G131, G141)은 데이터가 기록되었을 때, 곧 도 5의 NFGM이 프로그래밍 된 후, 시간에 따른 NFGM의 문턱전압(Vt)의 변화를 나타내고, 제2 그래프들(G92, G102, G112, G122, G132, G142)은 기록된 데이터가 소거된 후, 시간에 따른 NFGM의 문턱전압 변화를 나타낸다.
도 9 내지 도 14를 참조하면, 프로그래밍 한 후의 문턱전압과 데이터를 소거한 후의 문턱전압의 차는 시간이 106초(sec)가 지난 후에도 초기와 같이 크게 유지됨을 알 수 있다. 이러한 결과로부터 도 5의 NFGM의 리텐션 타임 특성은 컨트롤 산화막(46)의 두께와 큰 연관성이 없음을 알 수 있다.
한편, 도 6 내지 도 8과 도 9 내지 도 11 또는 도 12 내지 도 14를 비교하면, 도 6 내지 도 8에 도시한 리텐션 타임 특성은 105초(sec)가 지나면서 점차 저하되기 시작하는 반면, 도 9 내지 도 11에 도시한 리텐션 타임 특성(혹은 도 12 내지 도 14에 도시한 특성)은 105초(sec)가 지난 후에도 크게 달라지지 않고, 완만하고 플랫한 특성을 보인다.
이러한 결과로부터 본 발명의 NFGM의 리텐션 타임 특성은 게이트 적층물에 포함된 스토리지 노드의 수, 곧 나노 결정층의 수에 깊은 관계가 있고, 나노 결정 층이 단층일 때도 종래보다 우수하지만, 이중층일 때 더 우수함을 알 수 있다.
한편, 제2 나노 결정층(NC2), 중간 절연막(MO) 및 제1 나노 결정층(NC1) 중 어느 하나의 두께만 변화시켜도 도 9 내지 도 14에 도시한 바와 같은 경향이 나타날 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 게이트 적층물에서 나노 결정층의 수를 3개 이상으로 할 수도 있고, 실리콘 리치막대신 비정질 실리콘막을 형성할 수도 있을 것이다. 터널링막과 컨트롤 산화막과 중간 절연막을 실리콘 산화막(SiO2)외의 다른 산화막 혹은 비산화막으로 형성할 수도 있을 것이다. 또한, 나노 결정층을 실리콘이 아닌 다른 물질로 형성할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명은 NFGM는 특정한 두께를 갖는 터널링막, 나노 결정층 및 컨트롤 산화막을 구비하고, 나노 결정층이 복층인 경우에는 그 사이에 특정 두께의 중간 절연막을 또한 구비한다. 이러한 두께는 제조 과정에서 결정된다.
이와 같이 NFGM이 특정한 두께의 터널링막, 나노 결정층 및 컨트롤 산화막을 구비하고, 나노 결정층이 복층일 때, 그 사이에 특정 두께의 중간 절연막을 구비하는 경우, 도 6 내지 도 14에 도시한 바와 같이 NFGM의 리텐션 타임 특성이 개선되 고, 그에 따라 메모리 윈도우 또한 넓어진다.
Claims (20)
- 소오스와 드레인사이의 기판 상에 게이트 적층물을 구비하는 메모리 소자에 있어서,상기 게이트 적층물은 터널링막, 스토리지 노드 및 컨트롤 산화막을 포함하고,상기 스토리지 노드는 실리콘 나노 결정을 포함하는 실리콘 산화막(SiO2)이고 상기 컨트롤 산화막의 두께는 5nm~30nm인 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서, 상기 터널링막의 두께는 2.5nm~5nm인 것을 특징으로 하는 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 스토리지 노드의 두께는 10nm~14nm인 것을 특징으로 하는 메모리 소자.
- 삭제
- 소오스와 드레인사이의 기판 상에 게이트 적층물을 구비하는 메모리 소자에 있어서,상기 게이트 적층물은 터널링막, 스토리지 노드 및 컨트롤 산화막을 포함하고,상기 스토리지 노드는 제1 나노 결정층, 중간 절연막 및 제2 나노 결정층을 포함하고, 상기 컨트롤 산화막의 두께는 5nm~30nm인 것을 특징으로 하는 메모리 소자.
- 제 5 항에 있어서, 상기 제1 및 제2 나노 결정층의 두께는 각각 2nm~6nm인 것을 특징으로 하는 메모리 소자.
- 제 5 항에 있어서, 상기 중간 절연막은 실리콘 산화막(SiO2)이고, 그 두께는 3nm~5nm인 것을 특징으로 하는 메모리 소자.
- 소오스와 드레인사이의 기판 상에 스토리지 노드를 포함하는 게이트 적층물이 형성된 메모리 소자의 제조 방법에 있어서상기 기판 상에 터널링막, 실리콘 리치막 및 컨트롤 산화막을 순차적으로 적층하는 단계;상기 실리콘 리치막을 실리콘 나노 결정을 포함하는 실리콘 산화막(SiO2)으로 변화시키는 단계; 및상기 컨트롤 산화막, 상기 실리콘 산화막 및 상기 터널링막을 순차적으로 패터닝하여 상기 게이트 적층물을 형성하는 단계를 포함하되,상기 실리콘 리치막은 SiOx(1.5<x<1.7)로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 8 항에 있어서, 상기 실리콘 리치막은 이온 빔 스퍼터링 적층(Ion Beam Sputtering Deposition) 방법으로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 8 항에 있어서, 상기 터널링막은 2.5nm~5nm의 두께로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 실리콘 리치막은 10nm~14nm의 두께로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 컨트롤 산화막은 5nm~30nm의 두께로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 실리콘 나노 결정을 포함하는 실리콘 산화막은 상기 실리콘 리치막을 어닐링하여 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 실리콘 리치막을 상기 실리콘 나노 결정을 포함하는 실리콘 산화막으로 변화시키는 단계는 상기 컨트롤 산화막을 형성하기 전에 실시하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 컨트롤 산화막을 형성하기 전에 상기 실리콘 리치막 상에 중간 절연막 및 다른 실리콘 리치막(SiOx)(1.5<x<1.7)을 순차적으로 더 형성하고,상기 실리콘 리치막을 변화시키는 단계에서 상기 다른 실리콘 리치막도 실리콘 나노 결정을 포함하는 실리콘 산화막(SiO2)으로 변화시키는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 실리콘 리치막과 상기 다른 실리콘 리치막은 각각 2nm~6nm의 두께로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 다른 실리콘 리치막은 이온 빔 스퍼터링 적층 방법으로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 중간 절연막은 3nm~5nm의 두께로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 실리콘 리치막을 상기 실리콘 나노 결정을 포함하는 실리콘 산화막으로 변화시키는 단계는 상기 게이트 적층물을 형성한 후 실시하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 실리콘 리치막과 상기 다른 실리콘 리치막은 모두 상기 게이트 적층물을 형성한 후 나노 결정을 포함하는 실리콘 산화막(SiO2)으로 변화시키는 것을 특징으로 하는 메모리 소자의 제조방법.
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