KR100782783B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명에서는 브레이크다운(breakdown) 전압을 증가시키도록 한 반도체 소자 및 그 제조방법에 관해 개시된다.
본 발명에 따른 반도체 소자는 반도체 기판의 표면내에 소정깊이로 형성되는 트렌치; 상기 트렌치 하부의 반도체 기판 내에 형성되는 옥사이드 링 영역; 상기 트렌치 내부에 게이트 절연막을 개재하여 형성되는 게이트 전극; 및 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역이 포함되어 구성되는 것을 특징으로 한다.
트렌치, 게이트 전극, 산소, 브레이크다운

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND MATHOD FOR FABRICATING THE SAME}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면도
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도.
본 발명에서는 브레이크다운(breakdown) 전압을 증가시키도록 한 반도체 소자 및 그 제조방법에 관해 개시된다.
일반적으로 반도체 소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 소오스/드레인의 접합깊이를 무한정 얕게 할 수 없다는 제약성이 있다.
이것은 채널의 길이가 종래의 장 채널(long channel)에서 0.5㎛ 이하의 단 채널(short channel)로 감소함에 따라, 소오스/드레인의 공핍영역이 채널속으로 침 투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단 채널 효과(short channel effect)가 발생하기 때문이다.
이러한 단 채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스/드레인간의 채널 즉 게이트아래의 공핍영역의 최대 폭(Maximum width of depletion)을 감소시켜야 하고, 반도체 기판내의 불순물 농도를 감소시켜야한다.
그러나 무엇보다도 얕은 접합(Shallow Junction)을 형성시켜야 한다는 점이 중요하다.
이를 위하여 반도체 소자의 제조공정에서 이온주입 장비 및 후속되는 열처리 공정에서 얕은 접합을 실현할 수 있는 방법에 대한 모색이 계속되고 있다.
또한, 모스 트랜지스터(MOS Transistor)는 저농도 드레인(LDD: Light Doped Drain, 이하 'LDD'라 칭함) 구조로 대표된다고 할 수 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 포토레지스트(12)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(12)를 선택적으로 패터닝하여 게이트 영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(12)를 마스크로 이용하여 상기 반도체 기판(11)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치(13)를 형성한다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(12)를 제거하고, 상기 트렌치(13)를 포함한 반도체 기판(11)의 전면에 게이트 절연막(14) 및 폴리 실리콘막(15)을 차례로 형성한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)의 상부 표면을 타겟으로 전면에 CMP 공정을 실시하여 상기 트렌치(13) 내부에 게이트 전극(15a)을 형성한다.
이어, 상기 게이트 전극(15a)을 마스크로 이용하여 상기 반도체 기판(11)에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(15a) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(16)을 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, 트렌치 내부에 형성되는 게이트 전극으로 이루어진 반도체 소자는 트렌치 하단에 전계(electric filed)가 집중되고 전류 밀도가 증가하여 브레이크다운 전압이 낮아져 소자의 신뢰성을 저하시킨다.
본 발명은 트렌치 하부 영역에 옥사이드 링(oxide ring)을 추가함으로써 동일한 단면적으로 브레이크다운 전압을 향상시키도록 한 반도체 소자 및 그 제조방 법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자는 반도체 기판의 표면내에 소정깊이로 형성되는 트렌치; 상기 트렌치 하부의 반도체 기판 내에 형성되는 옥사이드 링 영역; 상기 트렌치 내부에 게이트 절연막을 개재하여 형성되는 게이트 전극; 및 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역이 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 절연막 및 포토레지스트를 차례로 형성하는 단계; 상기 포토레지스트를 선택적으로 패터닝하여 게이트 영역을 정의하는 단계; 상기 포토레지스틀 마스크로 이용하여 상기 절연막을 선택적으로 제거하여 절연막 패턴을 형성하는 단계; 상기 포토레지스트 및 절연막 패턴을 제거하고 상기 트렌치를 포함한 반도체 기판의 전면에 게이트 절연막 및 도전층을 차례로 형성하는 단계; 상기 반도체 기판의 상부 표면을 타겟으로 전면에 연마 공정을 실시하여 상기 트렌치 내부에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(101)의 표면내에 소정깊이로 형성되 는 트렌치(104)와, 상기 트렌치(104) 하부의 반도체 기판(101) 내에 형성되는 옥사이드 링 영역(105)과, 상기 트렌치(104) 내부에 게이트 절연막(106)을 개재하여 형성되는 게이트 전극(107a)과, 상기 게이트 전극(107a) 양측의 반도체 기판(101) 표면내에 형성되는 소오스/드레인 불순물 영역(108)을 포함하여 구성되어 있다.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(101)상에 산화막 등의 절연막(102)을 CVD 등으로 증착하여 형성한다.
이어, 상기 절연막(102)상에 포토레지스트(103)를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트(103)를 선택적으로 패터닝하여 게이트 영역을 정의한다.
도 3b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(103)를 마스크로 이용하여 상기 절연막(102)을 선택적으로 제거하여 절연막 패턴(102a)을 형성한다.
이어서, 상기 포토레지스트(103) 및 절연막 패턴(102a)을 마스크로 이용하여 상기 노출된 반도체 기판(101)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치(104)를 형성한다.
도 3c에 도시한 바와 같이, 상기 포토레지스트(103) 및 절연막 패턴(102a)을 마스크로 이용하여 상기 반도체 기판(101)의 전면에 산소 이온을 주입하여 상기 트렌치(104) 하부의 반도체 기판(101) 내에 옥사이드 링 영역(105)을 형성한다.
도 3d에 도시한 바와 같이, 상기 포토레지스트(103) 및 절연막 패턴(102a)을 제거하고, 상기 트렌치(104)를 포함한 반도체 기판(101)의 전면에 게이트 절연막(106)을 형성하고, 상기 게이트 절연막(106)상에 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 폴리 실리콘막(107)을 형성한다.
여기서, 본 발명의 실시예에서는 상기 포토레지스트(103)를 제거하지 않고, 트렌치(104) 및 옥사이드 링 영역(105)을 형성하고 있지만, 상기 포토레지스트(103)를 제거하고 절연막 패턴(102a)을 하드 마스크로 사용하여 트렌치(104) 및 옥사이드 링 영역(105)을 형성할 수도 있다.
도 3e에 도시한 바와 같이, 상기 반도체 기판(101)의 상부 표면을 타겟으로 전면에 CMP 공정을 실시하여 상기 트렌치(104) 내부에 게이트 전극(107a)을 형성한다.
이어, 상기 게이트 전극(107a)을 마스크로 이용하여 상기 반도체 기판(101)에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(107a) 양측의 반도체 기판(101) 표면내에 소오스/드레인 불순물 영역(108)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 트렌치 하부의 반도체 기판내에 옥사이드 링 영역을 형성함으로써 추구 마스크 공정이나 단면적의 증가없이 브레이크다운을 증가시키어 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 반도체 기판의 표면내에 소정깊이로 형성되는 트렌치;
    상기 트렌치 하부의 반도체 기판 내에 형성되는 옥사이드 링 영역;
    상기 트렌치 내부에 게이트 절연막을 개재하여 형성되는 게이트 전극; 및
    상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역이 포함되어 구성되는 것을 특징으로 하는 반도체 소자.
  2. 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막 및 반도체 기판을 선택적으로 제거하여 트렌치를 형성하는 단계;
    상기 트렌치 하부의 반도체 기판에 옥사이드 링 영역을 형성하는 단계;
    상기 절연막 패턴을 제거하고 상기 트렌치를 포함한 반도체 기판의 전면에 게이트 절연막 및 도전층을 차례로 형성하는 단계;
    상기 반도체 기판의 상부 표면을 타겟으로 전면에 연마 공정을 실시하여 상기 트렌치 내부에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 옥사이드 링 영역은 상기 트렌치 하부의 반도체 기판에 산소 이온을 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20040090140A (ko) * 2003-04-16 2004-10-22 주식회사 하이닉스반도체 반도체 소자의 형성방법
KR100679829B1 (ko) 2005-12-29 2007-02-06 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 제조방법

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