KR100773555B1 - 저결함 반도체 기판 및 그 제조방법 - Google Patents

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손중곤
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Abstract

적은 결함밀도를 가지면서 표면형상 특성이 우수한 저결함 반도체 기판 및 그 제조방법이 개시된다. 본 발명에 따른 반도체 기판은 Ⅲ-Ⅴ족 반도체 물질로 형성되는 것으로 그 상면에 비정질 영역과 결정질 영역이 형성된 제1 반도체층 및 상기 제1 반도체층 상에 형성되는 것으로 상기 결정질 영역으로부터 결정성장된 제2 반도체층을 포함한다.

Description

저결함 반도체 기판 및 그 제조방법{Semiconductor substrate having low defects and method of manufacturing the same}
도 1은 본 발명의 제1 실시예에 따른 반도체 기판의 개략적 단면도이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 기판의 제조방법을 보여주는 공정도이다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 반도체 기판의 제조방법을 보여주는 공정도이다.
도 4는 본 발명에 따른 반도체 발광소자의 개략적 단면도이다.
도 5a 내지 도 5c는 본 발명에 따른 반도체 발광소자의 제조방법을 보여주는 공정도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10:성장기판 12:제1 반도체층
12a:결정질 영역 12b:비정질 영역
20:제2 반도체층 20a:수직성장부
20b:측면성장부 40:성장기판
42:제1 반도체층 42a:결정질 영역
42b:비정질 영역 50:제2 반도체층
50a:수직성장부 50b:측면성장부
100:마스크 110:n-클래드층
112:활성층 114:p-클래드층
120:n-전극 140:p-전극
본 발명은 반도체 기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 적은 결함밀도를 가지면서 표면형상(surface morphology) 특성이 우수한 저결함 반도체 기판 및 그 제조방법에 관한 것이다.
GaN은 3.39eV의 직접천이형 밴드갭을 가지는 광대역반도체(wide bandgap semiconductor)로서 1970년대 초부터 청색 발광소자를 비롯한 다양한 광전소자(opotoelectrnic devices)와 보호박막 등의 응용을 목적으로 연구되어왔던 물질이다. GaN은 InN 또는 AlN과 같은 Ⅲ-Ⅴ계 질화물 반도체와 연속적인 고용도를 가지므로, InxGa(1-x)N 또는 GaxAl(1-x)N와 같은 삼원계 질화물 전율고용체를 형성할 수 있다. 그리고, 이들 삼원계 질화물의 조성에 따라 밴드갭이 조성에 대한 1차 함수로 변화하기 때문에, 이들 Ⅲ-Ⅴ계 질화물 반도체의 조성을 조절하는 것에 의하여 적색파장 영역에서 자외선파장 영역 까지의 전 가시영역 구간을 포함하는 발광소자, 수광소자가 제조될 수 있다.
이와 같은 GaN 박막은 많은 응용분야를 가질 수 있기 때문에, GaN 박막의 성장 및 이를 이용한 소자의 연구개발은 그 중요성이 오래 전부터 인식되어 진행되어 왔다. 최근에는, 양질의 GaN 박막성장을 위해서 GaN과 격자 부정합도와 열팽창계수 부정합도가 큰 사파이어(α-Al2O3)와 같은 이종기판을 사용하고, 격자상수(lattice parameter) 및 열팽창계수의 부정합도를 완화시키기 위하여 AlN 또는 GaN와 같은 완충층을 이용하여 GaN 에피층을 성장시키는 이종접합 성장법(Heteroepitaxy)에 관한 연구가 활발히 진행되었다.
그러나, 이종기판 위에 GaN 성장시, 기판과의 격자상수 및 부정합도의 완화를 위하여 반드시 500℃ 내지 600℃의 저온에서 GaN이나 AlN 완충층을 이용하여야 하기 때문에, 에피성장 공정이 복잡해질 뿐만 아니라, 발광소자의 제조시 요구되는 InN, GaN 등과 같은 다양한 화합물의 성장이 어려울 수 있다. 특히, 사파이어 기판 위에 성장된 GaN 박막은 격자상수와 열팽창계수의 차이로 인해 많은 격자결함(dislocation density ~109/㎠)을 포함하고 있으므로, 제조된 발광소자의 성능이 저하될 수 있었다. 그러나, GaN계 LED(light emitting device) 또는 LD(laser diode) 등과 같은 광전소자의 경우 수명(life time)의 증가와 소자의 신뢰도를 향상시키기 위해서는 결함밀도가 낮아야 한다. 일반적으로 낮은 결함밀도를 갖는 기판의 경우 HVPE(Hydride Vapor Phase Epitaxy) 성장법을 이용하여 GaN을 두껍게 성장시킨 후, 이를 분리해서 GaN 기판으로 사용하는 방법이 있는데, 아직은 충분히 낮은 결함밀도를 가지지 못할 뿐만 아니라, 기판으로 사용할 정도의 사이즈(size) 로 충분히 크게 성장시키기가 곤란하다. 따라서, 저결함 GaN 박막을 제조하기 위해 가장 각광받는 방법으로 측면성장을 하여 결함밀도를 낮추는 방법을 사용하는데, 그 예로서 ELOG방법과 PENDEO방법을 들 수 있다. 상기 ELOG 방법 및 PENDEO 방법을 이용한 GaN 성장에 관하여는 US Patent No. 6,051,849 및 US Patent No. 6,265,289 B1 등이 참조될 수 있다.
그러나, ELOG와 같이 SiO2 또는 SiNx 등의 마스크(mask)를 이용할 경우, 성장된 GaN 박막과 마스크와의 표면장력 차이로 인해 결정들의 틸트(tilt) 현상이 발생하여, GaN 박막의 결합영역(coalesced boundary)에서 결함이 형성될 수 있으며, 이 과정 중에 GaN 박막의 표면에 그루브(groove)가 형성되어 표면특성이 악화될 수 있다. 그리고, SiO2 또는 SiNx 등의 이종물질 삽입으로 인해 GaN 박막내에 스트레인(strain) 분포가 불균일하게 될 수 있다. 또한, GaN 보다 SiO2의 열전도도가 낮으므로, 마스크 영역 상에 구현되는 소자의 열적 신뢰성을 저하시킬 수 있다. 따라서, 이들 문제점들을 개선하기 위하여 적은 결함밀도를 가지면서 표면형상(surface morphology) 특성이 우수한 저결함 반도체 기판의 제조를 위한 새로운 기술개발이 요구되었다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로, 적은 결함밀도를 가지면서 표면형상 특성이 우수한 저결함 반도체 기판 및 그 제조방법을 제공함에 있다.
본 발명에 따른 반도체 기판은,
Ⅲ-Ⅴ족 반도체 물질로 형성되는 것으로 그 상면에 비정질 영역과 결정질 영역이 형성된 제1 반도체층; 및
상기 제1 반도체층 상에 형성되는 것으로 상기 결정질 영역으로부터 결정성장된 제2 반도체층;을 포함한다.
본 발명에 따른 반도체 기판의 제조방법은
Ⅲ-Ⅴ족 반도체층의 성장을 위한 격자정합(lattice matching)에 적합한 성장기판(growth substrate)을 준비하는 단계;
상기 성장기판 상에 Ⅲ-Ⅴ족 반도체 물질로 제1 반도체층을 결정성장(crystal growth)시키는 단계;
상기 제1 반도체층의 표면 상에 비정질 영역과 결정질 영역을 형성하는 단계; 및
상기 비정질 영역을 마스크로 이용하고 상기 결정질 영역을 씨드로 이용하여 상기 제1 반도체층 상에 제1 반도체층 보다 적은 결함 밀도(defect density)를 갖는 제2 반도체층을 형성하는 단계;를 포함한다.
여기에서, 상기 제1 반도체층의 표면 상에 비정질 영역과 결정질 영역을 형성하는 단계는,
상기 제1 반도체층 상에 제1 반도체층의 상면을 국부적으로 노출시키는 포스트 패턴, 도트 패턴, 또는 스트라이프 패턴의 마스크층을 형성하는 단계;
상기 마스크층의 패턴에 따라 상기 제1 반도체층의 노출된 상면에 이온 충격을 가하여 충격손상에 따른 비정질 영역을 형성하는 단계; 및
상기 마스크층을 제거하여 비충격에 따른 결정질 영역을 노출시키는 단계;를 포함한다.
바람직하게, 상기 이온 충격을 가하여 상기 제1 반도체층의 노출된 상면으로부터 0.1㎛ 내지 4㎛ 깊이를 식각하고, 그 식각면 상에 비정질 영역을 형성할 수 있다.
본 발명에 따르면, 간단하고 쉬운 공정으로 104 내지 107 /㎠ 정도로 적은 결함밀도를 가지면서 표면형상(surface morphology) 특성이 우수한 저결함 반도체 기판이 제조될 수 있다.
이하에서는, 본 발명에 따른 반도체 기판 및 그 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되게 도시된 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기판의 개략적 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 기판은 성장기판(10) 상에 순차로 형성된 제1 반도체층(12)과 제2 반도체층(20)을 포함한다.
상기 제1 반도체층(12)은 Ⅱ-Ⅵ족 반도체 물질 또는 Ⅲ-Ⅴ족 반도체 물질로 형성되며, 그 상면에 이온충격 손상(ion bombardment damage)에 따라 형성된 비정질 영역(12b)과 비충격(non-bombardment)에 따라 형성된 결정질 영역(12a)을 포함 한다. 이 때, 상기 비정질 영역(12b)과 결정질 영역(12a)은 반복교대로 형성되었다. 그리고, 상기 제2 반도체층(20)은 상기 결정질 영역(12a)으로부터 수직으로(vertically) 결정성장된 수직성장부(vertical growth region, 20a)와 상기 수직성장부(20a)로부터 측면으로(laterally) 결정성장된 측면성장부(lateral growth region, 20b)를 포함한다.
상기 성장기판(10)은 사파이어(sapphire), 6H-SiC, MgAl2O3, Si(111) 및 ZnO으로 이루어지는 그룹으로부터 선택된 어느 하나의 재질로 형성된 것이기 때문에, 상기 이종의 성장기판(10) 위에 형성되는 상기 제1 반도체층(12)은 1㎛ 내지 5㎛의 두께로 형성되며, 108 내지 1010 /㎠의 결함밀도를 포함하는 것이 일반적이다. 그러나, 본 발명에 따른 반도체 기판의 구조에서, 상기 제1 반도체층(12) 상에 에피성장된 제2 반도체층(20)은 104 내지 107 /㎠의 결함밀도를 포함하도록 형성될 수 있다. 구체적으로, 상기 비정질 영역(12b)을 결정성장을 억제하는 마스크로 이용하고 상기 결정질 영역(12a)을 결정성장을 위한 씨드(seed)로 이용하여 상기 결정질 영역(12a)을 MOCVD에 의해 수직/측면(vertically/laterally)으로 결정성장시켜서 상기 제1 반도체층(12) 상에 제1 반도체층(12) 보다 적은 결함 밀도(defect density)를 갖는 제2 반도체층(20)을 형성하는 것이 가능할 수 있다. 여기에서, 상기 수직성장부(20a)는 108 내지 1010 /㎠의 결함밀도를 포함하며, 상기 측면성장부(20b)는 104 내지 107 /㎠의 결함밀도를 포함한다.
이 때, 상기 제2 반도체층(20)은 격자상수(lattice parameter) 및 열팽창계수가 상기 제1 반도체층(12)의 형성물질과 동일한 물질, 또는 에피성장이 용이하도록 제1 반도체층(12)의 형성물질과 격자상수 및 열팽창계수의 부정합도가 충분히 작은 물질로 형성되는 것이 바람직하다. 예를 들어, 상기 제2 반도체층(20)은 제1 반도체층(12)의 형성물질과 동일한 Ⅱ-Ⅵ족 반도체 물질 또는 Ⅲ-Ⅴ족 반도체 물질로 형성될 수 있다. 여기에서, 상기 Ⅱ-Ⅵ족 반도체 물질은 ZnO 물질을 포함하며, 상기 Ⅲ-Ⅴ족 반도체 물질은 GaN, GaAs 및 InP으로 이루어지는 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 비정질 영역(12b)의 폭은 2㎛ 내지 30㎛으로 형성되는 것이 바람직하며, 이는 씨드를 이용한 측면성장의 효율성을 고려한 수치이다. 상기 2㎛ 내지 30㎛의 폭 범위내에서, 짧은 시간 내에 효율적으로 상기 제2 반도체층(20)을 에피성장시킬 수 있었다. 그리고, 상기 비정질 영역(12b)의 두께는 1Å 내지 5000Å으로 형성되는 것이 바람직하다. 상기 비정질 영역(12b)의 두께는 결정성장을 억제하는 마스크 역할을 하기에 충분한 두께 사양만이 요구되는 것이기 때문에, 5000Å 이상으로 너무 두꺼울 필요가 없다. 같은 논리로, 그 두께가 1Å 이하로 너무 얇을 경우, 마스크 역할을 제대로 수행해 낼 수 없기 때문에 1Å 이상일 것이 요구된다.
상기 결정질 영역(12a)의 폭은 1㎛ 내지 20㎛으로 형성되는 것이 바람직하며, 이는 결정성장을 위한 씨드 역할을 하기에 적당한 사이즈를 고려한 수치이다. 여기에서, 상기 비정질 영역(12b)과 결정질 영역(12a)은 서로 반복교대로 형성되기 때문에, 그 배치 및 배열이 상호 연관성을 가지지만, 이들의 형태 또는 패턴에는 특별한 제약이 없다. 예를 들어, 상기 결정질 영역(12a)은 도트 패턴 또는 작은 원 패턴으로 형성될 수 있다. 또한, 상기 비정질 영역(12b) 및 결정질 영역(12a)은 스트라이프 패턴으로 형성될 수 있다. 상기 스트라이프 패턴은 <1-100>방향으로 형성되는 것이 바람직하며, 이에 따라 상기 측면 성장은 <11-20>방향으로 진행될 수 있다. 상기 측면 성장의 결과로, 상기 비정질 영역(12b) 상에 제2 반도체층(20)의 결합영역(coalescence region)이 형성되며, 상기 결합영역에서 표면형상(surface morphology) 특성이 우수하게 나타난다. 도 1에 표시된 사운드 영역(sound zone)은 측면성장에 따른 저결함 밀도 영역을 나타낸다.
본 발명에 따르면, 종래 ELOG 방법 및 PENDEO 방법을 이용한 GaN 성장에서와 같이 SiO2 또는 SiNx 등과 같은 이종물질의 마스크를 이용하는 것이 아니라, 이온충격 손상에 따라 형성된 비정질 영역(12b)을 마스크로 이용하기 때문에, GaN 박막 즉 제2 반도체층(20) 내에 스트레인(strain) 분포가 균일하게 될 수 있다. 또한, 상기 비정질 GaN 영역(12b)은 SiO2 보다 열전도도가 높으므로 상기 비정질 영역(12b) 상에 구현되는 LED(light emitting device) 또는 LD(laser diode) 등과 같은 광전소자(opotoelectrnic devices)의 열적 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 반도체 기판의 제조방법을 보여주는 공정도이다. 여기에서 각각의 물질층은 HVPE(Halide or Hydride vapor phase epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), PECVD(Plasma Enhanced Chemical Vapor Deposition), 스퍼터 링(sputtering) 또는 증발법(evaporation)과 같은 기상증착법(vapor deposition)으로 형성될 수 있다.
도 2a를 참조하면, 먼저 Ⅱ-Ⅵ족 반도체층 또는 Ⅲ-Ⅴ족 반도체층의 성장을 위한 격자정합(lattice matching)에 적합한 성장기판(growth substrate, 10)을 준비한다. 예를 들어, 상기 성장기판(10)은 사파이어(sapphire), 6H-SiC, MgAl2O3, Si(111) 및 ZnO으로 이루어지는 그룹으로부터 선택된 어느 하나의 재질로 형성된 것일 수 있다. 그 다음에, 상기 성장기판(10) 상에 Ⅱ-Ⅵ족 반도체 물질 또는 Ⅲ-Ⅴ족 반도체 물질로 제1 반도체층(12)을 결정성장(crystal growth)시킨다. 여기에서, 상기 Ⅱ-Ⅵ족 반도체 물질은 ZnO 물질을 포함하며, 상기 Ⅲ-Ⅴ족 반도체 물질은 GaN, GaAs 및 InP으로 이루어지는 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 이와 같은 상기 제1 반도체층(12)의 두께는 1㎛ 내지 5㎛으로 형성되는 것이 바람직하다. 그리고, 이처럼 이종의 성장기판(10) 상에 성장된 상기 제1 반도체층(12)은 108 내지 1010 defect/㎠의 결함밀도를 포함하는 것이 일반적이다.
도 2b 내지 도 2d를 참조하면, 상기 제1 반도체층(12)의 표면 상에 국부적으로 이온 충격(ion bombardment)을 가하여 충격손상(bombardment damage)에 따른 비정질 영역(12b)과 비충격(non-bombardment)에 따른 결정질 영역(12a)을 반복교대로 형성한다.
구체적으로 설명하면, 도 2b를 참조하여 상기 제1 반도체층(12) 상에 제1 반도체층(12)의 상면을 국부적으로 노출시키는 포스트(posts) 패턴, 도트(dots) 패 턴, 또는 스트라이프 패턴의 마스크층(100)을 형성한다. 이러한 마스크층(100)은 포토레지스트 또는 금속물질로 형성될 수 있다.
그리고나서, 도 2c를 참조하여, 상기 마스크층(100)의 패턴에 따라 상기 제1 반도체층(12)의 노출된 상면에 이온 충격을 가하여 충격손상에 따른 비정질 영역(12b)을 형성한다. 상기 이온 충격을 위한 이온소스는 B, P, As, Sb, BF2, In, Ar, N, 및 Zn으로 이루어지는 그룹으로부터 선택된 적어도 어느 한 원자의 이온을 포함할 수 있다. 그리고, 이와 같은 이온 충격은 10-5 토르(Torr) 이하의 진공 압력하에서 수행될 수 있다. 구체적으로, 상기 이온소스는 RF-이온소스(Radio frequency ion source), 방전타입(discharge type), 표면이온소스(surface ionization source) 또는 열전자(hot electron)등의 방법으로 공급될 수 있다.
상기 비정질 영역(12b)의 두께는 1Å 내지 5000Å으로 형성되는 것이 바람직하며, 그 폭은 2㎛ 내지 30㎛으로 형성되는 것이 바람직하다. 상기 비정질 영역(12b)의 두께는 결정성장을 억제하는 마스크 역할을 하기에 충분한 두께 사양만이 요구되는 것이기 때문에, 5000Å 이상으로 너무 두꺼울 필요가 없다. 같은 논리로, 그 두께가 1Å 이하로 너무 얇을 경우, 마스크 역할을 제대로 수행해 낼 수 없기 때문에 1Å 이상일 것이 요구된다.
그 다음에 도 2d를 참조하여, 상기 마스크층(100)을 제거하여 비충격에 따른 결정질 영역(12a)을 노출시킨다. 상기 결정질 영역(12a)의 폭은 1㎛ 내지 20㎛으로 형성되는 것이 바람직하다. 이와 같은 폭 사이즈는 결정성장을 위한 씨드(seed)로 서 매우 적정한 사이즈일 수 있다.
도 2e 내지 도 2g를 참조하면, 상기 비정질 영역(12b)을 결정성장을 억제하는 마스크로 이용하고 상기 결정질 영역(12a)을 결정성장을 위한 씨드로 이용하여 상기 결정질 영역(12a)을 MOCVD(metal organic chemical vapor deposition)에 의해 수직/측면(vertically/laterally)으로 결정성장시켜서 상기 제1 반도체층(12) 상에 제1 반도체층(12) 보다 적은 결함 밀도(defect density)를 갖는 제2 반도체층(20)을 형성한다. 상기 제2 반도체층(20)은 상기 결정질 영역(12a)으로부터 수직으로(vertically) 결정성장된 수직성장부(vertical growth region, 20a)와 상기 수직성장부(20a)로부터 측면으로(laterally) 결정성장된 측면성장부(lateral growth region, 20b)를 포함한다. 상기 제2 반도체층(20)은 104 내지 107 /㎠의 결함밀도를 포함하도록 형성되는데, 구체적으로 상기 수직성장부(20a)는 108 내지 1010 /㎠의 결함밀도를 포함하며, 상기 측면성장부(20b)는 104 내지 107 /㎠의 결함밀도를 포함한다. 이 때, 상기 제2 반도체층(20)은 격자상수(lattice parameter) 및 열팽창계수가 상기 제1 반도체층(12)의 형성물질과 동일한 물질, 또는 에피성장이 용이하도록 제1 반도체층(12)의 형성물질과 격자상수 및 열팽창계수의 부정합도가 충분히 작은 물질로 형성되는 것이 바람직하다. 예를 들어, 상기 제2 반도체층(20)은 제1 반도체층(12)의 형성물질과 동일한 Ⅱ-Ⅵ족 반도체 물질 또는 Ⅲ-Ⅴ족 반도체 물질로 형성될 수 있다.
본 발명의 실시예에서, 상기 비정질 영역(12b) 및 결정질 영역(12a)이 <1- 100>방향의 스트라이프 패턴으로 형성되는 것이 바람직하며, 이에 따라, 상기 결정질 영역(12a)의 측면 성장은 <11-20>방향으로 진행될 수 있다. 특히, GaN의 경우, <11-20>방향으로의 우수한 성장특성을 보인다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 반도체 기판의 제조방법을 보여주는 공정도이다. 상기 제2 실시예는 전술한 제1 실시예와 대부분의 공정이 중복되므로, 중복되는 공정에 대한 설명은 생략하기로 하고, 공정상의 차이점을 위주로 하여 설명하기로 한다.
도 3a 및 도 3b를 참조하면, 성장기판(40) 상에 Ⅱ-Ⅵ족 반도체 물질 또는 Ⅲ-Ⅴ족 반도체 물질로 제1 반도체층(42)을 결정성장(crystal growth)시킨다. 그리고나서, 상기 제1 반도체층(42) 상에 제1 반도체층(42)의 상면을 국부적으로 노출시키는 포스트(posts) 패턴, 도트(dots) 패턴, 또는 스트라이프 패턴의 마스크층(100)을 형성한다. 이들 공정은 전술한 제1 실시예에서의 공정과 동일하다.
도 3c를 참조하면, 상기 마스크층(100)의 패턴에 따라 상기 제1 반도체층(42)의 노출된 상면에 이온 충격을 가하여 충격손상에 따른 비정질 영역(42b)을 형성한다. 이 때, 상기 이온 충격을 가하여 상기 제1 반도체층(42)의 노출된 상면으로부터 0.1㎛ 내지 4㎛ 깊이를 식각하고, 그 식각면 상에 비정질 영역(42b)을 형성한다는 점에서, 전술한 제1 실시예와 공정상의 차이점을 가진다.
전술한 제1 실시예와 마찬가지로, 상기 이온 충격을 위한 이온소스는 B, P, As, Sb, BF2, In, Ar, N, 및 Zn으로 이루어지는 그룹으로부터 선택된 적어도 어느 한 원자의 이온을 포함할 수 있다. 그리고, 이와 같은 이온 충격은 10-5 토르(Torr) 이하의 진공 압력하에서 수행될 수 있다. 구체적으로, 상기 이온소스는 RF-이온소스(Radio frequency ion source), 방전타입(discharge type), 표면이온소스(surface ionization source) 또는 열전자(hot electron)등의 방법으로 공급될 수 있다. 또한, 상기 비정질 영역(42b)의 두께는 1Å 내지 5000Å으로 형성되는 것이 바람직하며, 그 폭은 2㎛ 내지 30㎛으로 형성되는 것이 바람직하다.
도 3d를 참조하면, 상기 마스크층(100)을 제거하여 비충격에 따른 결정질 영역(42a)을 노출시킨다. 상기 결정질 영역(42a)의 폭은 1㎛ 내지 20㎛으로 형성되는 것이 바람직하다. 상기 식각의 결과로, 상기 결정질 영역(42a)은 3차원(3D) 형상 즉, 돌출된 형상을 가지며, 이와 같은 돌출형상은 측면으로의 결정성장에 보다 더 유리할 수 있다. 도 3d에 상기 식각에 따라 패터닝된 제1 반도체층(42)의 표면 SEM 사진이 함께 도시되었다.
도 3e 및 도 3f를 함께 참조하면, 상기 비정질 영역(42b)을 결정성장을 억제하는 마스크로 이용하고 상기 결정질 영역(42a)을 결정성장을 위한 씨드로 이용하여 상기 결정질 영역(42a)을 MOCVD(metal organic chemical vapor deposition)에 의해 수직/측면(vertically/laterally)으로 결정성장시켜서 상기 제1 반도체층(42) 상에 제1 반도체층(42) 보다 적은 결함 밀도(defect density)를 갖는 제2 반도체층(50)을 형성한다. 상기 제2 반도체층(50)은 상기 결정질 영역(42a)으로부터 수직으로 결정성장된 수직성장부(50a)와 상기 결정질 영역(42a)으로부터 측면으로 결정 성장된 측면성장부(50b)를 포함한다. 상기 제2 반도체층(50)은 104 내지 107 /㎠의 결함밀도를 포함하도록 형성되는데, 구체적으로 상기 수직성장부(50a)는 108 내지 1010 /㎠의 결함밀도를 포함하며, 상기 측면성장부(50b)는 104 내지 107 /㎠의 결함밀도를 포함한다.
도 4는 본 발명에 따른 반도체 발광소자의 개략적 단면도이다.
도 4를 참조하면, 본 발명에 따른 반도체 발광소자는 본 발명의 제1 실시예에 따라 제조된 반도체 기판과 상기 반도체 기판 상에 형성된 반도체칩을 포함하는 것을 특징으로 한다.
상기 반도체 기판은 성장기판(10) 상에 순차로 형성된 제1 반도체층(12)과 제2 반도체층(20)을 포함한다. 상기 제1 반도체층(12)은 Ⅱ-Ⅵ족 반도체 물질 또는 Ⅲ-Ⅴ족 반도체 물질로 형성되며, 그 상면에 이온충격 손상에 따라 형성된 비정질 영역(12b)과 비충격에 따라 형성된 결정질 영역(12a)을 포함한다. 이 때, 상기 비정질 영역(12b)과 결정질 영역(12a)은 반복교대로 형성되었다. 그리고, 상기 제2 반도체층(20)은 상기 결정질 영역(12a)으로부터 수직으로 결정성장된 수직성장부(20a)와 상기 수직성장부(20a)로부터 측면으로 결정성장된 측면성장부(20b)를 포함한다. 여기에서, 본 발명의 제1 실시예에 따른 반도체 기판의 구조 및 그 제조방법에 대하여는 이미 전술한 바 있으므로, 반도체 기판에 대한 중복되는 설명은 생략하기로 하고 반도체칩의 구조를 위주로 설명하기로 한다.
상기 반도체칩은 n-전극(120), p-전극(140), 그리고 이들 사이에 배치된 n형 반도체층(110), 활성층(112) 및 p형 반도체층(114)을 포함한다. 구체적으로, 상기 제2 반도체층(20) 상에 순차로 n형 반도체층(110), 활성층(112) 및 p형 반도체층(114)이 적층되었으며, 상기 p형 반도체층(114)의 최상면 중 그 일부영역으로부터 n형 반도체층(110)의 소정깊이까지 식각되어 상기 n형 반도체층(110)의 일영역이 노출되었다. 그리고, 상기 n형 반도체층(110)의 노출면 상에 n-전극(120)이 형성되었으며, 상기 p-전극(140)은 상기 p형 반도체층(114)의 최상면 상에 형성되었다. 이와 같은 구조의 GaN계 반도체 발광소자에서, 상기 n-전극(120)과 p-전극(140) 사이에 소정의 전압이 인가되면, 상기 n형 반도체층(110)과 p형 반도체층(114)으로부터 각각 전자들(electrons)과 정공들(holes)이 상기 활성층(112)으로 주입되어, 이들이 활성층(112) 내에서 결합함으로써 활성층(112)으로부터 광이 출력될 수 있다.
본 발명에 따르면, 상기 제2 반도체층(20)이 104 내지 107 /㎠ 정도로 적은 결함밀도를 가지면서 표면형상(surface morphology) 특성이 우수하기 때문에, 상기 제2 반도체층 상에 구현되는 발광소자의 광출력 특성이 향상될 수 있을 뿐만 아니라, 열적 신뢰성이 개선되어 소자의 수명(life time)이 길어질 수 있다.
상기 n형 반도체층(110)은 AlInGaN계 Ⅲ-Ⅴ족 질화물 반도체 물질로 형성하되, 특히 n-GaN층으로 형성하는 것이 바람직하다. 상기 활성층(112)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1 그리고 0≤x+y≤1)인 GaN계열의 Ⅲ-Ⅴ족 질화물 반도체층으로 형성하되, 특히 InGaN층 또는 AlGaN층으로 형성하는 것이 바람직하다. 여기에서, 상기 활성층(112)은 다중양자우물(multi-quantum well, 이하 'MQW'라 함) 또는 단일양자우물 중 어느 하나의 구조로 형성될 수 있으며, 이러한 활성층의 구조는 본 발명의 기술적 범위를 제한하지 않는다. 예를 들어, 상기 활성층(112)은 GaN/InGaN/GaN MQW 또는 GaN/AlGaN/GaN MQW 구조로 형성되는 것이 가장 바람직할 수 있다. 그리고, 상기 p형 반도체층(114)은 p-GaN 계열의 Ⅲ-Ⅴ족 질화물 반도체층으로 형성하되, 특히 p-GaN층 또는 p-GaN/AlGaN층으로 형성하는 것이 바람직하다.
상기 n-전극(120) 및 p-전극(140)은 도전성 물질, 예를 들어 Au, Al, Ag와 같은 금속물질 또는 투명한 전도성 산화물로 형성될 수 있다. 상기 투명한 전도성 산화물은 ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide; 아연 인듐 산화물), GIO(Gallium Indium Oxide), ZTO(Zinc Tin Oxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 또는 Zn1-xMgxO(Zinc Magnesium Oxide, 0≤x≤1)으로 이루어지는 그룹에서 선택된 어느 하나일 수 있으며, 구체적인 예로서, Zn2In2O5, GaInO3, ZnSnO3, F-doped SnO2, Al-doped ZnO, Ga-doped ZnO, MgO, ZnO 등이 있다.
도 5a 내지 도 5c는 본 발명에 따른 반도체 발광소자의 제조방법을 보여주는 공정도이다. 본 발명의 제1 실시예에 따른 반도체 기판의 제조방법에 대하여는 이미 전술한 바 있으므로, 반도체 기판에 대한 중복되는 공정의 설명은 생략하기로 하고 반도체칩 제조방법을 위주로 설명하기로 한다. 여기에서, 각각의 물질층은 HVPE(Halide or Hydride vapor phase epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), PECVD(Plasma Enhanced Chemical Vapor Deposition), 스퍼터링(sputtering) 또는 증발법(evaporation)과 같은 기상증착법(vapor deposition)으로 형성될 수 있으며, 이들 방법은 널리 알려져 있으므로 이에 대한 상세한 설명은 생략하기로 한다.
도 5a를 참조하면, 먼저 본 발명의 제1 실시예에 따라 반도체 기판을 제조한 후, 상기 반도체 기판 상에 순차로 n형 반도체층(110), 활성층(112) 및 p형 반도체층(114)을 형성한다.
구체적으로, Ⅱ-Ⅵ족 반도체층 또는 Ⅲ-Ⅴ족 반도체층의 성장을 위한 격자정합에 적합한 성장기판(10)을 준비한 후, 상기 성장기판(10) 상에 Ⅱ-Ⅵ족 반도체 물질 또는 Ⅲ-Ⅴ족 반도체 물질로 제1 반도체층(12)을 결정성장시킨다. 그리고나서, 상기 제1 반도체층(12)의 표면 상에 국부적으로 이온 충격을 가하여 충격손상에 따른 비정질 영역(12b)과 비충격에 따른 결정질 영역(12a)을 반복교대로 형성한다. 그 다음에, 상기 비정질 영역(12b)을 결정성장을 억제하는 마스크로 이용하고 상기 결정질 영역(12a)을 결정성장을 위한 씨드로 이용하여 상기 결정질 영역(12a)을 MOCVD에 의해 수직/측면(vertically/laterally)으로 결정성장시켜서 상기 제1 반도체층(12) 상에 제1 반도체층(12) 보다 적은 결함 밀도(defect density)를 갖는 제2 반도체층(20)을 형성한다.
그 다음에, 상기 제2 반도체층(20) 상에 순차로 n형 반도체층(110), 활성 층(112) 및 p형 반도체층(114)을 형성한다. 상기 n형 반도체층(110)은 AlInGaN계 Ⅲ-Ⅴ족 질화물 반도체 물질로 형성하되, 특히 n-GaN층으로 형성하는 것이 바람직하다. 상기 활성층(112)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1 그리고 0≤x+y≤1)인 GaN계열의 Ⅲ-Ⅴ족 질화물 반도체층으로 형성하되, 특히 InGaN층 또는 AlGaN층으로 형성하는 것이 바람직하다. 여기에서, 상기 활성층(112)은 다중양자우물(multi-quantum well, 이하 'MQW'라 함) 또는 단일양자우물 중 어느 하나의 구조로 형성될 수 있으며, 이러한 활성층의 구조는 본 발명의 기술적 범위를 제한하지 않는다. 예를 들어, 상기 활성층(112)은 GaN/InGaN/GaN MQW 또는 GaN/AlGaN/GaN MQW 구조로 형성되는 것이 가장 바람직할 수 있다. 그리고, 상기 p형 반도체층(114)은 p-GaN 계열의 Ⅲ-Ⅴ족 질화물 반도체층으로 형성하되, 특히 p-GaN층 또는 p-GaN/AlGaN층으로 형성하는 것이 바람직하다.
도 5b 및 도 5c를 참조하면, 상기 p형 반도체층(114) 상면의 소정영역으로부터 n형 반도체층(110)의 소정 깊이까지를 식각하여, 상기 n형 반도체층(110)에 식각면을 형성한다. 그리고나서, 상기 n형 반도체층(110)의 식각면과 상기 p형 반도체층(114) 상에 도전성 물질, 예를 들어 Au, Al, Ag와 같은 금속물질 또는 투명한 전도성 산화물로 n-전극(50)과 p-전극(60)을 형성한다.
본 발명에 따르면, 간단하고 쉬운 공정으로 104 내지 107 /㎠ 정도로 적은 결함밀도를 가지면서 표면형상(surface morphology) 특성이 우수한 저결함 반도체 기판이 제조될 수 있다. 이와 같이 제조된 반도체 기판은 GaN계 LED(light emitting device) 또는 LD(laser diode) 등과 같은 광전소자(opotoelectrnic devices)의 제조를 위한 기판으로 이용될 수 있으며, 이에 따라 상기 광전소자의 수명(life time) 및 신뢰도를 향상시킬 수 있다.
이상에서, 이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 예시적인 것에 불과하며 당해 분야에서 통상적 지식을 가진 자라면 상기 실시예로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점이 이해되어야 할 것이다. 따라서, 본 발명은 도시되고 설명된 구조와 공정순서에만 국한되는 것은 아니며, 특허청구범위에 기재된 발명의 기술사상을 중심으로 보호되어야 할 것이다.

Claims (40)

  1. Ⅲ-Ⅴ족 반도체 물질로 형성되는 것으로 그 상면에 비정질 영역과 결정질 영역이 형성된 제1 반도체층; 및
    상기 제1 반도체층 상에 형성되는 것으로 상기 결정질 영역으로부터 결정성장된 제2 반도체층;을 포함하는 것을 특징으로 하는 반도체 기판.
  2. 제 1 항에 있어서,
    상기 비정질 영역은 이온충격 손상(ion bombardment damage)에 의해 형성된 것을 특징으로 하는 반도체 기판.
  3. 제 1 항에 있어서,
    상기 제2 반도체층은 상기 결정질 영역으로부터 수직으로(vertically) 결정성장된 수직성장부(vertical growth region)와 상기 수직성장부로부터 측면으로(laterally) 결정성장된 측면성장부(lateral growth region)를 포함하는 것을 특징으로 하는 반도체 기판.
  4. 제 1 항에 있어서,
    상기 Ⅲ-Ⅴ족 반도체 물질은 GaN, GaAs 및 InP계열의 물질군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 기판.
  5. 제 1 항에 있어서,
    상기 제1 반도체층의 두께는 1㎛ 내지 5㎛으로 형성된 것을 특징으로 하는 반도체 기판.
  6. 제 1 항에 있어서,
    상기 비정질 영역의 폭은 2㎛ 내지 30㎛으로 형성된 것을 특징으로 하는 반도체 기판.
  7. 제 1 항에 있어서,
    상기 비정질 영역의 두께는 1Å 내지 5000Å으로 형성된 것을 특징으로 하는 반도체 기판.
  8. 제 1 항에 있어서,
    상기 결정질 영역의 폭은 1㎛ 내지 20㎛으로 형성된 것을 특징으로 하는 반도체 기판.
  9. 제 1 항에 있어서,
    상기 비정질 영역 및 결정질 영역은 스트라이프 패턴으로 형성된 것을 특징으로 하는 반도체 기판.
  10. 제 9 항에 있어서,
    상기 스트라이프 패턴은 <1-100>방향으로 형성된 것을 특징으로 하는 반도체 기판.
  11. 제 3 항에 있어서,
    상기 측면성장부는 <11-20>방향으로 성장된 것을 특징으로 하는 반도체 기판.
  12. 제 1 항에 있어서,
    상기 제1 반도체층은 108 내지 1010 /㎠의 결함밀도를 포함하는 것을 특징으로 하는 반도체 기판.
  13. 제 3 항에 있어서,
    상기 제2 반도체층은 104 내지 107 /㎠의 결함밀도를 포함하는 것을 특징으로 하는 반도체 기판.
  14. 제 13 항에 있어서,
    상기 수직성장부는 108 내지 1010 /㎠의 결함밀도를 포함하는 것을 특징으로 하는 반도체 기판.
  15. 제 13 항에 있어서,
    상기 측면성장부는 104 내지 107 /㎠의 결함밀도를 포함하는 것을 특징으로 하는 반도체 기판.
  16. 제 4 항에 있어서,
    상기 제1 반도체층 및 제2 반도체층은 질화물 반도체로 형성된 것을 특징으로 하는 반도체 기판.
  17. Ⅲ-Ⅴ족 반도체층의 성장을 위한 격자정합(lattice matching)에 적합한 성장기판(growth substrate)을 준비하는 단계;
    상기 성장기판 상에 Ⅲ-Ⅴ족 반도체 물질로 제1 반도체층을 결정성장(crystal growth)시키는 단계;
    상기 제1 반도체층의 표면 상에 비정질 영역과 결정질 영역을 형성하는 단계; 및
    상기 비정질 영역을 마스크로 이용하고 상기 결정질 영역을 씨드로 이용하여 상기 제1 반도체층 상에 제1 반도체층 보다 적은 결함 밀도(defect density)를 갖는 제2 반도체층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  18. 제 17 항에 있어서,
    상기 비정질 영역은 상기 제1 반도체층의 표면 상에 국부적으로 이온 충격(ion bombardment)을 가하여 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  19. 제 17 항에 있어서,
    상기 제2 반도체층은 MOCVD에 의해 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  20. 제 17 항에 있어서,
    상기 제1 반도체층의 표면 상에 비정질 영역과 결정질 영역을 형성하는 단계는,
    상기 제1 반도체층 상에 제1 반도체층의 상면을 국부적으로 노출시키는 포스트 패턴, 도트 패턴, 또는 스트라이프 패턴의 마스크층을 형성하는 단계;
    상기 마스크층의 패턴에 따라 상기 제1 반도체층의 노출된 상면에 이온 충격을 가하여 충격손상에 따른 비정질 영역을 형성하는 단계; 및
    상기 마스크층을 제거하여 비충격에 따른 결정질 영역을 노출시키는 단계;를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  21. 제 20 항에 있어서,
    상기 마스크층은 포토레지스트 또는 금속물질로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  22. 제 20 항에 있어서,
    상기 스트라이프 패턴은 <1-100>방향으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  23. 제 20 항에 있어서,
    상기 이온 충격을 가하여 상기 제1 반도체층의 노출된 상면으로부터 0.1㎛ 내지 4㎛ 깊이를 식각하고, 그 식각면 상에 비정질 영역을 형성하는 것을 특징으로 하는 반도체 기판의 제조방법.
  24. 제 17 항에 있어서,
    상기 성장기판은 사파이어(sapphire), 6H-SiC, MgAl2O3, Si(111) 및 ZnO으로 이루어지는 그룹으로부터 선택된 어느 하나의 재질로 형성된 것을 특징으로 하는 반도체 기판의 제조방법.
  25. 제 17 항에 있어서,
    상기 Ⅲ-Ⅴ족 반도체 물질은 GaN, GaAs 및 InP계열의 물질군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  26. 제 18 항에 있어서,
    상기 이온 충격을 위한 이온소스는 B, P, As, Sb, BF2, In, Ar, N, 및 Zn으로 이루어지는 그룹으로부터 선택된 적어도 어느 한 원자의 이온을 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  27. 제 18 항에 있어서,
    상기 이온 충격은 10-5 토르(Torr) 이하의 진공 압력하에서 수행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  28. 제 18 항에 있어서,
    상기 이온 충격을 위한 이온소스는 RF-이온소스(Radio frequency ion source), 방전타입(discharge type), 표면이온소스(surface ionization source) 또는 열전자(hot electron)등의 방법으로 공급되는 것을 특징으로 하는 반도체 기판의 제조방법.
  29. 제 17 항에 있어서,
    상기 제1 반도체층의 두께는 1㎛ 내지 5㎛으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  30. 제 17 항에 있어서,
    상기 비정질 영역의 폭은 2㎛ 내지 30㎛으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  31. 제 17 항에 있어서,
    상기 비정질 영역의 두께는 1Å 내지 5000Å으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  32. 제 17 항에 있어서,
    상기 결정질 영역의 폭은 1㎛ 내지 20㎛으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  33. 제 17 항에 있어서,
    상기 비정질 영역 및 결정질 영역은 스트라이프 패턴으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  34. 제 33 항에 있어서,
    상기 스트라이프 패턴은 <1-100>방향으로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  35. 제 17 항에 있어서,
    상기 결정질 영역을 <11-20>방향으로 성장시켜 상지 제2 반도체층을 형성하는 것을 특징으로 하는 반도체 기판의 제조방법.
  36. 제 17 항에 있어서,
    상기 제1 반도체층은 108 내지 1010 /㎠의 결함밀도를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  37. 제 17 항에 있어서,
    상기 제2 반도체층은 104 내지 107 /㎠의 결함밀도를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  38. 제 25 항에 있어서,
    상기 제1 반도체층 및 제2 반도체층은 질화물 반도체로 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  39. Ⅲ-Ⅴ족 반도체 물질로 형성되는 것으로 그 상면에 이온충격 손상에 따른 비정질 영역과 비충격에 따른 결정질 영역이 형성된 제1 반도체층;
    상기 제1 반도체층 상에 형성되는 것으로 상기 결정질 영역으로부터 수직으로(vertically) 결정성장된 수직성장부(vertical growth region)와 상기 수직성장부로부터 측면으로(laterally) 결정성장된 측면성장부(lateral growth region)를 포함하는 제2 반도체층; 및
    상기 제2 반도체층 상에 형성된 것으로 순차로 적층된 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 반도체칩;을 포함하는 것을 특징으로 하는 반도체 발광소자.
  40. Ⅲ-Ⅴ족 반도체층의 성장을 위한 격자정합(lattice matching)에 적합한 성장기판(growth substrate)을 준비하는 단계;
    상기 성장기판 상에 Ⅲ-Ⅴ족 반도체 물질로 제1 반도체층을 결정성장(crystal growth)시키는 단계;
    상기 제1 반도체층의 표면 상에 국부적으로 이온 충격(ion bombardment)을 가하여 충격손상(bombardment damage)에 따른 비정질 영역과 비충격(non-bombardment)에 따른 결정질 영역을 형성하는 단계;
    상기 비정질 영역을 마스크로 이용하고 상기 결정질 영역을 씨드로 이용하여 상기 결정질 영역을 MOCVD에 의해 수직/측면(vertically/laterally)으로 결정성장시켜서 상기 제1 반도체층 상에 제1 반도체층 보다 적은 결함 밀도(defect density)를 갖는 제2 반도체층을 형성하는 단계; 및
    상기 제2 반도체층 상에 순차로 n형 반도체층, 활성층 및 p형 반도체층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
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