KR100768292B1 - 전자 기판, 전자 기판의 제조 방법 및 전자 기기 - Google Patents

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노부아키 하시모토
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세이코 엡슨 가부시키가이샤
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Abstract

전자 기판은 접속 단자를 갖는 전자 회로가 형성된 기판과, 상기 기판 위에 형성된 응력 완화층과, 상기 응력 완화층의 표면측에 배치된 상기 접속 단자의 재배치 배선과, 상기 기판과 상기 응력 완화층 사이에 배치된 제 1 전극과, 상기 응력 완화층의 상기 표면측에 배치된 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 유전체 재료를 포함하는 커패시터를 구비한다.
전자 기판, 응력 완화층, 접속 단자, 커패시터

Description

전자 기판, 전자 기판의 제조 방법 및 전자 기기{ELECTRONIC BOARD, METHOD OF MANUFACTURING THE SAME, AND ELECTRONIC DEVICE}
도 1a는 재배치 배선의 설명도로서, 반도체 칩의 평면도.
도 1b는 재배치 배선의 설명도로서, 도 1a의 B-B선도에서의 종단면도.
도 2는 제 1 실시예에 따른 반도체 칩의 종단면도.
도 3a, 3b, 3c, 3d, 3e, 3f, 3g, 및 3h는 제 1 실시예에 따른 반도체 칩의 제조 방법의 공정도.
도 4a 및 4b는 제 2 실시예에 따른 반도체 칩의 종단면도.
도 5a 및 5b는 제 3 실시예에 따른 반도체 칩의 종단면도.
도 6은 제 4 실시예에 따른 반도체 칩의 종단면도.
도 7은 제 5 실시예에 따른 반도체 칩의 종단면도.
도 8은 휴대 전화의 사시도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 칩(기판) 8 : 패시베이션막
10 : 제 1 전극 11 : 제 1 접속 단자
11a : 내부 배선 12 : 제 1층 배선
14 : 하지막 20 : 제 2 전극
21 : 제 2 접속 단자 22 : 제 2층 배선
24 : 하지층 28 : 범프
30 : 응력 완화층 62 : 접속 단자
63 : 패드 64 : 재배치 배선
78 : 범프 90 : 레지스트
300 : 휴대 전화
본 발명은 전자 기판, 전자 기판의 제조 방법 및 전자 기기에 관한 것이다.
휴대 전화, PC 등의 전자 기기에는 전자 회로가 형성된 반도체 칩(전자 기판)이 탑재되어 있다. 반도체 칩은 저항이나 코일, 커패시터 등의 수동 소자와 함께 이용되는 경우가 있다. 일본국 공개 특허 공보 2000-340955호, 일본국 공개 특허 공보 2000-353875호, 일본국 공개 특허 공보 2001-156456호에는 반도체 칩을 실장하는 기판에 커패시터를 제조하는 기술이 개시되어 있다. 또한, 일본국 공개 특허 공보평 2-162820호에는 반도체 칩 위에 MOS 커패시터를 제조하는 기술이 개시되어 있다.
반도체 칩 실장용 기판에 커패시터를 제조하는 기술에서는, 반도체 칩의 트랜지스터로부터 떨어져서 커패시터가 배치되기 때문에, 응답 특성 및 고주파 특성을 확보하기 어렵다. 또한, 반도체 칩 위에 M0S 커패시터를 제조하는 기술에서는, 게이트막을 유전층으로서 이용하므로, 커패시터의 용량치를 확보하기 어렵다. 또한, 커패시터 형성 영역에는 트랜지스터를 형성할 수 없기 때문에, 커패시터 형성 영역의 점유 면적이 필요하여 커패시터를 형성한 반도체 칩은 칩 사이즈가 크다고 하는 과제가 있었다.
본 발명은 전기 특성이 우수한 전자 기판 및 그 제조 방법, 전자 기기의 제공을 목적으로 한다.
본 발명에 따른 전자 기판은 접속 단자를 갖는 전자 회로가 형성된 기판과, 상기 기판 위에 형성된 응력 완화층과, 상기 응력 완화층의 표면측에 배치된, 상기 접속 단자의 재배치 배선과, 상기 기판과 상기 응력 완화층 사이에 배치된 제 1 전극과, 상기 응력 완화층의 상기 표면측에 배치된 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 유전체 재료를 포함하는 커패시터를 구비한다. 응력 완화층은 상기 유전체 재료를 포함하는 것이 바람직하다.
이 구성에 의하면 재배치 배선의 형성 공정에 있어서, 도금이나 포토리소그래피 등을 이용하여, 제 2 전극을 정확하게 형성할 수 있게 된다. 이것은 원하는 특성을 구비한 커패시터의 형성에 유리하다. 또한, 전자 회로에 근접하여 커패시터가 배치되어 커패시터의 응답 특성이나 고주파 특성이 확보된다. 응력 완화층을 유전층으로서 이용하므로, 커패시터의 용량치를 자유자재로 설정할 수 있다. 따라서 전기 특성이 우수한 전자 기판을 제공할 수 있다. 또한, 커패시터 형성 영역에 트랜지스터를 형성할 수 있고, 그 때문에 커패시터 형성에 따르는 반도체 칩의 대 사이즈화가 회피된다.
또한, 상기 제 1 전극과 상기 제 2 전극 사이에 복수의 상기 응력 완화층이 배치되어 있어도 좋다.
이 구성에 의하면, 커패시터의 용량치를 보다 자유자재로 설정할 수 있으므로, 전기 특성이 우수한 전자 기판을 제공할 수 있다.
또한, 상기 제 2 전극 표면에 돌기 전극이 형성되어 있는 것이 바람직하다.
이 구성에 의하면, 커패시터로부터 돌기 전극까지의 배선 길이가 최단이 되어 임피던스 매칭에 유리해진다. 따라서 전기 특성이 우수한 전자 기판을 제공할 수 있다.
또한, 상기 기판과 상기 응력 완화층 사이에 상기 기판의 패시베이션막이 배치되고, 상기 제 1 전극은 상기 기판과 상기 패시베이션막 사이에 배치되어 있는 것이 바람직하다.
또한, 상기 제 1 전극은 상기 전자 회로의 상기 접속 단자여도 좋다.
이들 구성에 의하면, 전자 회로로부터 커패시터까지의 배선 길이가 최단이 되고, 배선에 의한 기생 용량이나 스터브(stub) 등을 최소로 할 수 있다. 따라서, 전기 특성이 우수한 전자 기판을 제공할 수 있다.
또한, 상기 응력 완화층은 상기 유전체 재료에 세라믹 분말을 분산시킨 재료로 이루어지는 것이 바람직하다.
고유전체 재료인 세라믹 분말을 분산시킴으로써 커패시터의 유전율을 향상시 킬 수 있게 된다. 따라서, 전기 특성이 우수한 전자 기판을 제공할 수 있다.
또한, 상기 유전체 재료는 감광성을 갖는 수지 재료인 것이 바람직하다.
이 구성에 의하면, 포토리소그래피를 이용하여 응력 완화층이 정확하게 형성되어 원하는 특성을 구비한 커패시터가 형성된다. 따라서, 전기 특성이 우수한 전자 기판을 제공할 수 있다.
본 발명에 따른 전자 기판의 제조 방법은 접속 단자를 갖는 전자 회로가 형성된 기판을 형성하는 공정과, 상기 기판 위에 유전체 재료로 이루어지는 응력 완화층을 형성하는 공정과, 상기 기판과 상기 응력 완화층 사이에 배치되는 제 1 전극을 형성하는 공정과, 상기 응력 완화층의 표면측에 배치되는 제 2 전극을 형성하는 공정과, 상기 응력 완화층의 상기 표면측에 배치되는, 상기 접속 단자의 재배치 배선을 형성하는 공정을 구비하여, 상기 응력 완화층과 상기 제 1 전극, 상기 제 2 전극이 커패시터를 구성한다. 이 구성에 의하면, 재배치 배선의 형성 공정에서 도금이나 포토리소그래피 등을 이용하여 제 2 전극을 정확하게 형성할 수 있게 된다. 응력 완화층을 유전층으로서 이용하므로, 커패시터의 용량치를 자유자재로 설정할 수 있다. 따라서, 원하는 특성을 구비한 커패시터를 형성할 수 있게 되고, 전기 특성이 우수한 전자 기판을 제공할 수 있다. 또한, 저비용으로 커패시터를 형성할 수 있다. 또한, 커패시터 형성 영역에도 트랜지스터를 형성할 수 있기 때문에, 커패시터의 형성에 따르는 반도체 칩의 대 사이즈화가 회피된다.
또한, 본 발명에 따른 다른 전자 기판의 제조 방법은, 접속 단자를 갖는 전자 회로가 형성된 기판을 형성하는 공정과, 상기 기판 위에 응력 완화층을 형성하 는 공정과, 상기 기판과 상기 응력 완화층 사이에 배치되는 제 1 전극을 형성하는 공정과, 상기 응력 완화층의 표면측에 배치되는 제 2 전극을 형성하는 공정과, 상기 제 1 전극과 상기 제 2 전극 사이에 배치되는 유전체 재료를 상기 기판 위에 배치하는 공정과, 상기 응력 완화층의 상기 표면측에 배치되는, 상기 접속 단자의 재배치 배선을 형성하는 공정과, 상기 제 2 전극을 트리밍하여 상기 제 1 전극과 상기 제 2 전극과, 상기 유전체 재료를 포함하는 커패시터의 특성을 조정하는 공정을 구비한다.
이 구성에 의하면, 원하는 특성을 구비한 커패시터의 형성에 의해 전기 특성이 우수한 전자 기판을 제공할 수 있다.
본 발명에 따른 전자 기기는 상기 전자 기판을 구비한 것을 특징으로 한다.
이 구성에 의하면 전기 특성이 우수한 전자 기기를 제공할 수 있다.
이하, 본 발명의 실시예에 대하여, 도면을 참조하여 설명한다. 이하의 설명에 이용하는 각 도면에서는, 각 부재(部材)를 인식 가능한 크기로 하기 위해서, 각 부재의 축척을 적절하게 변경하고 있다.
<제 1 실시예>
본 실시예에 따른 반도체 칩(전자 기판)은 전자 회로가 형성된 반도체 칩의 표면에 응력 완화층이 형성되고, 그 응력 완화층의 표면에 전자 회로의 접속 단자의 재배치 배선이 형성된 것이다. 우선, 접속 단자의 재배치 배선 및 응력 완화층에 대하여 설명한다.
(재배치 배선)
도 1a 및 1b는 재배치 배선의 설명도로서, 도 1a는 반도체 칩의 평면도, 도 1b는 도 1a의 B-B선에서의 측면 단면도이다. 도 1b에 나타낸 바와 같이, 전자 회로가 형성된 반도체 칩의 표면에는 전자 회로를 보호하기 위한 패시베이션막(8)이 형성되어 있다. 또한, 반도체 칩의 표면에는 전자 회로를 외부에 전기적으로 접속하기 위한 접속 단자(62)가 형성되어 있다. 패시베이션막(8)은 접속 단자(62)의 표면을 노출시키는 개구부를 갖는다.
도 1a에 나타낸 바와 같이, 반도체 칩(1)의 가장자리 부분을 따라 복수의 접속 단자(62)가 정렬되어 있다. 반도체 칩의 소형화에 따라, 인접하는 접속 단자(62) 사이의 피치가 매우 좁고, 이 반도체 칩(1)을 상대측 기판에 실장하면, 인접하는 접속 단자(62) 사이에서 단락이 발생할 가능성이 있다. 그래서 접속 단자(62) 사이의 피치를 넓히기 위해서, 접속 단자(62)의 재배치 배선(64)이 형성되어 있다.
구체적으로는, 반도체 칩(1)의 표면 중앙부에 복수의 패드(63)가 매트릭스 모양으로 배열되어 있다. 그 패드(63)에 대하여 접속 단자(62)의 재배치 배선(64)이 접속되어 있다. 이에 따라, 좁은 피치의 접속 단자(62)가 중앙부에 인출되어 광(廣) 피치화되어 있다. 이러한 반도체 칩의 형성에서는 웨이퍼 상태에서 일괄하여 재배치 배선 및 수지 밀봉을 행함으로써 개개의 반도체 칩으로 분리되는, W-CSP(Wafer level Chip Scale Package) 기술이 이용되고 있다.
이 W-CSP 기술을 이용하여 반도체 칩을 형성할 경우에는, 반도체 칩을 실장하는 상대측 기판과 반도체 칩과의 열팽창 계수의 차이에 의해 생기는 응력을 완화 할 필요가 있다. 그래서, 도 1b에 나타낸 바와 같이, 감광성 폴리이미드나 BCB(벤조시클로부텐), 페놀 노보락 수지 등의 감광성 수지로 이루어지는 응력 완화층(30)이 반도체 칩의 표면 중앙부에 형성되어 있다. 그 응력 완화층(30)의 표면에 상기 패드(63)가 형성되어 있다.
패드(63)의 표면에는 범프(78)가 형성되어 있다. 이 범프(78)는, 예를 들면 땜납 범프로서, 인쇄법 등에 의해 형성되어 있다. 이 범프(78)가 상대측 기판의 접속 단자에 대하여, 리플로나 FCB(Flip Chip Bonding) 등에 의해 실장된다. 이방(異方) 도전성 필름 등을 통하여 반도체 칩(1)의 패드(63)를 상대측 기판의 접속 단자에 실장할 수도 있다.
(커패시터를 구비한 전자 기판)
도 2는 제 1 실시예에 따른 반도체 칩을 나타내는 측면 단면도이다. 제 1 실시예에 따른 반도체 칩(전자 기판)은 응력 완화층(30)의 이면측에 형성된 제 1 전극(10)과 응력 완화층(30)의 표면측에 형성된 제 2 전극(20)과, 제 1 전극(10)과 제 2 전극(20) 사이에 배치된, 유전체 재료로 이루어지는 응력 완화층(30)을 갖는다. 제 1 전극(10), 제 2 전극(20), 및 응력 완화층(30)에 의해 커패시터(C)가 형성되어 있다.
접속 단자(11)의 표면으로부터 반도체 칩(1)의 표면 중앙부를 향하여, Cu 등의 도전성 재료로 이루어지는 제 1층 배선(12)이 연장 설치되어 있다. 이 제 1층 배선(12)의 선단부는 응력 완화층(30)을 끼워 제 2층 배선(22)과 대향하도록 배치되어 있다. 제 1층 배선(12)은 후술하는 하지층의 표면에 형성되어 있지만, 도 2 에서는 하지(下地)층의 기재를 생략하고 있다.
그 제 1층 배선(12)의 선단부를 덮도록 응력 완화층(30)이 형성되어 있다. 응력 완화층(30)은 상기한 바와 같이 감광성 폴리이미드나 BCB(벤조시클로부텐), 페놀 노보락 수지 등의 유전체 재료로 구성되어 있다.
그 응력 완화층(30)의 표면에 Cu 등의 도전성 재료로 이루어지는 제 2층 배선(22)이 형성되어 있다. 이 제 2층 배선(22)은 상술한 패드 모양으로 형성되고, 응력 완화층(30)을 끼워 제 1층 배선(12)의 선단부와 대향하도록 배치되어 있다. 제 2층 배선(22)은 후술하는 하지층의 표면에 형성되어 있지만, 도 2에서는 하지층의 기재를 생략하고 있다.
반도체 칩(1)의 표면에 수직한 방향에서 본 경우(평면에서 봄)에 있어서, 제 1층 배선(12)과 제 2층 배선(22)이 겹치는 영역(중첩 영역)에 커패시터(C)가 형성되어 있다. 즉, 중첩 영역에서의 제 1층 배선(12)이 제 1 전극(10)으로서 기능하고, 중첩 영역에서의 제 2층 배선(22)이 제 2 전극(20)으로서 기능한다. 그 제 1 전극(10)과 제 2 전극(20) 사이에 유전체 재료로 이루어지는 응력 완화층(30)이 배치되어 커패시터(C)가 형성되어 있다.
패드 모양으로 형성된 제 2층 배선(22)의 표면에는 상기 범프(돌기 전극)(28)가 형성되어 있다. 반도체 칩의 전자 회로와 상대측 기판 사이에 커패시터(C)가 배치된다. 제 2 전극(20)의 표면에 범프(28)가 형성되어 있으므로, 커패시터(C)로부터 범프(28)까지의 배선 길이가 최단이 되어 임피던스 매칭에 유리하다.
응력 완화층(30)을 구성하는 유전체 재료에 고(高)유전 재료인 세라믹 분말 을 분산(혼연(混練))시켜도 좋다. 구체적으로는, TiBaO3이나 Al2O3 등의 세라믹 분말을 채용한다. 분말의 분산 비율이나 입도 분포를 조정하면, 원하는 용량 특성 및 고주파 특성을 구비한 커패시터를 얻을 수 있다. 예를 들면, 입도가 작은 분말을 세밀 충전시킴으로써 커패시터의 유전율을 향상시킬 수 있다. 또한, 다른 종류의 고유전 재료를 혼입시켜도 좋다. 예를 들면, 플러스의 온도 특성을 갖는 재료와 마이너스의 온도 특성을 갖는 재료를 적절한 비율로 혼합함으로써, 외견상의 온도 특성을 편평하게 할 수 있다. 또한, 복수 종류의 수지를 사용함으로써, 수지의 점도를 조정할 수 있다. 이에 더하여, 수지의 도포 방법을 적절히 선택하면, 응력 완화층(30)의 막 두께 제어를 용이하게 행할 수 있다.
제 1 전극(10)과 제 2 전극(20) 사이에, 응력 완화층(30)과는 다른 유전체 재료층을 형성해도 좋다. 그 유전체 재료층으로서, 예를 들면 졸겔법에 의해 고유전율의 세라믹 재료층을 형성하는 것이 바람직하다. 이 구성에 의하면, 커패시터의 유전율을 더욱 향상시킬 수 있다.
(전자 기판의 제조 방법)
다음으로 상기한 반도체 칩의 제조 방법에 대하여, 도 3a∼3h를 이용하여 설명한다.
도 3a∼3h는 본 실시예에 따른 반도체 칩의 제조 방법의 공정도이다. 도 3a에 나타낸 바와 같이, 전자 회로가 형성된 반도체 칩의 표면에 전자 회로를 보호하기 위한 패시베이션막(8)과, 전자 회로를 외부에 전기적으로 접속하기 위한 접속 단자(11)가 형성되고, 또한 접속 단자(11)의 표면에 위치한, 패시베이션막(8)의 개구부가 형성되어 있다.
우선, 도 3a에 나타낸 바와 같이, 반도체 칩(1)의 표면 전체에 하지막(14)을 형성한다. 이 하지막(14)은 하층의 배리어층과 상층의 시드(seed)층으로 구성된다. 시드층은 제 1층 배선을 전해 도금법으로 형성할 때 전극으로서 기능하며, Cu 등으로 두께 수 100nm 정도로 형성된다. 배리어층은 Al 등으로 이루어지는 접속 단자에의 Cu의 확산을 방지하며, TiW나 TiN 등으로 두께 100nm 정도로 형성된다. 이들 각 층은 진공 증착이나 스퍼터링, 이온 도금 등의 PVD(Physical Vapor Deposition)법, 또는 IMP(이온 메탈 플라스마)법을 이용하여 형성할 수 있다.
다음으로, 도 3b에 나타낸 바와 같이, 하지막(14)의 표면에 레지스트(90)를 도포하고, 포토리소그래피를 행하여 제 1층 배선의 형성 영역에 레지스트(90)의 개구부를 형성한다.
다음으로, 도 3c에 나타낸 바와 같이, 하지막(14)의 시드층을 전극으로서 전해 Cu 도금을 행하고, 레지스트(90)의 개구부에 Cu를 끼워 넣어 제 1층 배선(12)을 형성한다.
다음으로, 도 3d에 나타낸 바와 같이 레지스트를 박리한다.
다음으로, 도 3e에 나타낸 바와 같이, 제 1층 배선(12)을 마스크로 하여 하지막(14)을 에칭한다. 이 에칭에서는 반응성 이온 에칭(RIE: Reactive Ion Etching) 등을 이용할 수 있다. 제 1층 배선(12) 및 하지막(14)의 시드층은 공통적으로 Cu로 구성되어 있지만, 제 1층 배선(12)은 하지막(14)의 시드층보다 충분히 두꺼우므로 에칭에 의해 시드층을 완전히 제거할 수 있다.
다음으로, 도 3f에 나타낸 바와 같이, 제 1층 배선(12)의 선단부를 덮도록 응력 완화층(30)을 형성한다. 응력 완화층(30)은 인쇄법이나 포토리소그래피를 이용하여 반도체 칩(1)의 표면 중앙부에 형성한다. 응력 완화층(30)을 구성하는 유전체 재료로서 감광성을 갖는 수지 재료를 채용하면, 포토리소그래피를 이용하여 간단하면서 정확하게 응력 완화층(30)을 패터닝할 수 있다.
다음으로, 도 3g에 나타낸 바와 같이, 응력 완화층(30)의 표면에 제 2층 배선(22) 및 그 하지층(24)을 형성한다. 그 구체적인 방법은 상술한 제 1층 배선(12) 및 그 하지막(14)의 형성 방법과 같다. 형성된 제 2층 배선(22)을 레이저 등으로 트리밍함으로써, 커패시터 특성의 튜닝을 행할 수도 있다.
다음으로, 도 3h에 나타낸 바와 같이, 제 2층 배선(22)의 표면에 땜납 볼을 탑재하여 범프(28)를 형성한다.
여기에서, 제 2층 배선(22)은 도 1a 및 1b에 나타낸 재배치 배선(64)과 실질적으로 동시에 형성된다. 즉, 도금이나 포토리소그래피 등을 이용하여, 도 3h에 나타낸 제 2 전극(20)을 정확하게 형성할 수 있다. 따라서, 원하는 특성을 구비한 커패시터(C)를 형성할 수 있다. 또한, 반도체 칩(1)의 전자 회로에 근접하여 커패시터(C)가 배치되므로, 커패시터(C)의 응답 특성이나 고주파 특성을 확보할 수 있다. 또한, 응력 완화층(30)을 유전층으로서 이용하므로, 커패시터(C)의 용량치를 자유자재로 설정할 수 있다. 따라서 전기 특성이 우수한 반도체 칩(1)을 제공할 수 있다.
또한, 재배치 배선과 실질적으로 동시에 제 2 전극(20)을 형성하고, 또한 응력 완화층(30)을 유전층으로서 이용하므로, 저비용으로 커패시터(C)를 형성할 수 있다. 또한, 커패시터 형성 영역에도 트랜지스터를 형성할 수 있기 때문에, 커패시터 형성 영역의 점유 면적이 필요 없고, 커패시터를 형성한 반도체 칩은 칩 사이즈가 커지지 않는 효과가 있다.
<제 2 실시예>
도 4a는 제 2 실시예에 따른 반도체 칩의 측면 단면도이다. 제 2 실시예에서는 접속 단자(11)가 커패시터(C)의 제 1 전극(10)으로서 기능하는 점에서, 접속 단자로부터 연장 설치된 제 1층 배선이 제 1 전극으로서 기능하는 제 1실시예와 다르다. 제 1 실시예와 동일한 구성으로 된 부분에 대해서는 그 설명을 생략한다.
제 2 실시예에서는 접속 단자(11)를 덮도록 응력 완화층(30)이 형성되어 있다. 그 때문에 응력 완화층(30)의 일부를 반도체 칩(1) 표면의 에지부에 연장 설치하든지, 또는 미리 접속 단자(11)를 반도체 칩(1)의 표면 중앙부에 겹쳐 형성해 둔다. 그 응력 완화층(30)의 표면에 제 1 실시예와 마찬가지로 제 2층 배선(22)이 형성되어 있다.
평면에서 보아 접속 단자(11)와 제 2층 배선(22)이 겹치는 영역(중첩 영역)에 커패시터(C)가 형성되어 있다. 즉, 중첩 영역에서의 접속 단자(11)가 제 1 전극(10)으로서 기능하고, 중첩 영역에서의 제 2층 배선(22)이 제 2 전극(20)으로서 기능한다. 그 제 1 전극(10)과 제 2 전극(20) 사이에 유전체 재료로 이루어지는 응력 완화층(30)이 배치되어 커패시터(C)가 형성되어 있다.
제 2 실시예에서는 접속 단자(11)가 커패시터(C)의 제 1 전극(10)으로서 기능하므로, 반도체 칩의 전자 회로에 포함되는 트랜지스터의 바로 가까이에 커패시터(C)를 형성할 수 있게 된다. 그 때문에 트랜지스터로부터 커패시터까지의 배선 길이가 최단이 되고, 배선에 의한 기생 용량이나 스터브 등을 최소로 할 수 있다. 특히, 고주파 영역에서의 전기 특성(로스, 노이즈 복사)이 향상하므로, 커패시터의 방전, 충전 특성이 향상하고, 커패시터를 소형화할 수 있게 된다. 따라서 시스템 전체의 전기 특성의 향상 및 소형화를 실현시킬 수 있다.
도 4b는 제 2 실시예에 따른 반도체 칩의 변형예이다. 이 변형예에서는 반도체 칩의 전자 회로의 내부 배선(11a)이 패시베이션막(8)의 이면측에 형성되어 있다. 평면에서 보아 내부 배선(11a)과 제 2층 배선(22)이 겹치는 영역(중첩 영역)에 커패시터(C)가 형성되어 있다. 즉, 중첩 영역에서의 내부 배선(11a)이 제 1 전극(10)으로서 기능하고, 중첩 영역에서의 제 2층 배선(22)이 제 2 전극(20)으로서 기능한다. 그 제 1 전극(10)과 제 2 전극(20) 사이에 응력 완화층(30) 및 패시베이션막(8)이 배치되어 커패시터(C)가 형성되어 있다.
이 변형예에서는 내부 배선(11a)의 표면에서의 패시베이션막(8)을 개구할 필요가 없으므로, 제조 비용을 저감할 수 있다.
<제 3 실시예>
도 5a는 제 3 실시예에 따른 반도체 칩의 측면 단면도이다. 제 3 실시예에서는 복수의 응력 완화층을 유전층에 이용하여 커패시터(C)가 형성되어 있는 점에서, 1개의 응력 완화층을 유전층에 이용하여 커패시터(C)가 형성되어 있는 제 1 실 시예와 다르다. 제 1 실시예와 동일한 구성으로 된 부분에 대해서는 그 설명을 생략한다.
제 3 실시예에서는 반도체 칩(1)의 표면 중앙부에 제 1 응력 완화층(31)이 형성되고, 그 제 1 응력 완화층(31)의 표면에 제 2 응력 완화층(32)이 형성되어 있다. 제 1 응력 완화층(31)의 이면에 제 1층 배선(12)이 형성되고, 제 2 응력 완화층(32)의 표면에 제 2층 배선(22)이 형성되어 있다.
평면에서 보아 제 1층 배선(12)과 제 2층 배선(22)이 겹치는 영역(중첩 영역)에 커패시터(C)가 형성되어 있다. 즉, 중첩 영역에서의 제 1층 배선(12)이 제 1 전극(10)으로서 기능하고, 중첩 영역에서의 제 2층 배선(22)이 제 2 전극(20)으로서 기능한다. 그 제 1 전극(10)과 제 2 전극 사이에 유전체 재료로 이루어지는 제 1 응력 완화층(31) 및 유전체 재료로 이루어지는 제 2 응력 완화층(32)이 배치되어 커패시터(C)가 형성되어 있다.
이렇게, 복수의 응력 완화층을 형성하면, 커패시터의 용량치를 자유자재로 설정할 수 있다. 예를 들면, 제 1 응력 완화층(31) 및 제 2 응력 완화층(32)을 유전층에 이용한 제 3 실시예에서는 제 1 응력 완화층(31)만을 유전층에 이용한 제 1 실시예에 비해서 용량치가 작은 커패시터를 형성할 수 있다.
또한, 유전율이 다른 복수의 응력 완화층을 형성하면, 커패시터의 용량을 보다 자유자재로 설정할 수 있다. 예를 들면, 도 5b에 나타낸 바와 같이, 얇은 제 2 응력 완화층(32)만을 유전층에 이용하면, 두꺼운 제 1 응력 완화층(31)만을 유전층에 이용한 제 1 실시예에 비해서 용량치가 큰 커패시터를 형성할 수 있다.
도 5a의 제 1층 배선(12) 대신에, 도 4a에 나타낸 바와 같이, 접속 단자(11)를 제 1 전극(10)으로서 기능시켜도 좋다. 또한, 도 4b에 나타낸 바와 같이, 내부 배선(11a)을 제 1 전극(10)으로서 기능시켜도 좋다.
<제 4 실시예>
도 6은 제 4 실시예에 따른 반도체 칩의 측면 단면도이다. 제 4 실시예에서는 반도체 칩의 전자 회로의 내부에 커패시터가 배치되어 있는 점에서, 반도체 칩의 전자 회로와 상대측 기판 사이에 커패시터가 배치되어 있는 제 1 실시예와 다르다. 제 1 실시예와 동일한 구성으로 된 부분에 대해서는 그 설명을 생략한다.
제 4 실시예에서는 제 1 접속 단자(11)의 표면에서부터 제 1층 배선(12)이 연장 설치되어 있다. 그 제 1층 배선(12)의 선단부를 덮도록 응력 완화층(30)이 형성되어 있다. 제 1 접속 단자(11)와 별개의 제 2 접속 단자(21)에서부터 응력 완화층(30)의 표면에 걸쳐서, 제 2층 배선(22)이 연장 설치되어 있다.
평면에서 보아 제 1층 배선(12)과 제 2층 배선(22)이 겹치는 영역(중첩 영역)에 커패시터(C)가 형성되어 있다. 즉, 중첩 영역에서의 제 1층 배선(12)이 제 1 전극(10)으로서 기능하고, 중첩 영역에서의 제 2층 배선(22)이 제 2 전극(20)으로서 기능한다. 그 제 1 전극(10)과 제 2 전극 사이에 유전체 재료로 이루어지는 응력 완화층(30)이 배치되어 커패시터(C)가 형성되어 있다. 이에 의하여, 모두 전자 회로로부터 인출된 제 1 접속 단자(11)와 제 2 접속 단자(21) 사이에 커패시터(C)가 배치된 상태로 되어 있다. 이렇게, 전자 회로와 상대측 기판 사이뿐만 아니라, 전자 회로의 내부에도 커패시터(C)를 배치할 수 있다.
제 1층 배선(12) 대신에, 도 4a에 나타낸 바와 같이, 접속 단자(11)를 제 1 전극(10)으로서 기능시켜도 좋다. 또한, 도 4b에 나타낸 바와 같이, 내부 배선(11a)을 제 1 전극(10)으로서 기능시켜도 좋다. 또한, 도 5a에 나타낸 바와 같이, 복수의 응력 완화층(31, 32)을 유전층에 이용해도 좋다.
<제 5 실시예>
도 7은 제 5 실시예에 따른 반도체 칩의 측면 단면도이다.
제 5 실시예에 따른 반도체 칩은 도 1a에 나타낸 재배치 배선 구조에 대하여, 도 5a에 나타낸 커패시터 구조를 부가한 것이다. 이에 따라, 도 7에 나타낸 바와 같이, 반도체 칩(1)의 제 1 접속 단자(11) 및 제 2 접속 단자(21)가 상대측 기판의 1개의 실장 단자(미도시)에 접속되도록 되어 있다. 그 실장 단자와 제 1 접속 단자(11) 사이에 커패시터(C)가 배치된 상태로 되어 있다.
이렇게, 상기 각 실시예의 구조를 편성함으로써, 여러 가지 태양으로 커패시터를 배치할 수 있다.
(전자 기기)
다음으로, 상기 반도체 칩(전자 기판)을 구비한 전자 기기의 예에 대하여, 도 8을 이용하여 설명한다. 도 8은 휴대 전화의 사시도이다. 상기 반도체 칩은 휴대 전화(300)의 케이스 내부에 배치되어 있다.
상기 반도체 장치는 휴대 전화 이외에도 여러 전자 기기에 적용할 수 있다. 예를 들면, 액정 프로젝터, 멀티미디어 대응의 퍼스널 컴퓨터(PC) 및 엔지니어링·워크 스테이션(EWS), 페이저, 워드 프로세서, 텔레비전, 뷰 파인더형 또는 모니터 직시형 비디오 테입 레코더, 전자 수첩, 전자 탁상 계산기, 카 네비게이션 장치, POS 단말, 터치 패널을 구비한 장치 등의 전자 기기에 적용할 수 있다.
또한, 본 발명의 기술 범위는 상기 실시예에 한정되는 것은 아니고, 본 발명의 취지를 일탈하지 않는 범위에서 상기 실시예에 여러 변경을 가한 것을 포함한다. 즉, 실시예에서 든 구체적인 재료나 층 구성 등은 단지 일례에 지나지 않고, 적절하게 변경할 수 있다.
예를 들면, 상기 각 실시예에서는 반도체 칩의 표면에 커패시터를 형성했지만, 반도체 칩의 이면에 커패시터를 형성하고, 관통 전극에 의해 표면과의 도통을 확보해도 좋다. 또한, 상기 각 실시예에서는 전자 회로가 형성된 반도체 칩에 커패시터를 형성했지만, 절연 재료로 이루어지는 전자 기판에 커패시터를 형성해도 좋다.
본 발명에 의하면 전기 특성이 우수한 전자 기판 및 그 제조 방법, 전자 기기를 제공할 수 있다.

Claims (12)

  1. 전자 기판으로서,
    접속 단자를 갖는 전자 회로가 형성된 기판과,
    상기 기판 위에 형성된 응력 완화층과,
    상기 응력 완화층의 표면측에 배치된 상기 접속 단자의 재배치 배선과,
    상기 기판과 상기 응력 완화층 사이에 배치된 제 1 전극과, 상기 응력 완화층의 상기 표면측에 배치된 제 2 전극과, 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 유전체 재료를 포함하는 커패시터를 구비하는 것을 특징으로 하는 전자 기판.
  2. 제 1 항에 있어서,
    상기 응력 완화층은 상기 유전체 재료를 포함하는 것을 특징으로 하는 전자 기판.
  3. 제 1 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극 사이에 복수의 상기 응력 완화층이 배치되어 있는 것을 특징으로 하는 전자 기판.
  4. 제 1 항에 있어서,
    상기 제 2 전극의 표면에 돌기 전극이 형성되어 있는 것을 특징으로 하는 전자 기판.
  5. 제 1 항에 있어서,
    상기 기판과 상기 응력 완화층 사이에 상기 기판의 패시베이션막이 배치되고,
    상기 제 1 전극은 상기 기판과 상기 패시베이션막 사이에 배치되어 있는 것을 특징으로 하는 전자 기판.
  6. 제 1 항에 있어서,
    상기 제 1 전극은 상기 전자 회로의 상기 접속 단자인 것을 특징으로 하는 전자 기판.
  7. 제 1 항에 있어서,
    상기 응력 완화층은 유전체 재료에 세라믹 분말을 분산시킨 재료로 이루어지는 것을 특징으로 하는 전자 기판.
  8. 제 7 항에 있어서,
    상기 유전체 재료는 감광성을 갖는 수지 재료인 것을 특징으로 하는 전자 기판.
  9. 전자 기판의 제조 방법으로서,
    접속 단자를 갖는 전자 회로가 형성된 기판을 형성하는 공정과,
    상기 기판 위에 유전체 재료로 이루어지는 응력 완화층을 형성하는 공정과,
    상기 기판과 상기 응력 완화층 사이에 배치되는 제 1 전극을 형성하는 공정과,
    상기 응력 완화층의 표면측에 배치되는 제 2 전극을 형성하는 공정과,
    상기 응력 완화층의 상기 표면측에 배치되는, 상기 접속 단자의 재배치 배선을 형성하는 공정을 구비하고,
    상기 응력 완화층과 상기 제 1 전극과, 상기 제 2 전극이 커패시터를 구성하는 것을 특징으로 하는 전자 기판의 제조 방법.
  10. 전자 기판의 제조 방법으로서,
    접속 단자를 갖는 전자 회로가 형성된 기판을 형성하는 공정과,
    상기 기판 위에 응력 완화층을 형성하는 공정과,
    상기 기판과 상기 응력 완화층 사이에 배치되는 제 1 전극을 형성하는 공정과,
    상기 응력 완화층의 표면측에 배치되는 제 2 전극을 형성하는 공정과,
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되는 유전체 재료를 상기 기판 위에 배치하는 공정과,
    상기 응력 완화층의 상기 표면측에 배치되는, 상기 접속 단자의 재배치 배선을 형성하는 공정을 구비하고,
    상기 제 2 전극의 형성과 상기 재배치 배선의 형성이 실질적으로 동시에 행해지는 것을 특징으로 하는 전자 기판의 제조 방법.
  11. 전자 기판의 제조 방법으로서,
    접속 단자를 갖는 전자 회로가 형성된 기판을 형성하는 공정과,
    상기 기판 위에 응력 완화층을 형성하는 공정과,
    상기 기판과 상기 응력 완화층 사이에 배치되는 제 1 전극을 형성하는 공정과,
    상기 응력 완화층의 표면측에 배치되는 제 2 전극을 형성하는 공정과,
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되는 유전체 재료를 상기 기판 위에 배치하는 공정과,
    상기 응력 완화층의 상기 표면측에 배치되는, 상기 접속 단자의 재배치 배선을 형성하는 공정과,
    상기 제 2 전극을 트리밍하여, 상기 제 1 전극과 상기 제 2 전극과, 상기 유전체 재료를 포함하는 커패시터의 특성을 조정하는 공정을 구비하는 것을 특징으로 하는 전자 기판의 제조 방법.
  12. 제 1 항에 기재된 전자 기판을 구비한 것을 특징으로 하는 전자 기기.
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