KR100765945B1 - 집합기판, 반도체소자 탑재부재, 반도체장치, 촬상장치,발광다이오드 구성부재, 및 발광다이오드 - Google Patents

집합기판, 반도체소자 탑재부재, 반도체장치, 촬상장치,발광다이오드 구성부재, 및 발광다이오드 Download PDF

Info

Publication number
KR100765945B1
KR100765945B1 KR1020067015806A KR20067015806A KR100765945B1 KR 100765945 B1 KR100765945 B1 KR 100765945B1 KR 1020067015806 A KR1020067015806 A KR 1020067015806A KR 20067015806 A KR20067015806 A KR 20067015806A KR 100765945 B1 KR100765945 B1 KR 100765945B1
Authority
KR
South Korea
Prior art keywords
light emitting
semiconductor element
insulating member
main surface
hole
Prior art date
Application number
KR1020067015806A
Other languages
English (en)
Other versions
KR20060132684A (ko
Inventor
켄지로 히가키
다이스케 타카기
사다무 이시즈
야스시 츠즈키
Original Assignee
가부시끼가이샤 아라이도 마테리아루
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 아라이도 마테리아루 filed Critical 가부시끼가이샤 아라이도 마테리아루
Publication of KR20060132684A publication Critical patent/KR20060132684A/ko
Application granted granted Critical
Publication of KR100765945B1 publication Critical patent/KR100765945B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02002—Arrangements for conducting electric current to or from the device in operations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0203—Containers; Encapsulations, e.g. encapsulation of photodiodes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H05K2201/09181—Notches in edge pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

집합기판(1)은, 세라믹 그린시트를 소성한 후, 관통구멍(11)을 형성해서 제조되고, 관통구멍(11)의 내면이, 주면(21)측, 외측 접속면(22)측으로부터, 최소 구멍부(11a)에 걸쳐서, 개구 치수가 서서히 작아지는 테이퍼면(11b, 11c)으로 되고, 양 테이퍼면(11b, 11c)과, 주면(21), 외부 접속면(22)이 이루는 각도(θ1, θ2)가, 모두 둔각으로 설정된다. 반도체소자 탑재부재(BL)는, 집합기판(1)을 잘라낸 절연부재(2)를 구비한다. 촬상장치(PE2)는, 절연부재(2)의 주면(21)측에 접합된 테두리체(4)로 둘러싸인 영역에 촬상소자(PE1)를 탑재하고, 덮개체(FL)로 폐쇄되었다. 발광다이오드 구성부재(LE2)는, 최소 구멍부(11a)를 도전재료(33a)로 메운 절연부재(2)의 주면(21)에 발광소자(LE1)를 탑재하고, 형광체 및 / 또는 보호수지(FR)로 밀봉했다. 발광다이오드(LE3)는, 발광다이오드 구성부재(LE2)를 패키지(7)에 탑재했다.

Description

집합기판, 반도체소자 탑재부재, 반도체장치, 촬상장치, 발광다이오드 구성부재, 및 발광다이오드{COLLECTIVE SUBSTRATE, SEMICONDUCTOR ELEMENT MOUNTING MEMBER, SEMICONDUCTOR DEVICE, IMAGING DEVICE, LIGHT EMITTING DIODE CONSTITUTING MEMBER, AND LIGHT EMITTING DIODE}
본 발명은, 판상의 절연부재를, 복수, 동일 평면상에 배열한 형상으로 일체로 형성되는, 세라믹제의 집합기판과, 상기 집합기판을, 각 영역마다 잘라낸 절연부재를 이용해서 형성되는 반도체소자 탑재부재와, 상기 반도체소자 탑재부재를 이용해서 형성되는, 촬상장치, 발광다이오드 구성부재 등의 반도체장치와, 상기 발광다이오드 구성부재를 이용해서 형성되는 발광다이오드에 관한 것이다.
최근, 디지털카메라나 카메라 부착 휴대전화의 보급에 따라, CCD 촬상소자, C-MOS 촬상소자 등의 촬상소자의 수요가 급속히 널리 퍼지고 있다. 또한, 화상의 고화질화의 요구에 따르기 위해서, 촬상소자의 화소수가 비약적으로 증가하는 경향이 있고 또한, 특히, 디지털 일안리플렉스 카메라의 보급에 따라, 촬상소자의 대형화도 진전되고 있다. 또한, 최근, 발광소자에 있어서, 대광량의 발광이나, 형광체와 조합하거나 해서 백색의 발광이 가능해져 왔으므로, 상기 카메라 부착 휴대전화의 플래시 등으로서, 발광소자를 이용한 발광다이오드가 널리 이용되게 되어 오고 있다.
그래서, 상기 촬상소자나 발광소자 등의 반도체소자의 고출력화에 따라, 그 성능을 충분히 발휘시키기 위해서, 예를 들면, AlN 등의, 높은 방열성을 갖는 세라믹으로 이루어지는, 평판상의 절연부재를 이용한 반도체소자 탑재부재에 대한 수요가 증가하고 있다. 상기 반도체소자 탑재부재는, 예를 들면, 상기 절연부재의 편면을, 반도체소자 탑재를 위한 주면, 반대면을, 타부재와의 접속을 위한 외부 접속면으로 하는 동시에, 주면에 반도체소자 탑재용의 복수의 전극층, 외부 접속면에 타부재와의 접속용의 복수의 전극층을 형성하고, 또한, 양면의 각 전극층을, 절연부재를 관통시킨 복수의 관통구멍 내에 형성한 도전층이나 비아도체 등을 통해서, 개별로 접속한 구조로 형성된다.
상기 반도체소자 탑재부재는, 종래, 절연부재의 전구체로서의 세라믹 그린시트를 이용해서, 이른바 코파이아법에 의해 제조되는 것이 일반적이다(예를 들면, 특허문헌 1, 2 참조). 즉, 세라믹 그린시트를, 절연부재의 외형에 대응된 평면형상으로 형성하는 동시에, 그 소정의 위치에 관통구멍을 형성한 후, 비아도체의 경우는, 그 기초가 되는, 세라믹 그린시트의 소성과 동시에 소성되어 비아도체를 형성하는 도전성의 페이스트를 관통구멍에 충당한 상태로 세라믹 그린시트와 도전성의 페이스트를 동시에 소성함으로써, 반도체소자 탑재부재가 제조된다.
또한, 예를 들면, 소정의 평면형상으로 형성한 세라믹 그린시트의, 절연부재의 주면, 및 외부 접속면으로 이루어지는 면에, 도전성의 페이스트를 전극층의 형상에 대응되는 소정의 평면형상으로 인쇄 또는 도포하고, 세라믹 그린시트의 소성 과 동시에 소성해서 하지 금속층을 형성한 후, 상기 하지 금속층 위에 도금 금속층을 적층함으로써, 상기 주면, 및 외부 접속면의 전극층이 형성된다.
특허문헌 1: 일본 특허공개 평 11-135906호 공보
특허문헌 2: 일본 특허공개 2002-232017호 공보
그러나, 반도체소자 탑재부재를 1개씩, 코파이아법으로 제조하고 있던 것에서는, 그 생산성이 낮고, 제조비용이 높게 든다는 문제가 있었다. 그래서, 판상의 절연부재를, 복수, 동일 평면상에 배열한 형상으로 일체로 형성된, 세라믹제의 집합기판을 상기 코파이아법으로 형성한 후, 상기 집합기판의 각각의 영역을, 다이싱 등에 의해 잘라냄으로써, 한번에 복수의 절연부재를 제조하는 것이 검토되었다. 그러나, 절연부재로 이루어지는 영역을 복수, 포함하는 면적이 큰 세라믹 그린시트는, 소성시의 수축량이 크고 또한, 전체가 똑같이 수축되지 않고, 불균등하게 수축된다는 문제가 있었다. 예를 들면, 직사각형상의 세라믹 그린시트는, 직사각형의 각보다 각 변의 중앙부 부근이 크게 내쪽으로 들어가도록 수축된다.
이 때문에, 소성 전의 세라믹 그린시트상에, 절연부재로 이루어지는 복수개의 영역이 정갈하게 똑바로 늘어서서 배열되도록, 각 영역의 관통구멍을 형성해도, 소성시의 수축에 의해, 관통구멍의 형성위치가 불균등하게 어긋나 버리기 때문에, 형성된 집합기판으로부터, 각 영역을 다이싱 등에 의해 개별로 잘라내는 것이 어려워진다는 문제가 있었다. 그래서, 각 영역이 정갈하게 나열되어 있지 않은 상태이여도, 다이싱 등에 의해 개별로 잘라내는 것을 가능하게 하기 위해서, 수축에 의한 각 영역의 위치 어긋남을 사전에 예측하여, 각 영역의 형성간격을 넓게 설정하는 것이 생각되었지만, 그 경우에는, 1장의 집합기판상에 형성할 수 있는 영역의 수가 적어져, 재료의 낭비가 많아진다는 문제가 있었다.
그래서, 절연부재로 이루어지는 영역을 복수, 포함하는 큰 세라믹 그린시트를 미리 소성하여, 1장의 집합기판을 형성하고, 상기 집합기판상에, 절연부재로 이루어지는 복수의 영역을 설정하고, 각 영역마다 레이저 가공 등에 의해 관통구멍을 형성한 후, 각 영역마다 잘라내어 절연부재를 제조하는 것이 검토되고 있다. 상기 방법에서는, 절연부재의 주면측, 및 외부 접속면측에, 각각, 화학도금, 전기도금 등에 의해 전극층을 형성하는 공정과 동시에, 혹은 전후해서, 형성된 관통구멍의 내면을 메탈라이즈함으로써, 양 전극층을 접속시키는 도전층이 형성된다.
그러나, 레이저 가공에 의해 형성되는 관통구멍은, 레이저의 입사측으로부터 출사측을 향해서, 그 직경이 서서히 작아지는 테이퍼상으로 형성되기 때문에, 레이저의 출사측의 면에 있어서, 상기 면과, 관통구멍의 내면이 예각으로 교차하게 되고, 예각으로 교차한 각의 부분은, 물리증착, 인쇄, 도금 등으로 형성되는 메탈라이즈의 밀착성이 약하거나, 막 두께가 불균일해지기 쉽기 때문에, 절연부재에 전극층, 도전층을 형성할 때에, 전극층과 도전층의 접속불량 등을 발생시키기 쉽다는 문제가 있었다.
본 발명의 목적은, 세라믹 그린시트를 소성한 후, 관통구멍을 형성하는 공정을 거쳐서 제조되고, 상기 관통구멍 내에 형성되는 도전층과, 주면 또는 외부 접속면에 형성되는 전극층을 접속불량 등을 발생시키지 않고, 확실하게 접속시킬 수 있는 집합기판을 제공하는 것에 있다. 또한, 본 발명의 목적은, 상기 집합기판을, 각 영역마다 잘라낸 절연부재를 이용해서 형성되는 반도체소자 탑재부재와, 상기 반도체소자 탑재부재를 이용해서 형성되는, 촬상장치, 발광다이오드 구성부재 등의 반도체장치와, 상기 발광다이오드 구성부재를 이용해서 형성되는 발광다이오드를 제공하는 것에 있다.
상기의 목적을 달성하기 위한 본 발명의 집합기판은, 편면이, 반도체소자 탑재를 위한 주면, 반대면이, 타부재와의 접속을 위한 외부 접속면으로 된 판상의 절연부재를, 복수로, 동일 평면상에 배열한 형상으로, 세라믹에 의해 일체로 형성되어, 각각의 절연부재로 이루어지는 영역 내의 소정 위치, 및, 각 영역과 그 외측의 영역의 경계선을 넘는 위치 중 적어도 한쪽에, 각각, 절연부재의 두께방향으로 관통하는 관통구멍이 형성되어 있는 동시에, 각 관통구멍을 형성하는 내면이 상기 주면측 및 외부 접속면측의 개구로부터, 절연부재의 두께방향의 1개소에 형성된 최소 구멍부에 걸쳐서, 각각, 개구 치수가 서서히 작아지도록 테이퍼상으로 형성되어 있는 것을 특징으로 하는 것이다. 또한, 상기 본 발명의 집합기판은, 그 열전도율이, 10W/mK이상인 것이 바람직하고, 열팽창계수가, 10×10-6/℃이하인 것이 바람직하다. 또한, 상기 본 발명의 집합기판은, 그 기초가 되는 판상의 전구체를 소성한 후, 관통구멍을 형성해서 제조되는 것이 바람직하다. 또한, 본 발명의 집합기판은, 절연부재로 이루어지는 영역의 주면측에 형성된, 반도체소자 탑재용의 전극층과, 외부 접속면측에 형성된, 타부재와의 접속용의 전극층과, 관통구멍 내에 형성된, 주면측의 전극층과 외부 접속면측의 전극층을 접속시키는 도전층을 구비하고 있는 것이 바람직하다.
본 발명의 반도체소자 탑재부재는, 상기 전극층, 도전층을 구비한 본 발명의 집합기판을, 각 영역마다 잘라내어 제조되는 것을 특징으로 하는 것이다. 상기 본 발명의 반도체소자 탑재부재는, 외부 접속면의 전극층의, 최표면의 적어도 일부가 Au에 의해 형성되어 있는 것이 바람직하다.
또한, 상기 본 발명의 반도체소자 탑재부재는, 주면에, 반도체소자 탑재를 위한 영역이 설정된 절연부재와, 상기 주면상에, 상기 영역을 둘러싸도록 적층된 테두리체를 구비하고 있는 것이 바람직하고, 상기 절연부재와 테두리체의 열팽창계수가, 모두 10×10-6/℃이하이며, 또한, 테두리체의 열팽창계수와 절연부재의 열팽창계수의 차가, 3×10-6/℃이하인 것이 바람직하다. 또한, 상기 본 발명의 반도체소자 탑재부재는, 절연부재의 주면의, 테두리체로 둘러싸인 반도체소자 탑재를 위한 영역의 면적의 80%이상이, 적어도, 반도체소자 탑재용의 전극층을 포함하는 금속층에 의해 덮여 있는 것이 바람직하다.
본 발명의 촬상장치는, 상기 본 발명의 반도체소자 탑재부재와, 상기 반도체소자 탑재부재의, 절연부재의 주면의, 테두리체로 둘러싸인 영역에 탑재된, 반도체소자로서의 촬상소자와, 상기 테두리체의 상면에 테두리체 내를 밀폐시키기 위해서 접합된, 투광성의 판재로 이루어지는 덮개체를 구비하고 있는 것을 특징으로 하는 것이다. 또한, 본 발명의 반도체장치는, 상기 본 발명의 반도체소자 탑재부재와, 상기 반도체소자 탑재부재 중, 절연부재의 주면에 탑재된, 반도체소자를 구비하고 있는 동시에, 상기 반도체소자가 밀봉재로 밀봉되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체장치는, 상기 전극층, 도전층을 구비하는 동시에, 관통구멍의 최소 구멍부를, 도전층을 형성하는 도전재료에 의해 메우고, 상기 관통구멍을 두께방향으로 폐쇄된 상태로 한 집합기판의, 각각의 절연부재로 이루어지는 영역의 주면에, 반도체소자를 탑재하고, 이어서, 상기 집합기판의 반도체소자를 탑재한 주면측의 전체면을, 밀봉재로 밀봉한 후, 상기 집합기판을 밀봉재와 함께, 각 영역마다 잘라내어 제조되고, 잘라낸 후의 관통구멍의 적어도 일부가 절연부재의, 주면 및 외부 접속면과 교차하는 측면에 있어서 개방되어 있는 것을 특징으로 하는 것이다.
본 발명의 발광다이오드 구성부재는, 상기 본 발명의 반도체장치의 반도체소자가 발광소자이며, 또한, 밀봉재가, 형광체 및 보호수지 중 적어도 하나인 것을 특징으로 하는 것이다. 또한, 상기 본 발명의 발광다이오드 구성부재는, 절연부재의 주면의 전극층의, 최표면의 적어도 일부가 Ag, Al 또는 Al합금에 의해 형성되어 있는 것이 바람직하다. 또한, 본 발명의 발광다이오드는, 오목부를 갖는 패키지와, 상기 패키지의 오목부의 바닥면에 탑재된, 상기 본 발명의 발광다이오드 구성부재와, 오목부의 개구에, 상기 오목부를 밀폐시키기 위해서 접합된, 발광다이오드 구성부재로부터의 광을 투과시킬 수 있는 재료로 이루어지는 밀봉캡 또는 렌즈를 구비하고 있는 것을 특징으로 하는 것이다.
본 발명의 집합기판에 있어서는, 관통구멍을 형성하는 내면이 절연부재의 주면측, 및 외부 접속면측의 개구로부터, 절연부재의 두께방향의 1개소에 형성한 최소 구멍부에 걸쳐서, 각각, 개구 치수가 서서히 작아지도록 테이퍼상으로 형성되어 있기 때문에, 상기 주면, 및 외부 접속면과, 관통구멍의 내면은 어느 하나의 면측에 있어서도, 둔각으로 교차하게 된다. 이 때문에, 본 발명의 집합기판에 의하면, 물리증착, 인쇄, 도금 등에 의해 전극층이나 도전층을 형성할 때에, 각부에 있어서의 메탈라이즈의 박리나 막 두께의 불균일을 대폭 저감시켜서, 전극층과 도전층을, 접속불량 등을 발생시키지 않고, 확실하게 접속할 수 있어, 반도체장치의 신뢰성을 지금까지보다 향상시키는 것이 가능해진다.
또한, 상기 본 발명의 집합기판의 열전도율을, 10W/mK이상으로 하면, 반도체소자 탑재부재의 방열성을 높여서, 반도체소자의 고출력화에 대응하는 것이 가능해진다. 또한, 집합기판의 열팽창계수를, 10×10-6/℃이하로 하면, 소자 구동시의 열이력 등에 의해 팽창, 수축했을 때에 반도체소자에 과대한 응력이 가해져서, 상기 소자가 파손되거나, 전극층과의 접합이 어긋나서 접합불량을 발생시키는 것을, 확실하게 방지하는 것이 가능해진다.
또한, 상기 본 발명의 집합기판을 그 기초가 되는, 세라믹 그린시트 등의 판상의 전구체를 소성한 후, 관통구멍을 형성해서 제조하면, 상기 전구체의 불균등한 수축에 의한, 관통구멍의 불균등한 위치 어긋남을 발생시키는 일이 없어진다. 이 때문에, 수축에 의한 위치 어긋남을 사전에 예측하여, 각각의 절연부재로 이루어지는 영역의 형성간격을 넓게 설정할 필요가 없어져, 1장의 집합기판상에 형성할 수 있는 영역의 수를 많게 할 수 있고 또한, 재료의 낭비를 적게 하는 것이 가능해진다.
또한, 본 발명의 집합기판의, 절연부재의 주면, 및 외부 접속면에 전극층을 형성하는 동시에, 관통구멍의 내면에 도전층을 형성하면, 상기 전극층과 도전층을, 접속불량 등을 발생시키지 않고, 확실하게 접속시킬 수 있다. 이 때문에, 상기 본 발명의 집합기판을, 각 영역마다 잘라내어 제조되는 본 발명의 반도체소자 탑재부재에 의하면, 주면상에 탑재되는 반도체소자를 상기 양 전극층과 도전층을 통해서, 접속불량 등을 발생시키지 않고, 확실하게 타부재와 접속시키는 것이 가능해진다. 또한, 상기 본 발명의 반도체소자 탑재부재의, 외부 접속면의 전극층의, 최표면의 적어도 일부를 Au에 의해 형성하면, 상기 전극층을, 땜납 접합이나 와이어 본딩 등의, 종래 공지의 여러가지의 접속방법에 의해, 타부재에 형성한 전극층과, 보다 한층 확실하게, 도전접속하는 것이 가능해진다.
상기 본 발명의 반도체소자 탑재부재의, 절연부재의 주면에, 반도체소자 탑재를 위한 영역을 설정하는 동시에, 상기 영역을 둘러싸도록, 절연부재의 주면상에 테두리체를 적층하면, 상기 영역에 반도체소자를 탑재한 후, 상기 테두리체 위에 덮개체를 접합시킴으로써, 탑재한 반도체소자를 밀봉할 수 있다. 특히, 반도체소자가 촬상소자인 경우는, 투광성의 재료로 이루어지는 덮개체를 사용함으로써, 촬상소자에, 덮개체를 통한 노광이 가능한 상태로, 상기 촬상소자를 밀봉할 수 있다.
상기 본 발명의 반도체소자 탑재부재의, 절연부재와 테두리체의 열팽창계수를, 모두 10×10-6/℃이하로 하고, 또한, 양자의 열팽창계수의 차를, 3×10-6/℃이하로 하면, 테두리체의 열팽창계수를, 절연부재와 가깝게 함으로써, 양자의 접합에 휘어짐이 발생하는 것을 방지하는 동시에, 열이력에 의한 접합불량 등의 발생을 방지할 수 있다.
상기 본 발명의 반도체소자 탑재부재의, 절연부재의 주면의, 테두리체로 둘러싸인 반도체소자 탑재를 위한 영역의 면적의 80%이상을, 적어도, 반도체소자 탑재용의 전극층을 포함하는 금속층에 의해 덮이도록 하면, 예를 들면, 반도체소자가 촬상소자인 경우에는, 상기 금속층을 차광층으로서 기능시켜, 절연부재를 통해서, 촬상소자의 배후로부터 입사되는 광을 차단하여, 촬상소자의 감도를 향상시킬 수 있다. 또한, 반도체소자가 발광소자인 경우는, 상기 금속층을 반사층으로서 기능시켜, 발광다이오드의 발광 효율을 향상시킬 수 있다.
본 발명의 촬상소자는, 상기 테두리체를 구비한 반도체소자 탑재부재의, 절연부재의 주면의, 테두리체로 둘러싸인 영역에, 반도체소자로서의 촬상소자를 탑재한 후, 상기 테두리체 위에, 투광성의 판재로 이루어지는 덮개체를 접합시킴으로써 구성되기 때문에, 촬상소자에 덮개체를 통한 노광이 가능한 상태로, 상기 촬상소자를 밀봉할 수 있다.
본 발명의 반도체장치는, 집합기판을 각 영역마다 잘라내어 제조된 반도체소자 탑재부재의 주면상에, 반도체소자를 탑재하는 동시에, 밀봉재로 밀봉한 구조를 갖고 있고, 종래의 반도체소자의 칩과 마찬가지로 취급하여, 배선기판 등의, 타부재의 탑재부에 탑재할 수 있다. 또한, 탑재부에 탑재하기 전에, 사전에, 불량 등의 유무를 검사할 수도 있다. 또한, 탑재작업 등의 시에, 반도체소자에 직접 접촉하지 않아도 좋기 때문에, 정전기 등에 의한 소자의 파손의 발생을 최대한, 억제할 수도 있다.
또, 본 발명의 반도체장치를, 관통구멍의 최소 구멍부가 도전재료로 메워져 두께방향으로 폐쇄된 집합기판을 이용해서, 그 주면에 반도체소자를 탑재하고, 밀봉재로 밀봉한 후, 집합기판을 밀봉재와 함께 각 영역마다 잘라내어 제조하도록 하면, 상기 밀봉시에, 밀봉재가 관통구멍을 통해서 반대면측으로 누설되는 것을 방지할 수 있다. 이 때문에, 예를 들면, 집합기판의, 반도체소자가 탑재된 편면측의 특정의 영역을, 한정적으로 밀봉하는 수고를 줄여, 그 전체면을 밀봉재로 보호할 수 있어, 반도체장치의 보다 한층 소형화를 추진하는 것이 가능해진다.
또한, 집합기판으로부터 잘라낸 후의 관통구멍의 적어도 일부를, 절연부재의 측면에 있어서 개방하도록 하면, 노출된 관통구멍의 내면에 형성된 도전층을 땜납 필렛의 형성부로서 기능시킬 수 있다. 이 때문에, 반도체장치를 타부재의 탑재부에, 납땜에 의해 탑재할 때에, 형성된 땜납 필렛에 의해 외부 접속용의 전극층을 보조하여, 실장의 신뢰성을 향상시킬 수 있다.
본 발명의 발광다이오드 구성부재는, 상기 본 발명의 반도체장치 중, 반도체소자로서 발광소자를 이용하고, 또한, 밀봉재로서, 형광체 및 보호수지 중 적어도 하나를 이용해서 구성되기 때문에, 종래의 발광소자의 칩과 마찬가지로 취급하여, 발광다이오드의 패키지의 탑재부나, 다수의 발광소자를 면상으로 배열해서 구성되는 면발광체의 기판의 탑재부 등에 탑재할 수 있다. 또한, 이들 탑재부에 탑재하기 전에, 사전에 발광소자의 좋고 나쁨의 판정이나, 발광의 색상을 조사할 수도 있다. 또한, 탑재작업 등의 시에, 발광소자에 직접 접촉하지 않아도 좋기 때문에, 정전기 등에 의한 소자의 파손의 발생을 최대한, 억제할 수도 있다.
상기 본 발명의 발광다이오드 구성부재 중, 절연부재의 주면의 전극층의, 최표면의 적어도 일부를 Ag, Al 또는 Al합금에 의해 형성하면, 발광소자로부터의 광, 특히, 형광체와 조합해서 백색 발광시키기 위해서 바람직한, 파장 600nm이하의 광을, 가능한 한 효율적으로, 발광다이오드 구성부재의 앞쪽측으로 반사시켜서, 그 발광 효율을 향상시킬 수 있다. 또한, 본 발명의 발광다이오드는, 상기 본 발명의 발광다이오드 구성부재를 사용한 것이기 때문에, 고가인 발광다이오드의 패키지 등을 낭비하지 않고, 효율적으로 제조할 수 있다.
도 1은, 본 발명의 집합기판의 실시형태의 일례로서의, 촬상소자 탑재용의 절연부재의 기초가 되는 집합기판의 일부를 확대한 평면도이다.
도 2는, 상기 집합기판에 있어서의, 관통구멍의 부분을 확대한 단면도이다.
도 3은, 집합기판을 잘라낸 절연부재에 있어서의, 관통구멍의 부분을 확대한 단면도이다.
도 4는, 절연부재의 주면측을 나타내는 평면도이다.
도 5는, 주면상에 테두리체를 접합해서 형성한 반도체소자 탑재부재를 나타내는 평면도이다.
도 6은, 절연부재의 외부 접속면측을 나타내는 저면도이다.
도 7은, 반도체소자 탑재부재의 절연부재의 주면상의 소자 탑재영역에, 반도체소자로서의 촬상소자를 탑재하는 동시에, 테두리체상에 투광성의 덮개체를 접합해서 형성한 촬상장치의 단면도이다.
도 8은, 본 발명의 집합기판의 실시형태의 다른 예로서의, 발광소자 탑재용의 절연부재의 기초가 되는 집합기판의 일부를 확대한 평면도이다.
도 9는, 상기 집합기판에 있어서의, 관통구멍의 부분을 확대한 단면도이다.
도 10은, 상기 집합기판을 잘라낸 절연부재에 있어서의, 관통구멍의 부분을 확대한 단면도이다.
도 11은, 절연부재의 주면측을 나타내는 평면도이다.
도 12는, 절연부재의 외부 접속면측을 나타내는 저면도이다.
도 13은, 반도체소자 탑재부재의 절연부재의 주면에, 반도체소자로서의 발광소자를 탑재하고, 형광체 및 / 또는 보호수지로 밀봉한 발광다이오드 구성부재를 나타내는 단면도이다.
도 14는, 발광다이오드 구성부재를 패키지에 탑재한 발광다이오드를 나타내는 단면도이다.
도 15는, 본 발명의 반도체소자 탑재부재의 실시형태의 다른 예에 있어서의, 관통구멍의 부분을 확대한 도 17의 V방향에서 본 측면도이다.
도 16은, 관통구멍의 내면에 도전층을 형성하기 전의, 같은 관통구멍의 상태를 나타내는 측면도이다.
도 17은, 상기 예의 반도체소자 탑재부재의 주면측을 나타내는 평면도이다.
도 18은, 외부 접속면측을 나타내는 저면도이다.
도 19는, 상기 예의 반도체소자 탑재부재의 기초가 되는 절연부재를, 집합기판으로부터 잘라내기 전의, 관통구멍의 부분을 확대한 평면도이다.
도 20은, 도 19의 B-B선 단면도이다.
도 21은, 관통구멍의 변형부를 확대한 평면도이다.
도 22는, 도 21의 B-B선 단면도이다.
도 1은, 본 발명의 집합기판(1)의 실시형태의 일례로서의, 촬상소자 탑재용의 절연부재(2)의 기초가 되는 집합기판(1)의 일부를 확대한 평면도이다. 또한, 도 2는, 상기 집합기판(1)에 있어서의, 관통구멍(11)의 부분을 확대한 단면도, 도 3은, 집합기판(1)을 잘라낸 절연부재(2)에 있어서의, 관통구멍(11)의 부분을 확대한 단면도이다. 또한, 도 4는, 절연부재(2)의, 주면(21)측을 나타내는 평면도, 도 5는, 주면(21)상에 테두리체(4)를 접합해서 형성한 반도체소자 탑재부재(BL)를 나타내는 평면도, 도 6은, 절연부재(2)의, 외부 접속면(22)측을 나타내는 저면도이다. 또한, 도 7은, 반도체소자 탑재부재(BL)의, 절연부재(2)의 주면(21)상의 소자 탑재영역(21a)에, 반도체소자로서의 촬상소자(PE1)를 탑재하는 동시에, 테두리체(4)상에 투광성의 덮개체(FL)를 접합해서 형성한 촬상장치(PE2)의 단면도이다.
도 1을 참조해서, 이 예의 집합기판(1)은, 전체가 세라믹에 의해 평판상으로 형성된 것으로, 판상의 절연부재(2)로 이루어지는, 소정의 평면형상(도면에서는 직 사각형상)을 갖는 복수의 영역(1a)과, 상기 복수의 영역(1a)을 구획하도록, 각 영역(1a) 사이에 종횡의 매트릭스상으로 형성된, 다이싱에 의해 제거하기 위한 일정 폭의 영역(1b)을 포함하고 있다. 도면 중의 일점쇄선은, 영역(1a, 1b)을 구획하기 위한 경계선(L)이다. 또한, 각 영역(1a)의, 서로 평행한 2 장변에 대응되는 위치에는, 각각, 복수개(도면에서는 8개)씩의 관통구멍(11)이, 상기 경계선(L)을 넘어서 형성되어 있다.
상기 집합기판(1)은, 그 기초가 되는 세라믹의 전구체(세라믹 그린시트 등)를 소성해서 평판상으로 형성한 후, 후가공에서, 관통구멍(11)을 형성해서 제작하는 것이 바람직하다. 이것에 의해, 관통구멍(11)을, 종래의 코파이아법에서는 형성하는 것이 곤란한, 높은 위치 정밀도로 형성할 수 있다.
도 2를 참조해서, 각 관통구멍(11)을 형성하는 내면은, 각각, 제 1 및 제 2의 2개의 테이퍼면(11b, 11c)으로 구성되어 있다. 그 중, 제 1 테이퍼면(11b)은, 절연부재(2)의 주면(21)측(도면에 있어서 상면측)으로부터, 절연부재(2)의 두께방향의 1개소에 형성된, 평면형상이 원형의 최소 구멍부(11a)에 걸쳐서, 개구직경이 서서히 작아지도록 원추 테이퍼상으로 형성되어 있는 동시에, 주면(21)에서 원형으로 개구되어 있다. 또한, 제 2 테이퍼면(11c)은, 절연부재(2)의 외부 접속면(22)측(도면에 있어서 하면측)으로부터, 상기 최소 구멍부(11a)에 걸쳐서, 개구직경이 서서히 작아지도록 원추 테이퍼상으로 형성되어 있는 동시에, 외부 접속면(22)에서 원형으로 개구되어 있다.
도면의 형상을 갖는 관통구멍(11)을, 미리 소성해서 평판상으로 형성한 집합 기판(1)에 대하여, 후가공으로 형성하는 방법으로서는, 여러가지의 방법이 생각되지만, 특히, 샌드 블라스트법을 이용한 방법에 의해 형성하는 것이 바람직하다. 즉, 도 1 및 도 2를 참조해서, 집합기판(1)의 외부 접속면(22)측의, 관통구멍(11)의 개구에 대응되는 원형의 영역을 노출시키고, 그 이외의 영역을 레지스트막으로 보호한 상태로, 샌드 블라스트법에 의해, 집합기판(1)의 노출된 영역을, 선택적으로, 두께방향으로 천공해서 제 2 테이퍼면(11c)을 형성한다. 이와 함께, 주면(21)측에 있어서도, 마찬가지로, 관통구멍(11)의 개구에 대응되는 원형의 영역을 노출시키고, 그 이외의 영역을 레지스트막으로 보호한 상태로, 샌드 블라스트법에 의해, 집합기판(1)의 노출된 영역을, 선택적으로, 두께방향으로 천공해서 제 1 테이퍼면(11b)을 형성한다.
그렇게 하면, 샌드 블라스트법에 의한 천공의 특징으로서, 천공이 진행될수록, 그 개구 치수가 작아지므로, 양 테이퍼면(11b, 11c)이 원추 테이퍼상으로 형성되는 동시에, 양 테이퍼면(11b, 11c)의 연결부가 최소 구멍부(11a)로 되어, 관통구멍(11)이 형성된다. 상기 방법에서는, 양 테이퍼면(11b, 11c)을 형성하기 위한 천공 깊이나 천공 직경을 조정함으로써, 최소 구멍부(11a)의 개구직경이나, 상기 최소 구멍부(11a)의, 절연부재(2)의 두께방향의 형성위치를 임의로 제어할 수 있다.
상기의 형상을 갖는 관통구멍(11)에 있어서는, 제 1 테이퍼면(11b)과, 그것과 연속되는 주면(21)이 둔각인 각도(θ1)로 교차하는 동시에, 제 2 테이퍼면(11c)과, 그것과 연속되는 외부 접속면(22)이 역시 둔각인 각도(θ2)로 교차하게 된다. 이 때문에, 예를 들면, 물리증착, 인쇄, 도금 등에 의해, 도 3에 나타내는 전극층(31, 32)이나 도전층(33)을 형성할 때에, 제 1 테이퍼면(11b)과 주면(21)의 각부, 및 제 2 테이퍼면(11c)과 외부 접속면(22)의 각부에 있어서의 메탈라이즈의 박리나 막 두께의 불균일을 대폭 저감시킬 수 있어, 전극층(31, 32)과 도전층(33)을 접속불량 등을 발생시키지 않고, 확실하게 접속하는 것이 가능해진다. 이 때문에, 촬상장치(PE2)의 신뢰성을 향상시키는 것이 가능해진다.
또한, 상기 관통구멍(11)에 있어서, 양 테이퍼면(11b, 11c)이 예각으로 교차하고 있으면, 양자의 각부인 최소 구멍부(11a)의 부분의 메탈라이즈의 밀착성이 저하되어, 도전층(33)이 최소 구멍부(11a)의 부분에서 끊어지거나, 혹은 메탈라이즈의 막 두께가 불균일해질 우려가 있다. 두께가 균일하고, 최소 구멍부(11a)의 상하의 부분이 양호하게 연결된 도전층(33)을 형성하기 위해서는, 양 테이퍼면(11b, 11c)도, 둔각인 각도(θ3)로 교차하고 있는 것이 바람직하다. 양 테이퍼면(11b, 11c)이 이루는 각도(θ3)를 둔각으로 하기 위해서는, 샌드 블라스트법 등에 의한 천공의 조건을 조정해서, 상기 양 테이퍼면(11b, 11c)의 테이퍼의 각도를 조정하면 좋다.
집합기판(1)은, 열전도율이 10W/mK이상인 것이 바람직하다. 열전도율이 10W/mK이상이면, 반도체소자 탑재부재(BL)의 방열성을 높여서, 촬상소자(PE1)의 고출력화에 대응하는 것이 가능해진다. 또한, 집합기판(1)은, 열팽창계수가 10×10-6/ ℃이하인 것이 바람직하다. 열팽창계수가 10×10-6/℃이하이면, 소자 구동시의 열이력 등에 의해 팽창, 수축했을 때에 촬상소자(PE1)에 과대한 응력이 가해져서, 상기 소자(PE1)가 파손되거나, 접합이 어긋나는 것을 방지하는 것이 가능해진다.
이들 조건을 만족시키는 집합기판(1)을 형성하는 재료로서는, AlN, Al2O3, SiC, Si3N4, BeO, BN 등의 절연성의 세라믹을 들 수 있고, 비용의 점에서는 Al2O3가 바람직하다. 그러나 방열성을 고려하면, 집합기판(1)의 열전도율은, 상기의 범위 내에서도 80W/mK이상, 특히, 150W/mK이상으로 하는 것이 바람직하고, 이러한 높은 열전도율을 달성하기 위해서는 AlN 또는 SiC가 바람직하다. 또한, 촬상소자(PE1)와의 열팽창계수의 차를 작게 하는 것을 고려하면, AlN 또는 Al2O3가 바람직하다.
따라서, 방열기능 등을 최우선으로 하면, 상기 중에서도 AlN에 의해 집합기판(1)을 형성하는 것이, 특히 바람직하고, 방열기능이 그다지 요구되지 않는 경우에는, Al2O3에 의해 집합기판(1)을 형성하는 것이 바람직하다. 단, 기계적 강도 등의, 집합기판(1)의 그 밖의 물성과의 균형이나, 혹은, 제조비용 등을 고려하면, 집합기판(1)의 열전도율은, 상기의 범위 내에서도, 특히, 300W/mK이하로 하는 것이 바람직하고, 열팽창계수는, 상기의 범위 내에서도, 특히, 4×10-6~7×10-6/℃로 하는 것이 바람직하다.
상기 집합기판(1)의 주면(21)에는, 반도체소자 탑재용의 전극층(31), 외부 접속면(22)에는, 타부재와의 접속용의 전극층(32), 관통구멍(11)의 내면에는, 양 전극층(31, 32) 사이를 연결하는 도전층(33)이 형성된다(도 1~도 6).
상기 중, 주면(21)측의 전극층(31)은, 복수개가 각 관통구멍(11)에 대응하여 독립해서 형성된다. 또한, 도면의 예에서는, 각각의 전극층(31)은, 절연부재(2)로 이루어지는 영역(1a)의, 서로 평행한 직사각형의 두 장변 중 한변에 대응되는 위치에 형성된 관통구멍(11)으로부터, 또 한변의 장변의 방향을 향해서 연장되어 형성된 직사각형상으로 형성된다. 한편, 외부 접속면(22)측의 전극층(32)은, 역시 복수개가, 각 관통구멍(11)에 대응하여 독립해서 형성되고, 각각의 전극층(32)은, 절연부재(2)로 이루어지는 영역(1a)의, 서로 평행한 직사각형의 두 장변 중 한변에 대응되는 위치에 형성된 관통구멍(11)으로부터, 또 한변의 장변의 방향을 향해서 연장되어 형성된 직사각형상으로 형성된다. 또한, 도전층(33)은, 관통구멍(11)의 내면의 전체면을 덮는 동시에, 집합기판(1)의 주면(21)측에서 전극층(31), 외부 접속면(22)측에서 전극층(32)과 접속하도록 형성된다.
또한, 주면(21)에는, 각 전극층(31)과 접촉하지 않도록 간극(g)을 형성한 상태로, 금속층(5)이 형성된다. 금속층(5)은, 전극층(31)과 함께, 상기 주면(21) 중, 테두리체(4)로 둘러싸인, 반도체소자 탑재를 위한 영역(21a)을 덮는 차광층으로서 기능한다. 즉, 금속층(5)은, 절연부재(2)를 통해서, 상기 영역(21a)에 탑재되는 촬상소자(PE1)의 배후로부터 입사되는 광을 차단하여, 촬상소자(PE1)의 감도를 향상시키기 위해서 이용된다.
전극층(31)과 금속층(5)은, 영역(21a)의 면적의 80%이상을 덮도록 형성하는 것이 바람직하다. 이것에 의해, 전극층(31)과 금속층(5)을, 차광층으로서 충분히 기능시킬 수 있다. 단, 복수의 전극층(31)은, 서로 이간되어 있을 필요가 있고, 또한, 금속층(5)도, 각 전극층(31)과는 서로 이간되어 있을 필요가 있다. 이 때문에, 전극층(31), 금속층(5) 사이에는 반드시 간극(g)이 필요하고, 영역(21a)의 면적의 100%, 즉, 영역(21a)의 전체면을 전극층(31)이나 금속층(5)으로 덮을 수는 없다. 전극층(31)과 금속층(5) 사이에, 복수의 전극층(31) 사이의 단락을 방지할 수 있는 충분한 간극(g)을 확보하는 것을 고려하면, 전극층(31)과 금속층(5)은 영역(21a)의 면적의, 95%이하를 덮도록 형성하는 것이 바람직하다. 또한, 각 전극층(31)을, 영역(21a)의 면적의 80~95%를 덮도록, 크게 형성하여, 금속층(5)을 생략할 수도 있다.
전극층(31, 32), 및 도전층(33)은, 모두, 종래 공지의 여러가지의, 도전성이 뛰어난 금속재료 등에 의해 형성할 수 있다. 또한, 상기 각 층은, 습식 도금법이나, 혹은 진공증착법, 스퍼터링법 등의 물리증착법 등의, 여러가지의 메탈라이즈법을 이용해서, 단층구조나, 2층 이상의 다층구조로 형성할 수 있다. 습식 도금법에서는, 1회의 처리에 의해 충분한 두께를 갖는 금속막을 형성할 수 있으므로, 전극층(31, 32)이나 도전층(33)은, 단층구조로 형성해도 좋지만, 예를 들면, Cu나 Ni로 이루어지는 1층 또는 2층의 하지층 위에, Ag, Au 등의 도전성이 뛰어난 금속으로 이루어지는, 두께 0.1~10㎛의 표면층을 적층한 다층구조로 형성해도 좋다.
한편, 물리증착법에서는, 전극층(31, 32)이나 도전층(33)을, 기능 분리한 복수의 층을 적층한 다층구조로 형성하는 것이 바람직하고, 이러한 다층구조의 예로서는, 예를 들면, 집합기판(1)에 가까운 측으로부터 순서대로,
(I) Ti, Cr, NiCr, Ta, 및 이들 금속의 화합물 등으로 이루어지고, 집합기판(1)과의 밀착성이 뛰어난 밀착층,
(Ⅱ) Pt, Pd, Cu, Ni, Mo, NiCr 등으로 이루어지고, 다음에 서술하는 표면층을 형성하는 금속의 확산을 방지하는 기능을 갖는 확산 방지층, 및
(Ⅲ) Ag, Al, Au 등으로 이루어지고, 도전성이 뛰어난 표면층을 적층한 3층구조 등을 들 수 있다. 밀착층의 두께는 0.01~1.0㎛정도, 확산 방지층의 두께는 0.01~1.5㎛정도, 표면층의 두께는 0.1~10㎛정도로 하는 것이 바람직하다.
또한, 물리증착법과 습식 도금법을 조합해서, 전극층(31, 32)이나 도전층(33)을, 다층구조로 형성해도 좋다. 예를 들면, 물리증착법에 의해 밀착층과 확산 방지층을 형성한 후에, 습식 도금법에 의해, Cu나 Ni로 이루어지는 하지층을 형성하고, 또한 물리증착법 또는 습식 도금법에 의해, Ag, Al, Au 등으로 이루어지는 도전성이 뛰어난 표면층을 형성할 수 있다.
주면(21)측의 전극층(31)의 표면에는, 예를 들면, 탑재된 촬상소자(PE1)의 각 단자와의 사이를, 와이어 본딩(WB) 등을 통해서 접속할 때의 신뢰성을 향상시키기 위해서, Au 등으로 이루어지는 본딩패드를 설치해도 좋다. 또한, 외부 접속면(22)측의 전극층(32)의 표면에는, 예를 들면, 디지털카메라 등의 기판에 형성한 전극층과의 사이를 납땜하거나 함으로써 표면실장할 때의 신뢰성을 향상시키기 위해서, Au 등으로 이루어지는 쌍땜납 접합층을 형성해도 좋다.
단, 상기와 같이, 도전재료로서 Au를 사용해서, 단층구조의 전극층(31, 32)을 형성하거나, 다층구조의 전극층(31, 32)의 최표층에 배치하고 있는 경우는, 본 딩패드나 쌍땜납 접합층을 생략해도 좋다. 또한, 금속층(5)은, 전극층(31)과 같은 면에 형성되므로, 전극층(31)의 형성과 동시에, 같은 층구성을 갖도록 형성하면 좋다. 그러나, 금속층(5)은, 단순히 차광층으로서 기능하면 좋기 때문에, 예를 들면, 전극층(31)이, 상기와 같은 다층구조로 형성되는 경우이여도, 금속층(5)은, 충분한 두께를 갖는 1층만의 단층구조로 형성해도 좋다.
전극층(31, 32), 금속층(5)을 패턴 형성하기 위해서는, 예를 들면, 메탈 마스크나, 혹은, 포토리소그래피에 의한 마스크 등을 사용해서, 상기 마스크로 덮이지 않고 노출된 집합기판(1)의 표면을, 상기 습식 도금법이나 물리증착법 등에 의해 선택적으로 메탈라이즈하면 좋다. 또한, 전극층(31, 32)을 다층구조로 하기 위해서는, 집합기판(1)의 노출된 표면에, 다른 금속에 의한 메탈라이즈를 반복해서 행하면 좋다. 또한, 도전층(33)은, 주면(21)에 전극층(31)이나 금속층(5)을 형성할 때에, 혹은 외부 접속면(22)에 전극층(32)을 형성할 때에, 혹은 상기 양쪽의 작업을 행할 때에, 관통구멍(11)의 개구를 마스크에 의해 덮지 않고 노출된 상태로 해서 둠으로써, 양 전극층(31, 32)과 동시에, 상기 양 전극층(31, 32)과 접속된 상태로 형성하면 좋다.
상기 전극층(31, 32), 도전층(33), 및 금속층(5)이 형성된 집합기판(1)을 이용해서, 반도체소자로서의 촬상소자(PE1)를 탑재하기 위한 반도체소자 탑재부재(BL)를 제조하기 위해서는, 상기 집합기판(1) 중, 경계선(L)에 의해 구획된 영역(1b)을, 다이싱 등에 의해 제거한다. 그렇게 하면, 남겨진 영역(1a)이 뿔뿔이 분리되어, 복수개의 절연부재(2)가 형성된다. 그 후, 형성된 각각의 절연부재(2)의 주면(21)상에, 예를 들면, 수지나 저융점 유리 등으로 이루어지는 접합층(B1)을 통해서 테두리체(4)를 접합시키면, 주면(21)의, 테두리체(4)의 통과구멍(41)을 통해서 노출된 영역(21a)이, 반도체소자로서의 촬상소자(PE1)를 탑재하기 위한 소자 탑재부로 된, 반도체소자 탑재부재(BL)가 제조된다(도 4~도 7).
또한, 집합기판의 영역(1a)의 형성간격과 맞춰서 복수의 통과구멍(41)을 배열한, 복수의 테두리체(4)로 이루어지는 영역을 내포하는 집합기판을 제작하고, 그것을, 상기 전극층(31, 32), 도전층(33), 및 금속층(5)이 형성된 집합기판(1)의 주면(21)측에, 접합층(B1)을 통해서 접합시킨 후, 집합기판(1) 중 영역(1b)과, 테두리체(4)로 이루어지는 집합기판의, 상기 영역(1b)과 겹치는 영역을 다이싱 등에 의해 제거해도, 복수개의, 절연부재(2)와 테두리체(4)가 적층된 반도체소자 탑재부재(BL)를 제조할 수 있다.
테두리체(4)는, 절연부재(2)와 적층된 상태에서의 휘어짐 등의 변형의 발생을 방지하는 것이나, 반도체소자와의 열팽창계수의 차를 작게 하는 것 등을 고려하면, 열팽창계수가 10×10-6/℃이하, 특히, 4×10-6~7×10-6/℃이고, 또한, 절연부재(2)의 열팽창계수와의 차가 3×10-6/℃이하, 특히, 1×10-6/℃이하인 재료에 의해 형성하는 것이 바람직하다. 더 말하면, 절연부재(2)와 같은 재료로 테두리체(4)를 형성해서, 열팽창계수의 차를 완전히 없애버리는 것이 바람직하다. 예를 들면, 절연부재(2)를 AlN으로 형성하는 경우는, 테두리체(4)도 AlN으로 형성하는 것이 바람직하고, 절연부재(2)를 Al2O3로 형성하는 경우는, 테두리체(4)도 Al2O3로 형성하는 것이 바람직하다. 또한, 테두리체(4)는 반도체소자가 촬상소자인 경우, 상기 테두리체(4)를 통해서 입사되는 불필요한 광을 차단하기 위해서, 차광성의 재료로 형성하는 것이 바람직하다.
도 7을 참조해서, 본 발명의 촬상장치(PE2)는, 상기 반도체소자 탑재부재(BL)의 영역(21a)에, 촬상소자(PE1)를 탑재하는 동시에, 상기 촬상소자(PE1)의 단자(도시하지 않음)와, 전극층(31)의, 상기 영역(21a) 내에 노출된 선단부를, 와이어 본딩(WB)을 통해서 접속시킨 후, 테두리체(4)상에, 수지나 저융점 유리 등으로 이루어지는 접합층(B2)을 통해서, 투광성의 재료로 이루어지는 덮개체(FL)를 접합시켜서 구성된다. 이러한 촬상장치(PE2)에 의하면, 촬상소자(PE1)에, 덮개체(FL)를 통한 노광이 가능한 상태로, 상기 촬상소자(PE1)를 밀봉할 수 있다. 촬상소자(PE1)의 각 단자는, 와이어 본딩(WB), 전극층(31), 도전층(33), 및 전극층(32)을 통해서, 디지털카메라 등의 기판에 형성한 전극층 등과 접속된다.
도 8은, 본 발명의 집합기판(1)의, 실시형태의 다른 예로서의, 발광소자 탑재용의 절연부재(2)의 기초가 되는 집합기판(1)의 일부를 확대한 평면도이다. 또한, 도 9는, 상기 집합기판(1)에 있어서의, 관통구멍(11)의 부분을 확대한 단면도, 도 10은, 상기 집합기판(1)을 잘라낸 절연부재(2)에 있어서의, 관통구멍(11)의 부분을 확대한 단면도이다. 또한, 도 11은, 절연부재(2)의, 주면(21)측을 나타내는 평면도, 도 12는, 외부 접속면(22)측을 나타내는 저면도이다. 또한, 도 13은, 반도체소자 탑재부재(BL)의, 절연부재(2)의 주면(21)에, 반도체소자로서의 발광소자(LE1)를 탑재하는 동시에, 밀봉재로서의, 형광체 및 / 또는 보호수지(FR)로 밀봉 한 발광다이오드 구성부재(LE2)를 나타내는 단면도, 도 14는, 발광다이오드 구성부재(LE2)를 패키지(7)에 탑재한 발광다이오드(LE3)를 나타내는 단면도이다.
도 8을 참조해서, 이 예의 집합기판(1)은, 역시, 전체가 세라믹에 의해 평판상으로 형성된 것으로, 판상의 절연부재(2)로 이루어지는, 소정의 평면형상(도면에서는 직사각형상)을 갖는 복수의 영역(1a)과, 상기 복수의 영역(1a)을 구획하도록, 각 영역(1a) 사이에 종횡의 매트릭스상으로 형성된, 다이싱에 의해 제거하기 위한 일정 폭의 영역(1b)을 포함하고 있다. 도면 중의 일점쇄선은, 영역(1a, 1b)을 구획하기 위한 경계선(L)이다. 또한, 각 영역(1a)의, 서로 평행한, 도면에 있어서 세로방향의 두변에 대응되는 위치에는, 각각, 복수개(도면에서는 3개)씩의 관통구멍(11)이 상기 경계선(L)의 근방에 형성되어 있다.
상기 집합기판(1)은, 앞의 예와 마찬가지로, 그 기초가 되는 세라믹의 전구체(세라믹 그린시트 등)를 소성해서 평판상으로 형성한 후, 후가공으로, 관통구멍(11)을 형성해서 제작하는 것이 바람직하다. 이것에 의해, 관통구멍(11)을, 종래의 코파이아법에서는 형성하는 것이 곤란한, 높은 위치 정밀도를 가지고 형성할 수 있다. 또한, 전극층(31, 32)이나 도전층(33)도, 소성 후의 집합기판(1)의 표면에 형성하는 것이 바람직하다. 그 경우에는, 광의 반사율이 뛰어나지만, 코파이아법에 의해 형성한 Mo나 W 등으로 이루어지는 하지층 위에, 도금법에 의해 형성하는 것이 곤란했던 Al제의 층을, 전극층(31) 등으로 해서 형성할 수도 있다.
도 9를 참조해서, 각 관통구멍(11)을 형성하는 내면은, 각각, 제 1 및 제 2의 2개의 테이퍼면(11b, 11c)으로 구성되어 있다. 그 중, 제 1 테이퍼면(11b)은, 절연부재(2)의 주면(21)측(도면에 있어서 상면측)으로부터, 절연부재(2)의 두께방향의 1개소에 형성한, 평면형상이 원형의 최소 구멍부(11a)에 걸쳐서, 개구직경이 서서히 작아지도록 원추 테이퍼상으로 형성되어 있는 동시에, 주면(21)에서 원형으로 개구되어 있다. 또한, 제 2 테이퍼면(11c)은, 절연부재(2)의 외부 접속면(22)측(도면에 있어서 하면측)으로부터, 상기 최소 구멍부(11a)에 걸쳐서, 개구직경이 서서히 작아지도록 원추 테이퍼상으로 형성되어 있는 동시에, 외부 접속면(22)에서 원형으로 개구되어 있다.
이것에 의해, 제 1 테이퍼면(11b)과, 이것과 연속되는 주면(21)이, 둔각인 각도(θ1)로 교차하는 동시에, 제 2 테이퍼면(11c)과, 이것과 연속되는 외부 접속면(22)이, 역시 둔각인 각도(θ2)로 교차하게 되기 때문에, 예를 들면, 물리증착, 인쇄, 도금 등에 의해, 전극층(31, 32)이나 도전층(33)을 형성할 때에, 제 1 테이퍼면(11b)과 주면(21)의 각부, 및 제 2 테이퍼면(11c)과 외부 접속면(22)의 각부에 있어서의 메탈라이즈의 박리나 막 두께의 불균일을 대폭 저감시킬 수 있다. 이 때문에, 전극층(31, 32)과 도전층(33)을 접속불량 등을 발생시키지 않고, 확실하게 접속시킬 수 있어, 발광다이오드 구성부재(LE2), 및 발광다이오드(LE3)의 신뢰성을 향상시키는 것이 가능해진다.
도 10을 참조해서, 상기 관통구멍(11)은, 그 내면에 도전층(33)을 형성했을 때에, 최소 구멍부(11a)의 부분이, 도전층(33)을 형성하는 도전재료(33a)의 퇴적에 의해 메워져, 잘라내기 전의 상태에 있어서, 집합기판(1)의 두께방향으로 폐쇄된 다. 이것에 의해, 앞에 설명한 바와 같이, 다음 공정에서, 상기 집합기판(1)의, 각 절연부재(2)의 주면(21)에 탑재한 발광소자(LE1)를, 밀봉재로서의 형광체 및 / 또는 보호수지(FR)로 밀봉할 때에, 상기 형광체 및 / 또는 보호수지(FR)가, 관통구멍(11)을 통해서 집합기판(1)의 이면에 누설되는 것을 방지할 수 있다.
그러나, 도전층(33)을 형성할 때에, 관통구멍(11) 중, 양 테이퍼면(11b, 11c)의 각부인 최소 구멍부(11a)의 부분에 있어서, 메탈라이즈의 박리나 막 두께의 불균일이 발생하면, 최소 구멍부(11a)를 도전재료(33a)에 의해, 양호하게 메울 수 없을 우려가 있다. 최소 구멍부(11a)를 도전재료(33a)에 의해, 양호하게 메우는 것을 고려하면, 양 테이퍼면(11b, 11c)도, 둔각인 각도(θ3)로 교차하고 있는 것이 바람직하다. 양 테이퍼면(11b, 11c)이 이루는 각도(θ3)를 둔각으로 하기 위해서는, 샌드 블라스트법 등에 의한 천공의 조건을 조정해서, 양 테이퍼면(11b, 11c)의 테이퍼의 각도를 조정하면 좋다.
도 8 및 도 9를 참조해서, 상기 관통구멍(11) 중, 제 2 테이퍼면(11c)은, 집합기판(1)의, 절연부재(2)로 이루어지는 영역(1a)과, 각 영역(1a)간의 영역(1b) 사이의, 상기 경계선(L)을 넘는 위치에 형성되어 있다. 그리고, 다이싱 등에 의해 영역(1b)을 제거해서 각 영역(1a)을 잘라내면, 도 10~도 12에 나타내는 것처럼, 반도체소자 탑재부재(BL)를 구성하는 절연부재(2)의 측면(23)에 있어서, 상기 제 2 테이퍼면(11c)의 내면에 형성된 도전층(33)이, 개구(11d)를 통해서 노출된다. 이 때문에, 노출된 도전층(33)을 땜납 필렛의 형성부로서 기능시켜서, 발광다이오드 구 성부재(LE2)를, 타부재, 예를 들면, 도 14에 나타내는 발광다이오드(LE3)의 패키지(7) 등에, 납땜에 의해 탑재할 때에, 형성된 땜납 필렛에 의해, 외부 접속용의 전극층(32)을 보조해서, 실장의 신뢰성을 향상시키는 것이 가능해진다.
이러한 형상을 갖는 관통구멍(11)을, 미리 소성해서 평판상으로 형성한 집합기판(1)에 대하여, 후가공으로 형성하는 방법으로서는, 앞에 설명한, 샌드 블라스트법에 의한 형성방법이 바람직하게 채용된다. 상기 방법에서는, 양 테이퍼면(11b, 11c)의 천공 깊이나 천공 직경을 조정함으로써, 최소 구멍부(11a)의 개구직경이나, 상기 최소 구멍부(11a)의, 절연부재(2)의 두께방향의 형성위치를 임의로 제어할 수 있다.
도 9를 참조해서, 상기한 바와 같이 해서 제어되는, 최소 구멍부(11a)의, 절연부재(2)의 두께방향의 형성위치는, 주면(21)으로부터 최소 구멍부(11a)까지의 거리(h)로 나타내고, 상기 절연부재(2)의 두께(t0)의 0배를 넘는 동시에, 2/3배 이하의 범위인 것이 바람직하다. 이것에 의해, 최소 구멍부(11a)의 상하에 테이퍼면(11b, 11c)을 확보해서, 제 1 테이퍼면(11b)과 주면(21)을, 둔각인 각도(θ1)로 교차시키는 동시에, 제 2 테이퍼면(11c)과 외부 접속면(22)을, 역시 둔각인 각도(θ2)로 교차시킬 수 있어, 그 위에 형성되는 전극층(31, 32)과, 도전층(33)을 확실하게 접속시킬 수 있다.
또한, 최소 구멍부(11a)로부터 외부 접속면(22)측의, 전극층(32)과 연속되는, 제 2 테이퍼면(11c)에 있어서의 도전층(33)의 노출면적을 확보해서, 땜납 필렛 의 형성부로서 충분히 기능시킬 수도 있다. 또한, 상기 샌드 블라스트법을 이용한 형성방법에 의해, 집합기판(1)의 양측으로 형성된 제 1 및 제 2 테이퍼면(11b, 11c)을 연결시킴으로써, 관통구멍(11)을, 변형 등을 발생시키지 않고, 확실하게 형성할 수도 있다. 또한, 제 2 테이퍼면(11c)에 있어서의, 땜납 필렛의 형성부로서 기능하는 도전층(33)의 노출면적을 충분히 확보하는 것을 고려하면, 상기 거리(h)는, 절연부재(2)의 두께(t0)의 1/2배 이하인 것이, 더욱 바람직하다. 또한, 상기의 형성방법에 의해 관통구멍(11)을 확실하게 형성하기 위해서는, 상기 거리(h)는, 5㎛~50㎛정도인 것이, 보다 한층 바람직하다.
또한, 도 9를 참조해서, 최소 구멍부(11a)의 개구직경(d)은, 10㎛이상인 것이 바람직하다. 개구직경(d)이 10㎛이상인 최소 구멍부(11a)는, 상기 샌드 블라스트법 등의, 통상의 가공방법에 의한 관통구멍(11)의 형성에 있어서, 비교적, 정밀도 좋게 형성할 수 있다. 또한, 각각의 관통구멍(11)마다의, 최소 구멍부(11a)의 개구직경(d)을 구비한 상태로 형성하는 것도 가능하며, 최소 구멍부(11a)를 형성하기 때문에, 다른 가공공정 등을 필요로 하지 않으므로, 반도체소자 탑재부재(BL)의 생산성을 향상시켜서, 비용 다운을 꾀할 수 있다.
또한, 상기 최소 구멍부(11a)의 개구직경(d)은, 200㎛이하인 것이 바람직하다. 개구직경(d)이 200㎛이하이면, 관통구멍(11)의 내면에 도전층(33)을 형성했을 때에, 최소 구멍부(11a)를 보다 효율적으로, 도전재료(33a)에 의해 메울 수 있기 때문에, 형광체 및 / 또는 보호수지(FR)의 누설 등을, 보다 한층 확실하게 방지하 는 것이 가능해진다.
또한, 관통구멍(11)의 최소 구멍부(11a)를, 샌드 블라스트법 등의, 통상의 가공방법에 의해, 더욱 확실하게 관통시키는 것과, 관통구멍(11)의 내면에 도전층(33)을 형성했을 때에, 최소 구멍부(11a)를, 더욱 효율적으로, 도전재료(33a)에 의해 메우는 것을 고려하면, 상기 최소 구멍부(11a)의 개구직경(d)은, 50~150㎛인 것이 바람직하고, 75~125㎛인 것이, 보다 한층 바람직하다.
집합기판(1)은, 반도체소자 탑재부재(BL)의 방열성을 높여서, 발광소자(LE1)의 고출력화에 대응하는 것을 고려하면, 열전도율이 10W/mK이상인 것이 바람직하고, 그 중에서도 80W/mK이상, 특히, 150W/mK이상인 것이 바람직하다. 또한, 기계적 강도 등의, 그 밖의 물성과의 균형이나, 제조비용 등을 고려하면, 집합기판(1)의 열전도율은, 300W/mK이하인 것이 바람직하다.
또한, 집합기판(1)은, 소자 구동시의 열이력 등에 의해 팽창, 수축했을 때에, 발광소자(LE1)에 과대한 응력이 가해져서, 상기 소자(LE1)가 파손되거나, 접합이 어긋나는 것을 방지하는 것을 고려하면, 열팽창계수가 10×10-6/℃이하인 것이 바람직하다. 또한, 기계적 강도 등의, 그 밖의 물성과의 균형이나, 제조비용 등을 고려하면, 집합기판(1)의 열팽창계수는, 4×10-6~7×10-6/℃인 것이 바람직하다.
이들 조건을 만족시키는 집합기판(1)을 형성하는 재료로서는, AlN, Al2O3, SiC, Si3N4, BeO, BN 등의 절연성의 세라믹을 들 수 있다. 그 중에서도, 특히, 높은 열전도율을 달성하기 위해서는, AlN, SiC가 바람직하고, 발광소자(LE1)와의 열팽창계수의 차를 작게 하기 위해서는, AlN, Al2O3가 바람직하다. 또한, 비용을 최우선하면, Al2O3가 바람직하다.
상기 각 도면을 참조해서, 상기 집합기판(1)의 주면(21)에는, 반도체소자 탑재용의 전극층(31), 외부 접속면(22)에는, 타부재와의 접속용의 전극층(32), 관통구멍(11)의 내면에는, 양 전극층(31, 32) 사이를 연결하는 도전층(33)이 형성된다.
이와 함께, 관통구멍(11)의 최소 구멍부(11a)가, 도전층(33)을 형성하는 도전재료(33a)를 퇴적시킴으로써 메워져, 절연부재(2)를 잘라내기 전의 관통구멍(11)이, 집합기판(1)의 두께방향으로 폐쇄된 상태로 된다. 이것에 의해, 전극층(31)상에 발광소자(LE1)를 탑재해서 밀봉할 때에, 형광체 및 / 또는 보호수지(FR)가, 관통구멍(11)을 통해서 반대면측으로 누설되는 것을 방지하여, 예를 들면, 집합기판(1)의, 발광소자(LE1)가 탑재된 주면(21)측의 특정의 영역을 한정적으로 밀봉하는 수고를 줄여, 그 전체면을, 상기 형광체 및 / 또는 보호수지(FR)로 밀봉할 수 있기 때문에, 발광다이오드 구성부재(LE2)의 소형화를 더욱 추진하는 것이 가능해진다.
최소 구멍부(11a)의, 도전재료(33a)에 의해 메워진, 집합기판(1)의 두께방향의 두께(t1)는, 집합기판(1)의 두께(t0)의 1/50~1/2배인 것이 바람직하다. 두께(t1)가, 집합기판(1)의 두께(t0)의 1/50이상이면, 밀봉시에 그 무게 등에 의해, 폐쇄된 관통구멍(11)이 없어져, 형광체 및 / 또는 보호수지(FR)가 외부 접속면(22)측으로 누설되는 것을 확실하게 방지할 수 있다. 또 두께(t1)가 집합기판(1)의 두께(t0)의 1/2이하이면, 최소 구멍부(11a)로부터 외부 접속면(22)측의, 도전층(33)의 노출면적을 확보하여, 땜납 필렛의 형성부로서 충분히 기능시키는 것이 가능해진다.
또한, 땜납 필렛의 형성부로서 기능하는 도전층(33)의 노출면적을 더욱 증가시키는 동시에, 밀봉시에 그 무게 등에 의해, 폐쇄된 관통구멍(11)이 없어져, 형광체 및 / 또는 보호수지(FR)가 외부 접속면(22)측으로 누설되는 것을, 보다 한층 확실하게 방지하는 것을 고려하면, 최소 구멍부(11a)의, 도전재료(33a)에 의해 메워지는, 집합기판(1)의 두께방향의 두께(t1)는, 집합기판(1)의 두께(t0)의 1/20~1/5배인 것이 더욱 바람직하다.
관통구멍(11)의 내면에 형성되는 도전층(33)의 두께(t2)는 최소 구멍부(11a)의 개구직경(d)의 0.2~1.0배인 것이 바람직하다. 두께(t2)가 개구직경(d)의 0.2배 이상이면, 관통구멍(11)의 내면에 도전층(33)을 형성했을 때에, 최소 구멍부(11a)를, 보다 효율적으로, 도전재료(33a)에 의해 메울 수 있기 때문에, 형광체 및 / 또는 보호수지(FR)의 누설 등을 보다 확실하게 방지하는 것이 가능해진다.
단, 두께(t2)가 개구직경(d)의 1.0배를 넘어도, 그 이상의 효과가 얻어지지 않을 뿐만 아니라, 여분의 도전재료(33a)를 필요로 하기 때문에, 최소 구멍부(11a)를 메울 때의 효율이, 오히려 저하될 우려가 있다. 따라서, 두께(t2)는 개구직경(d)의 1.0배 이하인 것이 바람직하다. 또한, 최소 구멍부(11a)를 보다 한층, 효율적으 로, 도전재료(33a)에 의해 메우는 것을 고려하면, 도전층(33)의 두께(t2)는, 최소 구멍부(11a)의 개구직경(d)의 0.3~0.5배인 것이 더욱 바람직하다.
반도체소자 탑재용의 전극층(31)은, 집합기판(1)의, 각각의 절연부재(2)로 이루어지는 영역(1a)의 주면(21)측에, 각각 2개씩, 서로 면방향으로 이간시켜서 형성함으로써, 절연된 상태로 형성되어 있다. 또한, 외부 접속용의 전극층(32)은, 상기 집합기판(1)의, 각각의 절연부재(2)로 이루어지는 영역(1a)의 외부 접속면(22)측에, 역시, 각각 2개씩, 서로 면방향으로 이간시켜서 형성함으로써, 절연된 상태로 형성되어 있다. 그리고, 주면(21)측의 2개의 전극층(31)과, 외부 접속면(22)측의 2개의 전극층(32)은, 각각, 집합기판(1)의 표리양면에서 대응하는 것끼리가, 양 전극층(31, 32)의, 절연부재(2)로 이루어지는 영역(1a)의 둘레 가장자리측의, 각각 3개소에 형성된 관통구멍(11)의 내면의 도전층(33)을 통해서 접속되어 있다.
자세하게는, 그 평면형상이 대략 직사각형상으로 형성된 전극층(31)과, 상기 전극층(31)의 한측변(31a)으로부터 관통구멍(11)의 방향으로 연장되어서, 관통구멍(11)의, 주면(21)측의 개구의 주위에 도달하는 연장 설치된 전극층(31b)과, 관통구멍(11)의 내면의 도전층(33)이 일체로 형성되어서, 서로 접속되어 있다. 또한, 그 평면형상이 대략 직사각형상이며, 또한 관통구멍(11)의, 외부 접속면(22)측의 개구와 일부에서 겹치도록 형성된 전극층(32)과, 관통구멍(11)의 내면의 도전층(33)이, 마찬가지로 일체로 형성되어, 서로 접속되어 있다.
외부 접속면(22)에 형성하는 전극층(32)의 면적의 합계의, 상기 외부 접속 면(22)의 면적에 차지하는 비율은, 30%이상인 것이 바람직하다. 이것에 의해, 발광다이오드 구성부재(LE2)를, 반도체소자 탑재부재(BL)의 외부 접속면(22)측의 전극층(32)과, 발광다이오드(LE3)의 패키지(7)나 면발광체의 기판에 형성된 전극층 사이에서, 납땜에 의해 표면실장할 때에, 반도체소자 탑재부재(BL)와, 패키지(7)나 기판 사이의 방열 경로를 충분히 확보할 수 있기 때문에, 발광다이오드(LE3)의 고출력화를 꾀하는 것이 가능해진다.
또한, 방열 경로를 보다 한층, 충분히 확보하는 것을 고려하면, 전극층(32)의 면적의 합계의, 외부 접속면(22)의 면적에 차지하는 비율은, 50%이상인 것이 바람직하고, 70%이상인 것이 더욱 바람직하다. 단, 2개 이상의 전극층(32)을, 상기와 같이 서로 면방향으로 이간시켜서 형성할 때의, 양 전극층(32)간의 절연성을 충분히 확보하는 것을 고려하면, 전극층(32)의 면적의 합계의, 외부 접속면(22)의 면적에 차지하는 비율은, 90%이하인 것이 바람직하다.
전극층(31, 32), 및 도전층(33)은, 상기와 마찬가지로, 도전성이 뛰어난 금속재료 등을 이용해서, 단층구조나, 2층 이상의 다층구조로 형성할 수 있다. 전극층(31, 32)을 패턴 형성하기 위해서는, 이것도 상기와 동일한 방법이 채용된다. 전극층(31)의 표면에는, Ag, Al 또는 Al합금 등으로 이루어지고, 발광소자(LE1)로부터의 광, 특히, 파장 600nm이하의 단파장의 광을 높은 반사율로 반사시키기 위한 반사층을 형성해도 좋다. 그 중에서도 Al은, 특히, 450nm이하의 단파장의 광의 반사율이 뛰어나, 형광체와 조합해서 백색 발광시키기 위해서 이용하는, 단파장의 발광소자(LE1)의 발광 효율을 향상시킬 수 있는 점에서 바람직하다.
또한, 이들 금속을, 도전재료로서 사용해서, 단층구조의 전극층(31)을 형성하거나, 다층구조의 전극층(31)의 최표층에 배치하고 있는 경우는, 반사층을 생략해도 좋다. 또한, 전극층(32)의 표면에는, 앞에 설명한, Au 등으로 이루어지는 쌍땜납 접합층을 형성해도 좋고, Au를 도전재료로서 사용해서, 단층구조의 전극층(32)을 형성하거나, 다층구조의 전극층(32)의 최표층에 배치함으로써, 쌍땜납 접합층을 생략해도 좋다.
상기 집합기판(1)을 이용해서, 반도체소자로서의 발광소자(LE1)를 탑재하기 위한 반도체소자 탑재부재(BL)를 제조하는 동시에, 발광다이오드 구성부재(LE2)를 제작하기 위해서는, 집합기판(1)에 포함되는 각 영역(1a)의 전극층(31)상에, 각각, 발광소자(LE1)를 탑재하는 동시에, 집합기판(1)의 전체면을, 밀봉재로서의 형광체 및 / 또는 보호수지(FR)로 밀봉한 후, 집합기판(1)의 영역(1b)을 다이싱 등에 의해 제거한다. 그렇게 하면, 남겨진 영역(1a)이 뿔뿔이 분리되어, 반도체소자 탑재부재(BL)가 형성되는 것과 동시에, 도 13에 나타내는 발광다이오드 구성부재(LE2)가 얻어진다. 발광소자(LE1)의 탑재는, 반도체소자 탑재부재(BL)의 전극층(31)과, 발광소자(LE1)의, 도시하지 않은 전극층을, 땜납층(SL)을 통해서 납땜함으로써 행해진다.
발광소자(LE1)의 탑재에 사용하는 땜납으로서는, 후공정에서도, 발광다이오드 구성부재(LE2)를, 패키지(7)나 기판에 대하여 땜납 실장하는 것을 고려하면, 비교적 융점이 높은 Au-Sn계, Au-Ge계, Au-Si계 등의 땜납을 이용하는 것이 바람직하다. 또한, 발광소자(LE1)는, 납땜이 아니라, Au범프를 이용해서, 반도체소자 탑재 부재(BL)에 탑재해도 좋다. 또한, 발광소자(LE1)를, 땜납이나 접착 페이스트를 이용해서, 반도체소자 탑재부재(BL)에 탑재한 후, 발광소자(LE1)와, 전극층(31)을, 와이어 본딩에 의해 접속시켜도 좋다.
발광소자(LE1)를 밀봉하기 위한 보호수지로서는, 에폭시계, 실리콘계 등의, 종래 공지의, 여러가지의 보호수지가 사용가능하다. 특히, 내열성이나 자외선에 대한 내성 등을 고려하면, 실리콘계 수지가 바람직하다. 또한, 형광체로서는, 예를 들면 파장 600nm이하, 특히, 450nm이하의 단파장의 광을 방사하는 발광소자(LE1)와 조합해서 백색 발광시킬 수 있는, 종래 공지의 여러가지의 형광체를 들 수 있다. 형광체와 보호수지를 병용하는 경우는, 전극층(31)상에 탑재한 발광소자(LE1)를, 먼저, 형광체로 밀봉한 후, 형광체를 덮도록 보호수지로 밀봉하는 것이 바람직하다. 또한, 형광체와 보호수지의 혼합물로 밀봉할 수도 있다.
반도체소자 탑재부재(BL)의 면적, 즉, 이 예에서는, 절연부재(2)의, 주면(21) 및 외부 접속면(22)의 면적은, 주면(21)에 탑재되는 발광소자(LE1)의 면적(주면(21)상에의 투영면적)의 1.1~4배인 것이 바람직하다. 반도체소자 탑재부재(BL)의 면적이, 발광소자(LE1)의 면적의 4배를 넘는 경우에는, 그 외형을 최대한, 작게 해서 스페이스 절약화를 꾀하고, 그것에 의해서, 반도체소자 탑재부재(BL)의 주면(21)측에 발광소자(LE1)를 탑재해서 형성되는 발광다이오드 구성부재(LE2)를, 종래의 발광소자의 칩과 마찬가지로, 1개의 부재로서 취급하면서, 발광다이오드(LE3)의 패키지(7)에 구성하거나, 면발광체의 기판에 탑재할 수 없어질 우려가 있다. 또한, 반도체소자 탑재부재(BL)가 너무 커져서, 발광소자(LE1)의 불량 이 생겼을 때에 발생하는 재료의 낭비가, 종래의 패키지의 경우와, 거의 변하지 않게 되어 버릴 우려도 있다.
특히, 앞에 설명한 열전도율이 높은 재료로 이루어지는 절연부재(2)는 고가이므로, 그 면적은 상기의 범위 내에서도, 가능한 한 작게 하는 것이 바람직하다. 즉, 반도체소자 탑재부재(BL)의 면적은, 재료의 낭비를 없게 하는 것을 고려하면, 상기의 범위 내에서도, 특히, 발광소자(LE1)의 면적의 3.5배 이하로 하는 것이 바람직하고, 3.0배 이하로 하는 것이 더욱 바람직하다.
또한, 반도체소자 탑재부재(BL)의 면적이, 발광소자(LE1)의 면적의 1.1배 미만에서는, 발광소자(LE1)의 탑재작업이 어려워질 우려가 있다. 또한, 특히, 발광소자(LE1)의 측면측에 있어서의, 보호수지 등에 의한 밀봉이 불충분해질 우려도 있다. 또한, 탑재의 작업성을 향상시키거나, 발광소자(LE1)를, 보호수지 등에 의해, 보다 확실하게 밀봉하는 것을 고려하면, 반도체소자 탑재부재(BL)의 면적은, 상기의 범위 내에서도, 특히, 발광소자(LE1)의 면적의 1.3배 이상으로 하는 것이 바람직하고, 1.5배 이상으로 하는 것이 더욱 바람직하다.
절연부재(2)의 두께는, 강도를 충분히 확보하면서, 반도체소자 탑재부재(BL)의 용적을 가능한 한 작게 하는 것을 고려하면, 0.1~1mm로 하는 것이 바람직하고, 0.2~0.5mm로 하는 것이 더욱 바람직하다.
상기의 발광다이오드 구성부재(LE2)를 복수개, 기판상에 탑재하면 면발광체를 구성할 수 있다. 또한, 발광다이오드 구성부재(LE2)는, 발광다이오드 디바이스의 최종형태로서 사용할 수도 있다. 예를 들면, 프린트 회로기판 등의 회로기판이 나, 액정의 백라이트 구성부재의 소정의 위치에, 리플로우 등의 방법으로 땜납 실장하여, 발광다이오드로서 기능시킬 수도 있다.
또한, 도 14를 참조해서, 상기의 발광다이오드 구성부재(LE2)를, 오목부(7a)를 갖는 패키지(7)의, 오목부(7a)의 바닥면에 형성한 2개의 전극층(72)상에 탑재하는 동시에, 오목부(7a)의 개구(7b)를, 발광다이오드 구성부재(LE2)로부터의 광을 투과시킬 수 있는 재료로 형성한 밀봉캡 또는 렌즈(LS)로 밀봉하면, 발광다이오드(LE3)를 얻을 수 있다.
발광다이오드 구성부재(LE2)의 탑재는, 반도체소자 탑재부재(BL)의 전극층(32)과, 패키지(7)의 전극층(72)을, 땜납층(SL1)을 통해서 납땜함으로써 행해진다. 그 때, 용융된 땜납의 일부가, 관통구멍(11) 중, 제 2 테이퍼면(11c)의 내면에 형성되고, 절연부재(2)의 측면(23)에 있어서 노출된 도전층(33)에 둘러싸여, 땜납 필렛(SL2)이 형성되기 때문에, 실장의 신뢰성이 향상된다.
패키지(7)는, 도면에 있어서 상면측에, 전극층(72)이 형성된 기판(70)과, 상기 기판(70)상에 적층된 오목부(7a)로 이루어지는 통과구멍을 갖는 반사부재(71)를 구비하고 있다. 또한, 반사부재(71)의 통과구멍은, 바닥면측으로부터 개구(7b)측을 향해서 바깥쪽으로 넓어진 절구상으로 형성되어 있고, 그 내면이 반사면(71a)으로 되어 있다. 그리고, 발광다이오드 구성부재(LE2)로부터의 광을, 상기 반사면(71a)의 표면에 의해 개구(7b)의 방향으로 반사시키고, 렌즈(LS)를 통해서, 패키지(7)의 외부에, 보다 효율적으로 방사시킬 수 있다.
기판(70)으로서는, 세라믹 기판이나 유리 에폭시 기판 등의, 절연성이며 또 한 내열성의 기판이 이용된다. 또한, 반사부재(71)로서는, 발광다이오드 구성부재(LE2)로부터의 광을 효율적으로 반사시키기 위해서, 그 전체 또는 적어도 반사면(71a)이 금속에 의해 형성된 것이 이용된다.
상기 도 9의 관통구멍(11)을, 그 전체가 집합기판(1)의 영역(1a) 내에 들어가는 위치에 형성할 수도 있다. 그 경우는, 테이퍼면(11c)이 절연부재(2)의 측면(23)에 있어서 노출되지 않기 때문에, 이 테이퍼면(11c)에 형성되는 도전층(33)을, 땜납 필렛의 형성부로서 기능시킬 필요가 없다. 이 때문에, 관통구멍(11)을 도전재료(33a)로 완전히 메워 버려도 좋다.
도 15는, 본 발명의 반도체소자 탑재부재(BL)의, 실시형태의 다른 예에 있어서의, 관통구멍(11)의 부분을 확대한, 도 17의 V방향에서 본 측면도, 도 16은, 관통구멍(11)의 내면에 도전층(33)을 형성하기 전의, 같은 관통구멍(11)의 상태를 나타내는 측면도이다. 또한, 도 17은, 상기 예의 반도체소자 탑재부재(BL)의, 주면(21)측을 나타내는 평면도, 도 18은, 외부 접속면(22)측을 나타내는 저면도이다. 또한, 도 19는, 상기 예의 반도체소자 탑재부재(BL)의 기초가 되는 절연부재(2)를, 집합기판(1)으로부터 잘라내기 전의, 관통구멍(11)의 부분을 확대한 평면도, 도 20은, 도 19의 B-B선 단면도이다.
이들 도면을 참조해서, 이 예의 반도체소자 탑재부재(BL)는, 관통구멍(11)의 형상 이외의 점은, 앞의 도 8~도 14의 예와 거의 마찬가지로 구성된다. 즉, 도 17, 도 18을 참조해서, 이 예의 반도체소자 탑재부재(BL)는, 편면이, 발광소자 탑재를 위한 주면(21), 반대면이, 타부재와의 접속을 위한 외부 접속면(22)으로 되는 직사 각형 평판상의 절연부재(2)와, 상기 절연부재(2)의 주면(21)에, 서로 면방향으로 이간시켜서 형성함으로써, 절연된 상태로 형성되는, 발광소자 탑재용의 2개의 전극층(31)과, 외부 접속면(22)에, 서로 면방향으로 이간시켜서 형성함으로써, 절연된 상태로 형성되는, 타부재와의 접속용의 2개의 전극층(32)을 구비하고 있다.
주면(21)측의 2개의 전극층(31)과, 외부 접속면(22)측의 2개의 전극층(32)은, 각각, 절연부재(2)의 표리양면에서 대응하는 것끼리가, 양 전극층(31, 32)의, 절연부재(2)의 둘레 가장자리측의, 각각 1개소에 형성한, 절연부재(2)를 두께방향으로 관통하는 관통구멍(11)의 내면에 형성된 도전층(33)을 통해서 접속되어 있다.
자세하게는, 그 평면형상이 대략 직사각형상이며, 또한, 2개의 전극층(31) 사이에 일정 폭의 간극을 갖는 것 이외는, 주면(21)의 전체면을 덮는 전극층(31)과, 관통구멍(11)의 내면의 도전층(33)이 일체로 형성되어서, 서로 접속되어 있다. 또한, 그 평면형상이 대략 직사각형상으로 형성된 전극층(32)과, 상기 전극층(32)의 한변(32a)으로부터 관통구멍(11)의 방향으로 연장되고, 관통구멍(11)의, 외부 접속면(22)측의 개구의 주위에 도달하는 연장 설치된 전극층(32b)과, 관통구멍(11)의 내면의 도전층(33)이 일체로 형성되어서, 서로 접속되어 있다.
상기 반도체소자 탑재부재(BL)와, 그 주면(21)에 발광소자(LE1)가 탑재되고, 형광체 및 / 또는 보호수지로 밀봉된 발광다이오드 구성부재(LE2)를 제작하기 위해서는, 앞의 예와 마찬가지로, 복수개의 절연부재(2)를 포함하는 크기를 갖는 집합기판(1)을 준비해서, 상기 집합기판(1)을, 경계선(L)에 의해 절연부재(2)로 이루어지는 복수개의 영역(1a)에 구획하고, 소정의 위치에 관통구멍(11)을 형성하는 동시 에, 편면에 전극층(31), 반대면에 전극층(32), 관통구멍(11)의 내면에 도전층(33)을 형성하고, 또한, 전극층(31)상에 발광소자(LE1)를 탑재하고, 밀봉재로서의 형광체 및 / 또는 보호수지(FR)로 밀봉한 후, 각 영역(1a)을 개별로 잘라내는 것이 행해진다.
도 15, 도 16, 도 19, 및 도 20을 참조해서, 각 관통구멍(11)을 형성하는 내면은, 각각, 제 1 및 제 2의 2개의 테이퍼면(11b, 11c)으로 구성되어 있다. 그 중, 제 1 테이퍼면(11b)은, 절연부재(2)의 주면(21)측(도면에 있어서 상면측)으로부터, 절연부재(2)의 두께방향의 1개소에 형성한, 관통구멍(11)의 다른 부분으로부터 개구폭(d)이 작은, 평면형상이 타원형의 최소 구멍부(11a)에 걸쳐서, 개구폭이 서서히 작아지도록, 테이퍼상으로 형성되어 있는 동시에, 주면(21)에서 타원형으로 개구되어 있다. 또한, 제 2 테이퍼면(11c)은, 절연부재(2)의 외부 접속면(22)측(도면에 있어서 하면측)으로부터, 상기 최소 구멍부(11a)에 걸쳐서, 개구폭이 서서히 작아지도록, 테이퍼상으로 형성되어 있는 동시에, 외부 접속면(22)에서 타원형으로 개구되어 있다.
또한, 상기 관통구멍(11)은, 집합기판(1)상의 경계선(L)에 의해 구획된 2개의, 반도체소자 탑재부재(BL)로 이루어지는 영역(1a)과, 그 사이의, 다이싱 등에 의해 제거되는 영역(1b)에 걸쳐서 형성되어 있다. 그리고, 관통구멍(11)의 내면에 도전층(33)을 형성했을 때에, 최소 구멍부(11a)의 부분이 도전층(33)을 형성하는 도전재료(33a)의 퇴적에 의해 메워져, 상기 관통구멍(11)이 도 19, 도 20에 나타내는 잘라내기 전의 상태에 있어서, 집합기판(1)의 두께방향으로 폐쇄되어 있다.
그 때문에, 전극층(31)상에 발광소자(LE1)를 실장해서 밀봉할 때에, 형광체 및 / 또는 보호수지(FR)가, 관통구멍(11)을 통해서 반대면측으로 누설되는 것을 방지할 수 있으므로, 예를 들면, 집합기판(1)의, 발광소자(LE1)가 탑재된 주면(21)측의 특정의 영역을 한정적으로 밀봉하는 수고를 줄여, 그 전체면을, 형광체 및 / 또는 보호수지(FR)로 밀봉할 수 있어, 발광다이오드 구성부재(LE2)의 소형화를 더욱 추진하는 것이 가능해진다.
또한, 다이싱 등에 의해 영역(1b)을 제거해서 각 영역(1a)을 잘라내면, 도 15~도 18에 나타내는 것처럼, 반도체소자 탑재부재(BL)를 구성하는 절연부재(2)의 측면(23)에 있어서, 상기 제 2 테이퍼면(11c)의 내면에 형성한 도전층(33)이, 개구(11d)를 통해서 노출된다. 그 때문에, 노출된 도전층(33)을, 땜납 필렛의 형성부로서 기능시켜서, 발광다이오드 구성부재(LE2)를, 타부재, 예를 들면, 발광다이오드(LE3)의 패키지(7) 등에, 납땜에 의해 탑재할 때에, 형성된 땜납 필렛에 의해, 외부 접속용의 전극층(32)을 보조하여, 실장의 신뢰성을 향상시키는 것이 가능해진다.
도면의 형상을 갖는 관통구멍(11)은, 역시, 샌드 블라스트법에 의해 형성하는 것이 바람직하다. 즉, 집합기판(1)의, 외부 접속면(22)으로 이루어지는 편면측에, 관통구멍(11)의 개구에 대응시켜서, 레지스트막으로 보호하지 않고 노출시키는 영역의 형상을 타원형으로 하고, 샌드 블라스트법에 의해, 집합기판(1)의 노출된 영역을, 선택적으로, 두께방향으로 천공해서 제 2 테이퍼면(11c)을 형성하는 동시에, 주면(21)으로 이루어지는 반대면측에 있어서도, 마찬가지로, 관통구멍(11)의 개구에 대응시켜서, 레지스트막으로 보호하지 않고 노출시키는 영역의 형상을 타원형으로 하고, 샌드 블라스트법에 의해, 집합기판(1)의 노출된 영역을, 선택적으로, 두께방향으로 천공해서 제 1 테이퍼면(11b)을 형성하면, 샌드 블라스트법에 의한 천공의 특징으로서, 천공이 진행될수록 그 개구 치수가 작아지므로, 도 19, 도 20에 나타내는 형상의 관통구멍(11)이 형성된다.
관통구멍(11)의 각 부의 치수는, 앞의 예와 동일한 이유로, 같은 범위로 하는 것이 바람직하다. 즉, 도 15, 16을 참조해서, 최소 구멍부(11a)의, 절연부재(2)의 두께방향의 형성위치는, 주면(21)으로부터 최소 구멍부(11a)까지의 거리(h)로 나타내고, 상기 절연부재(2)의 두께(t0)의 0배를 넘고, 또한, 2/3배 이하의 범위인 것이 바람직하고, 절연부재(2)의 두께(t0)의 1/2배 이하인 것이 더욱 바람직하다. 또한, 5㎛~50㎛정도인 것이 보다 한층 바람직하다. 또한, 최소 구멍부(11a)의 개구폭(d)은, 10~200㎛인 것이 바람직하고, 50~150㎛인 것이 더욱 바람직하고, 75~125㎛인 것이 보다 한층 바람직하다. 또한, 여기에서 말하는 개구폭(d)이란, 직사각형상의 중앙부의 양단에, 각각 반원을 연결한 형상에 상당하는 타원의, 양단의 반원의 중심간을 연결하는 중심선과 직교하는 방향의 폭을 가리키는 것으로 한다.
최소 구멍부(11a)의, 도전재료(33a)에 의해 메워지는, 절연부재(2)의 두께방향의 두께(t1)는, 절연부재(2)의 두께(t0)의 1/50~1/2배인 것이 바람직하고, 1/20~1/5배인 것이 더욱 바람직하다. 또한, 관통구멍(11)의 내면에 형성되는 도전층(33)의 두께(t2)는, 최소 구멍부(11a)의 개구폭(d)의 0.2~1.0배인 것이 바람직하 고, 0.3~0.5배인 것이 더욱 바람직하다.
관통구멍(11) 이외의 각 부의 치수도, 앞의 예와 동일한 이유로, 동일한 범위로 하는 것이 바람직하다. 즉, 절연부재(2)의, 주면(21) 및 외부 접속면(22)의 면적은, 주면(21)에 탑재되는 발광소자(LE1)의 면적(주면(21)상에의 투영면적)의 1.1~4배인 것이 바람직하고, 1.3~3.5배인 것이 더욱 바람직하고, 1.5~3.0배인 것이 보다 한층 바람직하다. 또한, 절연부재(2)의 두께는, 0.1~1mm로 하는 것이 바람직하고, 0.2~0.5mm로 하는 것이 더욱 바람직하다.
외부 접속면(22)에 형성되는 전극층(32)의 면적의 합계의, 상기 외부 접속면(22)의 면적에 차지하는 비율은, 30%이상인 것이 바람직하고, 50%이상인 것이 더욱 바람직하고, 70%이상인 것이 보다 한층 바람직하다. 또한, 상기 비율은, 90%이하인 것이 바람직하다.
전극층(31, 32) 및 도전층(33)은, 모두, 종래 공지의 여러가지의, 도전성이 뛰어난 금속재료 등에 의해, 습식 도금법이나, 혹은 진공증착법, 스퍼터링법 등의 물리증착법 등의, 여러가지의 메탈라이즈법을 이용해서, 단층구조나, 2층 이상의 다층구조로 형성할 수 있다. 전극층(31)은, 적어도 그 표면을 Ag, Al 또는 Al합금 등에 의해 형성하는 것이 바람직하고, 전극층(32)은, 적어도 그 표면을, Au에 의해 형성하는 것이 바람직하다.
절연부재(2)는, 열전도율이 10W/mK이상, 열팽창계수가 10×10-6/℃이하의 세라믹에 의해 형성하는 것이 바람직하고, 세라믹제의 절연부재(2)를 포함하는 이 예 의 반도체소자 탑재부재(BL)는, 절연부재(2)의 기초가 되는 세라믹의 전구체(세라믹 그린시트 등)를 소성해서 판상의 집합기판(1)을 형성한 후, 상기 집합기판(1)에 대하여, 후가공에서, 관통구멍(11), 전극층(31, 32) 및 도전층(33)을 형성하는 공정을 거쳐서 제작하는 것이 바람직하다.
발광다이오드 구성부재(LE2)는, 상기한 바와 같이, 복수개의 절연부재(2)를 포함하는 크기를 갖는 집합기판(1)을 복수개의 영역(1a)으로 구획하고, 소정의 위치에 관통구멍(11)을 형성하고, 편면에 전극층(31), 반대면에 전극층(32), 관통구멍(11)의 내면에 도전층(33)을 형성하는 동시에, 상기 관통구멍(11)의 최소 구멍부(11a)를, 도전재료(33a)의 체적에 의해 메운 상태로, 전극층(31)상에 발광소자(LE1)를 탑재하고 형광체 및 / 또는 보호수지(FR)로 밀봉한 후, 각 영역(1a)을 개별로 잘라냄으로써, 반도체소자 탑재부재(BL)를 형성하는 것과 동시에 제조된다.
또한, 상기 발광다이오드 구성부재(LE2)를 복수개, 기판상에 탑재하면 면발광체를 구성할 수 있다. 또한, 발광다이오드 구성부재(LE2)는, 발광다이오드 디바이스의 최종형태로서 사용할 수도 있다. 예를 들면, 프린트 회로기판 등의 회로기판이나, 액정의 백라이트 구성부재의 소정의 위치에, 리플로우 등의 방법으로 땜납 실장하여, 발광다이오드로서 기능시킬 수도 있다.
또한, 상기 발광다이오드 구성부재(LE2)를, 도 14의 패키지(7)의, 오목부(7a)의 바닥면에 형성한 2개의 전극층(72)상에, 땜납층(SL1)을 통해서 납땜함으로써 탑재하는 동시에, 오목부(7a)의 개구(7b)를, 발광다이오드 구성부재(LE2)로부터의 광을 투과시킬 수 있는 재료로 형성한 밀봉캡 또는 렌즈(LS)로 밀봉하면, 발 광다이오드(LE3)를 얻을 수 있다. 이 때, 용융한 땜납의 일부가, 관통구멍(11) 중, 제 2 테이퍼면(11c)의 내면에 형성되고, 절연부재(2)의 측면(23)에 있어서 노출된 도전층(33)에 둘러싸여, 땜납 필렛(SL2)이 형성되기 때문에, 실장의 신뢰성이 향상된다.
도 21, 도 22에 나타내는 것처럼, 관통구멍(11)의 내면은, 도 9, 도 10의 원추 테이퍼상과, 도 19, 도 20의 테이퍼상을 조합한 형상으로 형성해도 좋다. 즉, 도면의 관통구멍(11)의 내면은, 반도체 발광소자 탑재부재(BL)로 이루어지는 이웃하는 2개의 영역(1a) 내에, 각각 형성된, 2개의 제 1 테이퍼면(11b)과, 상기 2개의 영역(1a)과, 그 사이의 영역(1b)에 걸쳐서 형성되고, 상기 2개의 제 1 테이퍼면(11b)과, 상기 2개의 영역(1a) 내에 형성된 2개의 최소 구멍부(11a)를 통해서 연결된, 1개의 제 2 테이퍼면(11c)으로 구성되어 있다.
상기 중, 2개의 제 1 테이퍼면(11b)은, 각각, 절연부재(2)의 주면(21)측(도면에 있어서 상측)으로부터, 평면형상이 원형의 2개의 최소 구멍부(11a)에 걸쳐서, 개구직경이 서서히 작아지도록 원추 테이퍼상으로 형성되어 있는 동시에, 각각의 영역(1a) 내에 있어서, 주면(21)에서 원형으로 개구되어 있다. 또한, 제 2 테이퍼면(11c)은, 절연부재(2)의 외부 접속면(22)측(도면에 있어서 하측)으로부터, 상기 2개의 최소 구멍부(11a)에 걸쳐서, 그 평면형상이, 직사각형상의 중앙부의 양단에, 각각, 상기 2개의 최소 구멍부(11a)와 동심상의 반원을 연결한 타원형으로 형성되고, 또한, 앞에 정의한 타원의 개구폭이 서서히 작아지도록 테이퍼상으로 형성되어 있는 동시에, 이웃하는 2개의 영역(1a)과, 그 사이의 영역(1b)에 걸친 상태로, 외 부 접속면(22)에서 타원형으로 개구되어 있다.
상기 관통구멍(11)은, 역시 샌드 블라스트법에 의해 형성하는 것이 바람직하다. 즉, 집합기판(1)의, 외부 접속면(22)으로 이루어지는 편면측에, 관통구멍(11)의 개구에 대응시켜서, 레지스트막으로 보호하지 않고 노출시키는 영역의 형상을 타원형으로 하고, 샌드 블라스트법에 의해, 집합기판(1)의 노출된 영역을, 선택적으로, 두께방향으로 천공해서 타원형의 제 2 테이퍼면(11c)을 형성하는 동시에, 주면(21)으로 이루어지는 반대면측에 있어서는, 관통구멍(11)의 개구에 대응시켜서, 레지스트막으로 보호하지 않고 노출시키는 영역의 형상을 원형으로 하고, 샌드 블라스트법에 의해, 집합기판(1)의 노출된 영역을, 선택적으로, 두께방향으로 천공해서, 제 2 테이퍼면(11c)의 타원의 양단에 각각 1개씩, 합계 2개의 제 1 테이퍼면(11b)을 형성하면, 샌드 블라스트법에 의한 천공의 특징으로서, 천공이 진행될수록 그 개구 치수가 작아지므로, 도 21, 도 22에 나타내는 형상의 관통구멍(11)이 형성된다.
상기 관통구멍(11)은, 그 내면에 도전층(33)을 형성했을 때에, 최소 구멍부(11a)의 부분이, 도전층(33)을 형성하는 도전재료(33a)의 퇴적에 의해 메워져, 잘라내기 전의 집합기판(1)에 있어서 두께방향으로 폐쇄되어 있기 때문에, 형광체 및 / 또는 보호수지(FR)가 관통구멍(11)을 통해서 반대측으로 누설되는 것을 방지할 수 있다. 또한, 이웃하는 영역(1a) 사이의 영역(1b)을, 다이싱 등에 의해 제거하고, 영역(1a)을 각각의 절연부재로서 잘라냈을 때에는, 관통구멍(11) 중, 제 2 테이퍼면(11c)의 내면에 형성한 도전층(33)이, 절연부재(2)의 측면(23)에 있어서 노출되기 때문에, 상기 도전층(33)을, 땜납 필렛의 형성부로서 기능시킬 수 있다. 또한, 관통구멍(11)의 각 부의 치수, 및 그 이외의 각 부의 치수는, 모두, 앞의 2개의 예와 동일한 이유로, 같은 범위로 하는 것이 바람직하다.
본 발명의 구성은, 이상에서 설명한 각 도의 예의 것에는 한정되지 않고, 본 발명의 요지를 변경하지 않는 범위에서, 여러가지의 설계 변경을 실시할 수 있다.

Claims (16)

  1. 편면이 반도체소자 탑재를 위한 주면, 반대면이 타부재와의 접속을 위한 외부 접속면으로 된 판상의 절연부재를 복수, 동일 평면상에 배열한 형상으로, 세라믹에 의해 일체로 형성되고, 각각의 절연부재로 이루어지는 영역 내의 소정위치, 및, 각 영역과 그 외측의 영역의 경계선을 넘는 위치 중 한쪽 이상에, 각각, 절연부재의 두께방향으로 관통하는 관통구멍이 형성되어 있는 동시에, 각 관통구멍을 형성하는 내면이 상기 주면측 및 외부 접속면측의 개구로부터, 절연부재의 두께방향의 1개소에 형성된 최소 구멍부에 걸쳐서, 각각, 개구 치수가 서서히 작아지도록 테이퍼상으로 형성되어 있는 것을 특징으로 하는 집합기판.
  2. 제 1항에 있어서, 열전도율이 10W/mK이상인 것을 특징으로 하는 집합기판.
  3. 제 1항에 있어서, 열팽창계수가 10×10-6/℃이하인 것을 특징으로 하는 집합기판.
  4. 제 1항에 있어서, 집합기판의 기초가 되는 판상의 전구체를 소성한 후, 관통구멍을 형성해서 제조되는 것을 특징으로 하는 집합기판.
  5. 제 1항에 있어서, 절연부재로 이루어지는 영역의 주면측에 형성된, 반도체소자 탑재용의 전극층과, 외부 접속면측에 형성된 타부재와의 접속용의 전극층과, 관통구멍 내에 형성된 주면측의 전극층과 외부 접속면측의 전극층을 접속시키는 도전층을 구비하고 있는 것을 특징으로 하는 집합기판.
  6. 제 5항에 기재된 집합기판을 각 영역마다 잘라내어 제조되는 것을 특징으로 하는 반도체소자 탑재부재.
  7. 제 6항에 있어서, 외부 접속면의 전극층의 최표면의 적어도 일부가 Au에 의해 형성되어 있는 것을 특징으로 하는 반도체소자 탑재부재.
  8. 제 6항에 있어서, 주면에 반도체소자 탑재를 위한 영역이 설정된 절연부재와, 상기 주면상에 상기 영역을 둘러싸도록 적층된 테두리체를 구비하고 있는 것을 특징으로 하는 반도체소자 탑재부재.
  9. 제 8항에 있어서, 절연부재와 테두리체의 열팽창계수가 모두 10×10-6/℃이하이며, 또한, 테두리체의 열팽창계수와 절연부재의 열팽창계수의 차가 3×10-6/℃이하인 것을 특징으로 하는 반도체소자 탑재부재.
  10. 제 8항에 있어서, 절연부재의 주면의 테두리체로 둘러싸인 반도체소자 탑재를 위한 영역의 면적의 80%이상이 적어도, 반도체소자 탑재용의 전극층을 포함하는 금속층에 의해 덮여 있는 것을 특징으로 하는 반도체소자 탑재부재.
  11. 제 8항에 기재된 반도체소자 탑재부재와, 상기 반도체소자 탑재부재의, 절연부재의 주면의 테두리체로 둘러싸인 영역에 탑재된 반도체소자로서의 촬상소자와, 상기 테두리체의 상면에 테두리체 내를 밀폐시키기 위해서 접합된 투광성의 판재로 이루어지는 덮개체를 구비하고 있는 것을 특징으로 하는 촬상장치.
  12. 제 6항에 기재된 반도체소자 탑재부재와, 상기 반도체소자 탑재부재 중, 절연부재의 주면에 탑재된 반도체소자를 구비하고 있는 동시에, 상기 반도체소자가 밀봉재로 밀봉되어 있는 것을 특징으로 하는 반도체장치.
  13. 관통구멍의 최소 구멍부를 도전층을 형성하는 도전재료에 의해 메워서, 상기 관통구멍을 두께방향으로 폐쇄한 상태로 한 제 5항에 기재된 집합기판의 각각의 절연부재로 이루어지는 영역의 주면에 반도체소자를 탑재하고, 이어서, 상기 집합기판의 반도체소자를 탑재한 주면측의 전체면을 밀봉재로 밀봉한 후, 상기 집합기판을 밀봉재와 함께, 각 영역마다 잘라내어 제조되고, 잘라낸 후의 관통구멍의 적어도 일부가 절연부재의 주면 및 외부 접속면과 교차하는 측면에 있어서 개방되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 12항 또는 13항에 기재된 반도체장치의 반도체소자가 발광소자이며, 또한, 밀봉재가 형광체 및 보호수지 중 하나 이상인 것을 특징으로 하는 발광다이오드 구성부재.
  15. 제 14항에 있어서, 절연부재의 주면의 전극층의, 최표면의 적어도 일부가 Ag, Al 또는 Al합금에 의해 형성되어 있는 것을 특징으로 하는 발광다이오드 구성부재.
  16. 오목부를 갖는 패키지와, 상기 패키지의 오목부의 바닥면에 탑재된 제 14항에 기재된 발광다이오드 구성부재와, 오목부의 개구에 상기 오목부를 밀폐시키기 위해서 접합된 발광다이오드 구성부재로부터의 광을 투과시킬 수 있는 재료로 이루어지는 밀봉캡 또는 렌즈를 구비하고 있는 것을 특징으로 하는 발광다이오드.
KR1020067015806A 2004-08-06 2005-07-21 집합기판, 반도체소자 탑재부재, 반도체장치, 촬상장치,발광다이오드 구성부재, 및 발광다이오드 KR100765945B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00231085 2004-08-06
JP2004231085 2004-08-06
JP2005047481 2005-02-23
JPJP-P-2005-00047481 2005-02-23

Publications (2)

Publication Number Publication Date
KR20060132684A KR20060132684A (ko) 2006-12-21
KR100765945B1 true KR100765945B1 (ko) 2007-10-10

Family

ID=35787022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067015806A KR100765945B1 (ko) 2004-08-06 2005-07-21 집합기판, 반도체소자 탑재부재, 반도체장치, 촬상장치,발광다이오드 구성부재, 및 발광다이오드

Country Status (6)

Country Link
US (2) US7649270B2 (ko)
EP (1) EP1775766A4 (ko)
JP (1) JP4012936B2 (ko)
KR (1) KR100765945B1 (ko)
CA (1) CA2552908C (ko)
WO (1) WO2006013731A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232889B1 (ko) 2011-08-03 2013-02-13 (주) 이피웍스 관통형 비아를 구비한 반도체 기판 및 그 제조 방법
WO2019004609A1 (ko) * 2017-06-29 2019-01-03 주식회사 디아이티 다층 세라믹 기판 및 그의 제조 방법

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279488B2 (ja) * 2005-05-30 2013-09-04 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング ケーシング本体およびケーシング本体の製造方法
JP5110804B2 (ja) * 2006-03-24 2012-12-26 日本エレクトロプレイテイング・エンジニヤース株式会社 Ｌｅｄの製造方法
JP2007324417A (ja) * 2006-06-01 2007-12-13 Sharp Corp 半導体発光装置とその製造方法
US20080035942A1 (en) * 2006-08-08 2008-02-14 Lg Electronics Inc. Light emitting device package and method for manufacturing the same
KR100845856B1 (ko) * 2006-12-21 2008-07-14 엘지전자 주식회사 발광 소자 패키지 및 그 제조방법
JP4665959B2 (ja) 2007-11-30 2011-04-06 日本電気株式会社 真空パッケージ
JP4988629B2 (ja) * 2008-03-12 2012-08-01 日立オートモティブシステムズ株式会社 電子機器および車載モジュール
DE102008044641A1 (de) * 2008-04-28 2009-10-29 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement
DE102008021435A1 (de) * 2008-04-29 2009-11-19 Schott Ag Gehäuse für LEDs mit hoher Leistung
US7666711B2 (en) * 2008-05-27 2010-02-23 Stats Chippac, Ltd. Semiconductor device and method of forming double-sided through vias in saw streets
US8742588B2 (en) * 2008-10-15 2014-06-03 ÅAC Microtec AB Method for making via interconnection
TW201114003A (en) * 2008-12-11 2011-04-16 Xintec Inc Chip package structure and method for fabricating the same
US8309973B2 (en) * 2009-02-12 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based sub-mount for an opto-electronic device
US20100237379A1 (en) * 2009-03-19 2010-09-23 Wu-Cheng Kuo Light emitting device
FR2943848B1 (fr) * 2009-03-27 2012-02-03 Jean Pierre Medina Procede et machine de fabrication d'un semi-conducteur, du type cellule photovoltaique ou composant electronique similaire
US8925192B2 (en) * 2009-06-09 2015-01-06 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JP5409236B2 (ja) * 2009-09-28 2014-02-05 京セラ株式会社 配線基板
WO2011044221A2 (en) 2009-10-06 2011-04-14 Massachusetts Institute Of Technology Method and apparatus for determining radiation
US8207615B2 (en) * 2010-01-20 2012-06-26 Bai-Yao Lou Chip package and method for fabricating the same
KR20110094996A (ko) * 2010-02-18 2011-08-24 엘지이노텍 주식회사 발광소자 패키지, 그 제조방법 및 조명시스템
DE102010044987A1 (de) * 2010-09-10 2012-03-15 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
WO2012060121A1 (ja) * 2010-11-02 2012-05-10 京セラ株式会社 多数個取り配線基板および配線基板ならびに電子装置
CN102054914B (zh) * 2010-11-09 2013-09-04 映瑞光电科技(上海)有限公司 发光二极管及其制造方法、发光装置
CN102468374A (zh) 2010-11-11 2012-05-23 展晶科技(深圳)有限公司 发光二极管制造方法
US8742477B1 (en) * 2010-12-06 2014-06-03 Xilinx, Inc. Elliptical through silicon vias for active interposers
JP6225453B2 (ja) * 2012-05-24 2017-11-08 日亜化学工業株式会社 半導体装置
US9282642B2 (en) * 2012-09-28 2016-03-08 KYOCERA Circuit Solutions, Inc. Wiring board
CN102969432A (zh) * 2012-10-25 2013-03-13 日月光半导体制造股份有限公司 发光二极管封装构造及其制造方法
EP3113586B1 (en) 2014-02-26 2018-11-28 NGK Insulators, Ltd. Insulating substrate having through-holes
JP6712050B2 (ja) * 2016-06-21 2020-06-17 富士通株式会社 樹脂基板及びその製造方法、並びに回路基板及びその製造方法
EP4033301A1 (en) * 2016-11-01 2022-07-27 LG Innotek Co., Ltd. Camera module, dual camera module, optical device, and method for manufacturing dual camera module
TWI610403B (zh) 2017-03-03 2018-01-01 矽品精密工業股份有限公司 基板結構及其製法與電子封裝件
CN108807652B (zh) 2017-04-28 2023-03-21 日亚化学工业株式会社 发光装置
JP6629391B2 (ja) 2018-06-27 2020-01-15 株式会社アドマップ ＳｉＣコート
US10531577B1 (en) * 2019-01-31 2020-01-07 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Forming through holes through exposed dielectric material of component carrier
CN111508925B (zh) * 2019-01-31 2024-04-23 奥特斯奥地利科技与***技术有限公司 部件承载件以及制造部件承载件的方法
US10440835B1 (en) * 2019-01-31 2019-10-08 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Forming through holes through exposed dielectric material of component carrier
US20220304147A1 (en) * 2019-06-04 2022-09-22 Lg Innotek Co., Ltd. Printed circuit board
US11848243B2 (en) 2021-03-05 2023-12-19 Infineon Technologies Austria Ag Molded semiconductor package having a substrate with bevelled edge

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235621A (ja) * 1994-02-22 1995-09-05 Ibiden Co Ltd リードレスチップキャリア及びその製造方法
JPH11238830A (ja) 1998-02-23 1999-08-31 Hitachi Cable Ltd 半導体パッケージ及びその製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5875859A (ja) * 1981-10-30 1983-05-07 Fujitsu Ltd 半導体装置
JP2922682B2 (ja) 1991-09-27 1999-07-26 京セラ株式会社 固体撮像素子収納用パッケージ
JP3127195B2 (ja) 1994-12-06 2001-01-22 シャープ株式会社 発光デバイスおよびその製造方法
EP0999589B2 (en) * 1995-03-20 2013-11-13 Kabushiki Kaisha Toshiba Silicon nitride circuit board
JP3158018B2 (ja) 1995-07-17 2001-04-23 シャープ株式会社 横発光型ｌｅｄおよびその製造方法
JP3662260B2 (ja) * 1996-09-24 2005-06-22 三菱電機株式会社 半導体装置およびその製造方法
JPH10270555A (ja) 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1174410A (ja) 1997-08-28 1999-03-16 Citizen Electron Co Ltd 表面実装型チップ部品及びその製造方法
JP3518841B2 (ja) 1997-10-29 2004-04-12 株式会社トクヤマ 基板およびその製造方法
CA2252113A1 (en) * 1997-10-29 1999-04-29 Yoshihiko Numata Substrate and process for producing the same
US6114240A (en) * 1997-12-18 2000-09-05 Micron Technology, Inc. Method for fabricating semiconductor components using focused laser beam
JP3810204B2 (ja) * 1998-03-19 2006-08-16 三菱電機株式会社 半導体装置の製造方法および半導体装置
US7205635B1 (en) * 1998-03-20 2007-04-17 Mcsp, Llc Hermetic wafer scale integrated circuit structure
JP3860336B2 (ja) * 1998-04-28 2006-12-20 日本特殊陶業株式会社 ガラスセラミック複合体
JP3501959B2 (ja) * 1998-09-29 2004-03-02 三菱電機株式会社 レーザー溶断方式半導体装置の製造方法および半導体装置
JP3769997B2 (ja) 1999-09-22 2006-04-26 セイコーエプソン株式会社 マルチチップパッケージの製造方法
EP1143504A4 (en) * 1999-09-28 2005-10-12 Matsushita Electric Ind Co Ltd ELECTRONIC DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP4384339B2 (ja) 2000-06-30 2009-12-16 日本特殊陶業株式会社 連結セラミック配線基板の製造方法、および配線基板の製造方法。
US6452278B1 (en) * 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
JP3757771B2 (ja) 2000-09-07 2006-03-22 株式会社村田製作所 導電性ペーストおよびそれを用いる積層セラミック電子部品の製造方法
JP4737842B2 (ja) 2001-01-30 2011-08-03 京セラ株式会社 発光素子収納用パッケージの製造方法
CN1200465C (zh) 2001-10-24 2005-05-04 翰立光电股份有限公司 显示元件的封装结构及其形成方法
JP3769514B2 (ja) 2002-03-20 2006-04-26 京セラ株式会社 配線基板
JP4038616B2 (ja) 2002-12-26 2008-01-30 株式会社村田製作所 多層セラミック基板の製造方法
JP3876259B2 (ja) 2004-08-04 2007-01-31 日本特殊陶業株式会社 セラミック基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235621A (ja) * 1994-02-22 1995-09-05 Ibiden Co Ltd リードレスチップキャリア及びその製造方法
JPH11238830A (ja) 1998-02-23 1999-08-31 Hitachi Cable Ltd 半導体パッケージ及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101232889B1 (ko) 2011-08-03 2013-02-13 (주) 이피웍스 관통형 비아를 구비한 반도체 기판 및 그 제조 방법
WO2019004609A1 (ko) * 2017-06-29 2019-01-03 주식회사 디아이티 다층 세라믹 기판 및 그의 제조 방법
US11419218B2 (en) 2017-06-29 2022-08-16 Dit Co., Ltd. Multilayered ceramic substrate and method for manufacturing same

Also Published As

Publication number Publication date
US20090001396A1 (en) 2009-01-01
WO2006013731A1 (ja) 2006-02-09
EP1775766A1 (en) 2007-04-18
US7737562B2 (en) 2010-06-15
US7649270B2 (en) 2010-01-19
KR20060132684A (ko) 2006-12-21
CA2552908C (en) 2010-07-20
CA2552908A1 (en) 2006-02-09
JP4012936B2 (ja) 2007-11-28
US20080203420A1 (en) 2008-08-28
JPWO2006013731A1 (ja) 2008-05-01
EP1775766A4 (en) 2010-06-09

Similar Documents

Publication Publication Date Title
KR100765945B1 (ko) 집합기판, 반도체소자 탑재부재, 반도체장치, 촬상장치,발광다이오드 구성부재, 및 발광다이오드
US7491980B2 (en) Semiconductor light-emitting device mounting member, light-emitting diode constituting member using same, and light-emitting diode using same
JP4279388B2 (ja) 光半導体装置及びその形成方法
CN1930680B (zh) 集合基板
US9215802B2 (en) Wiring substrate and multi-piece wiring substrate
TWI500181B (zh) 光電裝置之基座
JP6483800B2 (ja) 発光素子搭載用パッケージ、発光装置および発光モジュール
WO2013121787A1 (ja) 発光装置およびその製造方法
JP6747799B2 (ja) 光素子搭載用パッケージ、光素子搭載用母基板および電子装置
JP3977414B1 (ja) 半導体素子搭載部材、半導体装置、撮像装置、発光ダイオード構成部材、および発光ダイオード
JP4598432B2 (ja) 電子部品及びその製造方法
JP6225453B2 (ja) 半導体装置
WO2020045480A1 (ja) 配線基板、電子装置および電子モジュール
US20100230692A1 (en) Lamp and production method of lamp
WO2020208999A1 (ja) 電子部品収納用パッケージ
CN113614905A (zh) 电子元件安装用基板以及电子装置
JP6737646B2 (ja) 配線基板、電子装置および電子モジュール
JP3538774B2 (ja) 配線基板
JP2020035898A (ja) 電子素子実装用基板、電子装置、および電子モジュール
WO2023074811A1 (ja) 半導体パッケージおよび半導体装置
WO2010150729A1 (ja) 素子収納用パッケージ、及び実装構造体
US20220208690A1 (en) Electronic component module
WO2021060475A1 (ja) 電子部品搭載用基体および電子装置
JP2006278808A (ja) 多数個取り配線基板
JP2023041469A (ja) 発光装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120808

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130806

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160824

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170821

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee