KR100758887B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100758887B1
KR100758887B1 KR1020060053469A KR20060053469A KR100758887B1 KR 100758887 B1 KR100758887 B1 KR 100758887B1 KR 1020060053469 A KR1020060053469 A KR 1020060053469A KR 20060053469 A KR20060053469 A KR 20060053469A KR 100758887 B1 KR100758887 B1 KR 100758887B1
Authority
KR
South Korea
Prior art keywords
semiconductor
semiconductor wafer
solid
glass plate
transparent member
Prior art date
Application number
KR1020060053469A
Other languages
English (en)
Other versions
KR20070082836A (ko
Inventor
가즈오 데시로기
유조 시모벳푸
가즈히로 요시모토
요시아키 신조
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20070082836A publication Critical patent/KR20070082836A/ko
Application granted granted Critical
Publication of KR100758887B1 publication Critical patent/KR100758887B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 품질 및/또는 가공 처리 능력의 저하를 가져오지 않고, 간이한 공정으로 반도체 장치를 제조할 수 있는 방법을 제공하는 것을 목적으로 한다.
반도체 소자(25)의 위쪽에 투명 부재(30)가 배치된 반도체 장치(500)의 제조 방법은, 반도체 기판(240)의 유효 영역의 면적과 동일 또는 그 이상의 크기를 갖는 투명 부재(300)를, 적어도 상기 반도체 기판(240)의 상기 유효 영역의 위쪽에 배치하는 투명 부재 배치 공정과, 이 투명 부재 배치 공정 후, 상기 투명 부재(300)의 일부와 상기 반도체 기판(240)의 일부에 화학적 처리를 실시하여 투명 부재(24)와 반도체 소자(24)에 개편화(個片化)하는 개편화 공정을 포함한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 종래의 고체 촬상 장치의 제조 공정을 도시하는 제1 도면.
도 2는 종래의 고체 촬상 장치의 제조 공정을 도시하는 제2 도면.
도 3은 도 1 및 도 2에 도시하는 제조 공정의 제1 변형예를 도시하는 도면.
도 4는 도 1 및 도 2에 도시하는 제조 공정의 제2 변형예를 도시하는 도면.
도 5는 본 발명의 제1 실시 형태에 의해 제조되는 고체 촬상 장치의 단면도.
도 6은 본 발명의 제1 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시하는 제1 도면.
도 7은 본 발명의 제1 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시하는 제2 도면.
도 8은 본 발명의 제1 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시하는 제3 도면.
도 9는 본 발명의 제2 실시 형태에 의해 제조되는 고체 촬상 장치의 단면도.
도 10은 본 발명의 제2 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시하는 제1 도면.
도 11은 본 발명의 제2 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시하는 제2 도면.
도 12는 본 발명의 제2 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시하는 제3 도면.
<도면의 주요 부분에 대한 부호의 설명>
23: 접착제 24: 고체 촬상 소자
25: 수광면 30: 투명 부재
40, 70: 제1 레지스트층 41, 71: 제2 레지스트
55: 공간 형성부 60: 접착 테이프
240: 반도체 웨이퍼 500, 600: 고체 촬상 장치
본 발명은, 반도체 장치의 제조 방법에 관한 것이며, 보다 구체적으로는 고체 촬상 소자 등의 반도체 소자의 위쪽에 투명 부재가 배치된 고체 촬상 장치 등의 반도체 장치의 제조 방법에 관한 것이다.
CCD(Charge Coupled Device), CMOS(Complementary Metal Oxide Semiconductor)형 이미지 센서 등의 고체 촬상 소자를 배선 기판, 상기 고체 촬상 소자와 상기 배선 기판을 접속하는 배선, 밀봉 수지 등과 함께 패키지 또는 모듈화한 고체 촬상 장치가 종전부터 알려져 있다.
이러한 고체 촬상 장치에서는 고체 촬상 소자의 수광면상에 쓰레기 등의 이물이 있으면 그 이물은 입사광을 가리고, 모니터 화상에 검은 점으로서 비치는 경 우가 있어 바람직하지 않다.
이 때문에 이 고체 촬상 장치를 클린룸 내에서 제조함으로써 이물의 혼입 방지가 도모되고 있지만, 완전하게는 기대하기 어렵다. 그래서, 유리 등의 표면 보호용 투명 부재를 고체 촬상 소자의 수광면 위쪽에 재치하여, 고체 촬상 장치의 제조 공정의 초기 단계부터 고체 촬상 소자의 수광면을 시일(seal)하는 구조가 채용되고 있다.
도 1은 종래의 고체 촬상 장치의 제조 공정을 도시하는 제1 도면이고, 도 2는 종래의 고체 촬상 장치의 제조 공정을 도시한 제2 도면이다.
또한, 이러한 제조 공정은 복수개의 촬상 소자가 형성된 반도체 웨이퍼를 대상으로 하지만, 도 1, 도 2에서는 하나의 촬상 소자 부분을 기재하고 있다. 이 촬상 소자 주위에는 다른 촬상 소자가 있지만 여기에는 기재하지 않는다.
도 1을 참조함에 있어서, 소정의 웨이퍼 프로세스를 경유하여, 표면(한쪽 주요면)에 복수개의 촬상 소자가 형성된 반도체 웨이퍼(100)의 이면에 대하여 백 글라인드(back grinding) 처리를 실시한다. 이 때, 수광 소자 영역(2)이 형성되어 있는 반도체 웨이퍼(100)의 표면은 백 글라인드 테이프(BG 테이프)(3)로 보호되고, 이러한 상태에서 이 반도체 웨이퍼(100)의 이면이 연삭된다[도 1-(A)].
한편, 상기 수광 소자 영역(2)을 보호하기 위한 투명 부재로서 유리판(4)이 준비된다.
이 유리판(4)은, 대형의 유리판을 다이싱 테이프(5)에 접착하고, 이 대형의 유리판을 블레이드에 의한 절단 등의 방법에 의해 소편화함으로써 형성된다[도 1- (B)].
그리고, 상기 반도체 웨이퍼(1)의 표면에 접착되어 있던 백 글라인드 테이프(3)[도 1-(A) 참조]를 박리하는 한편, 이 반도체 웨이퍼(100)의 이면에 다이싱 테이프(5)를 접착한다[도 1-(C)].
다음에, 반도체 웨이퍼(100) 상면의 개개의 촬상 소자부에서, 상기 수광 소자 영역(2)상에 선택적으로 투명 접착제(6)를 도포한다[도 1-(D)].
계속해서, 상기 개편화된 유리판(4)을 다이싱 테이프(5)로부터 박리하고, 반도체 웨이퍼(100)의 상기 촬상 소자부에서의 수광 소자 영역(2)상에, 상기 투명 접착제(6)를 통해 탑재한다[도 1-(E)]. 이 공정은 이 반도체 웨이퍼(100)에서의 양품의 반도체 칩에 대하여 행해진다.
그 후, 상기 반도체 웨이퍼(100)를 다이싱 처리에 의해 절단·분리하고, 각각이 촬상 소자인 반도체 칩(1)으로 개편화한다[도 2-(F)].
전술의 공정을 경유하여 형성된 반도체 칩(1)은 지지 기판(배선 기판)(7)상에 다이 붙임재(8)를 통해 다이본딩되고[도 2-(G)], 이 반도체 칩(1)의 전극 단자(9)는 본딩 와이어(10)에 의해 지지 기판(7)상의 전극 단자(11)에 접속된다[도 2-(H)].
그 후, 상기 유리판(4)상을 제외하고, 반도체 칩(1) 및 본딩 와이어(9) 등이 밀봉용 수지(12)에 의해 수지 밀봉된다[도 2-(I)].
그리고, 지지 기판(7)의 이면에 외부 접속용 단자(13)로서 땜납 볼이 배치되어, 고체 촬상 장치(14)가 형성된다[도 2-(J)].
상기 도 1 및 도 2를 이용하여 설명한 제조 공정의 변형예가 제안되어 있다.
도 3은 제1 변형예를 도시하고, 도 4는 제2 변형예를 도시한다.
도 3에 도시하는 제1 변형예에 있어서는, 반도체 웨이퍼(100)와 동등한 면적 또는 그 이상의 면적을 갖는 대형의 유리판(4')을 반도체 웨이퍼(100)에 탑재·고착한다[도 3-(E')].
계속해서, 유리판(4')과 반도체 웨이퍼(100)를 일괄해서 다이싱 처리하여 개편화하고, 반도체 칩(1)으로 한다[도 3-(F')].
그 후, 유리판(4')만을 재차 다이싱 처리하여 수광 소자 영역(2)에 대응하는 소정의 크기로 절단한다[도 3-(F')-(2)].
한편, 도 4에 도시하는 제2 변형예에서는, 반도체 웨이퍼(100)와 동등 또는 그 이상의 면적을 갖는 대형의 유리판(4')을 반도체 웨이퍼(100)상에 탑재한 후, 우선 유리판(4')만을 다이싱 처리하여 수광 소자 영역(2)에 대응하는 소정의 크기로 절단하고[(F")-(1)], 계속해서 반도체 웨이퍼(100)를 반도체 칩(1)으로 개편화하는[(F")-(2)] 공정이 강구된다.
[특허 문헌 1] 일본 특허 공개 제2004-172249호 공보
[특허 문헌 2] 일본 특허 공개 제2004-296738호 공보
상기 도 1 및 도 2에 도시하는 제조 방법에 있어서는, 반도체 웨이퍼(100)에서의 복수의 반도체 칩(1)의 수광 소자 영역상에 선택적으로 투명 접착제(6)를 도포하고, 이 투명 접착제(6)를 이용하여 미리 개편화되어 있는 유리판(4)을 탑재하 는 처리[도 1-(D) 및 도 1-(E)]가 행해진다.
이 공정은 반도체 칩 단위로 행해지기 때문에 처리 공정수가 방대해지고, 반도체 칩(1)의 사이즈가 작은 경우는 이 경향은 현저하다.
또한, 상기 유리판(4)은 반도체 칩(1)의 표면에서의 수광 소자 영역상에 배치되어 설치되기 때문에 이 유리판(4)의 반도체 칩(1) 상으로의 탑재에 있어서는, 고도한 위치 정밀도를 갖는 제조 장치·방법이 요구된다.
또한, 반도체 웨이퍼(100)의 표면에 도포되는 투명 접착제(6)는 유리판(4)의 탑재 후에서의 이 유리판(4)의 위치 어긋남을 방지하기 위해 도포량의 조정이 요구되고, 또한 도포된 이 투명 접착제(6) 자체에는 보이드가 포함되어 있지 않은 것이 요구된다.
도 1 및 도 2에 도시하는 제조 공정의 실시에서, 이들 과제에 대응하고자 하면 고체 촬상 장치(14)의 제조 비용의 상승을 초래해 버린다.
한편, 상기 도 3에 도시하는 제조 공정으로는 상기 도 1 및 도 2에 도시하는 제조 공정에서의 과제는 해결될 수 있으나, 유리판(4')과 반도체 웨이퍼(100)라는 재질이 상이한 복수의 물질을 동일 공정에서 다이싱 가공하기 때문에 가공 품질의 저하를 부정할 수 없다.
이를 방지하기 위해 가공 처리 속도를 억제하고자 하면 처리 능력의 저하를 초래해 버린다.
또한, 유리판(4')만을 다이싱 처리하는 공정에 있어서는, 이 유리판(4')의 단부 근방에는 투명 접착제(6)가 존재하지 않아, 기계적 지지가 없는 불안정한 상 태에서의 가공 처리가 된다. 따라서, 가공 품질의 저하를 부정할 수 없다.
또한, 이러한 유리판(4')만의 다이싱 처리에서, 투명 접착제(6)가 원래 설치되어야 하는 영역보다 외측으로 넓어져 버린 상태에서, 이 투명 접착제(6)도 유리판(4')과 같이 절단되고, 이 투명 접착제에 의해 다이싱 블레이드에 막힘이 발생하며, 또한 유리판(4')에 불필요한 균열 등이 발생해 버린다.
또한, 도 4에 도시하는 제조 공정에 있어서는, 우선 유리판(4')만을 다이싱하고[도 4-(F")-(1)], 계속해서 반도체 웨이퍼(100)를 반도체 칩(1)으로 개편화한다[도 4-(F")-(2)].
따라서, 유리판(4')을 절단하기 위한 다이싱 블레이드와, 반도체 웨이퍼(100)를 절단하기 위한 다이싱 블레이드를 준비하여 별도의 공정으로 처리해야 하여, 공정의 증가를 초래해 버린다.
본 발명은, 상기한 점에 감안하여 이루어진 것으로, 반도체 장치의 품질 및 가공 처리 능력의 저하를 가져오지 않고, 간이한 공정에서 반도체 장치를 제조할 수 있는 방법을 제공하는 것을 목적으로 한다.
본 발명의 일관점에 의하면, 한쪽 주요면에 복수개의 반도체 소자가 형성된 반도체 기판의 상기 한쪽 주요면 상에 투명 부재를 배치하는 단계와, 상기 투명 부재를 상기 반도체 소자의 소정 영역 및 반도체 소자 형성 영역에 대응시켜 분할하는 제1 분할 단계와, 상기 반도체 소자 형성 영역에 대응시켜 분할한 상기 투명 부재의 분할 위치에 대응시켜, 상기 반도체 기판을 반도체 소자로 분할하는 제2 분할 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
상기 투명 기판은 상기 반도체 기판의 유효 영역과 동등 이상의 면적을 갖더라도 좋다. 또한, 상기 투명 기판 또는 상기 반도체 기판은 각각 선택 에칭법에 의해 분할되더라도 좋다. 또한, 상기 투명 부재에 대한 제1 분할 단계와 반도체 기판에 대한 제2 분할 단계가 연속하여 이루어지더라도 좋다.
상기 반도체 소자의 소정 영역이 수광 영역이더라도 좋다. 또한, 본 방법은 상기 투명 부재를 배치하는 공정 후에 상기 투명 부재를 베이스로서 상기 반도체 기판의 이면을 연삭하는 이면 연삭 공정도를 더 포함하더라도 좋다. 또한, 상기 선택 에칭법은 습식 에칭 또는 건식 에칭이더라도 좋다.
이하, 본 발명의 실시 형태에 관해서 설명한다.
본 실시 형태에 있어서는 고체 촬상 장치의 제조 방법을 일례로서 들고 있다.
[제1 실시 형태]
본 발명의 제1 실시 형태에 관해서, 도 5 내지 도 8을 참조하여 설명한다.
이 제1 실시 형태에 의해 제조되는 고체 촬상 장치(500)의 단면을 도 5에 도시한다.
또한, 도 6은 이 제1 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시하는 제1 도면, 도 7은 제1 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시한 제2 도면, 도 8은 제1 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시한 제3 도면으로서, 이들 도 6 내지 도 8에 도시되는 공정은 연속 공정이다.
도 5를 참조함에 있어서, 본 발명의 제1 실시 형태에 의해 제조되는 고체 촬상 장치(500)에서는 하면에 복수의 외부 접속용 단자(21)가 배치된 배선 기판(22)상에, 다이 붙임재(23)를 통해 고체 촬상 소자(24)가 재치되어 있다.
이 고체 촬상 소자(24)의 상면에는 반도체 기판의 표면 영역에 형성된 복수개의 수광 소자와 이 수광 소자상에 배치된 마이크로렌즈를 포함하는 수광 소자 영역(25)이 형성되어 있다. 그리고 이 고체 촬상 소자(24)의 외부 접속 단자(26)는 본딩 와이어(27)에 의해 배선 기판(22)의 접속 단자(28)에 접속되어 있다. 또한, 이 고체 촬상 소자(24)상에는 투명 접착제(29)를 통해 투명 부재인 유리판(30)이 배치되어 있다.
그리고, 상기 배선 기판(22)의 상면은 고체 촬상 소자(24), 본딩 와이어(27) 및 투명 부재(30)의 외주 부분을 포함하고, 밀봉 수지(31)에 의해 밀봉되어 있다.
즉, 고체 촬상 소자(24)는 투명 부재(30) 및 밀봉 수지(31)에 의해 밀봉되어 고체 촬상 장치(300)가 형성되어 있다.
이 고체 촬상 장치(500)는 도 6 내지 도 8을 참조하여 설명되는 공정을 경유하여 제조된다.
또한, 이러한 제조 공정은 복수개의 고체 촬상 소자가 형성된 반도체 기판(반도체 웨이퍼)을 대상으로 하지만, 도 6 내지 도 8에서는 하나의 촬상 소자부 및 그 주위 부분을 표시하고 있다.
이 촬상 소자 주위에는 다른 촬상 소자가 존재하지만, 여기에서는 도시하지 않는다.
우선, 소정의 웨이퍼 프로세스를 경우하여 그 표면(한쪽 주요면)에 복수개의 촬상 소자가 형성된 반도체 웨이퍼(240)상에 제1 레지스트층(40)을 선택적으로 형성한다[도 6-(A)].
이 제1 레지스트층(40)은 상기 수광 소자 영역(25) 및 웨이퍼 개편화용 라인(35)(후술)에 대응하는 영역이 개구(창 개방)된 패턴이 된다.
사용하는 레지스트로서는 액상 또는 필름형의 것이 적용 가능하고, 그 두께는 5μm 내지 15μm인 것이 바람직하다. 이러한 두께는, 다음 공정에서 반도체 웨이퍼(240)상에 형성되는 접착제(23)의 두께를 확보하기 위해 선택된다.
다음에, 상기 반도체 웨이퍼(240)의 수광 소자 영역(25)상에 접착 부재로서 투명 접착제(29)를 도포한다[접착 부재 배치 공정, 도 6-(B)].
여기서, 상기 제1 레지스트층(40)은 투명 접착제(29)가 도포된 영역 외에 유출되는 것을 방지하는 댐으로서 기능한다.
따라서, 투명 접착제(29)로서 점도가 10 Pa·s 내지 50 Pa·s 정도의 접착제 외, 보이드가 발생하기 어려운 저점도의 1 Pa·s 이하의 접착제를 적용할 수 있어, 도포 공정의 효율화를 도모할 수 있다.
투명 접착제(29)는 디스펜서 등을 이용하여 선택적으로 도포할 수 있고, 또한 상기 제1 레지스트층(40)의 두께를 조정함으로써, 이 투명 접착제(29)의 양(두께)을 조정할 수 있다.
또한, 투명 접착제(29)로서는 열경화성 에폭시 수지 외, 자외선 경화성 수 지, 또는 자외선 경화성 및 열경화성 수지 등 촬상 장치(500)의 특성에 대응시켜 선택할 수 있다.
다음에, 반도체 웨이퍼(240)상에 이 반도체 웨이퍼(240)의 유효 영역의 면적과 동등 이상의 면적을 갖는 유리판(300)을 재치하고, 상기 투명 접착제(29)에 의해 이 반도체 웨이퍼(240)에 고착한다[투명 부재 배치 공정, 도 6-(C)].
여기서, 반도체 웨이퍼의 유효 영역이란, 이 반도체 웨이퍼에 형성되어, 고체 촬상 소자로서 기능할 수 있는 영역을 가리킨다.
이러한 접착 공정에 있어서는, 상기 제1 레지스트층(40)상 및 투명 접착제(29)상을 덮어 유리판(300)을 적재하고, 접착한다.
이 유리판(300)의 형상에 특별히 한정은 없고, 반도체 웨이퍼(240)의 외형에 대응하는 것, 또는 직사각형 형상이더라도 좋다. 또한, 이 유리판(300)은 상기 유효 영역과 동일 또는 그 이상의 면적을 갖는 한, 반도체 웨이퍼(240)와 동일한 크기일 필요는 없다.
이 유리판(300)의 재치, 고착 공정은 유리판(300)과, 제1 레지스트(40) 및/또는 투명 접착제(29) 사이에 공기가 들어가 기포가 발생하는 것을 방지하기 위해 진공 환경하에서 행하는 것이 바람직하다.
공기가 들어가지 않으면 상압 환경하에서, 유리판(300)을 굽혀 롤러 등에 의해 압박하면서 접착하더라도 좋다. 유리판(300)의 두께는 0.2 mm 내지 0.5 mm 정도가 선택된다.
이러한 공정이 종료하면 반도체 웨이퍼(240) 표면의 수광 소자 영역(25)은 밀봉되어, 쓰레기·분진 등의 이물이 부착될 우려는 없다. 유리판(300)상에 부착된 쓰레기·분진 등은 에어블로, 수세 등으로 용이하게 제거된다.
다음에, 반도체 웨이퍼(240)의 이면에 대하여 연삭 처리(백 글라인드 처리)를 실시하고, 반도체 웨이퍼(240)의 두께를 소정의 값으로 한다[이면 연삭 공정, 도 6-(D)].
이 때, 반도체 웨이퍼(240)는 투명 접착제(29) 및 제1 레지스트(40)를 통해 유리판(300)과 일체화되어 있다. 따라서, 이러한 연삭 처리에 의해 반도체 웨이퍼(240)는 박화되어 그 기계적 강도는 저하하지만, 유리판(300)에 의해 기계적으로 지지되기 때문에 고체 촬상 장치(500)를 실현하기 위한 기계적 강도는 유지되어, 고체 촬상 소자의 소형화·박형화에 적응할 수 있다.
또한, 이러한 공정에 의하면 피연삭 반도체 웨이퍼 표면에 대한 백 글라인드 테이프의 접착 ·박리라는 공정을 요구하지 않아, 제조 공정의 간소화를 도모할 수 있는 동시에, 이물 등의 부착을 방지할 수 있다. 또한, 테이프라는 소모 재료가 필요하지 않기 때문에 고체 촬상 장치의 제조 비용의 저하를 도모할 수 있다.
계속해서, 상기 유리판(300)의 표면(상면)에 제2 레지스트층(41)을 선택적으로 형성한다[도 7-(E)].
이 제2 레지스트층(41)은 상기 도면 6-(B)에 도시하는 공정에서 접착제(23)가 배치된 영역에 대응하는 유리판(300)의 표면 영역에 배치된 제2 레지스트층(41-1), 및 이 제2 레지스트층(41-1)으로부터 간극부(42)를 통해 이격되어 배치된 제2 레지스트층(41-2)을 포함한다.
이 제2 레지스트층(41-2)은 상기 제1 레지스트층(40)과 마찬가지로, 웨이퍼 개편화용 라인(35)(후술)에 대응하는 영역이 개구(창 개방)된 패턴이 된다.
사용하는 레지스트로서는, 액상의 것이라도, 필름형이 것이라도 좋다. 또한, 제2 레지스트층(41)의 두께에 관해서도 특별히 제한은 없다.
또한, 본 공정 이후의 공정은 피처리 반도체 웨이퍼(240)를 웨이퍼 세트 지그(도시 생략)상에서 처리하거나, 이 반도체 웨이퍼(240)의 이면에 다이싱 테이프(도시 생략)를 접착한 상태로서 처리할 수 있다.
다음에, 제2 레지스트층(41)을 마스크로서, 상기 유리판(300)을 선택적으로 에칭하고, 각 촬상 소자에 대응하도록 분할하여 개편화한다[개편화 공정, 도 7-(F)].
이 에칭 처리는, 예컨대 플루오르화수소산·질산·초산 등을 혼합한 약액을 이용하는 웨트 에칭 방식, 또는 6불화황(SF6) 가스 등의 불소계 가스를 이용한 이방성 플라즈마 에칭 등의 드라이 에칭 방식을 적용할 수 있다.
6불화황(SF6) 가스를 이용한 에칭 처리를 실시함으로써, 유리판(300)은 제2 레지스트층(41-1)에 의해 마스크된 영역과, 제2 레지스트층(41-2)에 의해 마스크된 영역으로 분리된다.
이때, 상기 제2 레지스트층(41-2)에 의해 규정된 영역에 있어서는, 상기 반도체 웨이퍼(240)의, 상기 제1 레지스트층(40)에 의해 규정된 웨이퍼 개편화용 라인(35)에 대응하는 영역이 표출된다.
한편, 상기 간극부(42)에 있어서는, 유리 기판(300)의 에칭이 이루어진 것이지만, 제1 레지스트층(40)의 존재에 의해 반도체 웨이퍼(240)는 표출되지 않는다.
계속해서 반도체 웨이퍼(240)를 선택 에칭한다[개편화 공정, 도 7-(G)].
상기 6불화황(SF6) 가스에 의한 에칭 처리를 계속함으로써, 제1 레지스트층(40)을 마스크로서 웨이퍼 개편화 라인(35)에서의 반도체 웨이퍼(240)의 에칭이 이루어지고, 이 반도체 웨이퍼(240)는 복수의 고체 촬상 소자(24)로 분할·개편화된다. 즉, 유리 기판(300)의 에칭과 반도체 웨이퍼(240)의 에칭이 연속하여 행해진다.
이 때문에 유리판(300) 중, 고체 촬상 장치(500)의 형성에 불필요한 부분[표면에 제2 레지스트층(41)-2이 존재하는 부분]을 진공 흡인법, 또는 반도체 웨이퍼(240)에의 진동의 부여에 의해 낙하시키는 등의 방법을 이용하여 제거한다.
다음에, 유리판(21)상의 제2 레지스트층(41-1) 및 반도체 웨이퍼(240)[고체 촬상 소자(28)]상의 제1 레지스트층(40)을 제거한다[도 7-(H)].
제2 레지스트층(41-1) 및 제1 레지스트층(40)의 제거 방법으로서는 습식 방식에 의한 용융, 또는 건식 방식에 의한 애싱 처리가 적용된다.
이 결과, 수광 소자 영역(25)상에 유리판(30)이 배치되고, 개편화된 고체 촬상 소자(24)가 형성된다.
계속해서, 이 고체 촬상 소자(24)를 배선 기판(22)상에 다이 붙임재(23)를 통해 고착(다이본딩)하고[도 8-(I)], 또한 고체 촬상 소자(24)의 외부 접속 단 자(26)와 배선 기판(22)의 접속 단자(28) 사이를 본딩 와이어(27)에 의해 접속한다[도 8-(J)].
계속해서, 고체 촬상 소자(24), 본딩 와이어(27) 및 유리판(30)의 외주측면 부분을 포함하여 밀봉 수지(31)에 의해 수지 밀봉하고[도 8-(K)], 다음 배선 기판(22) 이면에 땜납 볼로 이루어지는 외부 접속용 단자(21)를 배치하여 고체 촬상 장치(500)를 형성한다[도 8-(L)].
또한, 상기 배선 기판(22)으로서 대형의 배선 기판을 적용하고, 이 배선 기판(22)상에 복수개의 고체 촬상 소자(24)를 형성한 경우에는 상기 외부 접속용 단자(21)의 배치 후, 고체 촬상 소자간의 배선 기판(22) 및 밀봉 수지(31)를 절단·분리하여 개개의 고체 촬상 장치(500)로 한다.
이와 같이, 본 실시 형태에 있어서는 반도체 웨이퍼(240)와, 이 반도체 웨이퍼(240)와 동등한 크기로서 이 반도체 웨이퍼(240)에 고착된 유리판(300)을 에칭이라는 화학적 처리에 의해 일괄하여 개편화하여, 수광 소자 영역(25)상에 유리판으로 이루어지는 투명 부재(30)를 구비한 고체 촬상 장치(500)를 형성한다.
이렇게 일괄한 개편화 처리를 에칭이라는 화학적 처리에 의해 행함으로써, 고체 촬상 소자(24)에 기계적 손상을 부여하지 않고, 고체 촬상 소자(24)의 기계적 강도를 유지할 수 있다.
특히, 유리판(300) 및 반도체 웨이퍼(240)의 에칭 처리를 동일한 에칭제를 적용하여 처리하는 것이 가능하기 때문에 에칭 처리 시간을 조정함으로써 에칭량을 조정하는 것이 용이하다.
또한, 유리판(300)을 미리 개편화하여 고체 촬상 소자(24)에 탑재하는 공정을 갖지 않기 때문에 제조 효율을 높일 수 있다. 특히 칩 사이즈가 작은 경우는 그 효과가 크다.
예컨대, 웨이퍼 사이즈가 8인치인 반도체 웨이퍼를 이용하여 칩 사이즈가 5 mm 사방의 고체 촬상 소자를 형성하는 경우, 종래법이면 약 1000개의 개편화한 유리판을 탑재하는 공정이 요구된다. 유리판 1장을 탑재하는 데에 요하는 시간은 약 3초이며, 반도체 웨이퍼 1장당 3000초의 시간이 요구된다.
이에 대하여, 본 실시 형태에 의한 유리판(21)과 반도체 웨이퍼(240)가 일체화된 후의 개편화 처리를 위한 에칭에 필요한 시간은 약 1200초로, 종래에 비해 처리 시간을 크게 단축할 수 있다.
또한, 유리판(300)을 미리 개편화하는 공정이 없기 때문에 다이싱 테이프가 필요없어, 이 테이프재 등 소모 재료의 삭감에 의한 제조 비용의 저하를 도모할 수 있다. 또한, 개편화한 유리판을 반도체 웨이퍼(240)에 탑재하기 위해 필요한 장치 또한 지그도 필요없다.
또한, 반도체 웨이퍼(240)에 고착된 유리판(300)은 도 6-(D)에 도시하는 공정인 반도체 웨이퍼(240)의 백 글라인드 처리에서, 이 반도체 웨이퍼(240)를 기계적으로 지지한다. 따라서, 반도체 웨이퍼(240)의 박화 연삭을 용이하게 행할 수 있어, 고체 촬상 장치(500)의 소형화·박형화에 용이하게 대응할 수 있다.
또한, 본 공정에 의하면, 피연삭 반도체 웨이퍼의 표면에 대한 백 글라인드 테이프의 접착 ·박리라는 공정을 요구하지 않아, 제조 공정의 간소화를 도모할 수 있는 동시에, 이물 등의 부착을 방지할 수 있다. 또한, 테이프라는 소모 재료가 필요없기 때문에 고체 촬상 장치의 제조 비용의 저하를 도모할 수 있다.
또한, 반도체 웨이퍼(240)와 유리판(300)을 접착하기 위해 사용되는 투명 접착제(29)는 도포의 양(두께)의 조정, 및 도포의 품질(보이드 등)의 관리를 개편화된 칩 단위가 아닌 반도체 웨이퍼 단위로 행할 수 있어, 처리 효율을 향상시킬 수 있다.
또한, 제1 레지스트층(40)은 투명 접착제(29)가 도포된 영역 외에 유출되는 것을 방지하는 댐으로서 기능한다. 따라서, 이 투명 접착제(29)의 도포량을 용이하게 조정할 수 있고, 또한 점도가 낮은 접착제도 사용하는 것이 가능하기 때문에 보이드의 발생을 효과적으로 저지할 수 있다.
또한, 제1 레지스트층(40) 및 투명 접착제(29) 등의 액상체는 요철형의 반도체 웨이퍼(240)의 패턴면에 밀착하기 위해 반도체 웨이퍼(240)상에 이물이 혼입·부착되는 또는 반도체 웨이퍼(240)의 패턴면에 형성된 이 요철의 단차에 기인하여 반도체 웨이퍼(240)의 균열 등을 회피할 수 있다.
[제2 실시 형태]
다음에, 본 발명의 제2 실시 형태에 관해서, 도 9 내지 도 12를 참조하여 설명한다.
이 제2 실시 형태에 의해 제조되는 고체 촬상 장치(600)의 단면을 도 9에 도시한다.
또한, 도 10은 이 제2 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시 하는 제1 도면, 도 11은 제2 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시한 제2 도면, 도 12는 제2 실시 형태에 따른 고체 촬상 장치의 제조 공정을 도시하는 제3 도면으로서, 이들 도 10 내지 도 12에 도시되는 공정은 연속 공정이다.
또한, 이러한 제조 공정도 복수개의 고체 촬상 소자가 형성된 반도체 기판(반도체 웨이퍼)을 대상으로 하지만, 도 10 내지 도 12에서는 하나의 촬상 소자부 및 그 주위 부분을 표시하고 있다.
이 촬상 소자 주위에는 다른 촬상 소자가 존재하지만, 여기에는 도시하지 않는다. 또한, 이하의 설명에서는 상기 제1 실시 형태에서의 구성·부위에 대응하는 구성·부위에 관해서는 동일한 번호를 붙이고, 원칙으로서 그 설명을 생략한다.
본 실시 형태에서의 고체 촬상 장치(600)에서는 촬상 소자(24)의 수광 소자 영역(25)상에 배치되는 유리판(30)은 이 수광 소자 영역(25) 주위에 배치된 접착재(60)에 의해 지지되고, 이 수광 소자 영역(25)과 유리판(30) 사이에는 공간부(55)가 형성되어 있다.
즉, 반도체 기판의 표면 영역에 형성된 복수개의 수광 소자와 이 수광 소자상에 배치된 마이크로렌즈를 포함하는 수광 소자 영역(25)상에는 공간부(55)를 통해 유리판(30)이 배치되고, 이 공간부(55)에는 공기가 존재하고 있다.
따라서, 유리판(30)을 통해 도입된 광은 공간부(55)에서의 공기와 마이크로렌즈 사이의 굴절율 차에 의해 수광 소자부에 효율적으로 입사되고, 즉 높은 집광 효율이 발휘되어, 높은 해상도를 갖는 화상 신호를 얻을 수 있다.
이러한 구조를 갖는 고체 촬상 장치(600)는 도 10 내지 도 12를 참조하여 설 명되는 이하의 공정을 경유하여 제조된다.
우선, 소정의 웨이퍼 프로세스를 경유하고, 표면(한쪽 주요면)에 복수개의 촬상 소자가 형성된 반도체 웨이퍼(240)상에, 접착 부재로서 접착 테이프(60)를 선택적으로 접착한다[접착 부재 첨부 공정, 도 10-(A)].
접착 테이프(60)는 양면에 접착층을 가진 시트 형상을 갖는다. 이러한 접착 테이프(60)는 반도체 웨이퍼(240)의 주요면에 형성되어 있는 복수개의 촬상 소자 각각에서의 수광 소자 영역(25)에 대하여, 이 수광 소자 영역(25)을 둘러싸도록 배치된다. 이 접착 테이프(60)의 두께는 후의 공정에서 상기 수광 소자 영역(25)과 유리판 사이에 공간부(후술)를 형성할 수 있는 두께가 선택된다.
이 때, 촬상 소자마다 그 수광 영역을 둘러싸는 독립된 접착 테이프(60)를 접착하거나, 이 반도체 웨이퍼(240)와 대략 동일한 크기를 가지며, 이 반도체 웨이퍼(240)에 형성되어 있는 복수개의 촬상 소자를 덮고, 또한 각각의 촬상 소자에서의 수광 영역에 대응하는 개구가 마련된 대형의 접착 테이프를 미리 제작하여, 이를 이 반도체 웨이퍼(240)에 부착하더라도 좋다.
다음에, 상기 접착 테이프(60)의 외측에 위치하는 반도체 웨이퍼 영역을 덮고, 제1 레지스트층(70)을 선택적으로 형성한다[도 10-(B)].
이 제1 레지스트층(70)은, 상기 접착 테이프(60)의 외측에 위치하는 반도체 웨이퍼에서 웨이퍼 개편화용 라인(35)(후술)에 대응하는 영역이 개구(창 개방)된 패턴이 된다. 사용하는 레지스터로서는, 상기 제1 실시 형태와 마찬가지로, 액상 또는 필름형의 것이 적용 가능하고, 그 두께는 상기 접착 테이프(60)의 두께와 동 등한 것이 된다.
다음에, 반도체 웨이퍼(240)상에, 이 반도체 웨이퍼(240)의 유효 영역의 면적과 동등 이상의 면적을 갖는 유리판(300)을 재치하고, 상기 접착 테이프(60)에 의해 이 반도체 웨이퍼(240)에 고착한다[투명 부재 배치 공정, 도 10-(C)].
여기서, 반도체 웨이퍼의 유효 영역이란, 이 반도체 웨이퍼에 형성되어, 고체 촬상 소자로서 기능할 수 있는 영역을 가리킨다.
이러한 접착 공정에 있어서는, 상기 접착 테이프(50) 및 제1 레지스트층(70)상을 덮어 유리판(21)을 재치하고, 접착한다.
이 유리판(300)의 형상에 특별히 한정은 없고, 반도체 웨이퍼(240)의 외형에 대응하는 것 외, 또는 직사각형 형상이더라도 좋다. 또한, 이 유리판(21)은 상기 유효 영역과 동일 또는 그 이상의 면적을 갖는 한, 반도체 웨이퍼(240)와 동일한 크기일 필요는 없다.
이 투명 부재 배치 공정이 이루어지면, 상기 유리판(21)과 수광 소자 영역(29) 사이에 상기 공간부(55)가 형성된다.
이 다음은, 상기 제1 실시 형태에서의 공정과 같은 공정이 강구된다. 즉, 상기 제1 실시 형태와 마찬가지로, 반도체 웨이퍼(240)의 이면을 연삭하는 백 글라인드 처리(이면 연삭 처리)를 실시하고, 이 반도체 웨이퍼(240)의 두께를 소정의 값으로 한다[도 10-(D)].
이 때, 반도체 웨이퍼(240)는 접착 테이프(60) 및 제1 레지스트층(70)을 통해 유리판(300)과 일체화되어 있다.
따라서, 이러한 연삭 처리에 의해 반도체 웨이퍼(240)는 박화되어 그 기계적 강도는 저하되지만, 유리판(21)에 의해 기계적으로 지지되기 때문에 고체 촬상 장치(600)를 실현하기 위한 기계적 강도는 유지되어, 고체 촬상 장치의 소형화·박형화에 적응할 수 있다.
또한, 본 공정에 의하면 피연삭 반도체 웨이퍼의 표면에 대한 백글라인드 테이프의 접착 ·박리라는 공정을 요구하지 않아, 제조 공정의 간소화를 도모할 수 있는 동시에, 이물 등의 부착을 방지할 수 있다. 또한, 테이프라는 소모 재료가 필요없기 때문에 고체 촬상 장치의 제조 비용의 저하를 도모할 수 있다.
계속해서, 상기 유리판(300)의 표면(상면)에 제2 레지스트층(71)을 선택적으로 형성한다[도 11-(E)].
이 제2 레지스트층(71)은 상기 도면 11-(B)에 도시하는 공정에서 접착 테이프(60)가 배치된 영역으로부터 내측의 수광 소자 영역상을 덮는 유리판(21)의 표면 영역에 배치된 제2 레지스트층(71-1), 및 이 제2 레지스트층(71-1)으로부터 간극부(72)를 통해 이격되어 배치된 제2 레지스트층(71-2)을 포함한다.
이 제2 레지스트층(71-2)은, 상기 제1 레지스트층(70)과 마찬가지로, 웨이퍼 개편화용 라인(35)에 대응하는 영역이 개구(창 개방)된 패턴이 된다. 사용하는 레지스트로서는 액상의 것이라도, 필름형의 것이라도 좋다. 또한, 제2 레지스트층(71)의 두께에 관해서도 특별히 제한은 없다.
다음에, 제2 레지스트층(71)을 마스크로서, 상기 유리판(300)을 선택적으로 에칭하고, 각 촬상 소자에 대응하도록 개편화한다[개편화 공정, 도 11-(F)].
이 에칭 처리는, 예컨대 플루오르화수소산·질산·초산 등을 혼합한 약액을 이용하는 웨트 에칭 방식, 또는 6불화황(SF6) 가스 등의 불소계 가스를 이용한 이방성 플라즈마 에칭 등의 드라이 에칭 방식을 적용할 수 있다.
6불화황(SF6) 가스를 이용한 에칭 처리를 실시함으로써, 유리판(300)은 제2 레지스트층(71-1)에 의해 마스크된 영역과, 제2 레지스트층(71-2)에 의해 마스크된 영역으로 분리된다.
이때, 상기 제2 레지스트층(71-2)에 의해 규정된 영역에 있어서는, 상기 반도체 웨이퍼(240)의 상기 제1 레지스트층(70)에 의해 규정된 웨이퍼 개편화용 라인(35)에 대응하는 영역이 표출된다.
한편, 상기 간극부(72)에 있어서는 유리 기판(300)의 에칭이 이루어지지만, 제1 레지스트층(70)의 존재에 의해 반도체 웨이퍼(240)는 표출되지 않는다.
계속해서, 반도체 웨이퍼(240)를 선택 에칭한다[개편화 공정, 도 11-(G)].
상기 6불화황(SF6) 가스에 의한 에칭 처리를 계속함으로써, 제1 레지스트층(70)을 마스크로서 웨이퍼 개편화 라인(35)에서의 반도체 웨이퍼(240)의 에칭이 이루어지고, 이 반도체 웨이퍼(240)는 복수의 고체 촬상 소자에 개편화된다.
즉, 유리 기판(300)의 에칭과 반도체 웨이퍼(240)의 에칭이 연속하여 행해진다.
이 때문에 유리판(300) 중, 고체 촬상 장치(600)의 형성에 불필요한 부분[표면에 제2 레지스트층(71-2)이 존재하는 부분]을 진공 흡착법, 또는 반도체 웨이 퍼(240)에의 진동의 부여에 의해 낙하시키는 등의 방법을 이용하여 제거한다.
계속해서, 소편화되고, 고립화된 유리판(30)상의 제2 레지스트층(71-1) 및 반도체 웨이퍼(240)상의 제1 레지스트층(70)을 제거한다[도 11-(H)].
제2 레지스트층(71-1) 및 제1 레지스트층(70)의 제거 방법으로서는, 습식 방식에 의한 용융, 또는 건식 방식에 의한 애싱 처리가 적용된다.
이 결과, 수광 소자 영역(25)상에 유리판(30)이 배치되고, 개편화된 고체 촬상 소자(24)가 형성된다.
계속해서, 이 고체 촬상 소자(24)를 배선 기판(22)상에 다이 붙임재(23)를 통해 고착(다이본딩)하고[도 12-(I)], 또한 고체 촬상 소자(24)의 외부 접속 단자(26)와 배선 기판(22)의 접속 단자(28) 사이를 본딩 와이어(27)에 의해 접속한다[도 11-(J)].
계속해서, 고체 촬상 소자(24), 본딩 와이어(27) 및 유리판(21)의 외주측면 부분을 포함하여 밀봉 수지(30)에 의해 수지 밀봉한다. [도 11-(K)]
그 후, 배선 기판(21)의 이면에 땜납 볼로 이루어지는 외부 접속용 단자(22)를 배치하여 고체 촬상 장치(600)를 형성한다[도 11-(L)].
또한, 상기 배선 기판(22)으로서 대형의 배선 기판을 적용하고, 이 배선 기판(22)상에 복수개의 고체 촬상 소자(24)를 탑재한 경우에는 외부 접속 단자(21)의 배치 후, 고체 촬상 소자간의 배선 기판(22) 및 밀봉 수지(30)를 절단·분리하여 개편화된 고체 촬상 장치(600)로 한다.
본 실시 형태에서도, 상기 제1 실시 형태와 유사한 효과를 얻을 수 있고, 품 질 및/또는 가공 처리 능력의 저하를 가져오지 않아, 간이한 공정으로 유리판(300)의 하면과 수광면(25) 사이에 공간 형성부(55)가 형성된 고체 촬상 장치(600)를 제조할 수 있다.
이상, 본 발명의 2개의 실시 형태에 관해서 진술하였지만, 본 발명은 특정한 실시 형태에 한정되는 것이 아니라, 특허청구 범위에 기재된 본 발명의 요지의 범위 내에서, 여러 가지의 변형 및 변경이 가능하다.
즉, 전술의 실시 형태에서는 반도체 장치의 구성 요소인 반도체 소자로서 고체 촬상 소자를 예로서, 본 발명을 설명하였지만, 본 발명은 이에 한정되지 않는다. 예컨대, 표면 보호용 유리가 배치되는 지문 센서, 광 모듈, 또는 EPROM(Erasable Programmable Read Only Memory) 등, 투명 부재가 배치되는 반도체 장치의 제조에 본 발명을 적용할 수 있다.
이상의 설명에 관하여 이하의 항을 더 개시한다.
(부기 1)
한쪽 주요면에 복수개의 반도체 소자가 형성된 반도체 기판의 이 한쪽 주요면상에 투명 부재를 배치하는 공정과,
상기 투명 부재를, 상기 반도체 소자의 소정 영역에 대응시켜 분할하는 제1 분할 공정과,
상기 투명 부재를, 상기 반도체 소자의 외형에 대응시켜 분할하는 제2 분할 공정과,
상기 투명 부재의 분할 위치에 대응시켜 상기 반도체 기판을 반도체 소자로 분할하는 분할 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
삭제
삭제
삭제
삭제
(부기 2)
상기 투명 기판은 상기 반도체 기판의 유효 영역과 동등 이상의 면적을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 3)
상기 투명 기판, 또는 상기 반도체 기판은 각각 선택 에칭법에 의해 분할되는 것을 특징으로 하는 반도체 장치의 제조 방법.
삭제
삭제
삭제
삭제
(부기 4)
상기 투명 부재에 대한 제1 분할 공정과 제2 분할 공정이 동시에 이루어지는 것을 특징으로 하는 부기 1 개재의 반도체 장치의 제조 방법.
(부기 5)
상기 투명 부재에 대한 제2 분할 공정과 반도체 가판에 대한 분할 공정이 연속하여 이루어지는 것을 특징으로 하는 부기 1 기재의 반도체 장치의 제조 방법.
(부기 6)
상기 반도체 소자의 소정 영역은 수광 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7)
상기 투명 부재를 배치하는 공정 후에 상기 투명 부재를 베이스로서 상기 반도체 기판의 이면을 연삭하는 이면 연삭 공정을 더 포함하는 것을 특징으로 하는 부기 1 기재의 반도체 장치의 제조 방법.
(부기 8)
상기 선택 에칭법은 습식 에칭인 것을 특징으로 하는 부기 3 기재의 반도체 장치의 제조 방법.
(부기 9)
상기 투명 부재의 에칭 및 상기 반도체 기판의 에칭에는 동일한 약액이 이용되고, 에칭 시간을 조정함으로써 에칭량을 조정하여 상기 투명 부재 및 상기 반도체 기판을 개편화하는 것을 특징으로 하는 부기 8 기재의 반도체 장치의 제조 방법.
(부기 10)
상기 선택 에칭법은 건식 에칭인 것을 특징으로 하는 부기 3 기재의 반도체 장치의 제조 방법.
(부기 11)
반도체 소자의 위쪽에 투명 부재가 배치된 반도체 장치의 제조 방법으로서,
반도체 웨이퍼의 유효 영역의 면적과 동일 또는 그 이상의 크기를 갖는 투명 부재를, 적어도 상기 반도체 웨이퍼의 상기 유효 영역의 위쪽에 배치하는 투명 부재 배치 공정과,
이 투명 부재 배치 공정 후, 상기 투명 부재의 일부와 상기 반도체 웨이퍼의 일부에 화학적 처리를 실시하여 상기 투명 부재와 상기 반도체 웨이퍼를 개편화하는 개편화 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)
상기 반도체 웨이퍼상에 설치된 제1 레지스트 패턴 내로서, 상기 개편화 공정에서 상기 화학적 처리가 실시되는 상기 반도체 웨이퍼의 상기 일부를 제외한 부분에 접착 부재를 설치하는 접착 부재 배치 공정을 더 포함하고,
이 접착 부재 배치 공정 후, 상기 투명 부재 배치 공정에서, 상기 접착 부재 및 상기 제1 레지스트 패턴을 통해 상기 투명 부재를 배치하는 것을 특징으로 하는 부기 11 기재의 반도체 장치의 제조 방법.
(부기 13)
상기 반도체 웨이퍼에 형성된 수광면 주위에 접착 부재를 접착하는 접착 부재 첨부 공정을 더 포함하고,
이 접착 부재 첨부 공정 후, 상기 투명 부재 배치 공정에서, 상기 접착 부재 및 상기 반도체 웨이퍼상에 설치된 제1 레지스트를 통해 상기 투명 부재를 배치하는 것을 특징으로 하는 부기 11 기재의 반도체 장치의 제조 방법.
(부기 14)
상기 접착 부재는, 상기 반도체 웨이퍼와 대략 동일한 크기를 갖는 접착 테이프로부터 상기 반도체 웨이퍼에 형성된 상기 수광면에 상당하는 부분을 잘라낸 형상을 갖는 접착 테이프인 것을 특징으로 하는 부기 13 기재의 반도체 장치의 제조 방법.
(부기 15)
상기 투명 부재 배치 공정에서, 상기 투명 부재를 굽힌 상태로 가압하면서 상기 반도체 웨이퍼의 상기 유효 영역의 위쪽에 배치하는 것을 특징으로 하는 부기 11 기재의 반도체 장치의 제조 방법.
본 발명에 의하면, 반도체 장치의 품질 및 가공 처리 능력의 저하를 가져오지 않고, 간이한 공정으로 반도체 장치를 제조할 수 있는 제조 방법이 제공된다.

Claims (9)

  1. 한쪽 주요면에 복수개의 반도체 소자가 형성된 반도체 기판의 상기 한쪽 주요면 상에 투명 부재를 배치하는 단계와,
    상기 투명 부재를 상기 반도체 소자의 소정 영역 및 반도체 소자 형성 영역에 대응시켜 분할하는 제1 분할 단계와,
    상기 반도체 소자 형성 영역에 대응시켜 분할한 상기 투명 부재의 분할 위치에 대응시켜, 상기 반도체 기판을 반도체 소자로 분할하는 제2 분할 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 투명 부재는 상기 반도체 기판의 유효 영역과 동등 이상의 면적을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 투명 부재 또는 상기 반도체 기판은 각각 선택 에칭법에 의해 분할되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 반도체 소자의 소정 영역은 수광 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 투명 부재를 배치하는 단계 후에 상기 투명 부재를 베이스로서 상기 반도체 기판의 이면을 연삭하는 이면 연삭 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제3항에 있어서, 상기 선택 에칭법은 습식 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제3항에 있어서, 상기 선택 에칭법은 건식 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020060053469A 2006-02-17 2006-06-14 반도체 장치의 제조 방법 KR100758887B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006041025A JP4825538B2 (ja) 2006-02-17 2006-02-17 半導体装置の製造方法
JPJP-P-2006-00041025 2006-02-17

Publications (2)

Publication Number Publication Date
KR20070082836A KR20070082836A (ko) 2007-08-22
KR100758887B1 true KR100758887B1 (ko) 2007-09-19

Family

ID=38428733

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060053469A KR100758887B1 (ko) 2006-02-17 2006-06-14 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US7655505B2 (ko)
JP (1) JP4825538B2 (ko)
KR (1) KR100758887B1 (ko)
CN (1) CN100511579C (ko)
TW (1) TWI313057B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7993977B2 (en) * 2007-07-02 2011-08-09 Micron Technology, Inc. Method of forming molded standoff structures on integrated circuit devices
US7911018B2 (en) * 2007-10-30 2011-03-22 Panasonic Corporation Optical device and method of manufacturing the same
US20090121300A1 (en) * 2007-11-14 2009-05-14 Micron Technology, Inc. Microelectronic imager packages and associated methods of packaging
US20090256222A1 (en) * 2008-04-14 2009-10-15 Impac Technology Co., Ltd. Packaging method of image sensing device
JP2010161163A (ja) * 2009-01-07 2010-07-22 Disco Abrasive Syst Ltd 撮像基板の加工方法
TWI398949B (zh) * 2009-07-29 2013-06-11 Kingpak Tech Inc 模造成型之影像感測器封裝結構製造方法及封裝結構
JP5235829B2 (ja) * 2009-09-28 2013-07-10 株式会社東芝 半導体装置の製造方法、半導体装置
TWI430415B (zh) * 2009-12-01 2014-03-11 Xintec Inc 晶片封裝體及其製造方法
JP5520646B2 (ja) * 2010-03-17 2014-06-11 富士フイルム株式会社 マイクロレンズ非搭載の光電変換膜積層型固体撮像素子及び撮像装置
JP2013118230A (ja) * 2011-12-01 2013-06-13 Canon Inc 固体撮像装置
KR101811945B1 (ko) * 2016-03-28 2017-12-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이를 제조하는 방법
CN108496179A (zh) * 2017-04-12 2018-09-04 深圳市汇顶科技股份有限公司 光学指纹传感器和光学指纹传感器的封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296738A (ja) * 2003-03-26 2004-10-21 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
KR20050016022A (ko) * 2003-08-01 2005-02-21 후지 샤신 필름 가부시기가이샤 고체 촬상 장치 및 그 제조 방법
KR20050016299A (ko) * 2002-11-19 2005-02-21 산요덴키가부시키가이샤 반도체 집적 장치 및 그 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263415A (ja) 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置の製造方法
TW511256B (en) 2001-12-27 2002-11-21 Yi-Liang Liu Light emitting diode package and manufacturing method for the light emitting diode package
TW544887B (en) 2002-05-27 2003-08-01 Yi-Liang Liu COB package structure of image sensor and the manufacturing method thereof
JP4401066B2 (ja) 2002-11-19 2010-01-20 三洋電機株式会社 半導体集積装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050016299A (ko) * 2002-11-19 2005-02-21 산요덴키가부시키가이샤 반도체 집적 장치 및 그 제조 방법
JP2004296738A (ja) * 2003-03-26 2004-10-21 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
KR20050016022A (ko) * 2003-08-01 2005-02-21 후지 샤신 필름 가부시기가이샤 고체 촬상 장치 및 그 제조 방법

Also Published As

Publication number Publication date
CN100511579C (zh) 2009-07-08
KR20070082836A (ko) 2007-08-22
US7655505B2 (en) 2010-02-02
CN101026084A (zh) 2007-08-29
TW200733367A (en) 2007-09-01
TWI313057B (en) 2009-08-01
JP2007220968A (ja) 2007-08-30
JP4825538B2 (ja) 2011-11-30
US20070196954A1 (en) 2007-08-23

Similar Documents

Publication Publication Date Title
KR100758887B1 (ko) 반도체 장치의 제조 방법
KR100692481B1 (ko) 고체 촬상 장치 및 그 제조 방법
US7001797B2 (en) Optical device and method of manufacturing the same, optical module, circuit board, and electronic instrument
KR100731541B1 (ko) 고체 촬상 장치 및 그 제조 방법
US10249672B2 (en) Image pickup apparatus, semiconductor apparatus, and image pickup unit
US6982470B2 (en) Semiconductor device, method of manufacturing the same, cover for semiconductor device, and electronic equipment
US7563652B2 (en) Method for encapsulating sensor chips
US7893514B2 (en) Image sensor package, method of manufacturing the same, and image sensor module including the image sensor package
TWI539538B (zh) 半導體裝置及其製造方法
JP2004031939A (ja) 撮像装置およびその製造方法
US9799588B2 (en) Chip package and manufacturing method thereof
US20050161756A1 (en) Package of a semiconductor device with a flexible wiring substrate and method for the same
JP2003197885A (ja) 光デバイス及びその製造方法、光モジュール、回路基板並びに電子機器
JP2005158948A (ja) 固体撮像装置及びその製造方法
JP2004006834A (ja) 固体撮像装置の製造方法
US20080233714A1 (en) Method for fabricating semiconductor device
US8304288B2 (en) Methods of packaging semiconductor devices including bridge patterns
US20080061425A1 (en) Chip package structure and fabricating method thereof
US20100068847A1 (en) Method for manufacturing an image sensor
CN118116943A (zh) 晶片封装体及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee